KR100592529B1 - 전자선 묘화용 마스크 블랭크, 전자선 묘화용 마스크 및그 제조방법 - Google Patents

전자선 묘화용 마스크 블랭크, 전자선 묘화용 마스크 및그 제조방법 Download PDF

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Abstract

전자선 묘화용 마스크는, 전자선을 투과시키는 패턴 지지막(6)과, 패턴 지지막(6) 상에 형성된 전자선 산란체 패턴(5)과, 패턴 지지막(6) 및 전자선 산란체 패턴(5)을 지지하는 지지체(3)를 포함한다. 패턴 지지막(6)은, 막 두께가 0.005㎛∼0.2㎛이고, 막 재료 밀도가 1.0∼5.0g/㎤이며, 탄성율이 0.8×1011 Pa 이상이다. 전자선 산란체 패턴(5)은, 막 두께가 0.2∼2㎛이고, 막 재료 밀도가 1.0∼5.0g/㎤이며, 탄성율이 0.8×1011Pa 이상이다.

Description

전자선 묘화용 마스크 블랭크, 전자선 묘화용 마스크 및 그 제조방법 {ELECTRON BEAM DRAWING MASK BLANK, ELECTRON BEAM DRAWING MASK, AND METHOD OF MANUFACTURING THE SAME}
도 1은 스텐실 마스크의 구조를 나타내는 단면도,
도 2a 및 도 2b는 스텐실 마스크에 있어서의 관통홀 패턴의 예를 설명하기 위한 평면도,
도 3a 및 도 3b는 스텐실 마스크에 있어서의 외팔보 형상의 패턴의 예를 설명하기 위한 평면도,
도 4는 SCALPEL 마스크(전자선 산란 마스크)의 구조를 나타내는 단면도,
도 5a는 본 발명의 일 실시예에 따른 마스크의 구조를 나타내는 단면도, 도 5b는 도 5a의 부분 확대도,
도 6a 및 도 6b는 본 발명의 실시예에 따른 마스크 블랭크의 구조를 2개의 형태에 대해 나타낸 단면도,
도 7a는 본 발명의 다른 실시예에 따른 마스크의 구조를 나타내는 단면도, 도 7b는 도 7a의 부분 확대도,
도 8a 및 도 8b는, 본 발명의 다른 실시예에 따른 마스크 블랭크의 구조를 2개의 형태에 대해 나타낸 단면도,
도 9a∼도 9f는 본 발명의 일 실시예에 따른 마스크의 제조 과정을 나타내는 단면도,
도 10은 외팔보 형상의 패턴을 나타내는 사시도,
도 11a∼도 11f는 본 발명의 일 실시예에 따른 마스크의 제조 과정을 나타내는 단면도,
도 12a∼도 12f는 본 발명의 일 실시예에 따른 마스크의 제조 과정을 나타내는 단면도,
도 13a∼도 13e는 본 발명의 일 실시예에 따른 마스크의 제조 과정을 나타내는 단면도,
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 마스크의 제조 과정의 일부를 나타내는 단면도,
도 15a∼도 15g는 본 발명의 일 실시예에 따른 마스크의 제조 과정을 나타내는 단면도,
도 16a∼도 16e는 본 발명의 일 실시예에 따른 마스크의 제조 과정을 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
3 : 지지체 5 : 전자선 산란층
6 : 패턴 지지층 7 : 에칭 스토퍼층
본 발명은 하전 입자선, 특히 전자선을 이용한 반도체 디바이스 등의 제조를 위한 리소그래피 기술에 이용하는 전사 마스크(레티클), 마스크 블랭크(마스크 제작용 기판) 및, 마스크의 제조방법에 관한 것이다.
배선 패턴 등을 형성하기 위해 리소그래피 기술이 이용되고 있다. 배선 패턴이 미세화됨에 따라, 범용 기술인 광 리소그래피 기술에서는 패턴 형성이 곤란해지고 있다. 이렇기 때문에, 한층 더 발전된 미세화를 위해 전자선, 이온 빔 등의 하전 입자선이나 X선 소오스 등의 단파장 빔을 이용한 노광 기술이 검토되고 있다.
그 중에서도, 전자선 묘화 기술은, 초기의 점 빔 묘화법으로부터, 구형 빔의 크기나 형상을 변화시켜서 묘화하는 가변 성형 묘화법으로 이행하였다. 그 후, 패턴 정밀도의 향상이나 묘화 시간의 단축 등의 관점에서, 마스크를 통해 패턴의 일부를 부분적으로 일괄하여 묘화하고, 이것을 반복하는 부분 일괄 묘화법이 제안되었다. 더욱이, 부분 일괄 묘화법에 이어서, 8년 정도 전에 S. D. Berger 등에 의해 새로운 전자 투사 시스템(SCALPEL 시스템)이 제안되었다. 그 후, 마찬가지의 묘화 시스템(PREVAIL 시스템)이나 이들 묘화 시스템에 적용하기 위한 전사 마스크(레티클) 구조 및 그 제조방법에 관한 제안이 다양하게 이루어져 왔다.
예를 들어, 미국 특허 제 5466904호는, H. C. Pfeiffer 등에 의해 발명된 PREVAIL 시스템에 관한 것이다. 이 PREVAIL 시스템에 대해 간단히 설명한다. 먼저, 각 소영역에 소정의 크기 및 배치에 의해 형성된 관통홀(개구) 패턴을 형성한 스텐실 마스크가 준비된다. 스텐실 마스크의 소영역에 하전 입자선을 조사하여, 관통홀 패턴에 의해 빔을 성형한다. 성형된 빔을, 광학 시스템을 통해, 감광재를 형성한 피노광 기판 상에 조사함으로써, 피노광 기판상에 관통홀 패턴을 축소 전사한다. 그리고, 스텐실 마스크 상에 분할 형성된 소정 패턴을 피노광 기판 상에서 서로 연결시키면서 디바이스 패턴을 형성한다.
이러한 종류의 PREVAIL 시스템을 위해 제안되어 있는 전사 마스크는, 패턴부가 전혀 차폐되지 않은 관통홀로 이루어진 스텐실 타입의 마스크를 주요 구조로 하고 있다. 이와 같은 전사 마스크는, 예를 들어 일본 공개특허공보 평성10(1998)-261584호, 공개특허공보 평성10(1998)-260523호에 개시되어 있다. 스텐실 타입의 마스크에서는, 패턴 영역을 이면측으로부터 스트럿(strut)(브리지) 구조에 의해 분할, 보강함으로써 패턴 영역의 휨을 감소시키려는 시도가 이루어지고 있다. 이에 따라, 패턴 위치 정밀도의 향상 등이 꾀해지고 있다.
한편, SCALPEL 시스템을 위한 마스크는, 주로 스텐실 마스크보다 산란 마스크(레티클)가 제안되어 있다. 이에 대해서는, 예를 들어 문헌(S. D. Berger & J. M. Gibson 저작, APPL. PHYS. LETTERS 57(2) (1990) 153)이나, 일본 공개특허공보 평성10(1998)-261584호, 공개특허공보 평성10(1998)-321495호에 기재되어 있다. 이들 문헌에 따르면, 이러한 마스크 구조는 SiN 등의 막(membrane)(자체 지지 박막) 상에 중금속층을 형성하고, 이 중금속층에 원하는 패턴을 형성하여 이루어진다. 전자빔은 쌍방의 층에 조사되는데, 전자선 산란체의 유무에 따라 전자 산란도가 다르다. 이러한 전자 산란도의 차이를 이용하여, 웨이퍼 상에서의 빔 콘트라스트를 얻어, 패턴의 축소 전사를 행한다.
상기의 노광 시스템은, 하전 입자선의 특징인 높은 해상도를 만족시키며, 0.1㎛보다 미세한 패턴을 형성할 수 있게 한다. 이러한 노광 시스템을 부분 일괄 묘화법과 비교했을 경우, 숏(shot) 사이즈의 대폭적인 확대로 인해 디바이스의 제조에 있어서의 생산성 향상을 꾀할 수 있다. 예를 들면, 피노광 기판상의 최대 숏 사이즈가 5㎛에서 250㎛로 확대되면, 최소 선폭(線幅) 0.08㎛, 8인치 기판에서, 30매/시간 이상의 생산성이 얻어진다. 이러한 노광 시스템은 범용 디바이스 생산 대응도 가능한 장치 능력을 가지고 있어, 실용성이 높은 시스템이다.
상기와 같이 새로운 노광 시스템의 제안, 그 시스템에 적용하기 위한 전사 마스크(레티클) 구조에 관한 제안이나 마스크의 제조방법에 관한 제안이 여러 가지 이루어지고 있다. 그러나, 제안되어 있는 각종 마스크 구조는 실용성의 관점에서 여러 문제를 내포하고 있는 상황이다. 이하에, 그러한 여러 문제점들에 대해 개략적으로 설명한다.
지금까지 제안된 마스크의 타입으로는 크게 2종류로 나눌 수 있다. 제 1 타입은, 패턴이 관통홀인 스텐실 마스크이다. 제 2 타입은, 100∼200nm 두께의 박막 투과층 위에 중금속으로 이루어진 전자선 산란체를 형성한 산란 마스크이다. 그 외에, 반사 타입의 마스크도 제안되어 있으나 설명은 생략한다. 제 1, 제 2 타입의 대표적인 구조를 각각 도 1, 도 4에 도시한다.
도 1에 도시하는 바와 같이, 스텐실 마스크의 전사 패턴 부분은 관통홀(1)이다. 그렇기 때문에, 묘화용 전자의 에너지 손실이 거의 없다. 그 반면에, 높은 가로세로 비(aspect ratio)를 갖는 패턴이기 때문에 패턴 치수 정밀도의 문제가 있 으며, 관통홀이기 때문에 마스크의 기계적 강도에 대한 문제가 있다. 이 대책으로서, 패턴 영역(박막부)을 최대한 얇게(예컨대, 2㎛ 두께) 하고, 마스크 이면측에 패턴 영역(패턴 필드)을 지지하기 위한 스트럿(브리지)(도시하지 않음) 등을 형성함으로써, 가공 정밀도의 향상과 마스크 강도의 강화를 꾀하는 기술이 알려져 있다.
그러나, 전사 패턴이 관통홀인 경우, 링형(도너츠형) 패턴 등은 완전히 독립된 형태로는 형성할 수 없다. 이 경우의 대처법이, H. Bohlen 등에 의해 Solid State Technology, Setp. (1984) 210페이지에 개시되어 있다. 이 방법에 있어서는, 원하는 구성 소자 패턴을 조립하기 위한 상보형 마스크를 제작하여, 상보형 패턴의 중첩에 의해 패턴을 형성한다. 그러나, 이 방법에서는, 최저 2배의 매수의 마스크를 필요로 할뿐만 아니라, 노광의 숏 수가 많아져서 노광 시간의 대폭적인 증가를 초래한다. 그 결과, 노광 시스템이 갖는 처리 능력을 감소시켜 버린다. 또한, 디바이스 패턴마다의 적절한 분할이 필요하게 되는 결점도 있다. 더욱이, 가공 정밀도(패턴 치수 정밀도) 향상을 위해 패턴 영역(박막부)의 박막화를 실행하면 새로운 문제가 발생한다.
스텐실 마스크의 전사 패턴 부분은 관통홀이다. 이 때, 형성하는 패턴이, 도 2a, 도 2b(검은색 부분이 관통홀(1))에 도시한 바와 같이, 접촉홀(contact hole)(도 2a)이나 짧은 치수 라인 패턴(도 2b)뿐이면, 특별한 문제는 발생하지 않는다. 그러나, 소자 패턴 디자인의 형편상, 도 3a, 도 3b(검은색 부분이 각각 관통홀(1))에 도시한 바와 같이, 패턴 지지부(4)가 외팔보 형상의 패턴(이하, 리프(leaf) 패턴이라고 칭함)인 경우가 있다.
이 경우, 리프 패턴에서는 여러 가지 조건에 의해 세로 방향(마스크면에 수직인 방향)으로 휨 변위를 일으킨다. 또한, 패턴 밀도가 높은 라인 패턴(예를 들면, L&S비가 1:1)이고 미세한 패턴에서는, 가로 방향(마스크면에 수평인 방향)으로의 기계적 강도 또한 저하되어 버린다. 이 경우, 개구체 재료의 영률가 너무 크면, 휨 변위의 감소도 가능하다. 그러나, 현재 알려져 있는 가장 탄성 계수가 큰 다결정 다이아몬드막을 가령 개구체에 적용해도, 패턴 지지부(4)의 단면적이 축소되는 한, 휨 변위를 실용 레벨로 하기는 곤란하다.
이에 덧붙여, SCALPEL 시스템이나 PREVAIL 시스템에 의한 노광 시스템에서는, 마스크는 고속으로 항상 동작하기 때문에, 미시적인 관점에서 판단하면, 개구 패턴(리프 패턴을 포함)에도 가로 방향으로 매우 커다란 힘이 작용하게 된다. 즉, 세로 방향뿐만 아니라, 가로 방향(마스크면에 평행한 방향)에 대한 마스크 강성의 관점도 중요해진다. 그러나, 리프 패턴부에는, 마스크 스테이지의 고속 이동에 의해 굽힘 응력(bending stress)이나 비틀림 응력(tortional stress) 등이 작용하여, 리프 패턴의 패턴 지지부(4)에서는 응력 집중이 일어나기 때문에, 패턴 파손의 발생이 예측된다.
한편, SCALPEL 마스크(전자선 산란 마스크)에 있어서는, 마스크 구조에 따른 전자선 투과층(막)(패턴 지지층(막), 또는 막(membrane)이라고 칭함)에서의 전자선 산란에 따른 투과 전자량의 손실과 마스크 내구성의 문제가 발생한다.
도 4를 참조하여, 전자선 산란 마스크의 단면 구조를 설명한다. 전자선 산란 마스크는, 전자선 산란체(5)의 유무에 따른 전자 산란도의 차이와 제한 개구에 의해 콘트라스트를 확보한다. 그러나, 중금속으로 이루어진 전자선 산란체(5)만으로는 막 자체-지지가 어렵기 때문에, 중금속 산란층의 지지를 목적으로 패턴 지지층(6)을 형성할 필요가 있다.
이러한 구조의 마스크에서는, 전자선 산란층을 지지하기 위한 패턴 지지층(6)의 두께와 전자 투과성이 상반되는 문제가 발생한다. 즉, 공지된 패턴 지지층 재료는 SiN계나 Si 재료이며, 그밖에 다이아몬드막 등도 제안되어 있다. 이들 패턴 지지층 재료에 요구되는 특성으로는, 재료 밀도가 낮고, 영률(Young's modulus) 등의 재료 역학 특성이 뛰어난 것이 바람직하다. 바꿔 말하면, 패턴 지지층(6)에서의 전자 투과성이 뛰어나고, 재료의 탄성율 등이 클수록 바람직하다고 할 수 있다. 전자 투과성의 관점에서만 보면, 하전 입자 빔의 가속 전압을 높이거나 패턴 지지층(6)의 박막화에 의해 대응이 가능하다. SCALPEL 등에서 사용되는 전자 소오스의 가속 전압은 100keV 이상의 고 가속전압이다. 따라서, 예를 들어 미국 특허 제 5260151호에 기재되어 있는 패턴 지지층의 두께(50∼200nm)에서는, 전자가 거의 100% 투과한다. 단, 어떠한 물질 안에서도 전자는 산란된다. 산란 전자는 패턴 지지층을 통과한다. 그러나, 패턴 지지층으로부터의 전자 출사각이 소정의 범위를 갖기 때문에, 소정 범위 밖의 출사각을 가진 전자는 노광 장치내의 피노광 기판의 상부에 형성된 제한 개구를 통과할 수 없다. 이 때문에, 노광시키기 위한 전자(노광 전자라고 칭함)의 비율 감소를 초래해 버린다. 소정 범위 밖의 전자 수를 감소시키기 위해, 바꿔 말하면 산란되지 않고 투과하는 전자 수를 증가시키기 위해서는, 지지체인 패턴 지지층을 얇게 하는 수밖에 없다.
그러나, 중금속 산란체의 경우, 예를 들어 산란체가 텅스텐일 경우, 몇 배의 전자 산란을 확보하기 위해서는 50nm 정도의 막 두께이면 된다. 그러나, 50nm 두께의 산란체를 지지하기 위해서는, 예컨대 질화 실리콘(SiN계)계의 패턴 지지층을 적용하면, 재료 역학 특성의 관점에서 막 두께를 설정한 경우, 약 100∼150nm 두께의 SiN막을 필요로 한다. 이러한 막 두께를 가진 패턴 지지층을 사용하면, 100keV의 가속 전압하에서의 노광 전자는 패턴 지지층에서의 전자 산란에 의해 약 40∼50%로 감소한다. 가령, SiN 패턴 지지층의 두께를 얇게 하면, 텅스텐 산란체의 자체 무게로 인해 패턴 지지층에 휨이 발생한다. 더욱이, 많은 가공 공정에 견딜 수 없게 되어, 패턴 지지층 등의 파손이 발생하기 쉬워진다.
이상과 같이, 중금속으로 이루어진 전자선 산란층이 너무 얇으면, 양호한 빔 콘트라스트를 얻을 수 없다. 한편, 양호한 빔 콘트라스트를 얻기 위해서 중금속 전자선 산란층을 두껍게 하면, 자체 무게로 인해 휘어 버리거나, 가공 공정 중에서의 막 응력 변화(휨 변화)가 커져서 파손 등이 발생하기 쉬워진다. 또한, 그 중금속 전자선 산란층을 지지하기 위해서는 전자선 투과층의 막 두께를 상당히 두껍게 하지 않으면 안되어, 노광 전자의 손실이 커지는 문제가 있었다. 그리고, SCALPEL용 마스크는, 각각의 층의 박막화와 응력 확보의 요구가 상반되어, 종래에는 실용적인 마스크를 얻기가 어려웠다.
더욱이, 스텐실 마스크와 마찬가지로 마스크를 사용할 때에 마스크 스테이지를 고속 동작시켰을 경우, 전자선 산란체를 포함한 패턴 영역(박막 부분)이 매우 붕괴되기 쉽다는 것을 예측할 수 있다.
이에 덧붙여, 전자선 산란체가 중금속으로 이루어진 산란 마스크를 PREVAIL 시스템과 같은 스테퍼(stepper) 형식의 노광 장치에 적용하고자 했을 때, 노광 전자의 감소 이외에, 수차(aberration)도 문제가 된다. 즉, 패턴 지지층에서의 비탄성 산란에 의해, 빔 에너지의 편차에 의해 색 수차를 일으켜 해상도의 열화를 초래해 버린다. 이러한 해상도의 저하에 대한 대책으로는, 결론적으로 빔 전류값을 극단적으로 낮추지 않으면 안되기 때문에, 노광 시간의 대폭적인 연장을 불러 일으켜, 실용적이지 않다.
따라서, 본 발명의 목적은, 빔 콘트라스트, 전자의 산란각 제어, 노광 전자의 손실, 색 수차의 감소, 노광 시간의 단축 등의 문제에 대처할 수 있는 전자선 묘화용 마스크를 제공하는 데 있다.
본 발명의 다른 목적은, 리소그래피 특성을 향상시켜 초고집적 회로의 제조를 가능하게 하는 전자선 묘화용 마스크를 제공하는 데 있다.
본 발명의 또 다른 목적은, 상기 전자선 묘화용 마스크를 위한 마스크 블랭크를 제공하는 데 있다.
본 발명의 또 다른 목적은, 상기 전자선 묘화용 마스크의 제조방법을 제공하는 데 있다.
상기 여러 가지의 과제를 해결하기 위해, 본 발명은 다음과 같은 형태를 취 한다.
(제 1 형태)
본 발명의 제 1 형태에 따른 전자선 묘화용 마스크 블랭크는, 전자선을 투과시키는 패턴 지지층과, 패턴 지지층 상에 형성된 전자선 산란층과, 패턴 지지층 및 전자선 산란층을 지지하는 지지체를 포함한다. 전자선 묘화용 마스크 블랭크는, 전자선 산란층이 탄소 원소 및/ 또는 규소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 한다.
(제 2 형태)
본 발명의 제 2 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 1 형태에 있어서의 전자선 산란층이, 탄소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 한다.
(제 3 형태)
본 발명의 제 3 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 2 형태에 있어서의 전자선 산란층이, DLC 또는 DLC에 B, N, Si, P 중에서 적어도 하나를 도핑한 재료로 구성된 것을 특징으로 한다.
(제 4 형태)
본 발명의 제 4 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 3 형태에 있어서의 DLC에 B, N, Si, P 중에서 적어도 하나의 도핑량이 0.1∼40몰%임을 특징으로 한다.
(제 5 형태)
본 발명의 제 5 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 1 형태에 있어서의 전자선 산란층이, 규소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 한다.
(제 6 형태)
본 발명의 제 6 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 1 내지 제 5 형태 중에서 어느 한 형태에 있어서의 패턴 지지층이, 탄소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 한다.
(제 7 형태)
본 발명의 제 7 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 6 형태에 있어서의 패턴 지지층이, DLC 또는 DLC에 B, N, P, Ti, Si, Al 중에서 적어도 하나를 도핑한 재료로 구성된 것을 특징으로 한다.
(제 8 형태)
본 발명의 제 8 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 7 형태에 있어서의 DLC에 B, N, P, Ti, Si, Al 중에서 적어도 하나의 도핑량이 0.1∼40몰%임을 특징으로 한다.
(제 9 형태)
본 발명의 제 9 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 1 내지 제 5 형태 중에서 어느 한 형태에 있어서의 패턴 지지층이, 규소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 한다.
(제 10 형태)
본 발명의 제 10 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 1 내지 제 9 형태 중에서 어느 한 형태에 있어서의 전자선 산란층과 패턴 지지층 사이, 혹은 패턴 지지층과 지지체 사이에 에칭 스토퍼층을 개재시키는 것을 특징으로 한다.
(제 11 형태)
본 발명의 제 11 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 10 형태에 있어서의 에칭 스토퍼층이, 전자선 산란층 및/ 또는 지지체와의 에칭 선택비가 큰 재료로 구성된 것을 특징으로 한다.
(제 12 형태)
본 발명의 제 12 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 1 내지 제 11 형태 중에서 어느 한 형태에 있어서의 지지체가, 탄소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 한다.
(제 13 형태)
본 발명의 제 13 형태에 따른 전자선 묘화용 마스크 블랭크는, 전자선을 투과시키는 패턴 지지층과, 패턴 지지층 상에 형성된 에칭 스토퍼층과, 에칭 스토퍼층 상에 형성된 전자선 산란층과, 패턴 지지층, 에칭 스토퍼층 및 전자선 산란층을 지지하는 지지체를 포함한다. 이 전자선 묘화용 마스크 블랭크에 있어서는, 전자선 산란층이 DLC 또는 DLC에 B, N, Si, P 중에서 적어도 하나를 도핑한 재료로 구성된다. 패턴 지지층은, DLC 또는 DLC에 B, N, P, Ti, Si, Al 중에서 적어도 하나를 도핑한 재료로 구성된다. 에칭 스토퍼층은, 전자선 산란층과의 에칭 선택비가 큰 재료로 구성되어 있다.
(제 14 형태)
본 발명의 제 14 형태에 따른 전자선 묘화용 마스크 블랭크는, 전자선을 투과시키는 패턴 지지층(전자선 투과층)과, 패턴 지지층 상에 형성된 전자선 산란층과, 패턴 지지층 및 전자선 산란층을 지지하는 지지체를 포함한다. 이 전자선 묘화용 마스크 블랭크에 있어서는, 패턴 지지층의 막 두께가 0.005㎛∼0.2㎛이고, 전자선 산란층의 막 두께가 0.2∼2㎛이며, 이들 막 두께 관계를 충족시키는 재료로 이루어진 것을 특징으로 한다.
(제 15 형태)
본 발명의 제 15 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 14 형태에 있어서의 패턴 지지층이 하기 식(1)을 만족시키는 것을 특징으로 한다.
Tt≤2α …(1)
여기서, Tt는 패턴 지지층의 막 두께, α는 패턴 지지층에 있어서의 전자의 평균 자유 행정을 나타낸다.
(제 16 형태)
본 발명의 제 16 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 14 또는 제 15 형태에 있어서의 전자선 산란층이 하기 식(2)을 만족시키는 것을 특징으로 한다.
2β≤Ts≤10β …(2)
여기서, Ts는 전자선 산란층의 막 두께, β는 전자선 산란층에 있어서의 전자의 평균 자유 행정을 나타낸다.
(제 17 형태)
본 발명의 제 17 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 14 내지 제 16 형태 중에서 어느 한 형태에 있어서의 패턴 지지층 및 전자선 산란층의 막 재료 밀도가 1.0∼5.0g/㎤임을 특징으로 한다.
(제 18 형태)
본 발명의 제 18 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 14 내지 제 17 형태 중에서 한 형태에 있어서의 패턴 지지층 및/ 또는 전자선 산란층의 탄성율이 0.8×1011 Pa 이상임을 특징으로 한다.
(제 19 형태)
본 발명의 제 19 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 14 내지 제 18 형태 중에서 어느 한 형태에 있어서의 패턴 지지층 및/ 또는 전자선 산란층의 막 두께의 편차가 1개의 숏 영역 내에서 30% 이하임을 특징으로 한다.
(제 20 형태)
본 발명의 제 20 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 14 내지 제 19 형태 중에서 어느 한 형태에 있어서의 전자선 산란층이, 탄소 원소 및/ 또는 규소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 한다.
(제 21 형태)
본 발명의 제 21 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 14 내지 제 20 형태 중에서 어느 한 형태에 있어서의 전자선 산란층과 패턴 지지층 사이, 혹은 패턴 지지층과 지지체 사이에 에칭 스토퍼층을 개재시키는 것을 특징으로 한다.
(제 22 형태)
본 발명의 제 22 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 21 형태에 있어서의 에칭 스토퍼층의 막 두께가, 0.005∼0.2㎛임을 특징으로 한다.
(제 23 형태)
본 발명의 제 23 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 21 또는 제 22 형태에 있어서의 에칭 스토퍼층의 막 재료 밀도가 1.0∼5.0g/㎤임을 특징으로 한다.
(제 24 형태)
본 발명의 제 24 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 21 또는 제 23 형태 중에서 어느 한 형태에 있어서의 에칭 스토퍼층이, 전자선 산란층 및/ 또는 지지체와의 에칭 선택비가 큰 재료로 구성된 것을 특징으로 한다.
(제 25 형태)
본 발명의 제 25 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 14 내지 제 24 형태 중에서 어느 한 형태에 있어서의 패턴 지지층(전자선 투과층), 에칭 스토퍼층, 전자선 산란층 중에서 적어도 하나의 층의 표면 조도(Ra)가 10nm 이하임을 특징으로 한다.
(제 26 형태)
본 발명의 제 26 형태에 따른 전자선 묘화용 마스크 블랭크는, 제 14 내지 제 25 형태 중에서 어느 한 형태에 있어서의 패턴 지지층, 에칭 스토퍼층, 전자선 산란층 중에서 적어도 하나의 층이 열 처리에 의해 응력 제어된 것이거나, 혹은 이들 중에서 둘 이상의 층을 동시에 열 처리함으로써 막 응력을 제어하여, 전체적인 막 응력을 감소시킨 것임을 특징으로 한다.
(제 27 형태)
본 발명의 제 27 형태에 따르면, 제 1 내지 제 26 형태 중에서 어느 한 형태에 있어서의 마스크 블랭크를 이용하여 제작된 전자선 묘화용 마스크가 제공된다.
(제 28 형태)
본 발명의 제 28 형태에 따른 전자선 묘화용 마스크는, 전자선을 투과시키는 패턴 지지막(전자선 투과막)과, 패턴 지지막 상에 형성된 전자선 산란체 패턴과, 패턴 지지막 및 전자선 산란체 패턴을 지지하는 지지체를 포함한다. 이 전자선 묘화용 마스크에 있어서는, 패턴 지지막의 막 두께가 0.005㎛∼0.2㎛이다. 패턴 지지막의 막 재료 밀도는 1.0∼5.0g/㎤이다. 패턴 지지막의 탄성율은 0.8×1011 Pa 이상이며, 또한 전자선 산란체 패턴의 막 두께는 0.2∼2㎛이다. 전자선 산란체 패턴의 막 재료 밀도는 1.0∼5.0g/㎤이다. 전자선 산란체 패턴의 탄성율은 0.8×1011 Pa 이상이다.
(제 29 형태)
본 발명의 제 29 형태에 따른 전자선 묘화용 마스크는, 전자선을 투과시키는 패턴 지지막(전자선 투과막)과, 패턴 지지막 상에 형성된 전자선 산란체 패턴과, 패턴 지지막 및 전자선 산란체 패턴을 지지하는 지지체를 포함한다. 이 전자선 묘화용 마스크에 있어서는, 지지체, 패턴 지지막 및 전자선 산란체 패턴 중에서 적어도 하나가, 주로 탄소 원소로 구성된 재료로 이루어진 것을 특징으로 한다.
(제 30 형태)
본 발명의 제 30 형태에 따른 전자선 묘화용 마스크는, 전자선을 투과시키는 패턴 지지막(전자선 투과막)과, 패턴 지지막 상에 형성된 전자선 산란체 패턴과, 패턴 지지막 상의 전체면에 형성되거나 또는 전자선 산란체 패턴의 아래에 남겨진 에칭 스토퍼층과, 패턴 지지막, 에칭 스토퍼층 및 전자선 산란체 패턴을 지지하는 지지체를 포함한다. 이 전자선 묘화용 마스크에 있어서는, 전자선 산란체 패턴이, DLC 또는 DLC에 B, N, Si, P 중에서 적어도 하나를 도핑한 재료로 구성된다. 패턴 지지막은, DLC 또는 DLC에 B, N, P, Ti, Si, Al 중에서 적어도 하나를 도핑한 재료로 구성된다. 에칭 스토퍼층은, 전자선 산란층과의 에칭 선택비가 큰 재료로 구성되어 있다.
(제 31 형태)
본 발명의 제 31 형태에 따른 전자선 묘화용 마스크는, 전자선을 투과시키는 패턴 지지막(전자선 투과막)과, 패턴 지지막 상에 형성된 전자선 산란체 패턴과, 패턴 지지막 및 전자선 산란체 패턴을 지지하는 지지체를 포함한다. 이 전자선 묘화용 마스크에 있어서는, 전자선 산란체 패턴이, 주로 규소 원소로 구성된 재료로 이루어진다. 패턴 지지막은 SiC 또는 TiC로 구성되어 있는 것을 특징으로 한다.
(제 32 형태)
본 발명의 제 32 형태에 따른 전자선 묘화용 마스크는, 전자선을 투과시키는 패턴 지지막(전자선 투과막)과, 패턴 지지막 상에 형성된 에칭 스토퍼층과, 에칭 스토퍼층 상에 형성된 전자선 산란체 패턴과, 패턴 지지막, 에칭 스토퍼층 및 전자선 산란체 패턴을 지지하는 지지체를 포함한다. 이 전자선 묘화용 마스크에 있어서는, 전자선 산란체 패턴이 경질 탄소로 구성된다. 에칭 스토퍼층은, SiO2로 구성된다. 패턴 지지막은, 주로 규소 원소로 구성된 재료로 이루어진 것을 특징으로 한다.
(제 33 형태)
본 발명의 제 33 형태에 따른 전자선 묘화용 마스크는, 전자선을 투과시키는 패턴 지지막(전자선 투과막)과, 패턴 지지막 상에 형성된 전자선 산란체 패턴과, 패턴 지지막 및 전자선 산란체 패턴을 지지하는 지지체를 포함한다. 이 전자선 묘화용 마스크에 있어서는, 전자선 산란체 패턴이, DLC 또는 DLC에 B, N, Si, P 중에서 적어도 하나를 도핑한 재료로 구성되며, 패턴 지지막이 β-SiC로 구성되어 있는 것을 특징으로 한다.
(제 34 형태)
본 발명의 제 34 형태에 따른 전자선 묘화용 마스크는, 전자선을 투과시키는 패턴 지지막(전자선 투과막)과, 패턴 지지막 상에 형성된 전자선 산란체 패턴과, 패턴 지지막 및 전자선 산란체 패턴을 지지하는 지지체를 포함한다. 이 전자선 묘화용 마스크에 있어서는, 전자선 산란체 패턴이, 주로 규소 원소로 구성된 재료로 이루어지며, 패턴 지지막이 SiC로 구성되어 있는 것을 특징으로 한다.
(제 35 형태)
본 발명의 제 35 형태에 따른 전자선 묘화용 마스크는, 전자선을 투과시키는 패턴 지지막(전자선 투과막)과, 패턴 지지막 상에 형성된 전자선 산란체 패턴과, 패턴 지지막 및 전자선 산란체 패턴을 지지하는 지지체를 포함한다. 이 전자선 묘화용 마스크에 있어서는, 전자선 산란체 패턴이, 주로 규소 원소로 구성된 재료로 이루어진다. 패턴 지지막은, DLC 또는 DLC에 B, N, P, Ti, Si, Al 중에서 적어도 하나를 도핑한 재료로 구성되어 있는 것을 특징으로 한다.
(제 36 형태)
본 발명의 제 36 형태에 따른 전자선 묘화용 마스크는, 제 27 내지 제 35 형태 중에서 어느 한 형태에 있어서의 전자선 묘화용 마스크가, 노광 전자선의 가속 전압이 30keV 이상으로 사용되는 것임을 특징으로 한다.
(제 37 형태)
본 발명의 제 37 형태에 따르면, 제 27 내지 제 36 형태 중에서 어느 한 형태에 있어서의 전자선 묘화용 마스크의 표면측 또는 이면측에, 압축 응력막 및 인장 응력막 중에서 적어도 한쪽을 형성하는 공정을 포함하는 것을 특징으로 하는 전자선 묘화용 마스크의 제조방법이 제공된다.
(제 38 형태)
본 발명의 제 38 형태에 따르면, SIMOX 웨이퍼 또는 접착 SOI 웨이퍼에 이면측에서부터 윈도우 가공을 실시하고, 계속해서 웨이퍼 안의 스토퍼층(중간층)을 선 택적으로 제거한 후, 이면측으로부터의 박막 형성법에 의해 한 면에 전자선 투과막(패턴 지지막)을 형성하는 공정을 포함하는 것을 특징으로 하는 전자선 묘화용 마스크의 제조방법이 제공된다.
(제 39 형태)
본 발명의 제 39 형태에 따르면, 제 27 내지 제 36 형태 중에서 어느 한 형태에 있어서의 전자선 묘화용 마스크를 이용하여 제조된 반도체 장치가 제공된다.
상기의 제 1 형태에 따르면, 다음과 같은 효과가 얻어진다. 상술한 바와 같이, 종래의 SCALPEL 마스크와 같이, 전자선 산란층이 금속 원소인 Mo, W 등을 주성분으로 하는 재료로 이루어진 경우, 그것을 지지하기 위해 최소한 필요한 막 두께를 지닌 패턴 지지층(SiN 등)을 필요로 한다. 그런데, 그 경우에는 패턴 지지층에 있어서의 에너지 손실이나, 에너지 분산에 따른 색 수차에 의해 해상도가 떨어지는 문제가 있었다. 이에 대해, 제 1 형태에 따르면, 전자선 산란층을, 「탄소 원소 및/ 또는 규소 원소를 주성분으로 하는 재료」로 구성함으로써, 패턴 지지층의 막 두께를 작게 할 수 있어, 상기의 문제를 줄일 수 있다. 더욱이, 「탄소 원소 및/ 또는 규소 원소를 주성분으로 하는 재료」로는, B, P, H, N, O, 할로겐 등의 한 종류 또는 두 종류 이상이 함유되어 있는 경우를 포함하며, 게다가 이들에 첨가하거나 또는 단독으로 미량의 금속 원소 등이 도핑되어 있는 경우를 포함한다.
제 2 형태는, 제 1 형태에 있어서의 전자선 산란층을, 「탄소 원소를 주성분으로 하는 재료」로 이루어진 경우로 한정한 것이다. 여기서, 「탄소 원소를 주성분으로 하는 재료」로는, 막 재료 밀도가 작고, 또한 영률 등의 재료 역학 특성이 커서, 전자선 산란체를 최대한 두껍게 할 수 있는 재료 구성이며, 이에 덧붙여 내약품성, 조사 내성이 뛰어나고, 게다가 패턴 정밀도의 관점에서 에칭 가능성이 뛰어난 재료인 것이 바람직하다. 또한 부가적으로, 「탄소 원소를 주성분으로 하는 재료」는, 대전을 고려하여, 절연 재료가 아닌 것이 바람직하다. 상기와 같은 특성을 만족시키는 재료로는, 예를 들어 다이아몬드나 다이아몬드 라이크 카본(DLC) 혹은 경질 탄소 등을 예로 들 수 있다. 이들 막은, 질소, 붕소, 규소, 인 등을 함유할 수 있다.
제 3 형태는, 제 2 형태에 있어서의 전자선 산란층을, 「DLC 또는 DLC에 B, N, Si, P 중에서 적어도 하나를 도핑한 재료」로 구성된 경우로 한정한 것이다. 여기에서, DLC에 B, N, Si, P 중에서 적어도 하나를 도핑함으로써 DLC에 도전성을 부여할 수 있어, 차징(charging)의 영향 등을 회피할 수 있다. 전자선 산란층을 구성하는 DLC의 막 두께는, 300∼700nm 정도가 바람직하다.
제 4 형태에 있어서, DLC에 B, N, Si, P 중에서 적어도 하나의 도핑량이, 40몰%를 초과하면 DLC막의 성질이 손상되거나, 에칭 선택성이 손상될 우려가 있다. 한편, 도핑량이 0.1몰% 미만이면, 도핑에 의한 도전성의 부여, 막 저항의 감소 등의 효과가 충분히 얻어지지 않는 경우가 있다.
제 5 형태는, 제 1 형태에 있어서의 전자선 산란층을, 「규소 원소를 주성분으로 하는 재료」로 이루어진 경우로 한정한 것이다. 여기서, 「규소 원소를 주성분으로 하는 재료」로는 예를 들어, 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 등을 들 수 있다. 이러한 재료들은, 각각 B나 P 등을 도핑한 것이라도 상관없 다.
제 6 형태는, 제 1 내지 제 5 형태에 있어서의 패턴 지지층을, 「탄소 원소를 주성분으로 하는 재료」로 이루어진 경우로 한정한 것이다. 여기서, 「탄소 원소를 주성분으로 하는 재료」로는, 막 재료 밀도가 작고, 영률 등의 재료 역학 특성이 커서, 전자선 산란체를 최대한 두껍게 할 수 있는 재료 구성이며, 이에 덧붙여 내약품성, 조사 내성이 뛰어나고, 게다가 패턴 정밀도의 관점에서 에칭 가능성이 뛰어난 재료인 것이 바람직하다. 또한 부가적으로, 「탄소 원소를 주성분으로 하는 재료」는, 대전을 고려하여, 절연 재료가 아닌 것이 바람직하다. 상기와 같은 특성을 만족시키는 재료로는, 예를 들어 다이아몬드나 다이아몬드 라이크 카본(DLC) 혹은 경질 탄소 등을 들 수 있다. 이러한 막들은 질소, 붕소, 규소, 인 등을 함유할 수 있다.
제 7 형태는, 제 6 형태에 있어서의 패턴 지지층을, 「DLC 또는 DLC에 B, N, P, Ti, Si, Al 중에서 적어도 하나를 도핑한 재료」로 구성한 경우로 한정한 것이다. 여기서, DLC에 B, N, P, Ti, Si, Al 중에서 적어도 하나를 도핑함으로써, DLC에 도전성을 부여할 수 있어, 차징의 영향 등을 회피할 수 있다.
제 8 형태에 있어서, DLC에 B, N, P, Ti, Si, Al 중에서 적어도 하나의 도핑량이 40몰%를 넘으면, DLC막의 성질이 손상되거나, 에칭 선택성이 손상될 우려가 있다. 한편, 도핑량이 0.1몰% 미만이면, 도핑에 의한 도전성의 부여, 막 저항의 감소 등의 효과가 충분히 얻어지지 않는 경우가 있다.
더욱이, 제 3 형태에 있어서 전자선 산란층과 제 8 형태에 있어서의 패턴 지지층에서, DLC에 도핑되는 원소가 다른 것은, 다음과 같은 이유에서이다. 전자선 산란층은, 패턴을 형성하기 위해 에칭을 해야만 하므로, 에칭 특성이 손상되지 않도록 도핑될 원소에 제한이 있다. 이에 대해, 패턴 지지층은, 기계적 강도를 향상시키는 것이면, 보다 넓은 범위에서 도핑 원소의 선택이 가능하다. 전자선 산란층을 구성하는 DLC가, 패턴 지지층에서 도핑 가능한 Ti나 Al으로 도핑되면, 에칭되기 힘든 막이 되기 때문에 바람직하지 않다.
제 9 형태는, 제 1 내지 제 5 형태에 있어서의 패턴 지지층을, 「규소 원소를 주성분으로 하는 재료」로 이루어진 경우로 한정한 것이다. 여기에서, 「규소 원소를 주성분으로 하는 재료」로는, 예를 들어 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 등을 들 수 있다. 이러한 재료들은, 각각 B나 P 등을 도핑한 것이어도 무방하다.
제 10 형태에 있어서는, 전자선 산란층과 패턴 지지층 사이에 에칭 스토퍼층을 개재시킴으로써, 전자선 산란층을 에칭하여 패턴을 형성할 때, 패턴 지지층이 에칭되는 것을 회피하여, 가공시의 마진을 높일 수 있다. 또한, 패턴 형성후, 패턴 영역의 막 응력 균형의 조정을 꾀해, 보다 안정된 마스크를 얻을 수도 있다. 더욱이, 패턴 형성후, 전자선 산란층의 개구부로부터 노출되는 에칭 스토퍼층은 제거해도 되고, 제거하지 않아도 무방하다.
또한, 지지체를 이면측에서부터 에칭할 때, 패턴 지지층과 지지체 사이에 에칭 스토퍼층을 개재시킴으로써, 이면측에서부터 패턴 지지층이 에칭되는 것을 회피하여, 가공시의 마진을 높일 수 있다. 또한, 전자선 산란층에 패턴을 형성한 후, 패턴 영역의 막 응력 균형의 조정을 꾀해, 보다 안정된 마스크를 얻을 수도 있다.
더욱이, 상기 두 종류의 에칭 스토퍼층은, 같은 재료이어도 되고, 다른 재료로 구성해도 된다.
한편, 본 발명에 따른 마스크 블랭크에 있어서, 지지체는, 지지체 재료로 이루어진 기판인 경우 이외에, 이 지지체 재료로 이루어진 기판을 이면 가공하여 얻어지는 지지체인 경우의 쌍방을 포함한다. 제 1 내지 제 26 형태에 있어서도 마찬가지이다.
제 11 형태에 나타낸 바와 같이, 에칭 스토퍼층은, 전자선 산란층 및/ 또는 지지체와의 에칭 선택비가 큰 재료로 구성되어 있는 것이 바람직하다. 이들의 에칭 선택비가 클수록, 전자선 산란층 및/ 또는 지지체가 에칭되는 것을 더욱 회피할 수 있다. 에칭 스토퍼층의 재료로는, SiC, TiC, TiN, 비정질 Si, Ti, Al, SiO2 등을 들 수 있다. 에칭 스토퍼층의 막 두께는, 0.005∼0.2㎛가 바람직하며, 10∼20nm 정도가 더욱 바람직하다.
제 12 형태에 나타낸 바와 같이, 지지체가 탄소 원소를 주성분으로 하는 재료로 이루어짐으로써, 에칭 스토퍼층 등에 대해 100이상의 매우 큰 에칭 선택성을 지닌 에칭을 용이하게 할 수 있게 된다. 그 결과, 재료 선택성이 넓어지는 동시에, 에칭 스토퍼층을 아주 얇게 할 수 있기 때문에, 가공성의 여유도와 함께 한없이 이상적인 마스크 블랭크를 제공할 수 있다.
제 13 형태에 있어서는, 각 층을 제 13 형태에 나타낸 재료로 구성함으로써, 에칭 선택성의 향상, 바꿔 말하면 프로세스 마진의 확보가 용이해진다. 또한, 에칭 스토퍼층을 통해서 동종 재료의 적층 구조가 되므로 재료 특성이 유사하고, 그에 따라 열 팽창 계수, 열 전도성 등을 근접하게 할 수 있다. 그 결과, 열적 변형 등에 대해서도 편차를 억제할 수 있다. 더욱이, 에칭 조건 등의 가공 조건을 선택하기 쉬워진다. 여기에서, 전자선 산란층을 구성하는 DLC에, B, N, Si, P 중에서 적어도 하나를 도핑함으로써, DLC에 도전성을 부여할 수 있고, 차징의 영향 등을 회피할 수 있다. 전자선 산란층을 구성하는 DLC의 막 두께는, 300∼700nm 정도가 바람직하다.
또한, 패턴 지지층을 구성하는 DLC에는, B, N, P, Ti, Si, Al 중에서 적어도 하나를 도핑할 수 있으며, 이로써 DLC에 도전성을 부여할 수 있고, 또한 인장 응력을 부여할 수 있다. 패턴 지지층을 구성하는 DLC의 막 두께는 30∼80nm 정도가 바람직하다.
에칭 스토퍼층에 대해서는, 제 11 형태와 동일하다.
더욱이, 패턴 지지층을 구성하는 DLC 및, 전자선 산란층을 구성하는 DLC에 다른 원소를 도핑하는 방법으로는, DLC를 막 형성후에 이온 주입법에 의해 도핑하는 방법이 있다. 그러나, 이 방법에서는 이온 주입을 위한 전용 설비를 도입할 필요가 있다. 프로세스의 간소화 등의 관점에서는, DLC막 형성시에 다른 원소를 도핑하는 방법이 바람직하다.
또한, 패턴 지지층을 구성하는 DLC, 에칭 스토퍼층 및, 전자선 산란층을 구성하는 DLC는, 연속해서 막을 형성하면, 파티클의 감소를 꾀할 수 있기 때문에 바 람직하다.
또한, 패턴 지지층을 구성하는 DLC 및, 전자선 산란층을 구성하는 DLC는, DLC 안에 수소가 포함되지 않도록 한 성막법으로 막을 형성하면, 열 전도성이 양호해지기(열 전도성이 양호한 단결정 Si에 비해서도 열 전도성이 좋음) 때문에 바람직하다. 이러한 종류의 성막법은, 예를 들어 음 이온 빔 스퍼터법, 대향 타겟 스퍼터법, ECR 스퍼터법 등의 스퍼터법이 알려져 있다. DLC 안에 수소가 포함되어 버리면, 다이아몬드 결합의 종단이 종결(terminate)되어 버려, 막의 네트워크 구조가 중간에서 끊어지게 된다. 그 결과, 열 전도성 및 영률가 저하되기 때문에 바람직하지 않다.
제 14 형태에 있어서는, 소정의 막 두께 관계를 충족시키는 재료로 이루어진다고 하는 요건으로부터, 전자선 산란층이 중금속으로 이루어진 경우는 제외된다. 이는, 전자선 산란층이 중금속으로 이루어진 경우는, 상기 막 두께 관계를 충족시키는 재료로 이루어진 마스크를 실현할 수 없기 때문이다. 따라서, 종래의 SCALPEL 마스크처럼, W, Mo 등의 금속제 전자선 산란층을 패턴 지지층에 의해 지지하는 구성의 마스크는 제외된다.
노광 전자선 손실은, 주로 패턴 지지층의 막 두께, 막 재료 밀도에 의존한다. 노광 전자 손실(%)은, 다음 식으로부터 구할 수 있다.
(1-e-( Tt /α))×100
여기서, Tt는 패턴 지지층의 막 두께, α는 패턴 지지층에 있어서의 전자의 평균 자유 행정을 각각 나타낸다. 또한, (Tt/α)은 전자가 1회 산란하기 위한 막 두께를 나타낸다.
막 재료 밀도가 커지면, 평균 자유 행정(α)은 작아지며, 노광 전자 손실도 작아진다.
막 재료 밀도가 1g/㎤인 경우, 막 두께를 0.2㎛로 하면, 노광 전자 손실은 약 45%가 된다. 따라서, 패턴 지지층의 막 두께가 0.2㎛를 넘으면 노광 전자의 반 이상이 소실되게 되어, 노광 효율이 나빠서 실용적이지 않다.
한편, 패턴 지지층의 휨 량(δ)은, δ≤DOF(초점 심도)일 필요가 있다. DOF를 2∼3㎛로 했을 경우, 휨 량(δ)은 다음 식으로부터 구할 수 있다.
휨 량(δ)=(k×W×a4)/(E×Tt3)≤2(㎛)
여기서, k는 휨 계수(이미 알고 있음), W는 막에 작용하는 힘(자체 무게로서, 이미 알고 있음), a는 패턴 필드 한 변의 길이(이미 알고 있음), E는 패턴 지지층의 영률를 각각 나타낸다.
따라서, 휨 량(δ)을 작게 하기 위해서는, (E×Tt3)을 크게 하면 된다.
여기에서, E를 DLC의 영률(막 재료에서는 최대급 : 500GPa)로 했을 때, 패턴 지지층의 막 두께는 0.005㎛ 이상이 아니면, 휨 량(δ)을 2㎛ 이하로 하는 것은 곤란하다.
또한, 패턴 지지층의 두께가 0.005㎛ 미만인 경우, 이 위에 형성되는 전자선 산란층을 충분히 지지할 수 없게 되어, 막 안정성이 충분히 얻어지지 않는다. 더 욱이, 전자선 산란층의 에칭시에 발생하는 패턴 근처의 응력 분포의 변화에 의해, 패턴 위치 변위를 초래할 우려가 있다.
패턴 지지층의 두께는 0.005㎛∼0.2㎛가 바람직하며, 0.005㎛∼0.1㎛가 더욱 바람직하고, 0.01㎛∼0.05㎛가 보다 더 바람직하다.
전자선 산란층의 두께가 0.2㎛ 미만인 경우, 예를 들어 가벼운 원소로 구성될 때 등에는 전자선 산란층 내에 있어서의 전자들의 산란 회수가 충분하지 않아, 빔 콘트라스트를 양호하게 얻을 수 없다. 또한, 리프 패턴 등의 경우, 충분한 막 자체-지지성을 얻을 수 없다. 한편, 전자선 산란층의 두께가 2㎛를 넘으면, 전자선 산란층 내에서의 전자들의 산란 회수가 너무 많아져서 전자의 산란각의 제어가 곤란해질 우려가 있다. 전자들의 산란각 제어가 곤란해지면, 특히 근접 효과를 보정하기 위해 GHOST법 등의 보조 노광 수단을 채용할 때, 전자 산란 각도 분포가 너무 커서, 양호한 보조 노광을 수행하기가 곤란해진다. 또한, 전자선 산란층에 대해서는, 예를 들어 이방성 건식 에칭에 의해 미세 패턴을 형성한다. 그러나, 전자선 산란층에 대한 에칭 깊이가 깊어질수록, 전자선 산란층의 가공 정밀도가 손상되는 경향이 있으므로 바람직하지 않다. 전자선 산란층 두께의 보다 바람직한 범위는 0.3∼1.5㎛이다.
패턴 지지층 및 전자선 산란층의 양쪽 막 두께가 상기 범위 내에 들면, 마스크로 했을 때의 막 안정성이 유지된다. 또한, 전자의 투과와 산란이 제어되어 노광시의 생산성 향상을 도모할 수 있다.
제 15 형태에 따르면, 패턴 지지층이 다음의 관계식(1)을 만족함으로써, 전 자의 산란을 억제하고, 노광 전자 손실을 줄이며, 노광 효율의 향상을 꾀할 수 있다.
Tt≤2α (1)
바람직하게는, Tt<α이다.
제 16 형태에 있어서, 막 두께가 2β보다 작을 경우, 즉, 전자선 산란층이 전자의 산란이 적어도 2회 이상 가능한 막 두께를 갖지 않은 경우, 웨이퍼 상에서의 빔 콘트라스트를 양호하게 얻을 수 없다. 한편, 막 두께가 10β를 넘으면, 전자선 산란층 내에서의 전자의 산란 회수가 너무 많아져서 전자의 산란각 제어가 곤란해질 우려가 있다. 산란각의 제어가 곤란해지면, 특히 근접 효과를 보정하기 위해 GHOST법 등의 보조 노광 수단을 채용할 때, 전자 산란 각도 분포가 너무 커서, 양호한 보조 노광을 하기가 곤란해진다. 또한, 전자선 산란층에 대해, 예를 들어 이방성 건식 에칭에 의해 미세 패턴을 형성한다. 그런데, 에칭 깊이가 깊어질수록 가공 정밀도가 손상되는 경향이 있기 때문에, 전자선 산란층을 10β를 넘도록 두껍게 하는 것은 바람직하지 않다.
제 17 형태에 있어서, 「막 재료 밀도」라고 함은, 패턴 지지층 혹은 전자선 산란층을 구성하는 재료 자체의 밀도를 의미한다.
패턴 지지층의 경우, 전자가 산란되지 않고 패턴 지지층을 투과할 확률은 다음 식으로 표현된다.
e-( Tt /α)
막 재료 밀도가 커지면 커질수록, 평균 자유 행정(α)은 작아진다. 따라서, 원하는 노광 전자량을 얻기 위해서는 전자가 산란되지 않고 패턴 지지층을 투과할 확률(e-(Tt/α))을 높이기 위해 패턴 지지층의 막 두께를 작게 할 필요가 있다.
단, 제 14 형태에 규정한 막 두께의 범위 안(0.005㎛∼0.2㎛)으로 할 필요가 있으므로, 패턴 지지층의 막 재료 밀도의 상한은 0.5g/㎤, 하한은 1.0g/㎤가 된다.
전자선 산란층의 경우는, 90% 이상의 빔 콘트라스트를 얻기 위해서는 몇 회 이상의 산란 회수가 필요하게 된다. 이 경우, 재료 밀도에 따라 1회 산란하기 위한 막 두께는 변화하며, 재료 밀도가 커질수록 막 두께는 작아진다. 반대로, 재료 밀도가 작아질수록 막 두께는 커진다. 그리고, 상기와 마찬가지로, 제 14 형태에 규정한 막 두께의 범위 안(0.2∼2㎛)으로 할 필요가 있기 때문에, 전자선 산란층의 막 재료 밀도의 상한은 5.0g/㎤, 하한은 1.0g/㎤가 된다.
패턴 지지층과 전자선 산란층의 쌍방의 막 재료 밀도가 상기 범위 내에 있음으로써, 각각의 막이 막 자체-지지성을 지니게 된다. 따라서, 종래의 SCALPEL 마스크와 같이, W, Mo 등의 금속제 전자선 산란층을 전자선 투과층에 의해 지지하는 구성과는 달리, 본 발명의 경우, 각 층 자체 및 층간의 편향(휨)을 발생시킬 우려가 없다. 또한, 전자선 산란층을 에칭하여 패턴을 형성해도, 휨 변화량이 작기 때문에 패턴 위치 변화를 초래할 우려는 거의 없다.
제 18 형태에 있어서, 패턴 지지층 및 전자선 산란층의 탄성율이 각각 0.8×1011Pa 미만이면, 각각의 막의 자체 지지성을 유지할 수 없어, 안정된 마스크를 얻을 수 없는 경우가 있다.
패턴 지지층 및 전자선 산란층의 쌍방의 탄성율이 0.8×1011Pa 이상인 것이, 마스크 안정성의 관점에서 바람직하고, 1.0×1011Pa 이상인 것이 더욱 바람직하다.
제 19 형태에 있어서, 패턴 지지층이 1쇼트 영역 내에서의 막 두께의 편차가 설정 막 두께에 대해 30%를 초과하면 노광 전자량이 편차가 커져, 노광 특성의 저하를 초래할 우려가 있다. 패턴 지지층의 막 두께의 편차는 ±10% 이하인 것이 더욱 바람직하다.
전자선 산란층의 막 두께의 편차가 30%를 넘으면, 전자의 산란각 제어가 곤란해져서, 보조 노광을 효과적으로 행할 수 없는 경우가 있다. 또한, 에칭에 의한 패턴화에 있어서 정밀도에 영향을 끼칠 우려가 있다. 전자선 산란층의 막 두께의 편차는 ±10% 이하인 것이 더욱 바람직하다.
제 20 형태에 따르면, 다음과 같은 효과가 얻어진다. 상술한 바와 같이, 종래의 SCALPEL 마스크와 같이, 전자선 산란층이 금속 원소인 Mo, W 등을 주성분으로 하는 재료로 이루어진 경우, 그것을 지지하기 위해 최소한 필요한 막 두께를 지닌 패턴 지지층(SiN 등)을 필요로 한다. 그러나, 그 경우에는 패턴 지지층에 있어서의 에너지 손실이나, 에너지 분산으로 인한 색 수차 때문에 해상도가 떨어지는 문제가 있었다. 그러나, 제 20 형태와 같이, 전자선 산란층을 「탄소 원소 및/ 또는 규소 원소를 주성분으로 하는 재료」로 구성함으로써, 패턴 지지층의 막 두께를 작게 할 수 있어, 상기 문제를 줄일 수 있다.
더욱이, 「탄소 원소 및/ 또는 규소 원소를 주성분으로 하는 재료」로는, B, P, H, N, O, 할로겐 등의 한 종류 또는 두 종류 이상이 함유되어 있는 경우를 포함하며, 게다가, 이들에 첨가하거나 단독으로 미량의 금속 원소 등이 도핑되어 있는 경우를 포함한다.
여기에서, 「탄소 원소를 주성분으로 하는 재료」로는, 막 재료 밀도가 작고, 영률 등의 재료 역학 특성이 커서, 전자선 산란체를 최대한 두껍게 할 수 있는 재료 구성으로, 이에 덧붙여 내약품성, 조사 내성이 뛰어나고, 더욱이 패턴 정밀도의 관점에서 에칭 가능성이 뛰어난 재료인 것이 바람직하다. 더욱 부가적으로, 「탄소 원소를 주성분으로 하는 재료」는, 대전을 고려하여, 절연 재료가 아닌 것이 바람직하다. 상기와 같은 특성을 만족시키는 재료로는, 예를 들어 다이아몬드나 다이아몬드 라이크 카본(DLC) 혹은 경질 탄소 등을 들 수 있다. 이러한 막들은, 질소, 붕소, 규소, 인 등을 함유할 수 있다.
여기에서, 「규소 원소를 주성분으로 하는 재료」로는, 예를 들어 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 등을 들 수 있다. 이러한 재료들은, 각각 B나 P 등을 도핑한 것이어도 무방하다.
제 21 형태에 있어서는, 전자선 산란층을 에칭하여 패턴을 형성할 때, 전자선 산란층과 패턴 지지층 사이에 에칭 스토퍼층을 개재시킴으로써, 패턴 지지층이 에칭되는 것을 회피하여, 가공시의 마진을 높일 수 있다. 또한, 패턴 형성후, 패턴 영역의 막 응력 균형의 조정을 꾀해, 보다 안정된 마스크를 얻을 수도 있다. 더욱이, 패턴 형성후, 전자선 산란층의 개구부로부터 노출되는 에칭 스토퍼층은 제 거해도 되고, 제거하지 않아도 무방하다.
또한, 지지체를 이면측에서부터 에칭할 때, 패턴 지지층과 지지체 사이에 에칭 스토퍼층을 개재시킴으로써, 이면측에서부터 패턴 지지층이 에칭되는 것을 회피하여, 가공시의 마진을 높일 수 있다. 또한, 전자선 산란층에 패턴을 형성한 후, 패턴 영역의 막 응력 균형의 조정을 꾀해, 보다 안정된 마스크를 얻을 수도 있다.
더욱이, 상기 두 종류의 에칭 스토퍼층은, 같은 재료이어도 되고, 다른 재료로 구성해도 된다.
제 22 형태에 있어서, 에칭 스토퍼층의 막 두께가 0.005㎛ 미만이면 충분한 에칭 스토퍼 효과를 기대할 수 없다. 또한, 막 두께가 0.2㎛를 넘으면 에칭 스토퍼층 자신의 막 응력의 작용으로 인해 패턴 영역의 휨을 초래할 우려가 있다.
제 23 형태에 있어서, 에칭 스토퍼층의 막 재료 밀도를 한정하는 이유는, 제 17 형태에 있어서의 패턴 지지층의 막 재료 밀도를 한정하는 이유와 동일하다.
제 24 형태에 있어서는, 전자선 산란층과 패턴 지지층 사이에 에칭 스토퍼층을 개재시킴으로써, 전자선 산란층을 에칭하여 패턴을 형성할 때, 패턴 지지층이 에칭되는 것을 회피하여, 가공시의 마진을 높일 수 있다. 또한, 패턴 형성후, 패턴 영역의 막 응력 균형의 조정을 꾀해, 보다 안정된 마스크를 얻을 수도 있다. 더욱이, 패턴 형성후, 전자선 산란층의 개구부로부터 노출되는 에칭 스토퍼층은 제거해도 되고, 제거하지 않아도 무방하다.
또한, 지지체를 이면측에서부터 에칭할 때, 패턴 지지층과 지지체 사이에 에칭 스토퍼층을 개재시킴으로써, 이면측에서부터 패턴 지지층이 에칭되는 것을 회피 하여, 가공시의 마진을 높일 수 있다. 또한, 전자선 산란층에 패턴을 형성한 후, 패턴 영역의 막 응력 균형의 조정을 꾀해, 보다 안정된 마스크를 얻을 수도 있다.
더욱이, 상기 두 종류의 에칭 스토퍼층은, 같은 재료이어도 되고, 다른 재료로 구성해도 된다.
제 25 형태에 있어서, 각 층의 표면 조도(Ra)를 10nm 이하로 규정한 이유는, 이러한 층들의 표면이 거칠면, 전자선 산란 패턴 등의 마스크 패턴의 에지 조도(roughness) 특성이나, 노광시에 악영향이 발생하기 때문이다. 상세하게는, 첫 번째로는 마스크 제작시의 레지스트 패턴 형성에 있어서, 레지스트층의 하지(下地)가 되는 이들 층의 표면이 거칠면, 이들 층으로부터의 2차 전자에 의해 레지스트 패턴의 에지 조도 특성을 저하시켜 버릴 우려가 있다. 나아가서는, 전자선 산란 패턴 등의 측벽이 거칠어져서 마스크 패턴의 에지 조도에 악영향을 끼친다.
또 한가지는, 패턴 지지층(경우에 따라 에칭 스토퍼층을 포함)은 매우 얇기(50nm 정도) 때문에, 5nm, 10nm 레벨의 표면 조도는 국소적인 막 두께 편차의 요인이 된다. 이와 같은 막 두께 편차는, 전자선 산란체 부분에서의 불필요한 전자 산란이 일어나, 전자선 산란체 패턴 부분에서 축적된 전하 효과에 의해 노광 패턴 형상의 열화를 초래한다.
실제의 전사시에 노광량 편차를 5% 이내로 억제하기 위해서는, 1쇼트내의 노광 전자 분포를 양호하게 하지 않으면 안된다. 본 발명의 막 재료에서는 마스크에 대한 입사 전자 중에서, 약 60∼80%가 노광 전자로서 기여한다. 나머지 약 3할은 컷(cut)된다. 예를 들어, 패턴 지지층의 두께 50nm에 대해 그 표면 조도가 10nm인 경우, 막 두께에 대해 약 20%의 막 두께 편차에 상당한다. 막 두께 편차가 크면, 노광 전자량 비율의 편차, 나아가서는 실제 노광시의 노광량 편차가 커지게 된다.
1쇼트내의 국소적인 편차는 기본적으로는 보정할 수 없기 때문에, 표면 조도의 영향이 크다. 이와 같은 각 층의 표면 조도의 영향을 더욱 줄이기 위해서는, 각 층의 표면 조도는, 5nm 이하가 보다 바람직하고, 2nm 이하가 더욱 더 바람직하다.
전자선 산란 패턴의 선폭과의 관계에서는, 에칭 스토퍼층 또는 패턴 지지층의 표면 조도는, 전자선 산란 패턴의 선폭의 1/100 이하로 하는 것이 바람직하다. 구체적으로는, 예를 들어 전자선 산란 패턴의 선폭이 0.2㎛ 이하인 경우, 에칭 스토퍼층 또는 패턴 지지층의 표면 조도는, 2nm 이하로 하는 것이 바람직하다. 이것에 의해, 문제를 회피할 수 있다.
패턴 지지층, 전자선 산란층의 표면 조도는, 예를 들면 패턴 지지층, 전자선 산란층을 DLC로 구성했을 경우, 막 형성 방법이나 막 형성 조건을 선택, 제어함으로써, 표면 조도(Ra)를 2nm 이하로 할 수 있다.
패턴 지지층은 막 자체-지지성이 요구되기 때문에, 영률가 큰 재료로 구성하는 것이 바람직하다. 예를 들면, 다이아몬드막은 영률가 높다(500GPa). 그러나, 다이아몬드막은 표면 조도를 2nm 이하로 하기는 곤란해, 상술한 표면 조도의 영향을 회피하기 힘들다. 막 형성후에 다이아몬드막을 연마하여 평활화시키는 것도 생각할 수 있다. 그러나, 다이아몬드는 매우 딱딱한 재료이기 때문에 연마 효율이 나쁘며, 또한 연마를 했더라도 막 손상(damage)을 받기 쉬워, 실용성이 부족하다.
또한, 전자선 산란층에서도 불필요한 전자 산란이 일어나, 전자선 산란체 패턴 부분에서 축적된 전하 효과에 의해 노광 패턴 형상의 열화를 초래하기 때문에, 그 표면 조도는 10nm 이하가 바람직하다.
제 26 형태에 따르면, 각 층의 응력을, 개별적으로, 또는 통합해서 열 처리(어닐링)에 의해, 전체적인 막 응력을 줄일 수 있다. 열 처리시의 분위기는, 진동 장치 내에서 감압 처리한 진공 중, 혹은 진공 배기시킨 후에, He, Ar 등의 불활성 가스, 또는 H2, N2 등의 적어도 한 종류 이상의 가스를 진공 장치내에 도입한 분위기가 바람직하다.
열 처리 온도는, 막 안의 수소 농도 등에 따라 적정한 온도 범위가 적당히 선택되는데, DLC의 경우에 있어서는, DLC막 형성시의 기판 온도보다 200∼450℃ 높은 온도 범위가 바람직하다.
제 27 형태에 따르면, 상기 본 발명에 따른 마스크 블랭크를 이용하여 마스크를 제작함으로써, 구조 특성, 제법 특성, 리소그래피 요구 특성이 뛰어난 전자선 묘화용 마스크가 얻어진다.
제 28 형태에 따르면, 패턴 지지층 및 전자선 산란층의 막 두께, 막 재료 밀도 탄성율을 규정함으로써, 구조 특성, 제법 특성, 리소그래피 요구 특성이 뛰어난 전자선 묘화용 마스크가 얻어진다.
제 29 형태에 따르면, 지지체, 패턴 지지막 및, 전자선 산란체 패턴층 중에 서 적어도 하나가, 주로 탄소 원소로 구성된 재료, 특히 DLC나 경질 탄소로 이루어짐으로써, 구조 특성, 제법 특성, 리소그래피 요구 특성이 특히 뛰어난 전자선 묘화용 마스크가 얻어진다.
제 30 형태에서는, 각 층을 제 30 형태에 나타낸 재료로 구성함으로써, 에칭 선택성의 향상, 바꿔 말하면 프로세스 마진의 확보가 용이해진다. 또한, 에칭 스토퍼층을 통해 동종 재료의 적층 구조가 되기 때문에 재료 특성이 유사하다. 이로써, 열 팽창 계수, 열 전도성 등을 근접하게 할 수 있으므로, 열적 변형 등에 대해서도 편차를 억제할 수 있다. 더욱이, 에칭 조건 등의 가공 조건을 선택하기 쉬워진다.
앞서 말한 바와 같이, 전자선 산란체 패턴을 구성하는 DLC에는, B, N, Si, P 중에서 적어도 하나를 도핑할 수 있다. 이로써, DLC에 도전성을 부여할 수 있으며, 마스크 차징의 영향 등을 회피할 수 있다. 전자선 산란체 패턴을 구성하는 DLC의 막 두께는, 300∼700nm 정도가 바람직하다.
에칭 스토퍼층은, 전자선 산란체 패턴을 구성하는 DLC를 산화성 가스로 에칭하기 때문에, 산화성 가스에 의해 잘 에칭되지 않는 재료로 구성된 것이 바람직하다. 이와 같은 재료로서는, SiC, TiC, TiN, 비정질 Si, Ti, Al 등을 들 수 있다. 에칭 스토퍼층의 막 두께는, 0.005∼0.2㎛가 바람직하며, 10∼20nm 정도가 더욱 바람직하다. 또한, 전자선 산란체 패턴 밑에 에칭 스토퍼 층을 남길 경우, 전자선 산란체 패턴 형성후, 노출되어 있는 에칭 스토퍼층을 에칭에 의해 제거하면 된다.
패턴 지지막을 구성하는 DLC에는, B, N, P, Ti, Si, Al 중에서 적어도 하나 를 도핑할 수 있으며, 이로써 DLC에 도전성을 부여할 수 있고, 또한 인장 응력을 부여할 수 있다. 패턴 지지막을 구성하는 DLC의 막 두께는 30∼80nm 정도가 바람직하다.
더욱이, 패턴 지지막을 구성하는 DLC 및, 전자선 산란체 패턴을 구성하는 DLC에 다른 원소를 도핑하는 방법으로는, DLC를 막 형성후에 이온 주입법에 의해 도핑하는 방법이 있다. 그러나, 이 방법에서는 이온 주입을 위한 전용 설비를 도입할 필요가 있다. 프로세스의 간소화 등의 관점에서는, DLC막 형성시에 다른 원소를 도핑하는 방법이 바람직하다.
또한, 패턴 지지막을 구성하는 DLC, 에칭 스토퍼층 및, 전자선 산란체 패턴을 구성하는 DLC는, 연속해서 막을 형성하면, 파티클의 감소를 꾀할 수 있기 때문에 바람직하다.
또한, 패턴 지지막을 구성하는 DLC 및, 전자선 산란체 패턴을 구성하는 DLC는, DLC 안에 수소가 포함되지 않도록 한 성막법으로 막을 형성하면, 열 전도성이 양호해지기(열 전도성이 양호한 단결정 Si에 비해서도 열 전도성이 좋음) 때문에 바람직하다. 이러한 종류의 성막법은, 예를 들어 음 이온 빔 스퍼터법, 대향 타겟 스퍼터법, ECR 스퍼터법 등의 스퍼터법이 알려져 있다. DLC 안에 수소가 포함되어 버리면, 다이아몬드 결합의 종단이 종결(terminate)되어 버려, 막의 네트워크 구조가 중간에서 끊어지게 된다. 그 결과, 열 전도성 및 영률가 저하되기 때문에 바람직하지 않다.
제 31 내지 제 35 형태는, 나중에 설명되는 실시예의 마스크 구성을 예로 든 것으로, 제 31 형태는 실시예 1의 마스크 구성, 제 32 형태는 실시예 2의 마스크 구성, 제 33 형태는 실시예 3의 마스크 구성, 제 34 형태는 실시예 4의 마스크 구성, 제 35 형태는 실시예 6의 마스크 구성을 각각 나타낸다.
더욱이, 제 31, 제 32, 제 34, 제 35 형태에 있어서, 주로 규소 원소로 구성된 재료로는, 예를 들면 비정질 실리콘, 다결정 실리콘, 또는 단결정 실리콘 등을 들 수 있다. 이들 재료는, 각각 B나 P 등을 도핑한 것이라도 상관없다.
제 36 형태에서는, 전자선 묘화용 마스크에 있어서의, 노광 전자선의 가속 전압에 관한 사양을 규정하고 있다. 가속 전압의 사양이 다르면, 마스크의 요구 특성도 당연히 다르다. 이와 같은 사양을 만족시키는 마스크는, 예를 들어 SCALPEL 시스템 등에서의 고가속 전압 하에서 사용할 수 있다.
제 37 형태에 따르면, 제 27 내지 제 36 형태 중에서 어느 한 형태에 기재된 전자선 묘화용 마스크의 표면측 또는 이면측에, 압축 응력막 또는 인장 응력막을 형성하는 공정을 포함함으로써, 마스크 제작후에 패턴 영역의 응력 균형을 제어할 수 있다.
제 38 형태에 따르면, SIMOX 웨이퍼에 이면측에서부터 윈도우 가공을 실시하고, 계속해서 SIMOX 웨이퍼 안의 스토퍼 SiO2층을 선택적으로 제거한 후, 이면측으로부터의 박막 형성법에 의해 패턴 지지막을 형성하는 공정을 포함한다. 이로써, 패턴 지지막의 두께를 자유롭게 조정할 수 있다. 또한, 건식 에칭성이 뛰어난 Si 단결정층을 전자선 산란체로 사용할 수 있는 등의 이점이 있다.
제 39 형태에 따르면, 본 발명에 따른 전자선 묘화용 마스크를 사용함으로써, 노광시의 생산성이 향상되고, 따라서 초고집적 회로, 반도체 소자 등의 반도체 장치의 비용 절감을 실현할 수 있다.
본 발명은, 전자선 산란층 및 패턴 지지층(막)의 재료, 밀도, 탄성율, 막 두께 등을 최적화한 것을 특징으로 한다. 보다 구체적으로는, 예를 들어, 전자선 산란체, 패턴 지지층 및, 그들의 지지체로 구성된 마스크 구조에 있어서, 전자선 산란체 및 패턴 지지층이, 저밀도 재료로 구성되고, 재료 역학 특성(영률 등)이 크고, 또한 소정의 막 두께 관계를 충족시키는 것을 특징으로 한다. 이것에 의해, 노광 전자의 투과, 산란을 제어함과 동시에, 마스크(마스크 블랭크)의 막 안정화, 노광시의 생산성의 향상 등을 달성한다.
상술한 마스크 구조에 있어서 고가속 전압 전자빔에 대한 열 부하를 감소시키기 위해서는 저밀도 재료로 이루어진 전자선 산란체를 채용하여, 전자선 산란체의 두께를 2㎛ 이하로 하고, 조사 전자 모두를 투과시키는 것이 바람직하다. 또한, 저밀도, 고탄성 특성 재료로 이루어진 전자선 산란체의 두께를 0.2㎛ 이상으로 함으로써, 자체 지지가 가능한 막으로 만들 수 있다. 이에 덧붙여, 가공할 수 있는 두께 제한 하에서 최대한 전자선 산란체를 두껍게 함으로써 복잡한 패턴 부분(특히, 리프 패턴의 패턴 지지부)에서의 단면 2차 모멘트를 크게 한다. 이로써, 패턴 지지부의 단면적(보(beam) 부분의 면적)이 작은 패턴에서의 휨 량을 감소시킨다.
더욱이, 전자선 산란층(전자선 산란체 패턴)에 부분적으로 접촉하는 방법으로, 영률 등의 재료 역학 특성이 큰 초박막으로 이루어진 패턴 지지층을 형성한다. 이것에 의해 전자선 산란체 패턴에 있어서의 리프 패턴 등의 국소적인 휨을 감소시키는 동시에, 마스크 고속 동작 하에서의 마스크 필드 내구성을 향상시킨다. 즉, 전자선 산란층을 자체 지지막으로 함으로써, 리프 패턴이나 링 패턴 형성 부분만을 국소적으로 패턴 지지층에 의해 보강한다. 다시 말해, 본 발명의 마스크에 있어서의 패턴 지지층은, 패턴 영역 전체에 형성하고 있는데, 전자선 산란체 패턴을 하방으로부터 국소적이면서 보조적으로 지지할 목적으로 형성되어 있다. 그러므로, 전자선 산란체 패턴 전체를 지지할 목적으로 형성된 종래의 전자선 투과층과는, 목적 및 요구 특성이 다르다.
단, 이 경우에도 앞서 말한 패턴 지지층에서의 전자 산란에 수반되는 노광 전자의 감소, 바꿔 말하면 패턴 영역에서의 상당량의 에너지 손실이 걱정된다. 종래예에서 나타나는 중금속을 이용한 산란 마스크에서는, 산란체 패턴 지지를 위한 패턴 지지층의 두께에 대해서는, 패턴 지지층만으로 중금속 산란체 패턴을 지지해야만 한다. 이렇기 때문에, 종래예에서는 패턴 지지층의 두께 제한이 따르며, 그 결과로서 탄성 산란이나 비탄성 산란을 일으켜, 선 소오스의 에너지 감소를 일으키는 동시에, 에너지 편차로 인한 색 수차가 발생한다.
본 발명에 따른 마스크에서는, 전자선 산란체 전체의 지지 요인에서의 패턴 지지층의 막 두께에 제한이 없으며, 국소적인 소면적 부분을 지지할 뿐이다. 이렇기 때문에, 본 발명에 따른 마스크는, 종래의 중금속 산란체 마스크에 비해, 더 발전된 박막화가 가능하다. 본 발명에 있어서 패턴 지지층의 막 두께를 10∼50nm로 했을 경우, 전자 산란에 수반되는 노광 전자 손실을 5∼25%로 감소시킬 수 있다. 따라서, 노광 전자 손실이 작은 스텐실 마스크를 사용할 수 있다. 이것은, 링 패턴이나 리프 패턴을 전개하기 위한 상보형 마스크를 이용하여 원하는 패턴을 형성하는 종래의 방법보다, 생산성의 향상이 가능하리라고 예상된다. 이에 덧붙여, 종래의 SCALPEL 마스크에 비해, 빔 에너지의 편차에 따른 색 수차의 영향을 줄일 수 있게 된다.
또한, 전자선 산란 마스크나 스텐실 마스크에서는, 마스크 지지 기둥을 형성함으로써, 마스크 필드는 작게 분할된다. 이 분할에 의해 마스크의 기계적 안정성과, 방열성 향상에 따른 온도 안정성을 향상시킬 수 있다. 이 경우, 마스크 지지 기둥은 패턴 영역의 확보를 위해 최대한 수직 형상인 것이 바람직하다. 이러한 가공 방법이 몇 가지 제안되어 있다(예를 들어, 일본 공개특허공보 평성10(1998)-261584호). 그러나, 본 발명의 마스크 구조는 이러한 수직 마스크 지지 기둥을 가진 표준적인 마스크 구조에 제한을 두지 않고 문제점을 해소한 것을 특징으로 하고 있다.
그 밖의 현안예로서, 예를 들어 패턴 지지층 또는 중금속으로 이루어진 산란체 패턴 혹은 그 양쪽 층에 있어서의 막 응력의 문제가 있다. 이 과제에 대해서는, 재료 구성상, SiN 등의 막(membrane)층 응력을 소정 범위의 인장 응력으로 제어하면서, 중금속 산란체 층의 응력을 한없이 제로로 만들 필요가 있다. 그러나, 이와 같은 제어는 매우 엄격하고, 게다가 중금속으로 이루어진 산란체층에서는 에칭에 의한 패턴 형성 전후에서의 응력 변화가 일어나기 쉽다.
본 발명의 마스크 구조에서는, 전자선 산란체 패턴은 링 패턴이나 리프 패턴 이외에서 자체 지지막이 되기 때문에, 전자선 산란체 패턴 형성 전후에서의, 막 응력 제어가 중금속 산란체 마스크에 비해 용이해진다. 구체적인 내용은 후술한다.
이와 같은 재료 구성에 의한 전사 마스크 구조를 실용화하기 위해 가장 중요한 점은 전자선 산란체층에 패턴 형성하는, 즉 높은 가로세로 비의 에칭 기술의 확립이 불가결한 것은 말할 필요조차 없다. 그러나, 본 발명의 마스크 구조를 가능하게 한 것은 독자적인 심굴(트렌치) 에칭 기술 확립을 이룰 수 있음으로써 성립된다.
예를 들어 Si재료의 트렌치 에칭에 있어서는, 고밀도 타입의 에칭장치의 개발, 에칭 파라미터의 최적화, 에칭 챔버 재료의 적정화 등에 의해 달성되었다. 현재까지 얻어진 특성으로는, 마스크상의 패턴 크기 0.2㎛에 있어서, 깊이 3.2㎛까지의 수직 에칭을 달성하여, 본 발명의 요건(마스크 특성)을 만족시키기 위한 기초 기술 특성을 얻고 있다.
이하, 실시예에 기재된 전자선 산란체 재료는 다양하다. 본 발명에서는, 이러한 모든 재료들에 있어서 높은 에칭 선택성을 얻을 수 있고, 높은 가로세로 비로 에칭할 수 있음을 부가해 둔다.
본 발명의 마스크 및 마스크 블랭크의 구조예를 도 5a 및 도 5b 내지 도 8a 및 도 8b에 도시한다. 도 5a는 마스크의 구조예를 도시하는 단면도이고, 도 5b는 도 5a의 부분 확대도이다. 도 6a 및 도 6b는 마스크 블랭크의 구조예를 2개의 형태에 대해 나타낸 단면도이다. 도 7a는 마스크의 다른 구조예를 나타낸 단면도이고, 도 7b는 도 7a의 부분 확대도이다. 도 8a 및 도 8b는 마스크 블랭크의 다른 구조예를 2개의 형태에 대해 나타낸 단면도이다. 도 5a에 있어서, 본 발명에 따른 마스크는, 지지체(3), 전자선 산란층(전자선 산란체 패턴)(5), 패턴 지지층(패턴 지지막)(6)을 포함한다. 도 7a에 도시된 마스크는 에칭 스토퍼층(7)을 추가로 포함한다.
더욱이, 마스크 재료는 본 발명의 마스크 특성을 만족시키는 것이면 어떠한 재료라도 상관없으나, 그 중에서 대표적인 재료 구성예나 제작예에 대해 기술한다.
(실시예 1)
도 9a에 도시하는 바와 같이, 실리콘 기판(11) 상에, 패턴 지지층(막)으로서 CVD법에 의해 SiC층(12)을 0.03㎛의 두께로 형성한다. 이 SiC층(12) 위에 전자선 산란층으로서 비정질 실리콘(a-Si)층(13)을 CVD법에 의해 0.7㎛ 두께로 형성한다(도 9b). 계속해서, 기판 이면에서부터 건식 에칭법에 의해 Si를 에칭하고, 패턴 영역을 지지하는 지지체(지지 기둥)(14)를 형성한다(도 9c).
다음으로, a-Si층(13) 윗면에서부터 리소그래피법(레지스트 도포, 노광, 현상 등)에 의해 원하는 패턴 형상을 가진 레지스트 패턴(15)을 형성한다(도 9d).
그 다음, a-Si층(13)을 고밀도 플라즈마 에칭법에 의해 높은 가로세로 비의 에칭(트렌치 에칭)을 한다(도 9e). 이 때의 a-Si와 SiC의 에칭 선택비(SR)는 최대한 큰 것이 바람직하나, 본 실시예에서는 a-Si/SiC의 SR은 약 300으로 높은 선택비로 에칭할 수 있었다.
마지막으로, 불필요층인 레지스트 패턴(15)을 제거하여, 마스크를 얻었다(도 9f).
더욱이, 패턴 지지층인 SiC층(12)의 표면 조도(Ra)는 4nm, 전자선 산란층인 a-Si층(13)의 표면 조도(Ra)는 3.3nm였다.
상기 재료 구성으로 이루어진 마스크에서는, a-Si의 막 탄성률은 약 1.0×1011(Pa)로, 막 자체-지지가 가능한 특성이었다. 또한, 등방 탄성율 4.5×1011(Pa)의 SiC층에 의해 지지됨으로써, 리프 패턴이나 링 패턴의 형성도 가능했었다.
또한, 이러한 막 두께 구성에서의 100keV 하에서의 노광 전자 손실은 약 21%로서, 제작 가능한 막 두께 구성의 중금속 산란체 마스크에 비해, 노광 전자 손실이 약 1/3 이하임을 나타냈다.
여기서, 패턴 지지층을 형성하지 않고, 전자선 산란층인 비정질 실리콘만으로 한쪽 지지 상태의 관통홀 패턴을 형성했을 경우의 패턴 휨에 대해 고찰해 보기로 한다. 비정질 실리콘층을 2㎛ 두께로 설계하고, 도 10에 도시하는 가로 세로 10㎛ 크기의 리프 패턴을 가정한다. 본 예에서는, 자체 지지막은 자체 지지하기 위해 필요한 인장 응력이 작용하고 있는 것으로 하고, 그 밖의 외적인 힘은 작용하지 않는 것으로 한다. 또한, 이 패턴은 비정질 실리콘 재료로 형성되어 있는 것으로 하고, 그 영률는 문헌값으로부터 100(GPa)으로 하였다.
이 패턴에서의 패턴 선단에서 형성되는 리프 패턴 선단(☆표시 부분)에서의 휨 변위를 어림잡으면 약 3.8㎛였다. 가령, 패턴 길이가 길이 방향의 10배가 되면, 휨 변위는 약 38㎛나 된다. 또한, 이 패턴에서 휨 변위를 줄이기 위해서는 패턴 크기와 형상을 변경할 수 없고 재료를 변경할 수 없으면, 두께를 늘려 지지부에 서의 단면 2차 모멘트를 높이는 수밖에 방법이 없다. 예를 들어, 휨 변위를 1㎛ 이하로 하기 위해서는, 두께를 약 10㎛로 할 필요가 있다.
이와 같은 두께가 되면 레티클로서 표준적인 4배 마스크체로 하여, 가령 0.1㎛ 스펙의 소자 패턴의 노광을 실현하기 위해서는, 마스크 패턴의 에칭에 있어서 가로세로 비 25(10/(0.1×4)의 에칭이 필요하게 된다. 이와 같은 에칭의 실현 가능성은 낮고, 정밀도의 관점에서도 마스크 제작은 매우 어려워진다.
한편, 본 발명의 방법에 의해 같은 크기의 리프 패턴을 형성한 경우에 대해 설명한다. 이 경우, 상기 실시예의 막 두께 구성에서의 휨 량을 어림잡으면, 전자선 산란체의 리프 패턴부에서만, 패턴 선단에서 약 11㎛의 휨 변위를 일으킨다. 그러나, 높은 영률를 가진 재료의 SiC 박막층에 의해 리프 패턴부를 지지함으로써, 리프 패턴부의 최대 휨을 1㎛ 이하로 줄일 수 있게 된다. 그 결과, 리프 패턴부에서의 국소적인 휨의 문제를 해결할 수 있었다.
더욱이, 본 실시예에서는 성막법으로 CVD법을 사용했으나, 성막법은 이에 한정되지 않는다. 예를 들어 각종 스퍼터법, 진공 증착법, 이온 플레이팅법 등의 본 발명의 마스크 특성을 만족시키는 방법이면 어떠한 성막법이라도 좋다.
또한, 패턴 영역을 자체 지지하기 위한 이면으로부터의 윈도우 가공 방법으로는 건식 에칭법을 사용했으나, 이면 가공의 방법은 이 방법에 한정되지 않는다. 예를 들어, 목적이나 재료에 따라 습식 에칭법을 채용해도 된다. 또한, 초음파 절삭법을 이용하거나, 초음파 절삭법과 건식 에칭법 혹은 습식 에칭법을 적절히 조합해도 무방하다.
더욱이, 베이스가 되는 기판 재료도 실리콘에 한정되지 않고, 본 발명의 마스크 특성을 최대로 만족시키는 재료이면 상관없다.
본 실시예에서는, 마스크 구성 재료 안에 절연 재료가 포함되어, 묘화 중에 마스크가 전하를 띠는 것(마스크 차징)의 영향이 염려된다. 그러나, 이러한 걱정에 대해서는, 특허 제 2857384호에도 기재되어 있는 바와 같이, 100keV 이상의 고가속 전자 조사 하에서의 마스크 안에 흡수되는 에너지는 0.001(W/㎠) 정도로 매우 작다. 이것은, 조사 전자의 거의 전부가 투과하는 것을 의미하기 때문에, 마스크가 전하를 띠는 일은 없어, 그리 큰 문제가 되지 않는다. 만일, 만전을 기하는 취지에서 대전 방지 효과를 부가하고 싶을 경우에는, 상기 특허에 개시된 바와 같이, 비정질 탄소 등의 원자 수가 낮은 도전체로 마스크를 피복(코팅)하거나, 혹은 전자선 산란층에, 예를 들어 붕소 등을 도핑하여 도전성을 갖게 할 수도 있다.
(실시예 2)
실시예 2에서 제작하는 마스크는, 전자선 산란층(5)과 패턴 지지층(6) 사이에 에칭 스토퍼층(7)을 개재시키고 있다. 이러한 구조의 목적은, 에칭 스토퍼층(7)에 의해, 전자선 산란층(5)의 에칭시에, 패턴 지지층(6)이 에칭되는 것을 막는 것을 주목적으로 하고 있으며, 전자선 산란층(5)과 패턴 지지층(6)의 에칭 선택비가 작은 경우에 유효하다. 에칭 스토퍼층(7)을 개재시키는 다른 목적은 다음과 같다. 전자선 산란층(5)과 패턴 지지층(6) 사이에서의 막 응력의 불균형으로 인해 패턴 필드부에 휨이 발생하여 바람직하지 않은 경우에, 에칭 스토퍼층(7)을 부가함으로써 막 응력 균형을 조정할 수 있다. 이와 같이, 에칭 스토퍼층(7)에, 응력 조정 기능을 겸비시킬 수 있다.
본 발명에 따른 마스크의 제작예를 이하에 설명한다.
도 11a에 도시한 바와 같이, Si층(21)(패턴 지지층)이 0.05㎛, 중간 SiO2층(22)이 0.05㎛, 결정 방위(100) 사양의 SIMOX 웨이퍼(23)를 베이스 기판으로서 사용한다. 웨이퍼(23)상에 CVD법에 의해 응력 제어한 SiO2(에칭 스토퍼층)를 0.02㎛ 형성한다(도시하지 않음). 계속해서, 형성한 SiO2 상에 경질 탄소층(24)(전자선 산란층)을 스퍼터법에 의해 0.8㎛ 두께로 형성한다(도 11b). 이어서, 경질 탄소층(24) 상에 SiO2층(25)(에칭 마스크층)을 0.05㎛ 두께로 형성한다(도 11b).
그 후에, 리소그래피법에 의해 레지스트 패턴(26)을 형성하고(도 11c), 레지스트 패턴(26)을 마스크로 하여 SiO2층(25)을 건식 에칭 가공한다(도 11d). 레지스트 패턴(26)을 제거한 후, SiO2 패턴을 마스크로 하여 경질 탄소층(24)에 고밀도 플라즈마법에 의해 트렌치 에칭을 실시한다(도 11d).
이면측에서부터 습식 에칭법을 이용하여, 윈도우 가공을 실시한 후(도 11e), BHF액에 의해 표면 SiO2층(25), 중간 SiO2층(22)을 제거함과 동시에 에칭 스토퍼 SiO2층(도시하지 않음)을 선택적으로 에칭함으로써, 원하는 구조를 가진 마스크를 제작하였다(도 11f).
더욱이, 패턴 지지층인 Si층(21)의 표면 조도(Ra)는 0.1nm, 에칭 스토퍼층인 SiO2층의 표면 조도(Ra)는 1.3nm, 전자선 산란층인 경질 탄소층(24)의 표면 조도(Ra)는 1.1nm였다.
이 경우, Si층(21)은 인장 응력, 경질 탄소층(24)은 역학 특성을 우선하여 형성하면 압축 응력이 된다. 여기에서, CVD법에 의한 SiO2층을 상압 CVD법에 의해 형성함으로써 인장 응력이 형성되고, 3층에 의해 응력을 제어함으로써 평탄성이 높은 패턴 영역을 용이하게 형성할 수 있다.
더욱이, 본 실시예에서는, 기판으로 SIMOX, 성막법으로 CVD법을 사용하였으나, 기판이나 성막법은 이에 한정되지 않는다. 예를 들어, 기판으로서 접착 SOI 웨이퍼를 사용해도 무방하다. 또한, 성막법으로는 스퍼터법 이외에, 진공 증착법, 이온 플레이팅법 등의 본 발명의 마스크 특성을 실현할 수 있는 방법이면 어떠한 성막법이어도 된다.
게다가, 이면으로부터의 윈도우 가공 방법으로는 습식 에칭법을 사용했으나, 이면 가공법은 이 방법에 한정되지 않는다. 예를 들어 목적에 따라 다른 에칭법을 채용해도 상관없으며, 또한 초음파 절삭법을 이용하거나, 초음파 절삭법과 건식 에칭 혹은 습식 에칭법을 조합해도 무방하다.
더욱이, 베이스가 되는 기판 재료나 각 층의 재료도 본 실시예에 기재된 재료에 한정되지 않고, 본 발명의 마스크 특성을 최대로 만족시키는 재료이면 상관없다.
또한, 실시예 2의 막 두께 구성의 마스크에서는 100keV 하에서의 노광 전자 손실은 약 28%로서, 제작 가능한 막 두께 구성의 중금속 산란체 마스크에 비해, 노광 전자 손실이 약 1/3 이하임을 나타내었다.
(실시예 3)
실시예 3에서는, 본 발명의 마스크 특성을 만족시키면서, 마스크 재료로서 가장 적합한 재료 구성 및 마스크 제작법에 대해 설명한다.
마스크에 있어서 구조적으로 높은 강도 및 높은 전자 투과성을 만족시키기 위해서는, 막 재료 밀도가 더욱 작고, 또한 영률 등의 재료 역학 특성이 크며, 전자선 산란체를 최대한 두껍게 할 수 있는 것이 바람직하다. 이에 덧붙여, 패턴 지지층의 두께를 최대한 두껍게 할 수 있는 재료 구성이며, 내약품성, 조사 내성이 뛰어나며, 게다가 패턴 정밀도의 관점에서 에칭 가능성이 뛰어난 재료인 것이 바람직하다. 또한 이에 덧붙여, 대전을 고려하여, 절연 재료가 아닌 것이 바람직하다.
이러한 특성을 만족시키고, 본 발명의 마스크 특성도 만족시키는 재료에 대해 이하에 설명한다.
전자선 산란체, 혹은 패턴 지지층은, 주로 탄소로 구성되고, 재료 강도가 뛰어난, 다이아몬드나 다이아몬드 라이크 카본(DLC) 혹은 경질 탄소로 구성되는 것이 바람직하다. 이들 막은, 질소, 붕소, 규소, 인 등을 함유할 수 있다. 그러나, 이들 막은 일반적인 CVD법이나 스퍼터법에 의해 형성할 경우, 열 팽창 계수나 격자 부정형성 등에 의해 압축 응력을 지닌 막이 형성된다.
따라서, 본 발명에 근거하여 개발한 마스크 구조 및 그 제작예를 설명한다.
도 12a에 도시하는 바와 같이, 기판(31)에는 유리형상의 탄소를 채용하였다. 기판(31)의 안팎에 CVD법에 의해 β-SiC막(32)을 30nm 두께로 형성한다. 계속해서, β-SiC막(32) 상에 질소 함유 DLC막(33)을 0.7㎛ 두께로 형성하고, 또한 에칭 마스크층으로서 SiO2막(34)을 10nm 두께로 형성한다(도 12b). 여기서, 진공, 불활성, 환원 중에서 어느 하나의 분위기 하에서 열 처리를 실시하여, 질소 함유 DLC막(33)의 응력을 선택적으로 인장 응력으로 제어한다. 한편, 이 경우, DLC막(33)과 SiO2막(34)의 접촉에 의해 SiO2막(34)의 환원이나 DLC막(33)의 막질 변화가 염려된다. 이에 관해서는, DLC막(33)을 열 처리한 후에 SiO2막(34)을 형성하는 방법이 있다.
계속해서, 레지스트 패턴(35)을 형성한 후(도 12c), 상층측 재료부터 선택적으로 건식 에칭을 실시하여, 패턴을 형성한다(도 12d).
다음으로, 이면측의 β-SiC막(32)을 패턴화하여, 이면측부터 기판(31)에 건식 에칭법에 의해 윈도우 가공을 실시한다(도 12e).
마지막으로, 불필요층을 제거하여 마스크를 제작하였다(도 12f).
더욱이, 실시예 3의 막 두께 조성의 마스크에서는, 100keV 하에서의 노광 전자 손실은 약 22%로서, 제작 가능한 막 두께 구성의 중금속 산란체 마스크에 비해, 노광 전자 손실이 약 1/3 이하임을 나타냈다.
본 실시예에 있어서, 이면측의 β-SiC막(32)은 이면 가공을 위한 에칭 마스크층이다. 또한, 30nm 두께의 표면측의 β-SiC막(32)은 패턴 지지층이고, 질소 함 유 DLC막(33)은 전자선 산란층이다.
더욱이, 패턴 지지층인 β-SiC막(32)의 표면 조도(Ra)는 3.8nm, 전자선 산란층인 질소 함유 DLC막(33)의 표면 조도(Ra)는 1.6nm였다.
본 마스크 구조에서 DLC막(33)에 질소를 도입한 것은 DLC막 저항을 감소시키기 위함이다. DLC막(33) 안에 질소를 함유함으로써 막 저항을 1(Ω·㎝)로 할 수 있어, 마스크 차징의 영향을 회피할 수 있게 된다.
또한, 베이스 재료, 전자선 산란체를, 주로 탄소 원소로 구성된 재료로 함으로써, SiC 재료나 SiO2 재료 등에 대해 100 이상의 매우 큰 에칭 선택성을 지닌 에칭을 용이하게 할 수 있게 된다. 그 결과, 재료 선택성이 넓어지는 동시에, 마스크층이나 스토퍼층을 아주 얇게 할 수 있기 때문에, 가공성의 여유도와 함께 한없이 이상적인 마스크의 구조를 얻을 수 있다.
더욱이, 본 실시예에서는, 성막법으로 CVD법을 사용했으나, 성막법은 이에 한정되지 않는다. 예를 들어, 스퍼터법 이외에, 진공 증착법, 이온 플레이팅법 등의 본 발명의 마스크 특성을 만족시키는 방법이면 어떠한 성막법이라도 상관없다. 또한, 마스크 재료에 대해서도 실시예에서 나타내는 SiO2 재료나 SiC 등에 한정되지 않고, 사용 목적 및 본 발명의 마스크 특성을 만족시키는 재료이면, 어떤 재료라도 무방하다.
또한, 패턴 영역(마스크 필드)을 자체 지지하기 위한 이면으로부터의 윈도우 가공 방법으로 건식 에칭법을 이용하였으나, 이 방법에 한정되지 않는다. 예를 들어 초음파 절삭법을 이용하거나, 초음파 절삭법과 건식 에칭법 등을 적절히 조합시켜도 된다. 또한, 습식 에칭법을 이용하거나, 습식 에칭법과 건식 에칭법을 조합시켜도 무방하다.
(실시예 4)
본 실시예의 특징은, 막 형성 공정의 삭감을 꾀한 점에 있다. 이하에, 재료와 제작예에 대해 설명한다.
도 13a에 도시하는 바와 같이, 기판(41)으로서 Si 웨이퍼를 사용한다. 기판(41)의 표면에서부터 SIMOX 기판 제작법과 유시한 이온 주입법에 의해 탄소가 주입됨과 동시에, 감압 중의 열 처리에 의해, Si 웨이퍼 안의 원하는 깊이로 패턴 지지층이 되는 SiC층(42)이 50nm 두께로 형성된 것을 사용한다. 본 방법에 의해 성막법을 사용하지 않고 마스크 블랭크를 제작할 수 있다.
다음으로, 표면 Si층(43) 위에 레지스트 패턴(44)을 형성한다(도 13b). 레지스트 패턴(44)을 마스크로 하여 0.35㎛ 두께의 표면 Si층(43)을 건식 에칭 가공하여, 전자선 산란체 패턴을 형성한다(도 13c). 계속해서, 이면에서부터 습식 에칭법에 의해 윈도우 가공을 실시하고(도 13d), 레지스트 패턴(44)을 제거해서 목적으로 하는 구조를 가진 마스크를 제작하였다(도 13e).
더욱이, 패턴 지지층인 SiC층(42)의 표면 조도(Ra)는 0.3nm, 전자선 산란층인 Si층(43)의 표면 조도(Ra)는 0.3nm였다.
또한, 실시예 4의 막 두께 구성의 마스크에서는 100keV 하에서의 노광 전자 손실은 약 37%로, 제작 가능한 막 두께 구성의 중금속 산란체 마스크에 비해, 노광 전자 손실이 약 1/3 이하임을 나타냈다.
(실시예 5)
본 실시예는 전자선 산란체를 포함한 패턴 영역(박막 부분)의 막 응력 제어를 고려한 것이다. 이하에, 재료와 제법에 관해 설명한다.
실시예 3에 있어서, 각 층에 대해 응력 조정이 이루어진 막을 형성했을 경우에 있어서, 트렌치(심굴) 패턴을 형성하기 전 상태에서 막 응력 균형이 조정되어 막의 자체 지지성이 제어되었다고 가정한다. 그리고, 패턴 영역 내에서 패턴 밀도가 다른 트렌치 패턴을 형성했을 경우에는, 패턴 밀도의 차이로 인해 산란층 응력이 변화되어, 트렌치 패턴 형성 전후에서의 패턴 영역 부분에서 휨 변화를 일으키기 쉽다.
이 대책으로서, 초기의 막 형성시에 패턴 밀도를 고려한 막 응력 특성을 지닌 막을 형성할 수도 있다. 그러나, 이 경우, 막질과의 균형 때문에 제어가 어려운 점을 생각할 수 있다. 이 대책으로서, 예를 들어 패턴 영역(박막 부분)이 볼록한 방향으로 휘어져 있을 경우, 패턴 영역 이면측에서부터 압축 방향으로 응력을 발생하는 재료, 예컨대 DLC 박막을 전자 에너지 손실에 최대한 영향을 주지 않는 막 두께 범위로 피복한다. 이로써, 용이하게 패턴 영역의 휨을 조정할 수 있다.
반대로, 오목한 방향으로 휘어져 있을 경우에는, 이면측부터 조정할 경우에는 인장 응력막을 형성하면 되고, 표면측부터 조정할 경우에는 그 반대이다.
본 방법에 따르면, 패턴 형성 전후에서의 박막층의 휨 변화에 대해 용이하게 대처할 수 있다. 또한, 패턴 형성 전후뿐만 아니라, 마스크 형성후에 다른 이유로 발생한 응력 변화를 감소시킬 수 있음도 의미한다.
이하에 보다 구체적인 실시예를 나타낸다.
도 14a에 도시한 바와 같이, 유리형상의 탄소로 이루어진 지지체(3), SiC(막 두께 40nm)로 이루어진 패턴 지지막(6), DLC(막 두께 550nm)로 이루어진 전자선 산란체 패턴(5)으로 구성되는 마스크를 이용한다. 마스크의 표면측에 비정질 게르마늄(Ge)(막 두께 10nm)으로 이루어진 응력 조정막(51)(인장 응력막)을 형성한다. 그 결과, 용이하게 패턴 영역의 응력을 조정할 수 있었다.
한편, 도 14b에 도시한 바와 같이, Si로 이루어진 지지체(3), TiSi2(막 두께 55nm)로 이루어진 패턴 지지막(6), B 도핑 DLC(막 두께 450nm)로 이루어진 전자선 산란체 패턴(5)으로 구성되는 마스크를 이용한다. 마스크의 이면측에 TiC(막 두께 12nm)로 이루어진 응력 조정막(52)(압축 응력막)을 형성한다. 그 결과, 용이하게 패턴 영역의 응력을 조정할 수 있었다.
(실시예 6)
본 실시예는 이면 가공성의 고려와, 패턴 지지층의 두께에 소정 범위에서 허용성을 겸비한 제작법으로서, 수율 향상과 함께 제작 기간의 단축화를 고려한 것이다. 이하에, 재료와 제법예에 대해 설명한다.
도 15a에 도시한 같이, Si층(52)(전자선 산란층)이 0.6㎛ 두께, 중간 SiO2층(51)이 0.05㎛ 두께 사양의 접착 SOI 웨이퍼(53)를 기판으로서 사용한다.
SOI 웨이퍼(53)상에 에칭 마스크층으로서 약한 인장 응력을 지닌 SiO2층(54)을 0.1㎛ 두께로 형성한 후(도 15b), 이면측부터 윈도우 가공을 실시한다(도 15c).
다음으로, 윈도우 가공시의 에칭 스토퍼층인 중간 SiO2층(51)을 선택적으로 제거한 후(도 15d), 이면측부터 CVD법에 의해 패턴 영역의 한 면에 패턴 지지체가 되는 SiC층(55)을 50nm 두께로 형성한다(도 15e).
다음, 이 마스크 블랭크를 이용하여 전사 패턴을 형성하였다.
먼저, 레지스트 패턴(도시하지 않음)을 형성한 후, 이 레지스트 패턴을 마스크로 하여 SiO2층(54)에 에칭법에 의해 패턴 전사한다(도 15f). 이어서, SiO2층(54)을 마스크에 전자선 산란층인 Si 단결정층(52)에 트렌치 에칭 가공을 실시한다(도 15f).
더욱이, 불필요해진 건식 에칭 마스크층인 SiO2층(54)을 제거하여, 목적으로 하는 마스크를 제작하였다(도 15g).
한편, 패턴 지지층인 SiC층(55)의 표면 조도(Ra)는 3.7nm, 전자선 산란층인 Si 단결정층(52)의 표면 조도(Ra)는 0.1nm였다.
본 실시예에 있어서, 막 형성의 순번 등에 제약은 없으며, 공정 순서를 임의로 변경해도 무방하다. 또한, 패턴 지지층의 두께는 본 발명의 마스크 특성을 만족시키는 범위에서, 전사 패턴 밀도 등을 고려하여 용이하게 설정할 수 있기 때문에 자유도가 높아진다.
더욱이, 실시예 6의 막 두께 구성의 마스크에서는 100keV 하에서의 노광 전자 손실은 약 34%로, 제작 가능한 막 두께 구성의 중금속 산란체 마스크에 비해, 노광 전자 손실이 약 1/3 이하임을 나타내었다.
상기 실시예에서 사용한 재료의 밀도, 100keV 하에서의 전자 평균 자유행정,탄성율의 값을 표 1에 나타낸다.
밀도(g/cm3) 100keV이하에서의 전자평균자유행정 실시예에서의 탄성율
비정질 Si 2.1 0.22μm 1.0×1011Pa
SiC 3.1 0.15μm 4.5×1011Pa
Si 2.3 0.20μm 1.6×1011Pa
DLC(또는 경질탄소) 1.9∼3.5 0.24∼0.13μm 0.8∼11.0×1011Pa
SiO2 2.2 0.21μm 0.8×1011Pa
(실시예 7)
실시예 7에서 제작하는 마스크는, 전자선 산란층 및 패턴 지지층을 DLC로 구성하고, 전자선 산란층과 패턴 지지층 사이에 에칭 스토퍼층을 개재시키고 있다.
DLC는 성막 방법이나 성막 조건을 선택, 제어함으로써, 비정질 구조의 표면 조도가 작은 막(예컨대, 표면 조도(Ra) 2nm 이하)을 형성할 수 있다. 이 구조에 따르면, 패턴 지지층 및 전자선 산란층의 표면 조도를 작게 할 수 있다. 따라서, 앞서 말한 제 11 형태에서 설명한 표면 조도의 영향을 더욱 감소시킬 수 있다. 또한, DLC는 성막 조건에 따라 밀도, 영률를 제어할 수 있으므로, 전자선 산란체의 두께 및 패턴 지지층의 두께를 원하는 두께로 설정할 수 있다. 이에 덧붙여, 내약품성, 조사 내성이 뛰어나고, 게다가 건식 에칭에 의해 고정밀도의 패턴을 형성할 수 있다.
마스크 제작예를 이하에 설명한다.
도 16a에 도시하는 바와 같이, 실리콘 기판 상에 ECR-스퍼터법에 의해 DLC층(61)(패턴 지지층)을 30nm 두께로 형성한다. 계속해서, DLC층(61) 위에 CVD법에 의해 응력 제어한 비정질 Si층(62)(에칭 스토퍼층)을 20nm 두께로 형성한다. 계속해서, 비정질 Si층(62) 위에 ECR-스퍼터법에 의해 DLC층(63)(전자선 산란층)을 400∼700nm 두께로 형성한다. 더욱이, DLC층(63) 위에 SiO2층(64)(에칭 마스크층)을 30nm 형성한다.
그 후, 리소그래피법에 의해 레지스트 패턴(65)을 형성하고(도 16b), 레지스트 패턴(65)을 마스크로 하여 SiO2층(64)을 건식 에칭 가공한다. 이어서, 레지스트 패턴(65)을 제거한 후, SiO2패턴(64)을 마스크로 하여 DLC층(63)에 고밀도 플라즈마법에 의해 트렌치 에칭을 실시한다(도 16c).
이면측부터 습식 에칭법을 이용하여, 윈도우 가공을 실시한 후(도 16d), BHF액에 의해 표면 SiO2층(64)을 제거하여, 원하는 구조를 가진 마스크를 제작하였다(도 16e).
한편, 패턴 지지층인 DLC층(61)의 표면 조도(Ra)는 16nm, 에칭 스토퍼층인 비정질 Si층(62)의 표면 조도(Ra)는 1.1nm, 전자선 산란층인 DLC층(63)의 표면 조도(Ra)는 1.8nm였다.
상기 마스크에 있어서는, DLC층(61)은 약간의 인장 응력, DLC층(63)은 약간의 인장 응력으로 한다. 여기에서, CVD법에 의한 비정질 Si층(62)을 ECR-CVD법에 의해 형성함으로써 약간의 압축 응력으로 하고, 3층에 의해 응력을 제어함으로써 평탄성이 높은 패턴 영역을 형성할 수 있다.
더욱이, 본 실시예에서는, DLC 성막법으로서 ECR-스퍼터법을 사용했으나, 성막법은 이에 한정되지 않는다. 예를 들어, 성막법에 이온 빔 스퍼터법(양이온 빔 스퍼터법, 음이온 빔 스퍼터법을 포함), 대향 타겟 스퍼터법(FTS 스퍼터법)을 이용할 수도 있다. 또한, DLC의 성막법으로서, ECR-CVD법, RE-CVD법, 광 CVD법 등의 CVD 등도 사용할 수 있다.
또한, 실시예 7의 막 두께 구성의 마스크에서는 100keV 하에서의 노광 전자 손실은 약 27%로, 제작 가능한 막 두께 구성의 중금속 산란체 마스크에 비해, 노광 전자 손실이 약 1/3 이하임을 나타냈다.
(실시예 8)
실시예 8에서 제작하는 마스크는, 전자선 산란층을 B, N, Si, P 중에서 적어도 하나를 도핑한 DLC로 구성한다. 또한, 패턴 지지층을 B, N, P, Ti, Si, Al 중에서 적어도 하나를 도핑한 DLC로 구성하고, 전자선 산란층과 패턴 지지층 사이에 에칭 스토퍼층을 개재시킨다.
이 구조에 따르면, 실시예 7의 마스크 구성의 효과 이외에, 전자선 산란층 및 패턴 지지층에 각각 도전성을 부여할 수 있기 때문에 바람직하다.
마스크 제작예를 이하에 설명한다. 또한, 실시예 8의 공정은, 실시예 7의 공정과 동일하기 때문에, 도 16을 이용하여 설명한다.
도 16a에 도시하는 바와 같이, 실리콘 기판상에 대향 타겟 스퍼터법에 의해 Si를 8% 도핑한 DLC층(61)(패턴 지지층)을 20nm 두께로 형성한다. DLC층(61) 위에 마그네트론 스퍼터법에 의해 응력 제어한 비정질 Si층(62)(에칭 스토퍼층)을 10nm 두께로 형성한다. 비정질 Si층(62) 위에 대향 타겟 스퍼터법에 의해 N을 11% 도핑한 DLC층(63)(전자선 산란층)을 400∼700nm 두께로 형성한다. 더욱이, DLC층(63) 위에 SiO2층(64)(에칭 마스크층)을 0.05㎛ 두께로 형성한다.
그 후, 리소그래피법에 의해 레지스트 패턴(65)을 형성하고(도 16b), 레지스트 패턴(65)을 마스크로 하여 SiO2층(64)을 건식 에칭 가공한다. 계속해서, 레지스트 패턴(65)을 제거한 후, SiO2 패턴(64)을 마스크로 하여 DLC층(63)에 고밀도 플라즈마법에 의해 트렌치 에칭을 실시한다(도 16c).
이면측부터 습식 에칭법을 이용하여, 윈도우 가공을 실시한 후(도 16d), BHF액에 의해 표면 SiO2층(64)을 제거해서, 원하는 구조를 가진 마스크를 제작하였다(도 16e).
한편, 패턴 지지층인 Si를 도핑한 DLC층(61)의 표면 조도(Ra)는 0.9nm, 에칭 스토퍼층인 비정질 Si층(62)의 표면 조도(Ra)는 1.1nm,전자선 산란층인 N을 도핑한 DLC층(63)의 표면 조도(Ra)는 1.6nm였다.
상기 마스크에 있어서는, Si를 도핑한 DLC층(61)은 약간의 인장 응력, N을 도핑한 DLC층(63)은 거의 응력 제로로 한다. 여기에서, 마그네트론 스퍼터법에 의해 비정질 Si층(62)을 거의 응력 제로로 함으로써, 3층에 의해 응력을 제어하기 때문에 평탄성이 높은 패턴 영역을 용이하게 형성할 수 있다.
또한, 실시예 8의 막 두께 구성의 마스크에서는 100keV 하에서의 노광 전자 손실은 약 21%로서, 제작 가능한 막 두께 구성의 중금속 산란체 마스크에 비해, 노광 전자 손실이 약 1/3 이하임을 나타냈다.
더욱이, 본 실시예에서는, DLC의 성막법으로 대향 타겟 스퍼터법을 사용했으나, 성막법은 이에 한정되지 않는다. 예를 들어, 성막법으로 이온 빔 스퍼터법(양이온 빔 스퍼터법, 음이온 빔 스퍼터법을 포함), ECR-스퍼터법을 사용할 수도 있다. 또한, DLC의 성막법으로서, ECR-CVD법, RE-CVD법, 광 CVD 등의 CVD 등도 사용할 수 있다.
(실시예 9)
상기 실시예 1∼8에서 제작한 전자선 묘화용 마스크를 이용하여, 150keV, 100keV, 50keV, 30keV의 노광 전자선의 가속 전압하에서, 각각 노광 테스트를 실시하였다. 그 결과, 노광 전자 손실량은 적고, 리프 패턴이나 링 패턴 부분의 강도도 충분하였다. 그리고, 어떠한 가속 전압하에서도, 전자의 투과와 산란이 제어되어, 빔 콘트라스트는 90% 이상이다. 더욱이, 어떠한 가속 전압하에서도, 전자의 산란을 제어할 수 있으며, 색 수차의 영향을 줄일 수 있고, 노광 시간을 단축시킬 수 있으며, 피노광 기판 상에 고정밀도로 패턴 전사를 수행할 수 있었다. 더욱이, 이들 마스크는, 50keV 이상에서 사용할 수 있기 때문에, 예를 들어 SCALPEL 시스템 등에서의 높은 가속 전압 하에서 사용할 수 있다.
이상 몇 가지 실시예를 들어 설명하였으나, 본 발명은 상기 실시예의 범위에 한정되지 않는다. 예를 들어, 실시예 1∼8에 있어서도 공정 순서는 최종 목적으로 하는 마스크 구조를 만족시키는 것이면 특별히 순번은 문제되지 않는다. 또한, 에칭 마스크에 레지스트 등의 유기 재료나 SiO2와 같은 무기 재료 및 금속 재료 등 어떠한 재료를 사용해도 좋다.
더욱이, 전자선 산란체 재료나 패턴 지지층 재료는 본 발명의 마스크 특성을 만족시키는 재료이면 된다. 예를 들어 기재예 이외에, 질화 붕소(BNx), 질화 탄소(CNx), 질화 티탄(TiNx), 인화 인듐(InP)이나 질화 갈륨(GaNx) 등의 화합물 반도체 재료를 사용할 수 있다. 이에 덧붙여, 티탄 실리사이드(TiSix) 등의 실리사이드 화합물, 탄화 티탄(TiC) 등의 탄화물, B 도핑 Si(111), TiBx 등의 붕화물 등, 내약품성, 에칭 가공성, 성막성 등의 요구 특성을 만족시키면 어떠한 재료라도 상관없다. 에칭 스토퍼층으로서는 기재예 이외에, Si, Ti, TiCNx, TiSix 등을 사용해도 된다.
더욱이, 마스크 블랭크(마스크 제작용 기판)에 대해 말하자면, 상기 실시예에 나타내는 도중 상태, 예컨대 실시예 1의 각각의 막을 형성한 기판이나 막 형성후에 윈도우 가공을 행한 것 등은 모든 마스크 블랭크 안에 포함된다.
또한, 패턴 형성전의 기판 상태에서, 에칭을 위한 에칭 마스크층이나, 에칭 스토퍼층을 형성한 기판도 마스크 블랭크 안에 포함된다.
이들 마스크 블랭크에 있어서는, 안팎면측에서부터 에칭 가공을 행하기 때문에, 마스크 제작 도중에 안팎면에 얼라인먼트 마크를 형성해 둘 필요가 있다. 얼라인먼트 마크의 형성법은, 예컨대 에칭법에 의한 단차 패턴이나 성막법에 의한 마 크 형성 등도 생각할 수 있다. 또한, 마크 형상은 안팎의 얼라인먼트가 가능한 재료이면 특별히 문제되지 않는다.
이상 설명한 바와 같이, 본 발명의 마스크는, 마스크 구조 특성, 제법 특성을 만족시킬 뿐만 아니라, 이하에 나타내는 리소그래피에 있어서의 요구 특성을 만족시킨다.
피노광 기판 상에서의 빔 콘트라스트에 대해 본 발명의 마스크 구조에서는, 예를 들어 실시예에 나타내는 구조의 마스크 구조, 마스크 구성 재료에 있어서, 모두 85% 이상의 빔 콘트라스트가 얻어진다.
또한, 종래의 마스크 공표예(예를 들어, SCALPEL 마스크)에서 곤란했던 패턴 지지층의 더 발전된 박막화를 달성함으로써, 묘화시의 에너지 손실을 종래에 제안된 막(membrane) 마스크에 비해 1/2∼1/4로 줄일 수 있도록 하였다. 이로써, 색 수차의 영향을 줄이고, 전자 쿨롱 효과로 제약되는 전류값 제한을 적게 할 수 있다. 이것에 의해, 스텐실 타입의 상보형 마스크를 이용해 노광했을 경우와 실질적인 노광 시간을 비교했을 경우, 본 발명에 의한 마스크를 이용한 노광 형태가 약 1.1∼1.6배 정도의 고속 노광이 가능하다.
본 발명의 마스크에 따르면, 전자의 투과와 산란이 제어되고, 빔 콘트라스트가 양호하며, 전자의 산란을 제어할 수 있고, 노광 전자의 손실이 적으며, 색 수차의 영향을 줄일 수 있어, 노광 시간을 단축할 수 있다.
본 발명의 마스크는, 구조 특성에 대해서는, 막 자체-지지가 가능하고, 휨이 없어 평탄하고 리프 패턴이나 링 패턴을 형성할 수 있으며, 막 응력을 조정할 수 있고, 마스크로 했을 때의 강도나 안정성이 뛰어나다.
본 발명의 마스크 블랭크는, 트렌치(심굴) 에칭(높은 가로세로 비의 에칭)이 가능하고, 에칭 선택비도 충분히 큰 값을 취할 수 있으며, 가공 정밀도 또한 높아서, 우수한 제법 특성을 가진다.
또한, 본 발명에 따르면 우수한 마스크 구조 및 마스크 제작방법의 확립을 꾀할 수 있어, 리소그래피 특성을 향상시키고 초고집적 집적 회로의 제작이 가능해진다.

Claims (40)

  1. 전자선을 투과시키는 패턴 지지층과,
    상기 패턴 지지층 상에 형성된 전자선 산란층과,
    상기 패턴 지지층 및 상기 전자선 산란층을 지지하는 지지체를 포함하는 전자선 묘화용 마스크 블랭크에 있어서,
    상기 전자선 산란층이, 탄소 원소 및/ 또는 규소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  2. 제 1 항에 있어서, 상기 전자선 산란층이, 탄소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  3. 제 2 항에 있어서, 상기 전자선 산란층이, DLC(Diamond Like Carbon) 또는 B, N, Si, P 중에서 적어도 하나로 도핑된 DLC를 함유한 재료로 구성된 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  4. 제 3 항에 있어서, B, N, Si, P 중에서 적어도 하나를 사용한 상기 DLC의 도핑이 0.1∼40몰%임을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  5. 제 1 항에 있어서, 상기 전자선 산란층이, 규소 원소를 주성분으로 하는 재 료로 이루어진 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 패턴 지지층이, 탄소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  7. 제 6 항에 있어서, 상기 패턴 지지층이, DLC 또는 B, N, P, Ti, Si, Al 중에서 적어도 하나로 도핑된 DLC를 함유한 재료로 구성된 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  8. 제 7 항에 있어서, B, N, P, Ti, Si, Al 중에서 적어도 하나를 사용한 상기 DLC의 도핑이 0.1∼40몰%임을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 패턴 지지층이, 규소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  10. 제 6항에 있어서, 상기 전자선 산란층과 상기 패턴 지지층 사이, 혹은 상기 패턴 지지층과 상기 지지체 사이에 에칭 스토퍼층을 개재시키는 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  11. 제 9항에 있어서, 상기 전자선 산란층과 상기 패턴 지지층 사이, 혹은 상기 패턴 지지층과 상기 지지체 사이에 에칭 스토퍼층을 개재시키는 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  12. 제 10 항에 있어서, 상기 에칭 스토퍼층이, 상기 전자선 산란층 및/ 또는 상기 지지체와의 에칭 선택비가 큰 재료로 구성된 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  13. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 지지체가, 탄소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  14. 전자선을 투과시키는 패턴 지지층과,
    상기 패턴 지지층 상에 형성된 에칭 스토퍼층과,
    상기 에칭 스토퍼층 상에 형성된 전자선 산란층과,
    상기 패턴 지지층, 상기 에칭 스토퍼층 및 상기 전자선 산란층을 지지하는 지지체를 포함하는 전자선 묘화용 마스크 블랭크에 있어서,
    상기 전자선 산란층이, DLC 또는 B, N, Si, P 중에서 적어도 하나로 도핑된 DLC를 함유한 재료로 구성되고,
    상기 패턴 지지층이, DLC 또는 B, N, P, Ti, Si, Al 중에서 적어도 하나로 도핑된 DLC를 함유한 재료로 구성되며,
    상기 에칭 스토퍼층이, 상기 전자선 산란층과의 에칭 선택비가 큰 재료로 구성되어 있는 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  15. 전자선을 투과시키는 패턴 지지층과,
    상기 패턴 지지층 상에 형성된 전자선 산란층과,
    상기 패턴 지지층 및 상기 전자선 산란층을 지지하는 지지체를 포함하는 전자선 묘화용 마스크 블랭크에 있어서,
    상기 패턴 지지층의 막 두께가 0.005㎛∼0.2㎛이고, 상기 전자선 산란층의 막 두께가 0.2∼2㎛이며, 이들 막 두께 관계를 충족시키는 재료로 이루어진 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  16. 제 15 항에 있어서, 상기 패턴 지지층은 하기 식(1)
    Tt≤2α …(1)
    을 만족시키고, 여기서, Tt는 패턴 지지층의 막 두께, α는 패턴 지지층에 있어서의 전자의 평균 자유 행정을 나타내는 전자선 묘화용 마스크 블랭크.
  17. 제 15 항에 있어서, 상기 전자선 산란층은 하기 식(2)
    2β≤Ts≤10β …(2)
    를 만족시키고, 여기서, Ts는 전자선 산란층의 막 두께, β는 전자선 산란층에 있어서의 전자의 평균 자유 행정을 나타내는 전자선 묘화용 마스크 블랭크.
  18. 제 15 항에 있어서, 상기 패턴 지지층 및 전자선 산란층의 막 재료 밀도가 1.0∼5.0g/㎤임을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  19. 제 15 항에 있어서, 상기 패턴 지지층 및/ 또는 상기 전자선 산란층의 탄성율이 0.8×1011 Pa 이상임을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  20. 제 15 항에 있어서, 상기 패턴 지지층 및/ 또는 상기 전자선 산란층의 막 두께의 편차가 1개의 숏 영역 내에서 30% 이하임을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  21. 제 15 항에 있어서, 상기 전자선 산란층이, 탄소 원소 및/ 또는 규소 원소를 주성분으로 하는 재료로 이루어진 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  22. 제 15 항에 있어서, 상기 전자선 산란층과 상기 패턴 지지층 사이, 혹은 상기 패턴 지지층과 상기 지지체 사이에 에칭 스토퍼층을 개재시키는 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  23. 제 22 항에 있어서, 상기 에칭 스토퍼층의 막 두께가 0.005∼0.2㎛임을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  24. 제 22 항에 있어서, 상기 에칭 스토퍼층의 막 재료 밀도가 1.0∼5.0g/㎤임을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  25. 제 22 항에 있어서, 상기 에칭 스토퍼층이, 상기 전자선 산란층 및/ 또는 상기 지지체와의 에칭 선택비가 큰 재료로 구성된 것을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  26. 제 15 항 내지 제 25 항 중 어느 한 항에 있어서, 상기 패턴 지지층, 상기 전자선 산란층과 상기 패턴 지지층 사이 또는 상기 패턴 지지층과 상기 지지체 사이에 개재된 에칭 스토퍼층, 상기 전자선 산란층 중에서 적어도 하나의 층의 표면 조도(Ra)가 10nm 이하임을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  27. 제 15 항 내지 제 25 항 중 어느 한 항에 있어서, 상기 패턴 지지층, 상기 전자선 산란층과 상기 패턴 지지층 사이 또는 상기 패턴 지지층과 상기 지지체 사이에 개재된 에칭 스토퍼층, 상기 전자선 산란층 중에서 적어도 하나의 층이 열 처리에 의해 응력 제어된 것이거나, 혹은 이들 중에서 둘 이상의 층을 동시에 열 처리함으로써 막 응력을 제어하여, 전체적인 막 응력을 감소시킨 것임을 특징으로 하는 전자선 묘화용 마스크 블랭크.
  28. 제 1 항 내지 제 5 항 및 제 14 항 내지 제 17 항 중 어느 한 항에 따른 마스크 블랭크를 이용하여 제작된 것을 특징으로 하는 전자선 묘화용 마스크.
  29. 전자선을 투과시키는 패턴 지지막과,
    상기 패턴 지지막 상에 형성된 전자선 산란체 패턴과,
    상기 패턴 지지막 및 상기 전자선 산란체 패턴을 지지하는 지지체를 포함하는 전자선 묘화용 마스크에 있어서,
    상기 패턴 지지막의 막 두께가 0.005㎛∼0.2㎛이고, 상기 패턴 지지막의 막 재료 밀도가 1.0∼5.0g/㎤이며, 상기 패턴 지지막의 탄성율이 0.8×1011 Pa 이상이며,
    상기 전자선 산란체 패턴의 막 두께가 0.2∼2㎛이고, 상기 전자선 산란체 패턴의 막 재료 밀도가 1.0∼5.0g/㎤이며, 상기 전자선 산란체 패턴의 탄성율이 0.8×1011 Pa 이상임을 특징으로 하는 전자선 묘화용 마스크.
  30. 전자선을 투과시키는 패턴 지지막과,
    상기 패턴 지지막 상에 형성된 전자선 산란체 패턴과,
    상기 패턴 지지막 및 상기 전자선 산란체 패턴을 지지하는 지지체를 포함하는 전자선 묘화용 마스크에 있어서,
    상기 지지체, 상기 패턴 지지막 및 상기 전자선 산란체 패턴 중에서 적어도 하나가, 주로 탄소 원소로 구성된 재료로 이루어진 것을 특징으로 하는 전자선 묘화용 마스크.
  31. 전자선을 투과시키는 패턴 지지막과,
    상기 패턴 지지막 상에 형성된 전자선 산란체 패턴과,
    상기 패턴 지지막 상의 전체면에 형성되거나 또는 전자선 산란체 패턴의 아래에 남겨진, 에칭 스토퍼층과,
    상기 패턴 지지막, 상기 에칭 스토퍼층 및 상기 전자선 산란체 패턴을 지지하는 지지체를 포함하는 전자선 묘화용 마스크에 있어서,
    상기 전자선 산란체 패턴이, DLC 또는 B, N, Si, P 중에서 적어도 하나로 도핑된 DLC를 함유한 재료로 구성되고,
    상기 패턴 지지막이, DLC 또는 B, N, P, Ti, Si, Al 중에서 적어도 하나로 도핑된 DLC를 함유한 재료로 구성되며,
    상기 에칭 스토퍼층이, 상기 전자선 산란층과의 에칭 선택비가 큰 재료로 구성되어 있는 것을 특징으로 하는 전자선 묘화용 마스크.
  32. 전자선을 투과시키는 패턴 지지막과,
    상기 패턴 지지막 상에 형성된 전자선 산란체 패턴과,
    상기 패턴 지지막 및 상기 전자선 산란체 패턴을 지지하는 지지체를 포함하는 전자선 묘화용 마스크에 있어서,
    상기 전자선 산란체 패턴이, 주로 규소 원소로 구성된 재료로 이루어지고,
    상기 패턴 지지막이 SiC 또는 TiC로 구성되어 있는 것을 특징으로 하는 전자선 묘화용 마스크.
  33. 전자선을 투과시키는 패턴 지지막과,
    상기 패턴 지지막 상에 형성된 에칭 스토퍼층과,
    상기 에칭 스토퍼층 상에 형성된 전자선 산란체 패턴과,
    상기 패턴 지지막, 상기 에칭 스토퍼층 및 상기 전자선 산란체 패턴을 지지하는 지지체를 포함하는 전자선 묘화용 마스크에 있어서,
    상기 전자선 산란체 패턴이 경질 탄소로 구성되고,
    상기 에칭 스토퍼층이 SiO2로 구성되며,
    상기 패턴 지지막이, 주로 규소 원소로 구성된 재료로 이루어진 것을 특징으로 하는 전자선 묘화용 마스크.
  34. 전자선을 투과시키는 패턴 지지막과,
    상기 패턴 지지막 상에 형성된 전자선 산란체 패턴과,
    상기 패턴 지지막 및 상기 전자선 산란체 패턴을 지지하는 지지체를 포함하는 전자선 묘화용 마스크에 있어서,
    상기 전자선 산란체 패턴이, DLC 또는 B, N, Si, P 중에서 적어도 하나로 도핑된 DLC를 함유한 재료로 구성되고,
    상기 패턴 지지막이 β-SiC로 구성되어 있는 것을 특징으로 하는 전자선 묘화용 마스크.
  35. 전자선을 투과시키는 패턴 지지막과,
    상기 패턴 지지막 상에 형성된 전자선 산란체 패턴과,
    상기 패턴 지지막 및 상기 전자선 산란체 패턴을 지지하는 지지체를 포함하는 전자선 묘화용 마스크에 있어서,
    상기 전자선 산란체 패턴이, 주로 규소 원소로 구성된 재료로 이루어지고,
    상기 패턴 지지막이 SiC로 구성되어 있는 것을 특징으로 하는 전자선 묘화용 마스크.
  36. 전자선을 투과시키는 패턴 지지막과,
    상기 패턴 지지막 상에 형성된 전자선 산란체 패턴과,
    상기 패턴 지지막 및 상기 전자선 산란체 패턴을 지지하는 지지체를 포함하는 전자선 묘화용 마스크에 있어서,
    상기 전자선 산란체 패턴이, 주로 규소 원소로 구성된 재료로 이루어지고,
    상기 패턴 지지막이, DLC 또는 B, N, P, Ti, Si, Al 중에서 적어도 하나로 도핑된 DLC를 함유한 재료로 구성되어 있는 것을 특징으로 하는 전자선 묘화용 마스크.
  37. 제 28 항에 있어서, 상기 전자선 묘화용 마스크는, 노광 전자선의 가속 전압이 30keV 이상으로 사용되는 것임을 특징으로 하는 전자선 묘화용 마스크.
  38. 제 28 항에 따른 전자선 묘화용 마스크의 표면측 또는 이면측에, 압축 응력막 및 인장 응력막 중에서 적어도 한쪽을 형성하는 공정을 포함하는 전자선 묘화용 마스크의 제조방법.
  39. SIMOX 웨이퍼 또는 접착 SOI 웨이퍼에 이면측에서부터 윈도우 가공을 실시하고, 계속해서 웨이퍼 안의 스토퍼층(또는 중간층)을 선택적으로 제거한 후, 이면측으로부터의 박막 형성법에 의해 한 면에 패턴 지지막을 형성하는 공정을 포함하는 전자선 묘화용 마스크의 제조방법.
  40. 제 28 항에 따른 전자선 묘화용 마스크를 이용하여 제조된 반도체 장치.
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