KR100541580B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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오오야마노부오
마끼신이찌로
후지사끼후미또시
구라모또슈니찌
사이고유끼오
야쓰다야수오
마따에요우이찌
야노아쓰시
쓰지가즈또
데따까마사후미
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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 다른 기능 영역 간의 간섭에 의한 악영향을 방지하여 안정된 동작을 확실하게 할 수 있고, 소형으로 고집적인 반도체 장치를 제공하는 것을 목적으로 하고 있다.
반도체 소자(2)와, 상기 반도체 소자(2)를 봉지하는 수지 패키지(3)와, 상기 반도체 소자(2)의 신호 단자를 상기 수지 패키지(3) 외부로 도출하는 신호 경로(4)와, 상기 반도체 소자(2) 이면과 접촉하는 접지용 금속막(8)과, 상기 접지용 금속막(8)에 접속되어 상기 수지 패키지(3) 외부로 도출된 접지 경로(9)를 구비하는 구성으로 되어 있다.
와이어 본딩, 은페이스트

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도1은 본 발명의 제1 실시예에 관한 반도체 장치 단면도 및 저면도.
도2는 본 발명의 제1 실시예에 관한 제조 공정을 설명하기 위한 단면도.
도3은 본 발명의 제1 실시예에 관한 반도체 장치의 실장 상태 단면도.
도4는 본 발명의 제2 실시예에 관한 반도체 장치 단면도 및 투시도.
도5는 본 발명의 제2 실시예에 관한 제조 공정을 설명하기 위한 단면도.
도6은 본 발명의 제2 실시예에 관한 반도체 장치 부분 확대 단면도.
도7은 본 발명의 제3 실시예에 관한 반도체 장치 단면도 및 투시도.
도8은 본 발명의 제4 실시예에 관한 반도체 장치 단면도 및 투시도.
도9는 본 발명의 제5 실시예에 관한 반도체 장치 단면도 및 투시도.
도10은 본 발명의 제6의 실시예에 관한 반도체 장치 단면도 및 투시도.
도11은 종래 기술을 설명하기 위한 반도체 장치 단면도 및 투시도.
도12는 종래 기술의 과제를 설명하기 위한 반도체 장치의 단면 모식도.
(부호의 설명)
1, 21, 41, 51, 61, 71 반도체 장치
2, 22, 42, 52, 62, 72 반도체 소자
3, 23, 43, 53, 63, 73 수지 패키지
4, 24, 44, 54, 64, 74 와이어
5, 25, 45, 55, 65, 75 실장용 돌기
6, 26, 46, 56, 66, 76 금속막
7, 27, 47 접지용 돌기
8, 28, 48, 58, 68 금속막
9, 29, 49, 59, 69, 79 도전성 접착제
78 금속판
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
근년, 반도체 장치는 소형화 및 고집적화하는 경향이 있어서, 반도체 장치 내부에서 기능이 다른 영역끼리의 간섭에 의한 오동작의 발생이나 특성이 불안정해질 가능성이 높아지고 있다.
그래서 내부에서의 다른 기능 영역간에 간섭이 없는 반도체 장치의 제공이 요구되고 있다.
도12는 종래 기술을 설명하기 위한 반도체 장치의 단면도 및 상방에서의 투시도이다. 여기서는 CSP(Chip Size Package)라고 불리는 소형의 반도체 장치를 예로서 설명한다.
도11a의 단면도에 나타내는 바와 같이, 종래의 반도체 장치(81)는 반도체 소자(82)가 수지 패키지(83)에 봉지되는 것으로, 반도체 소자(82) 표면의 신호 단자와 수지 패키지(83)의 하측면으로 돌출하는 실장용 돌기(85)가 와이어(84)에 의해 전기적으로 접속되어 있다.
실장용 돌기(85)의 표면에는 금속막(86)이 피착되어 있고, 반도체 소자(82)의 저면은 절연성 접착제(89)로 피복되어 있다.
또 반도체 장치(81)에서의 평면적인 구성은 도11b의 투시도로부터 알 수 있는 바와 같이, 중앙부에 반도체 소자(82)가 위치되어 있고, 그 주변부에 복수의 금속막(86)(실장용 돌기)가 배치되어 있다. 그리고 복수의 금속막(86)이 반도체 소자(82)의 신호 단자와 와이어(84)에 의해 접속되어 있다.
반도체 소자(82)의 신호 단자 중에는 각종 신호의 입출력이 행하여지는 단자에 부가하여 기준 전위가 되는 접지용 단자가 포함되어 있다.
근년의 반도체 장치는 소형화 및 고집적화가 진행되고 있고, 좁은 범위 내에 복수의 다른 기능을 갖는 영역이 혼입된 구성으로 되어 있다. 도12는 종래 기술의 과제를 설명하기 위한 도면으로, 반도체 장치를 부분적으로 확대한 단면 모식도를 나타내고 있다.
도12에 나타내는 반도체 장치(81)는 예를 들면 PLL(Phase Locked Loop) 회로를 구성하는 것으로, 반도체 소자(82)의 내부에는 반도체 기판(87)을 베이스로 하여 형성된 제1 기능 영역(90)과 제2 기능 영역(91)을 포함하는 복수의 기능 영역이 존재하고 있고, 각각의 영역은 아이솔레이션(92)에 의해 분리되어 있다.
제1 기능 영역(90) 및 제2 기능 영역(91)의 표면에는 배선 패턴(93)이 형성되어 있고, 그 일부는 기준 전위가 된 접지용 단자(94)에 접속되어 있다. 접지용 단자(94)는 반도체 기판(87) 내부에 존재하는 근소한 노이즈를 배출하는 데에도 사용되고 있고, 아이솔레이션(92) 표면에 설치되어 있다.
그리고 반도체 장치(82)의 저면, 즉 반도체 기판(87)의 저면에는 절연성 접착제(89)가 피착되어 있다.
앞에서도 설명한 바와 같이, 반도체 장치(81)는 매우 소형으로 고집적화되어 있고, 제1 기능 영역(90)과 제2 기능 영역(91)은 지극히 좁은 범위 내에 근접해 설치되어 있으며, 그 기능도 다른 것이다.
PLL회로의 경우, 분주기 등에 의해 주파수의 변환을 행하고 있고, 내부에서 사용된 주파수가 복수 존재한다. 예를 들면, 제1 기능 영역(90)이 주파수f1으로 동작하는데 대하여, 근접하는 제2 기능 영역(91)이 완전히 다른 주파수f2로 동작한다.
이와 같은 구성이라면, 각각의 영역에서 누설하는 주파수가 노이즈가 되어 화살표에서 나타내는 바와 같이 들어와서 특성을 불안정하게 하는 원인이 되거나, 오동작을 일으키게 된다.
아이솔레이션(92) 상에 접지용 단자(94)가 설치되어 있지만, 제1 기능 영역(90)과 제2 기능 영역(91)이 근접하고 있으므로, 이간한 위치에 있는 접지용 단자(94)로부터 노이즈를 충분히 배출할 수 없다. 노이즈의 경로가 된 부분에 접 지용 단자를 좁은 피치로 복수 형성해 둠으로써 노이즈를 배출하는 것도 생각되지만, 원래 소형으로 고집적화를 전제로 하고 있는 반도체 장치에서 이와 같은 대책은 채용할 수 없다.
본 발명은 상기 과제를 해결하여 다른 기능 영역간의 간섭에 의한 악영향을 방지하여 안정된 동작을 확실하게 할 수 있는, 소형이면서 고집적인 반도체 장치를 제공하는 것을 목적으로 하고 있다.
상기 과제를 해결하기 위한 본 발명은 반도체 소자와, 상기 반도체 소자를 봉지하는 수지 패키지와, 상기 반도체 소자의 신호 단자를 상기 수지 패키지 외부로 도출하는 신호 경로와, 상기 반도체 소자 이면과 접촉하는 접지용 금속막과, 상기 접지용 금속막에 접속하여 상기 수지 패키지 외부로 도출된 접지 경로를 구비하는 것을 특징으로 하고 있다.
상기한 본 발명의 반도체 장치에 의하면, 반도체 소자 이면에 접촉하도록 접지용 금속막이 피착되어 있으므로, 반도체 소자 내부의 불요한 전기 신호가 금속막에 의해 흡수되어 외부로 배출된다. 그 때문에, 기능이 다른 복수의 동작 영역 간의 간섭에 의한 오동작을 방지할 수 있다.
또 본 발명의 상기 수지 패키지는 그 실장면에 금속막이 배열설치된 복수의 실장용 돌기를 갖고 있고, 상기 수지 돌기에 배열설치된 금속막과, 상기 반도체 소자의 신호 단자가 도전성 와이어에 의해 접속됨으로써 상기 신호 경로를 형성하고 있는 것을 특징으로 하고 있다.
상기한 본 발명에 의하면, 반도체 소자의 주변부로 연장하는 리드 단자를 필요로 하지 않고, 반도체 소자의 직하에 외부 단자가 되는 금속막이 배열설치된 수지 돌기를 갖는 지극히 소형의 반도체 장치에 있어서, 반도체 소자 내부의 불요한 노이즈를 외부로 제거할 수 있다.
또 본 발명의 반도체 장치의 제조 방법은 실장면에 복수의 실장용 돌기를 갖는 수지 패키지 내에 신호 단자가 상기 실장용 돌기보다 외부로 도출하도록 반도체 소자를 봉지하여 되는 반도체 장치의 제조 방법에 있어서, 상기 실장용 돌기에 대응하는 복수의 오목부를 갖는 기체에 대해서 상기 오목부 내 및 상기 오목부에 둘러싸이는 상기 반도체 소자가 탑재된 부분에 금속막을 피착하는 공정, 상기 오목부에 둘러싸이는 금속막 상에 도전성 접착제를 개재해서 상기 반도체 소자를 탑재하는 공정, 상기 반도체 소자상의 신호 단자와 상기 오목부에 피착된 금속막을 도전성 와이어에 의해 전기적으로 접속하는 공정, 상기 반도체 소자 및 도전성 와이어를 수지로 봉지하는 공정, 상기 오목부 및 반도체 소자 탑재부의 금속막을 남겨서 상기 기체를 제거하는 공정을 차례로 행하는 것을 특징으로 하고 있다.
상기한 본 발명의 반도체 장치의 제조 방법에 의하면, 외부의 신호 단자가 되는 금속막을 형성할 때에, 동시에 접지용의 금속막을 형성할 수 있고, 제조 공정을 늘리는 일이 없이 간단하게 반도체 소자 내의 불요한 노이즈를 제거하기 위한 구성을 얻을 수 있다.
(실시예)
이하 본 발명의 실시예를 도면을 참조하면서 상세하게 설명한다.
도1~도3은 본 발명의 제1 실시예를 설명하기 위한 도면이고, 도1은 제1 실시예에 관한 반도체 장치 단면도 및 저면도, 도2는 제1 실시예에 관한 제조 공정을 설명하기 위한 단면도, 도3은 제1 실시예에 관한 반도체 장치의 실장 상태 단면도다.
본 실시예에 관한 반도체 장치(1)는 CSP(Chip Size Package) 중에서도 리드 단자가 없는 구조의 것으로, 도1a에 나타내는 바와 같이, 실장용 돌기(5)와 접지용 돌기(7)가 형성되어 된 수지 패키지(3) 내의 접지용 돌기(7)의 부분에 반도체 소자(2)가 수용되어 된 것으로서, 실장용 돌기(5)와 접지용 돌기(7)의 표면에는 각각 금속막(6, 8)이 피착되어 있다.
그리고 반도체 소자(2) 표면의 신호 단자와 수지 패키지(3)의 실장용 돌기(5) 표면의 금속막(6)이 와이어(4)에 의해 전기적으로 접속되어 있다.
또 수지 패키지(3)의 접지용 돌기(7)의 부분에 봉지되어 있는 반도체 소자(2)의 저면은 도전성 접착제(9)에 의해 금속막(8)에 전기적으로 접촉하고 있다.
반도체 장치(1)의 평면적인 구성은 도1b의 저면도에 나타내는 바와 같이, 중앙부에 접지용 돌기(7)에 대응하는 금속막(8)이 형성되어 있고, 그 주변부에 복수의 실장용 돌기(5)에 대응하는 금속막(6)이 형성되어 있다. 또한 금속막(6) 내에 나타내는 일점 쇄선에 대응하는 수지 패키지(3) 내부에 반도체 소자(2)가 봉지되어 있다.
본 실시예에서 반도체 소자(2)는, 예를 들면 실리콘으로 된 반도체 기판을 베이스로 만들어진 것으로, 이 반도체 소자(2)의 저면의 도전성 접착제는 은(銀)페이스트를 사용하고 있다. 이 구성에 의해 반도체 기판으로부터 은페이스트를 개재한 접지 경로가 형성되어 있다.
다음에 본 실시예에 관한 제조 방법을 도2를 참조하면서 설명한다.
먼저 도2a와 같이 강재 등으로 된 금속판(11) 표면에 소정 패턴의 레지스트(12)를 피착시킨다. 금속판(11)의 이면측에는 그 전면에 레지스트를 피착하고 있다.
다음에 레지스트(12)를 마스크로 하여 금속판(11)의 노출부를 하프 에칭함으로써, 도2b에 나타내는 오목부(13a, 13b)를 형성한다. 이 때, 에칭 속도의 조정, 즉 동일한 깊이의 오목부가 형성되도록 에칭하는 면적에 따라서 레지스트(12)에 커버 패턴을 형성할 수도 있다.
그 후, 하프 에칭으로 형성한 오목부(13a, 13b) 내에 도금을 실시함으로써, 도2c에 나타내는 금속막(6, 8)을 형성한다. 이 금속막(6, 8)은 실장시에 사용하는 동재(땜납 등)와의 밀착성이나 강도를 확보하기 위해서 다층 구조로 하고 있다. 또 뒤에서 설명하는 도전성 접착제의 확대를 억제하기 위해서 도금의 패턴을 고려하고 있다.
그리고 레지스트(12)를 박리함으로써, 도2d에 나타내는 바와 같은 리드 프레임(14)을 완성시킨다.
도2e에 나타내는 바와 같이, 리드 프레임(14)의 오목부(13b)에 대응하는 금속막(8) 상에, 은페이스트로 된 도전성 접착제(9)를 개재해서 반도체 소자(2)를 탑 재한다. 은페이스트 중에는 에폭시 등의 희석제 등이 포함되어 있고, 이것이 삼투의 원인이 되고 있다. 이 삼투은 도금이 없는 부분을 구비하는 금속막 패턴으로 함으로써 방지하는 것이 가능하다. 즉 도금이 없는 부분에는 수지 패키지의 수지가 존재하게 되기 때문에, 그 부분에서 삼투가 차단된다.
반도체 소자(2)를 탑재한 후, 반도체 소자(2)의 표면의 접속 단자와 오목부(13a)에 대응하는 금속막(6) 간을, 도2f에 나타내는 바와 같이 와이어(4)를 본딩함으로써 전기적으로 접속한다.
다음에 통상의 몰드 금형을 이용한 봉지 기술로 도2g에 나타내는 바와 같이 수지 패키지(3)를 형성한다.
마지막으로 금속판(11)을 에칭으로 제거하여, 도2h와 같이 반도체 장치(1)를 완성시킨다.
또한 본 실시예의 제조 방법에서는 단체로 반도체 장치를 제조해도 좋지만, 복수를 연결한 상태에서 동시에 제조하는 편이 효율적이다. 즉 도2d에 나타내는 리드 프레임(14)은 복수의 반도체 소자에 대응하는 종횡으로 연결된 매트릭스상의 리드 프레임이고, 복수의 반도체 소자(2)를 탑재하고, 수지 봉지 및 금속판의 제거를 행한 후, 다이싱함으로써 개편화함에 따라 복수의 반도체 장치를 동시에 제조할 수 있다.
이상의 제조 방법으로 완성된 반도체 장치(1)의 실장 상태를 도3에 나타낸다.
반도체 장치(1)는 실장용 돌기(5)와 접지용 돌기(7)(도1 참조)에 대응하는 금속막(6, 8)이 실장 기판(15)의 실장 영역(17)에 접촉하도록 도전재(6)를 개재해서 실장된다.
접지용 돌기(7)에 대응하는 금속막(8)이 접촉된 실장 영역(17)은 접지되어 있다. 도3에서는 접지되어 있는 것을 모식적으로 나타내고 있지만, 실제로는 실장 기판(15) 표면에 형성된 배선 패턴을 개재해서 접지부에 접속되어 있다.
반도체 소자(2)는 도12에서 설명했던 바와 같이, 복수의 다른 기능 영역을 갖고 있고, 각 기능 영역으로부터 반도체 기판에 노이즈가 누설되지만, 본 실시예의 반도체 장치(1)에 의하면, 반도체 소자(2)의 저면으로부터 반도체 기판에 누설한 노이즈가 도전성 접착제(9)를 개재해서 접지용 돌기(7)의 금속막(8)에 전파되기 때문에, 기능 영역 간의 간섭에 의한 악영향을 회피할 수 있게 된다.
즉 반도체 기판에서의 노이즈 발생부에 대해서 매우 가까운 부분에 충분히 넓은 면적을 갖는 접지 영역이 형성되어 있기 때문에, 다른 기능 영역에서 반도체 기판에 누설한 노이즈가 근접하는 기능 영역에 도달하기 전에 외부로 방출된다. 따라서 반도체 장치 내부에서의 간섭에 의한 오동작 등을 방지할 수 있고, 안정된 특성을 얻는 것이 가능해진다.
도4~ 도6은 본 발명의 제2 실시예를 설명하기 위한 도면이고, 도4는 제2 실시예에 관한 반도체 장치 단면도 및 투시도, 도5는 제2 실시예에 관한 제조 공정을 설명하기 위한 단면도, 도6은 제2 실시예에 관한 반도체 장치의 부분 확대 단면도다.
본 실시예는 기본 적인 구조는 제1 실시예와 마찬가지이지만, 각 단자에 와 이어 본딩을 실시하기 위한 평면 영역을 설치한 것을 특징으로 하고 있다.
도4a에 나타내는 바와 같이, 실장용 돌기(25)와 접지용 돌기(27)가 형성되어 된 수지 패키지(23) 내의 접지용 돌기(27)의 부분에 반도체 소자(22)가 수용되어 된 것으로, 실장용 돌기(25)와 접지용 돌기(27)의 표면과 그 주변부에 각각 금속막(26, 28)이 피착되어 있다. 금속막(26, 28)의 주변부는 특히 평면 영역(26', 28')으로 하고 있다.
그리고 반도체 소자(22) 표면의 신호 단자와 금속막(26)의 평면 영역(26')이 와이어(24)에 의해 전기적으로 접속되어 있다. 또 수지 패키지(23)의 접지용 돌기(27)의 부분에 봉지되어 있는 반도체 소자(22)의 저면은 도전성 접착제(29)에 의해 금속막(28)에 전기적으로 접촉하고 있다.
반도체 장치(21)의 평면적인 구성은 도4b의 저면도에 나타내는 바와 같이, 중앙부에 접지용 돌기(27)에 대응하는 금속막(28)이 형성되어 있고, 그 주변부에 복수의 실장용 돌기(25)에 대응하는 금속막(26)이 형성되어 있다.
또한 금속막(26, 28)의 주변부에는 각각 평면 영역(26', 28')이 설치되어 있다. 이 평면 영역(26',28')은 와이어 본딩을 위한 영역으로, 특별히 이와 같은 영역을 형성하는 이유는 나중에 설명한다.
본 실시예에 있어서도 제1 실시예와 마찬가지로 반도체 소자(22)는, 예를 들면 실리콘으로 된 반도체 기판을 베이스로 해서 만들어진 것으로, 이 반도체 소자(22)의 저면의 도전성 접착제는 은페이스트를 사용하고 있다. 이 구성에 의해 반도체 기판으로부터 은페이스트를 개재한 접지 경로가 형성되어 있다.
다음에 본 실시예에 관한 제조 방법을 도5를 참조하면서 설명한다.
먼저 도5a와 같이 강재 등으로 된 금속판(31) 표면에 소정 패턴의 제1 레지스트(32)를 피착시킨다. 금속판(31)의 이면측에는 그 전면에 레지스트를 피착하고 있다.
다음에 제1 레지스트(32)를 마스크로 하여 금속판(31)의 노출부를 하프 에칭함으로써, 도5b에 나타내는 오목부(33a, 33b)를 형성한다.
그 후, 하프 에칭으로 형성한 오목부(33a, 33b) 내에 도금을 실시함으로써, 도5c에 나타내는 제1 금속막(26a, 28a)을 형성한다.
그리고 제1 레지스트(32)의 일부를 제거하거나, 또는 제1 레지스트(32)를 완전히 박리하여 새로운 패턴의 레지스트를 피착함으로써, 도5d에 나타내는 바와 같은 제2 레지스트(34)를 형성한다.
이 상태에 있어서, 제2 레지스트를 마스크로 하여 노출하는 표면에 재차 도금을 실시함으로써, 도5e에 나타내는 제2 금속막(26b, 28b)을 형성한다. 이 제2 금속막(26b, 28b)의 주변부에는 도4에서 설명한 평면 영역이 설치되어 있다.
또한 도5f에 나타내는 바와 같이, 이면의 레지스트 및 제2 레지스트를 제거하여 리드 프레임(34)을 완성시킨 후, 이 리드 프레임(34)의 오목부(33b)에 대응하는 금속막(28) 상에 은페이스트로 된 도전성 접착제(29)를 개재해서 반도체 소자(22)를 탑재하고, 반도체 소자(22)의 표면의 접속 단자와 오목부(13a)에 대응하는 제2 금속막(26b)의 평면 영역 간을 와이어(24)를 본딩함으로써 전기적으로 접속한다.
다음에 통상의 몰드 금형을 이용한 봉지기술에 의해서, 도5g에 나타내는 바와 같이 수지 패키지(23)를 형성한다.
마지막으로 금속판(31)을 에칭으로 제거하여, 도5h와 같이 반도체 장치(21)를 완성시킨다.
또한 본 실시예의 제조 방법에서도, 복수의 반도체 장치(21)를 동시에 형성한 후, 다이싱함으로써 개편화하는 것이다.
이상과 같이, 본 실시예에서는 제1 레지스트(32)와 제2 레지스트(34)를 각각 마스크로 하여 제1 금속막(26a, 28a) 및 제2 금속막(26b, 28b)을 형성하고 있다. 특히 제2 금속 8막(26b, 28b)에는 각각 평면 영역이 설치되어 있고, 이 부분에 와이어(24)를 접속하고 있다.
이것은 와이어 본딩을 간단히 행하기 위한 구조다. 즉 하프 에칭으로 형성된 오목부 내면에 실시되는 금속막에로의 와이어 접속에 대해서 오목부로부터 벗어난 평면 영역에 와이어를 접속하는 편이 간단해진다.
구체적으로는 금속판(31)의 좁은 영역을 하프 에칭함으로써 형성되어 있기 때문에, 오목부(33a)는 반구상이 되어 평탄한 부분이 존재하지 않는 형상으로 되어 있다. 이와 같은 부분에 와이어를 확실하게 접속하기가 곤란하기 때문에, 와이어를 접속하기 위해서는 미리 오목부(33a) 내에 와이어의 접속부가 되는 도전성 볼을 형성해 둘 필요가 있다.
본 실시예에서는 오목부(33a) 내의 제1 금속막(26a)과 전기적으로 연통하고 있는 제2 금속막(26b)의 평탄한 부분에 와이어(24)를 접속하는 구성으로 되어 있기 때문에, 와이어 본딩이 간단하고 또한 확실해지고 있다.
반도체 소자(22)를 탑재하는 오목부(33b) 상에도 평면 영역을 갖는 제2 금속막(28b)을 형성하고 있지만, 이것은 예를 들면 반도체 장치(21)를 실장할 때에 오목부(33b)의 제1 금속막(28a)이 실장 기판에 전기적으로 접촉하지 않을 경우에, 오목부(33a)의 제1 금속막(26a)을 개재해서 접지를 취하기 위해 제2 금속막(26b, 28b) 간을 와이어 본딩하기 때문이다.
도4에는 이와 같이 와이어 본딩한 상태를 나타내고 있고, 특히 도4b로부터 알 수 있는 바와 같이, 평면 영역(26', 28') 간을 와이어(24a)로 접속하고 있다. 이 경우, 와이어(24a)를 접속하는 금속막(26)은 원래 접지용의 단자로서 형성되어 있는 것을 이용하고 있다. 도6은 금속막의 더욱 상세한 구조를 설명하기 위한 반도체 장치의 부분 확대 단면도다.
도6에 나타낸 바와 같이, 실장용 돌기(25)(도4참조)에 대응하는 제1 금속막(26a)은 Au막(26a-1)과 Pd막(26a-2)으로 되고, 제2 금속막(26b)은 Ni막(26b-1)과 Pd막(26b-2)으로 구성되어 있다. 또한 접지용 돌기(27)(도4참조)에 대응하는 제1 금속막(28a)과 제2 금속막(28b)도 마찬가지 재료로 된 다층 구조로 되어 있다.
이와 같은 다층 구조는 도전성이나 막의 강도 및 실장시에 이용하는 재료와의 밀착성 등을 고려하여 채용하고 있다. 즉 제1 금속막(26a, 28a)의 Au막(26a-1, 28a-1)은 실장 기판(35)에 실장하기 위한 땜납 등의 도전재(37)와의 밀착성을 양호하게 하는 것이고, 제2 금속막(26b, 28b)에 Ni막(26b-1, 28b-1)은 반대로 도전 재(37)와의 밀착성이 나쁜 재료다. 또 Pd막(26a-2, 28a-2, 26b-2, 28b-2)은 금속막 전체의 도전성을 조정함과 동시에 막의 강도를 확보하고, 또한 와이어와의 접합성을 양호하게 하기 위한 것이다.
반도체 장치를 실장 기판(35)에 실장할 때에, 접촉면이 되는 막은 확실한 실장을 가능하게 하기 때문에, 마땅히 도전재(37)와의 밀착성이 좋아야 하므로, Au막(26a-1, 28a-1)으로 하고 있다.
한편, 평면 영역을 형성하기 위한 제2 금속막(26b, 28b)의 1층째의 막에도, 도6에 A로 나타내는 부분이 표면으로 노출하게 되기 때문에, 실장시에 도전재(37)와 접촉할 가능성이 있다. 이 제2 금속막(26b, 28b)의 A 부분에 도전재(37)와의 밀착성이 좋은 재료를 사용하면, 도전재(37)가 파선으로 나타내는 바와 같이 피착하여 인접하는 금속막끼리를 합선시키게 된다. 이것을 방지하기 위해서, 도전재(37)와의 밀착성이 나쁜 Ni막(26b-1, 28b-1)으로 하고 있다.
또한 본 실시예의 재료는 일례로서, 상술한 바와 같은 기능을 갖고 있는 것이 중요하며, 사용 도전재의 종류 등에 의해 적정하게 선택하는 것이다.
도7은 본 발명의 제3 실시예에 관한 반도체 장치의 단면도 및 투시도다.
본 발명의 제3 실시예에 관한 반도체 장치(41)는 도7a에 나타내는 바와 같이, 실장용 돌기(45)와 접지용 돌기(47)가 형성되어 된 수지 패키지(43) 내의 접지용 돌기(47)의 부분에 반도체 소자(42)가 수용되어 된 것이고, 실장용 돌기(45)와 접지용 돌기(47)의 표면에는 각각 금속막(46, 48)이 피착되어 있다.
그리고 반도체 소자(42) 표면의 신호 단자와 수지 패키지(43)의 실장용 돌기(45) 표면의 금속막(46)이 와이어(44)에 의해 전기적으로 접속되어 있다.
또 수지 패키지(43)의 접지용 돌기(47)의 부분에 봉지되어 있는 반도 체 소자(42)의 저면은 도전성 접착제(49)에 의해 금속막(48)에 전기적으로 접촉하고 있다.
반도체 장치(1)의 평면적인 구성은 도7b의 투시도에 나타내는 바와 같이, 중앙부에 접지용 돌기(47)에 대응하는 금속막(48)이 형성되어 있고, 그 주변부에 복수의 실장용 돌기(45)에 대응하는 금속막(46)이 형성되어 있다. 그리고 일부의 금속막(46)과 금속막(48)과는 연결부(50)에 의해 연결되어 있다.
이 연결부(50)는 반도체 장치(41)를 실장 기판에 실장할 때에, 접지용 돌기(47)의 금속막(48)이 실장 기판과 전기적으로 접촉하지 않는 구조가 되어 있는 경우에, 금속막(46)을 개재해서 접지를 취하기 위해서 와이어 본딩을 행하지 않고 금속막(46)과 금속막(48)을 직접 접속하는 것이다.
이 구조는 오목부 및 금속막의 형상을 결정하는 레지스트의 패턴을 변경함으로써 실현할 수 있다.
도8은 본 발명의 제4 실시예에 관한 반도체 장치의 단면도 및 투시도이다.
본 발명의 제4 실시예에 관한 반도체 장치(51)는, 도8a에 나타내는 바와 같이 주변부에 실장용 돌기(55)가 형성되어 된 수지 패키지(53) 내의 중앙부에 반도체 소자(52)가 수용되어 된 것으로, 실장용 돌기(55)와 반도체 소자(52)가 탑재된 중앙부 이면에는 각각 금속막(56, 58)이 피착되어 있다.
그리고 반도체 소자(52) 표면의 신호 단자와 수지 패키지(53)의 실장용 돌기(55) 표면의 금속막(56)이 와이어(54)에 의해 전기적으로 접속되어 있다.
또 수지 패키지(43) 내에 봉지되어 있는 반도체 소자(52)의 저면은 도전성 접착제(59)에 의해 금속막(58)에 전기적으로 접촉하고 있다.
반도체 장치(51)에서의 평면적인 구성은, 도8b의 투시도에 나타내는 바와 같이 금속막(58)의 외주부를 제외하도록 반도체 소자(52)가 위치되어 있고, 그 주변부에 복수의 실장용 돌기(55)에 대응하는 금속막(56)이 형성되어 있다. 그리고 일부의 금속막(56) 접지용 단자와 금속막(48)이 와이어에 의해 전기적으로 접속되어 있다.
본 실시예의 반도체 장치(51)는 접지용의 금속막(58)이 실장 기판에 접촉하지 않는 구조이기 때문에, 반도체 소자(52)의 노이즈를 흡수하는 금속막(58)을 상기와 같이 접지용 단자를 구성하는 금속막(56)에 와이어로 접속함으로써 노이즈를 금속막(56)을 통해서 배출하는 것이다.
도9는 본 발명의 제5 실시예에 관한 반도체 장치의 단면도 및 투시도이다.
본 발명의 제5 실시예는 제4 실시예의 변형례로서, 본 실시예에 관한 반도체 장치(61)는, 도9a에 나타내는 바와 같이 주변부에 실장용 돌기(65)가 형성되어 된 수지 패키지(63) 내의 중앙부에 반도체 소자(62)가 수용되어 된 것으로, 실장용 돌기(65)와 반도체 소자(62)가 탑재된 중앙부 이면에는 각각 금속막(66, 68)이 피착되어 있다.
그리고 반도체 소자(62) 표면의 신호 단자와 수지 패키지(63)의 실장용 돌기(65) 표면의 금속막(66)이 와이어(64)에 의해 전기적으로 접속되어 있다.
또 수지 패키지(63) 내에 봉지되어 있는 반도체 소자(62)의 저면은 도전성 접착제(69)에 의해 금속막(68)에 전기적으로 접촉하고 있다.
반도체 장치(61)에서의 평면적인 구성은, 도9b의 투시도에 나타내는 바와 같이 금속막(68)의 외주부를 제외하도록 반도체 소자(62)가 위치되어 있고, 그 주변부에 복수의 실장용 돌기(65)에 대응하는 금속막(56)이 형성되어 있다. 그리고 일부의 금속막(66)과 금속막(68)은 연결부(70)에 의해 연결되어 있다.
이 연결부(70)는 제4 실시예에 관한 와이어에서의 접속을 대신하는 것으로, 제조 단계에서 사용하는 레지스트의 패턴을 변경함으로써 형성할 수 있다.
도10은 본 발명의 제6의 실시예에 관한 반도체 장치의 단면도 및 투시도이다.
본 발명의 제6의 실시예에 관한 반도체 장치(71)는, 도10a에 나타내는 바와 같이 주변부에 실장용 돌기(75)가 형성되어 된 수지 패키지(73) 내의 중앙부에 반도체 소자(72)가 수용되어 된 것으로, 실장용 돌기(75)에는 금속막(76)이 피착되어 있고, 반도체 소자(72)의 하부에는 금속판(78)이 매설되어 있다.
그리고 반도체 소자(72) 표면의 신호 단자와 수지 패키지(73)의 실장용 돌기(75) 표면의 금속막(76)이 와이어(74)에 의해 전기적으로 접속되어 있다.
또 수지 패키지(73) 내에 봉지되어 있는 반도체 소자(72)의 저면은 도전성 접착제(79)에 의해 금속판(78)에 전기적으로 접촉하고 있다.
반도체 장치(71)에서의 평면적인 구성은, 도10b의 투시도에 나타내는 바와 같이 금속판(78)의 외주부를 제외하도록 반도체 소자(72)가 위치되어 있고, 그 주 변부에 복수의 실장용 돌기(75)에 대응하는 금속막(76)이 형성되어 있다. 일부의 금속막(76) 접지용 단자)과 금속판(78)이 와이어에 의해 전기적으로 접속되어 있다.
본 실시예에서는 반도체 소자(72)의 하부에 위치하는 접지용의 금속판(78)이 반도체 장치(71)의 표면에 노출하지 않고, 수지 패키지(73) 내에 매설된 구조가 되고 있다. 이것은 외부에서의 노이즈의 영향을 받지 않도록 하기 위한 구조다.
본 발명의 반도체 장치 및 그 제조 방법에 의하면, 반도체 소자 내부의 불요한 전기 신호가 금속막에 의해 흡수되어 외부에 배출된다. 이 때문에, 기능이 다른 복수의 동작 영역 간의 간섭에 의한 오동작을 방지할 수 있다.

Claims (11)

  1. 반도체 소자;
    상기 반도체 소자를 봉지하는 수지 패키지;
    상기 반도체 소자의 신호 단자를 상기 수지 패키지 외부로 도출하는 신호 경로;
    상기 수지 패키지의 제 1 돌기 상에 형성되고 상기 신호 경로와 접속되는 신호 단자;
    상기 반도체 소자의 면적보다 넓은 면적을 갖는 상기 수지 패키지의 제2 돌기 상에 형성된 접지용 금속막; 및
    상기 접지용 금속막에 접속되어 상기 수지 패키지 외부로 도출된 접지 경로를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 소자의 저면과 접촉하는 상기 접지용 금속막 면의 반대쪽의 면이 상기 수지 패키지로부터 외부로 노출함으로써 상기 접지 경로를 형성하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 접지용 금속막은 상기 수지 패키지 외부로 노출된 단자부에 도전성 와이어 혹은 도전막을 통해서 접속됨으로써 상기 접지 경로를 형성하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 수지 패키지는 그 실장면에 금속막이 덮인 복수의 상기 실장용 제 1 돌기를 갖고 있고,
    상기 제 1 돌기를 덮은 금속막은 상기 반도체 소자의 신호 단자에 도전성 와이어에 의해 접속됨으로써 상기 신호 경로를 형성하고 있는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 금속막은 오목부 내면과 상기 오목부 주변의 평탄부에 배열 설치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 수지 패키지는 그 실장면의 실장용 돌기로 둘러싸인 영역에 접지용 돌기를 갖고 있고,
    상기 반도체 소자의 저면과 접촉하는 접지용 금속막이 상기 접지용 돌기를 통해 수지 패키지의 외부로 노출하고 있는 것을 특징으로 하는 반도체 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 5 항에 있어서,
    상기 수지 패키지는 그 실장면의 제 1 돌기에 둘러싸인 영역에 접지용 돌기를 갖고 있고,
    상기 반도체 소자의 저면에 접촉하는 접지용 금속막이 상기 접지용 돌기를 통해 수지 패키지의 외부로 노출하고 있는 것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 1 및 제 2 돌기는 수지 패키지의 저면측에 위치되는 것을 특징으로 하는 반도체 장치.
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