KR900004718B1 - Ic용 패키지 - Google Patents

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KR900004718B1
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dielectric
dielectric plate
integrated circuit
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노리오 히다까
야스다께 히라찌
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후지쓰 가부시끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

IC용 패키지
제1도는 본 발명의 실시예에 따른 IC 패키지의 요부절단 투시도.
제2도는 제1도의 라인 II-II 를 따라 취한 단면도.
제3a도는 및 제3b도는 제1도의 라인 IIIA-IIIA 및 IIIB-IIIB를 따라 취한 단면도.
제4도는 제1도의 라인 IV-VIV를 따라 취한 단면도.
제5도는 본 발명에 따른 IC 패키지의 또 다른 실시예의 투시도.
제6도는 땜질함으로써 알루미늄 기판상에 있는 전도체 패턴에 연결되어 있는 리이드의 확대 투시도.
제7도는 본 발명의 또 다른 실시예에 따른 두 번째 알루미늄 기판을 갖지않는 IC 패키지의 확대 투시도.
제8도는 제7도에서 도시된 IC 패키지의 부분 단면도이며, 플라스틱 몰드에서 직접 밀폐되어지는 IC를 보인 도.
제9도는 전도체 패턴들 사이에서, 전도체로 채워있는 구멍의 배열의 일 예를 보인 투시도.
제10도는 두 번째 알루미늄틀이 스페이서(spacer)로서 사용되고 그 위에 전도체 패턴을 갖지 않는, 본 발명의 실시예에 따른 IC 패키지의 투시도.
제10b도는 제10a도의 횡단면도.
제11도는 종래와 비교하여, 본 발명에 따른 요구된 개선된 임피이던스 균일을 증명하는 실험결과를 보인다이아그램.
제12도는 종래에 있어서의 알려진 IC 패키지의 투시도.
제13도는 제12도의 라인 X-X'을 따라 취한 단면도.
제14도는 제12도의 라인 Y-Y' 을 따라 취한 단면도.
제15도는 제12도에서 도시된 IC 패키지의 모식적인 등가 회로도.
제16도는 알려진 또 다른 IC 패키지의 투시도.
제17도는 알려진 IC 패키지를 제작하는 과정을 보인도.
제18도는 알려진 또 다른 IC 패키지의 투시도.
본 발명은 집적회로 IC에 관한 것이다. 특히, 초고속 IC 패키지에 관한 것이다.
제12도 및 제13도는 알려진 패키지를 보인 것이며, 여기에서 제12도는 알려진 IC 패키지의 투시도이고, 제13도는 제12도의 라인 X-X'을 따라 취한 횡단면도이다. 제12도 및 제13도에서, 집적회로(또는 IC칩) 1은 패키지화 하였고 외부 연결 단자부 2을 통하여 외부 회로에 전기적으로 연결되어 있다. 연결단자부 2는 구리 또는 그와 유사한 것으로 만들어진 금속기판 4에 고착되어진 유전체 고리형의 알루미늄틀 5와, 알루미늄틀 5상에 있는 연결 전도체 패턴 6a, 6b 및 6c를 갖는다. 배면(제13도의 상측면)상에서 코우팅된 밀페전도체 링 7을 갖는 고리형의 알루미늄틀 8은 전도체 패턴 6b상에 놓여져 있다. 전도체 패턴 6b는 알루미늄틀 5을 텅스텐 페이스트(paste)로 코우팅함으로써 형성된다. 전도체 패턴 6b는 니켈(Ni) 및 금(au)로 도금하였고 밑면(제13도) 및, 알루미늄틀 8의 반대측에서 각각 접촉하여 전도체 패턴 6b, 6a 및 6c를 형성한다. 외부 전도체 패턴 6c는 리이드 9에 연결되어 있고 리이드 9는 외부 회로 3에 연결되어 있다. 내부 전도체 패턴 6a는 리이드 선 6의 수단에 의하여 IC에 연결된다.
전도체 패턴 6b와 유사하게 전도체 링 7은 알루미늄틀 8의 상측면을 금속화함에 의하여 형성된 다음에 Ni 및 Au로 도금한다. 따라서 전도체 패턴 6b는 알루니늄틀 5 및 8과 함께 적층구조를 형성한다.
제14도는 나란히 위치되어 있었을 때 전도체 패턴의 병렬배열을 보이는 제12도에서 도시된 IC 패키지의 종측 단면도.
제12 내지 14도에서 도시된 종래의 외부 연결 단자부를 갖는 IC 패키지에서 연결 전도체 패턴 6b 및 밀폐 전도체 패턴 7은 상대 유전상수 9,6을 갖는 알루미늄(알루미늄틀 8)을 통하여 전자기적으로 연결되어져 있어서 공진현상이 일어난다. 이것은 제15도에 도시된 바와 같이 라인 9'가 어떤 주파수 밴드에서 Zo와 다른 특성 임피이던스를 갖도록 하기 위하여, 특성 임피이던스 Zo을 갖는 전도체 패턴의 라인 9'와, 전도체링 7의 길이에 응하는 링 공진라인 10과의 사이에 연결화는 것과 같다. 결과적으로, 임피이던스 불균일로 인하여 임피이던스 Zo을 갖는 신호원(도시되어 있지 않음)으로부터 리이드 9에 입력되는 신호들은 전도체 패턴 6에 의하여 반사된다. 반사된 신호들은 IC, 특히 초고속 IC의 오동작을 일으킬 것이다. 상기 언급한 오동작에 덧붙이면, 전도체 패턴 6의 나란한 배열은 전도체 패턴을 사익 언급한 바와 같이 알루미늄(알루미늄틀 5 및 8)을 통하여 연결되어지도록 하여 요구하지 않은 혼신이 있으며, 혼신은 전자기적 간섭이라고 생각할 수 있다.
고속 펄스 신호의 주파수 성분이 높으면 높을수록 혼신이 일어날 가능성이 더욱 더 커진다.
상기 언급한 문제들을 해결하기 위하여, 심사하지 않은 일본 특허공보(kokai)번호 58-190046에서 제16도에 도시된 바와 같은 수정된 배열을 말해주며, 제16도에서 금속하우징(housing) 40은 관련한 연결단자 유니트 31에 고정한 곳에서 관통개구 40A을 갖는다. 각가의 단자 유니트 31은 적층된 스트립 라인 30 및, 유전체 기판 29와 집합체로 하고 스트립 라인 30상에 놓여져 있는 유전체 블록 33과 함께 외부 표면상에 놓여져 있는 유전체 기판 29을 갖는다. 리이드 9는 스트립 라인 30에 연결되어져 있다.
제17도는 제17(a)도에서 알수 있는 바와 같이, 텅스텐 페이스트의 어느 정해진 패턴이 알루미늄 무가공세라믹판(기판 29에 관련)상에 형성되어 있는 제6도에서 도시된 단자 유니트 31의 배열을 제작하는 과정을 보인 것이다. 실제적으로 제17(b)도에 도시된 바와 같이, 더 작은 알루미늄 무가공 세라믹판을 기판 29상에 놓여진다. 그리고 제17(c)로부터 알 수 있는 바와 같이, 패턴 30은 Au로 도금되고, 어셈블리 (단자 유니트 31)의 밑면 및 측면과 더 작은 세라믹판의 상측면(유전체 블록 33)은 금속화 되어진다.
이러한 배열로, 스트립 30은 유전체 블록 31에 의하여 두 부분으로 나누어지고, 그 한부분은 리이드 9를 통하여 외부 회로의 패키지에 연결되고 타측부분(내부 스트립부분)은 집적회로의 패키지에 연결되어진다.
그러나 제16도 및 제17도에서 도시된 패키지에서, 비록 스트립 부분 30이 금속하우징에 의하여 차폐되지만, 제17도에서 도시된 방법으로 전기 단자부 31을 제작하기 어렵다. 많은 단자수를 갖는 IC 패키지의 경우에 특히 큰 어려움이 있다. 또한, 금속하우징의 외부에 위치된 스트립 30의 부분사이에 존재하는 호신을 방지하는 것이 불가능하다.
이 문제를 해결하기 위하여 제18도에 도시된 바와 같은 IC 패키지가 알려져 있다. 제18도에서 40은 금속 하우징을, 40A는 관통개구를, 22는 뚜껑을, 9는 스트립 30에 연결된 리이드를 29는 단자 유니트 31의 유전체 기판을 표시한다. 제18도에서 도시된 IC 패키지에서, 금속화되는 총 25는 단자 9(스트립 부 30) 사이에 존재하는 혼신을 방지하기 위한 인접 리이드 9 사이에서, 유전체 기판 29상에 형성되어진다. 그러나 제18도에서 도시된 배열에 있어서, 금속화된 층 25를 형성하기가 어려우며, 이 배열은 고밀도 단자 설치를 하는데 적당하지 못하다. 금속화된 층 25가 유전체 기판 29의 기판상에서만 형성되어지기 때문에 전자기적인 커플링은 유전체 기판의 내부를 통하여 생산되어질 수 있다.
더욱이 종래에 있어서, 땜납 또는 땜질함으로써 전도체 패턴 6c에 연결되어질 수 있다. 그러나 이 땜납에서 상기 언급된 임피이던스 불균일을 고려하지 아니하였다. 즉, 땜납하는 물질 100은 리이드 9와 전도체 패턴 6c와의 사이의 연결에서 리이드 9를 불규칙적으로 퍼져나아가게 되어서, 이것은 IC 패키지의 임피이던스 불균일에 대하여 악 영향을 끼친다.
본 발명의 첫 번째 목적은 상기 언급한 단점을 제거하는 것, 즉 전도체 패턴 및 전도체 링에 의한 공진을 제거하는 것이며, 전도체 패턴들 사이에 전자기적인 연결을 방지하며, 신호원의 임피이던스 특성과 정합하는 특성 임피이던스를 실현시켜서 신호 반사 및 혼신을 저하시키는 것이다.
본 발명의 또 다른 목적은 쉽게 제작되어질 수 있는 간단한 IC 패키지를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 의하면 집적회로를 외부 회로에 연결하기 위한 외부 회로, 즉 접지 전도체에 연결한 한측 끝상 및 사익 전도체 패턴에 연결한 반대측 끝상에 제공되어지고, 전도체 패턴과 접지 전도체에 연결되어져 있는 유전체 판의 두께를 통하여 확장하는 것과의 사이에 놓여져 있는 전도체 폴(pole)을 갖추어져 있는 유전체 판을 포함하는 외부 회로에 연결되어질 수 있는 전도체 패턴을 갖는 IC에 대한 패키지를 제공되어지는 것이다.
본 발명의 또 다른 구성도에 의하면 집적회로를 외부 회로에 연결하는 외부 회로에 연결되어질 수 있는 전도체 패턴을 갖는 IC 패키지에 설치되어진다. 외부 회로는 다음과 같은 것을 포함한다.
접지 유전체에 연결한 한 끝상 및, 상기 전도체 패턴에 연결한 반대측 끝상에 설치되어지는 첫 번째 유전체 판, 전도체 패턴들 사이에 위치되어 있고 접지 전도체 폴에 연결되어져 있는 유전체 판의 두께를 통하여 확장하는 전도체와 함께 설치되어지는 상기 첫 번째 유전체 판, 첫 번째 유전체 판의 전도체 패턴상에 놓여져있고 첫 번째 유전체 판의 전도체 폴에 적어도 부분적으로 전기적으로 연결되어 있는 두 번째 유전체 판.
본 발명의 또 다른 구성에 의하면, 집적회로를 다음과 같은 것을 포함하는 외부 회로에 연결하는 외부 회로에 연결하는 외부 회로에 연결되어질 수 있는 전도체 패턴을 갖는 IC 패키지가 설치되어지는 것이다.
접지 전도체에 연결한 한측 끝상 및, 상기 전도체 패턴에 연결한 반대측 끝상에 위치되어 있고 접지 전도체에 연결되어 있는 유전체 판의 두께를 통하여 확장하는 전도체가 갖추어져 있는 첫 번째 유전체판, 첫 번째 유전체 판의 전도체 패턴상에 위치되어 있고 첫 번째 유전체 판의 전도체에 적어도 부분적으로 전기적으로 연결되어지는 전도체 폴이 설치되어져 있고 첫 번째 유전체 판의 전도체 패턴상에 놓여져 있는 두번째 유전체 판.
이들 배열로 밀폐 전도체 링이 접지되도록 하기 위하여 두 번째 유전체 판의 전도막(밀폐 전도체 링)에서 갖추고 있기 때문에 제15에서 도시된 링의 길이와 비슷한 길이는 매우 높은 공진주파수로 인하여 감소되어질 수 있으며, 이 높은 공지주파수 결과로 공진은 IC의 요구된 주파수 대역에서 일어나지 아니하고 공진주파수에서 특성 임피이던스 변화가 일어나지 아니한다. 따라서, 신호의 반사를 방지하기 위하여 IC의 요구된 주파수 대역의 전역에 걸쳐서 외부 단자 부분은 적당하게 차원화함으로써 외부 단자부의 임피이던스를 신호원의 특성 임피이던스와 될 수 있는 대로 가깝게 할 수 있다.
첫 번째 유전체 판의 전도체 패턴들 사이에서 접지된 전도체의 설치는 혼신방지에 기여한다.
제1도는 본 발명에 따른 IC 패키지의 첫 번째 실시예를 보인 것이며, 제1도에서 패키지는 도면의 명확을 기하기 위하여 도시하지 않은 IC(또는 ICs)를 수행하기에 쉬운 구리 블록 11과 같은 접지 금속베이스를 갖는다. 중공 사각형의 첫 번째 알루미늄틀(첫번째 유전체 판) 12는 구리 블록 11에 고착되어지고 틀 12의 각 상측면에 네 개인 16개의 바와 같은 외부 단자를 갖는 네 개의 상측면상에 놓여져 있다. 전도막 17에 위치되어 있는 공기밀폐전도 뚜껑 22을 접착하기 위한 열를 가함으로써 용융되어져서 만들어지는 전도막 17을 갖는 중곡 사각형의 두 번째 알루미늄틀(두번째 유전체 판) 13을 단자의 상측면에 고착하는 것이다.
제2도는 제1도이 라인 II-II을 따라 취한 횡단면도를 보인 것이다. 제2도에서, 외부 단자부는 접지 전도체 판(베이스)11에 고착된 첫 번째 유전체 알루미늄틀 12상에 설치되어지는 바와 같이 연결한 전도체 패턴(전력선 및 신호선) 14, 15 및 16을 갖는다.
제13도에서 전도체 패턴 14, 15 및 16은 전도체 패턴 6c, 6b 및 6a에 각각 해당하고 전도체 패턴 6c, 6b 및 6a을 형성하는데 쓰였던 것처럼 같은 과정에 의하여 만들어질 수 있다. 즉, 전도체 패턴 14 및 16은 Ni-Au로 이루어졌거나 Au판은 텅스텐 페이스트 전도체 패턴 15상에 설치된다.
베이스 11상에 위치된 IC 또는 IC 칩은 예를 들면, 웨스팅 하우스 일렉트릭 코오퍼레이션(the Westing house Electric Corp.) USA에 의하여 마아크되는 코발(Koval)로 만들어질 수 있고 금으로 도금되어진 리이드 선 16에 의하여 IC 패키지내에 위치되는 냅 전도체 패턴에 연결되어질 수 있다.
제3a도 및 제3b도는 제1도의 라인 IIIA-IIIA 및 IIIB-IIIB를 따라 취한 단면도이다. 제3a도 및 제3b도로부터 알 수 있는 바와 같이 인접한 전도체 패턴 14 및 16의 반대측은 전도체 폴 19a가 확장하는 구멍 51a을 통하여 순환설치 되어진다.
설명된 실시예에서, 두쌍의 전도체 19a는 각각의 전도체 패턴 14의 반대측상에 위치되어 있고 그중 한쌍은 각 전도체 패턴 16의 반대측상에 위치되어 있다. 그러나, 전도체 폴 19a의 수는 설명된 실시예에서 이들에 제한되지 아니한다. 부가적으로, 전도체 패턴 14 및 16의 어느 한측상에 항상 전도체 폴 19a을 규칙적으로 배열할 필요가 없다.
제9도는 매 3개의 전도체 패턴 14마다 하나의 전도체 폴 19a가 위치되는 배열을 보인 것이다. 즉, 두 개의 전도체 폴 19a는 세 개의 전도체 패턴 14를 갖는 전도체 패턴 그룹의 각각의 사이에 위치되어 있다.
제9도에서 됫된 배열에서 동일 전도체 패턴 그룹에서 전도체 패턴 14사이에 존재하는 혼신은 그렇게 심각하지는 아니하다.
구멍 51a는 첫 번째 알루미늄 12을 통하여 관통되어 있다.
다른 한편 제1도의 라인 IV-IV을 따라 취한 단면도인 제4도에서 알 수 있는 바와 같이, 전도체 폴 19b가 매입되어진 원형 관통구멍 51b은 알루미늄틀에서 인접 전도체 패턴 15의 반대측상에 놓여져 있다.
제2도에서 알 수 있는 바와 같이, 밀폐 링 17로 커버되어 있는 배면을 갖는 두 번째 알루미늄틀 13은 전도체 패턴 15상에 위치된다. 제4도에서, 구멍 51b는 첫 번째 및 두 번째 알루미늄틀 12 및 13을 통하여 관통되어 있고 밀폐 링 17 밑에 위치되어 있다.
실시예로서, 전도체 폴 19a 및 19b의 전도체 패턴 14, 15 및 16의 폭은 약 0.2-0.5mm, 알루미늄틀 14, 15 및 16의 폭은 X방향의 폭(제1도)과 Y방향의 폭(제1도)은 각각 0.2-0.4mm, 6-20mm이다.
전기 언급한 구조에 대하여 본 발명에 의하면 거의 모든 전자계가 구리 블록 11 및 전도체 19a에서 종결하도록 하기 위하여, 전도체 패턴 14 및 15(알루미늄틀 13)이 놓여있지 않은 상에)은 전도체 패턴 14 및 16에 의하여 형성되는 센터 전도체와 구리블록 11에 의하여 형성되는 접지 전도체 및 구리블록 11에 연결된 전도체 폴 19를 갖는 라인으로 구성되어 있다. 결과적으로, 인접 전도체 패턴 14, 16사이의 전자계 접합면은 감소되어지고 혼신이 줄어든다. 전기 언급에 덧붙이면, 전도체 패턴 14, 16과 구리블록 사이의 거리 및, 전도체 패턴 14, 16과 전도체 폴 19a와의 사이의 거리를 조절함으로써 라인의 특성 임피이던스 Zo를 임의적으로 선택할 수 있다.
이것은 임피이던스 불균일로 인하여 신호의 반사르 방지할 수 있는 결과로서, 신호원의 임피이던스와 거의 정합한 임피이던스를 갖는 라인을 설치하는 것을 가능하게 한다.
전도체 패턴 15의 배열에 대하여, 거의 모든 전자계가 접지한 전도체에서 종결하도록 하기 위하여 이것은 전도체 패턴 15에 의하여 형성되는 중심 전도체가 구리블록 11에 의하여 형성되는 중심 전도체를 둘러싸는 접지한 전도체와, 구리블록 11에 연결된 전도체 폴 19b 및, 전도체 19b에 연결된 밀폐 링 17을 갖는 라인으로 구성되어 있다. 즉, 구리블록 11, 전도체 19b 및 밀폐 링 17은 패키지 외부로 전자계 누출을 방지하는 전자계 차폐로서 역할을 한다. 결과적으로 전도체 패턴들 사이에서 전자계 간섭이 일어나지 않으므로 혼신을 방지한다. 라인의 특성 임피이던스 Zo는 구리블록 11과 전도체 19a와의 사이의 거리와, 밀폐 링 17과 전도체 19a와의 사이의 거리를 조절함으로써 임의적으로 선택되어질 수 있다. 이것은 임피이던스 불균일로 인한 신호의 반사를 방지하는 결과로서 신호원 임피이던스와 거의 정합한 임피이던스를 갖는 라인 설치를 가능하게 한다.
밀폐 진도체 링 17이 다수의 접촉부에서 전도체 19b에 연결되어 있기 때문에, 즉, 다시 말하면 밀폐 전도체 링 17이 전도체 19b를 통하여 여러개의 점에서 접지되어 있기 때문에, 제15도에서 도시된 링 10과 동등한 길이는 공진 주파수가 증가되어지도록 감소되어질 수 있다. 이것은 어떤 특별한 주파수 대역에서 링 공진으로 인하여 IC의 요구된 주파수 대역에서 공진 발생을 방지하고 외부단자부의 전도체 패턴의 특성 임피이던스의 변화를 방지한다.
본 발명의 IC패티지의 제작은 다음과 같다. 전도체 폴 19a 및 19b를 만들기 위하여, 알루미늄을 용융 접착하기 보다는 그린 시이트(green sheet) 형태로 무가공 세라믹 판을, 예를 들면 드릴링 함으로써 구멍을 뚫고, 롤러에 의하여 형성되는 구멍을 통하여 텅스텐 페이스틀 채워 넣는다. 전도체 패턴 14, 15 및 16은 예를들면 미리 정해진 형태의 마스크 스크린을 사용하여 전도체 폴 19a 및 19b의 준비때와 같은 시간에 행할 수 없다.
상측 알루미늄 틀의 전도체 19b는 첫 번째 및 두 번째 알루미늄 틀 12,13을 관통하은 드릴링에 의하여 형성되는 구멍 51b안으로 텅스텐 페이스트의 매몰에 의하여 형성될 수 있는 하측 알루미늄 틀 12상에 놓여져있다.
다르게는 알루미늄 틀 12 및 13에서 구멍 51b을 형성하고 구멍 51b안으로 텅스텐 페이스틀 매입하는 것이다. 그리고 알루미늄 틀 12의 관통 구멍에서 형성된 전도체 폴 19b는 알루미늄 틀 12의 관통 구멍 51b에서 형성된 전도체 폴 19b에 상응한 것에 전기적으로 연결되어질 수 있도록 하기 위하여, 알루미늄 틀 13은 고 정확성을 지닌 알루미늄 틀상에 위치되어 있다. 이러한 대안에서 제5도에서 도시된 바와 같이, 전도체 패턴의 반대측 상에 전도체 폴 19a의 같은 열(row)에 전기적으로부가적인 전도체 패턴 21을 설치하는 것이 좋다.
한 알루미늄 틀이 다른 알루미늄 틀상에 놓여져 있을 때 알루미늄 틀 12 및 13에 있는 전도체 19b 사이에 가능한 위치의 편이를 효과적으로 흡수한다.
부가적인 전도체 패턴 21은 또한 인접전도체 패턴 14 사이에서 존재하는 전자계 간섭의 감소를 더욱더 감소시키는데 기여한다.
임피이던스 불균일을 감소시키기 위하여 본 발명에 의하여 IC를 외부회로(제13도)에 전기적으로 연결한 리이드(단자) 9는 제6도에 도시된 바와 같이 납땜 영역을 고려하여, 예를 들면은 납땜 100에 의하여 관련한 전도체 패턴 14에 납땜 되어있다.
즉 전기 언급한 바와 같이 종래에는 임피이던스 불균일의 증가의 결과로, 불규칙한 외관이 존재하는 납땜영역에 주의를 기울이지 아니하였다.
제6도에서 알 수 있는 바와 같이, 본 발명에 의하면, 각각의 단자 9는 리이드 9의 폭과 거의 동일한 폭을 갖는 은 납댐 100을 통하여 관련한 전도체 패턴 14에 납땜 되어지는 좁은 끝 9a을 갖는다. 즉 땜납 100은 좋은 임피이던스 정합을 제공하도록 하기 위하여 정확하게 확장한 리이드 9로 되어 있다.
제7도는 및 제8도는 본 발명의 수정된 실시예를 보인 것이다. 제7도에서 두 번째 알루미늄 틀은 IC(칩)은 수지 몰드 70에 의하여 직접 밀폐된다. IC 1은 구리 또는 그와 유사한 것으로 이루어진 금속 베이스 11상에 놓여져 있고 첫 번째 알루미늄 틀 12사엥 차례로 놓여져 있는 텅스텐 페이스트 전도체 패턴 15상에, 예를 들면 Au 판으로 만들어진 전도체 패턴 67에 리이드 선 61에 의하여 연결된다. 또한, 이 실시예에서 전도체 69는 전도체 패턴 67사이에 놓여져 있는 관련한 관통구멍에서 매몰된다.
다시, 제7도에서 도시된 IC 패키지가 또 다른 큰 패키지 또는 하우징(도시되어 있지 않음)에서 설치된다면 수지 몰드 70으로 IC 패키지를 밀폐할 필요가 없다.
제10a도 및 10b도는 본 발명의 또 다른 실시예를 보인 것이다. 제10a도 및 10b도에서, 두 번째 유전체 알루미늄 틀 13'는 스페이서(spacer)로서 사용되어진다.
따라서 알루미늄 틀 13'는 그위에 전도막 17(제1도)을 갖지 아니한다. 그러므로 전도체 19b는 알루미늄 틀13에서 제공되지 아니한다. IC 패키지는 전기적으로 부전도성이고 전기적으로 절연이 되는 적당한 접착물 17'의 수단으로서 스페이서 13'에 부착되는 뚜껑 22'으로 밀폐되어 진다. 전기 언급한 이외의 구조는 제10a도 및 제10b도에서 도시된 실시예에서 제1도에서 도시된 첫 번째 실시예의 구조와 유사한다. 첫 번째 실시예에서의 소자와 관련한 것은 제10a도 및 제10b도에서 도시한 실시예의 소자와 같은 참조번호를 부여하였다. 따라서 제10a도 및 제10b도에 됫된 실시예의 다른 구조에 대한 상세한 설명은 필요없다.
제11도는 주파수와 삽입 손실과의 관계를 도시한 도이다. 실험에 있어서는 14핀 IC 패키지가 사용되었다.
본 발명(실선)에 있어서는, 주파수가 18GHZ 이하일 때 삽입 손실은 0.2dB이하로 일정하며, 차단 주파수는 약 18GHZr이고, 그것은 상대적으로 매우 높다.
전도체 폴은 전도체 패턴들 사이에 설치되어 있지 아니한 종래의 것(점선)에 있어서는 삽입 손실은 하강을 보였고 차단 주파수는 약 7GHZ 이었으며, 그것은 상대적으로 낮다. 이 작은 차단 주파수는 두 번째 알루미늄 틀 상에 있는 미리폐 전도체의 기생공진으로 인하여 자주 일어난다는 것을 알 수 있다. 기생공진은 본 발명에서는 관찰되지 않았었다.
제11도의 점섬 및 실선은 본 발명과 유사한 전도체 패턴들 사이의 전도체를 갖지만 임피이던스 정합이 개선되지 않은 IC 패키지의 비교 실시예를 보인 것이다. 즉, 종래에는 없었던 비교 실시예에서, 단자(리이드)를 IC 패키지의 전도체 패턴에 연결하는 은 땜납은 제12도에서 도시된 바와같다.
따라서, 제6도에서 도시된 땜납 연결의 개선은 차단 주파수의 증가 및 삽입 손실의 저하를 시키는데 기여한다.
상기 논의로부터 알수 있는 바와같이, 본 발명에 의하면, 전도체 패턴이 설치되어지는 유전체 기판(알루미늄 틀)을 통하여 확장하도록 하기 위하여 전도체 폴이 IC 패키지의 전도체 패턴들 사이에 설치되어지기 때문에 IC의 오동작을 방지한 결과로 신호의 반사 가능성이 감소되어 질 수 있고 인접 전도체 패턴사이에 존재하는 혼신 또한 감소되어질 수 있다. 전기 언급에 덧붙여서 본 발명에 의하면, 보다 쉬운 임피이던스 정합을 실현할 수 있다. 본 발명에 패키지는 전도체 폴로 가득 메워지고 1시간에 마무리 지을 수 있는 구멍 뚫는 부가적인 과정이 필요하여, 그러므로 본 발명의 IC 패키지는 쉽고 경제적으로 제작할 수 있다.
비록 전도체 폴 및 관통 구멍의 단면적이 설명된 실시예에서는 원형이지만, 그 형태는 원형이든지 직각 또는 방형, 타원형이든간에 제한을 두지 않는다.
최종적으로, 본 발명은 상기 언급한대로 고속 로직회로에 적용될 수 있을 뿐만 아니라 선형소자 또는 증폭회로 및 그와 유사한 것에도 적용될 수 있다.

Claims (23)

  1. 집적회로를 외부회로에 연결하기 위하여 외부회로에 연결되어질 수 있는 전도체 패턴을 갖는 집적회로용 패키지에 있어서, 접지 전도체에 연결된 한측 끝 상 및, 상기 전도체 패턴에 연결된 타측 끝상에 있는 유전체 판, 전도체 패턴들 사이에 위치되어 있고 접지 전도체에 연결되어져 있는 유전체 판의 두께를 통하여 확장하는 전도체 폴들에 설치되어 지는 상기 첫 번째 유전체 판을 포함하는 외부회로에 집적회로를 연결하기 위하여 외부회로에 연결되어질 수 있는 전도체 패턴을 갖는 집적회로용 패키지.
  2. 청구범위 제1항에 있어서, 상기 접지 전도체가 금속판으로 되어 있고, 유전체 판 및 집적회로가 금속판상에 있는 IC 패키지.
  3. 청구범위 제1항에 있어서, 상기 유전체 판이 중공 틀의 형태인 IC 패키지.
  4. 청구범위 제2항에 있어서, 상기 전도체 패턴들이 리이드 선에 의하여 집적회로에 전기적으로 연결되어지는 IC 패키지.
  5. 청구범위 제1항에 있어서, 상기 집적회로가 직접 수지몰드에 의하여 밀폐되는 패키지.
  6. 청구범위 제1항에 있어서, 집적회로를 둘러싸기 위하여 유전체 기판에 고착되어지고 스페이서에 고착된 뚜껑에 의하여 봉인되는 스페이서를 더 포함하는 IC 패키지.
  7. 청구범위 제1항에 있어서, 상기 스페이서가 전기적으로 절연되는 IC 패키지.
  8. 청구범위 제1항에 있어서, 상기 유전체 판이 전도체 폴들이 매몰되어지는 관통구멍들을 갖는 IC 패키지.
  9. 청구범위 제8항에 있어서, 상기 전도체 폴들이 인접 전도체 패턴들 사이에서 규칙적으로 배열되어있는 IC 패키지.
  10. 청구범위 제1항에 있어서, 미리 정해진 패턴을 납땜함으로써 첫 번째 유전체 판상에 있는 전도체 패턴들에 연결되어지고 패턴의 폭과 동일한 폭을 갖는 리이드를 더 포함하는 IC 패키지.
  11. 집적회로를 외부회로에 연결하기 위하여 외부회로에 연결되어질 수 있는 전도체 패턴들을 갖는 집적회로용 패키지에 있어서, 접지 전도체에 연결된 한측 끝상 및, 상기 전도체 패턴들에 연결된 반대측 끝상에 있는 유전체 판, 접지 전도체에 연결되어 있는 유전체 판의 두께를 통하여 확장하고 전도체 판의 패턴들 사이에 위치되어져 있는 전도체 폴들에 놓여져 있는 첫 번째 유전체 판, 첫 번째 유전체 판의 전도체 패턴들상에 위치되어 있고 첫 번째 유전체 판의 전도체 폴들에 적어도 부분적으로 전기적으로 연결되어 있는 전도체 폴들과 함께 갖추어져 있는 두 번째 유전체 판을 포함하는 외부회로에 집적회로를 연결하기 위하여 외부회로에 연결되어질 수 있는 전도체 패턴들을 갖는 집적회로용 패키지.
  12. 집적회로를 외부회로에 연결하기 위하여 외부회로에 연결되어질 수 있는 전도체 패턴들을 갖는 집적회로용 패키지에 있어서, 접지 전도체에 연결된 한측끝상 및, 상기 전도체 패턴들에 연결된 반대측 끝상에 있는 첫 번째 유전체 판, 전도체 패턴들 사이에 위치되어 있고, 전기 전도체에 연결되어져 있는 유전체 판의 두께를 통하여 확장하는 전도체 풀들과 함께 갖추어져 있는 상기 첫 번째 유전체판, 첫 번째 유전체 판의 전도체 패턴들 상에 위치되어 있고, 첫 번째 유전체 판으로부터 멀리 연결된 한측 끝상에 전도막과 함께 갖추어져 있는 두 번째 유전체판, 전도막에 연결되어 있고 첫 번째 유전체 판의 전도체 폴들에 적어도 부분적으로 전기적으로 연결되어져 있는 전도체 폴들과 함께 갖추어져 있는 상기 두 번째 유전체 판을 포함하는 외부회로에 집적회로를 연결하기 위하여 외부회로에 연결되어져 있는 전도체 패턴들을 갖는 집적회로용 패키지.
  13. 청구범위 제12항에 있어서, 집적회로를 밀폐시키기 위하여 두 번째 유전체 판상에 있는 전도막에 고착되고 전기적으로 연결되어 있는 전도뚜껑을 더 포함하는 IC 패키지.
  14. 청구범위 제13항에 있어서, 상기 전도체 폴들이 첫 번째 및 두 번째 유전체 판을 통하여 동축적으로 확장하는 두 번째 유전체 판에 있는 IC 패키지.
  15. 청구범위 제14항에 있어서, 상기 유전체 판에서 형성된 상기 전도체 폴들이 그 사이에 전기적인 연결을 하기 위하여 첫 번째 유전체 판에서 형성된 전도체 폴과 함께 나란히 배열되는 IC 패키지.
  16. 청구범위 제12항에 있어서, 상기 전도체 폴들이 첫 번째 유전체 판에서 형성된 인접 전도체 패턴들 사이에서 규칙적으로 배열되어 있는 IC 패키지.
  17. 청구범위 제12항에 있어서, 상기 접지 전도체가 금속판으로 되어 있고 유전체 판 및 집적회로가 금속판상에 위치되어 있는 IC 패키지.
  18. 청구범위 제12항에 있어서, 상기 첫 번째 및 두 번째 유전체 판들이 중공틀 형태인 IC 패키지.
  19. 청구범위 제17항에 있어서, 상기 전도체 패턴들이 리이드선에 의하여 집적회로에 전기적으로 연결되는 IC 패키지.
  20. 청구범위 제12항에 있어서, 상기 첫 번째 및 두 번째 유전체 판이 관통 구멍을 갖고 전도체 폴들이 관통 구멍에서 매입되어지는 IC 패키지.
  21. 청구범위 제12항에 있어서, 첫 번째 유전체 판상에 있는 전도체 패턴들을 따라 전도체 패턴들을 연결하기 위한 부가적인 전도체 패턴들을 더 포함하는 IC 패키지.
  22. 청구범위 제12항에 있어서, 미리 정해진 패턴을 땜납함으로써 첫 번째 유전체 판상에 제공되는 전도체 패턴에 연결되어 있는 패턴의 폭과 같은 폭을 갖는 리이드를 더 포함하는 IC 패키지.
  23. 집적회로용 패키지에 있어서, 접지 금속 베이스, 금속 베이스상에 위치되고 금속 베이스로부터 멀리 연결된 한측끝상에 나란하게 위치된 다수의 바아와 같은 패턴들을 갖는 전도체 패턴들과 함께 갖추어져 있는 첫 번째 유전체 틀, 인접 전도체 패턴들 사이에서 전도체 폴들이 매입되어지는 관통구멍과 함께 갖추어져 있는 상기 첫 번째 유전체 틀, 첫 번째 유전체 틀의 전도체 패턴들 상에 위치되고 첫 번째 유전체 틀로부터 멀리 연결된 한측 끝상에서 가열용융하여 만들어진 전도막을 갖는 두 번째 유전체 틀, 첫 번째 유전체 틀에 있는 관통 구멍들에 응하고 두 번째 유전체 틀 아래에다 관통 구멍들과 함께 갖추어져 있는 상기 두 번째 유전체 틀, 첫 번째 유전체 틀에 있는 관련한 전도체 폴들에 전기적으로 연결되어 있는 전도체 폴들로 가득 채워지는 상기 다른 관통 구멍들, 뚜껑이 첫 번째 및 두 번째 유전체 틀에 있는 전도체 풀들을 통하여 접지 베이스에 전기적으로 연결되어 지도록 하이 위하여 두 번째 틀상에 놓여 있는 전도막에 연결되어지고 씌워지는 전도뚜껑을 포함하는 집적회로용 패키지.
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