KR100535847B1 - 반도체 장치의 제조 방법 및 어닐링 장치 - Google Patents

반도체 장치의 제조 방법 및 어닐링 장치 Download PDF

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Abstract

게이트 전극 내의 불순물 확산 부족에 의한 공핍화를 방지하면서, 저저항으로 얇은 불순물 확산층을 갖는 MOS 트랜지스터를 제공한다. 단결정의 반도체 기판 위에 게이트 절연막을 형성하는 공정과, 게이트 절연막 위에 다결정 도전막으로 이루어지는 게이트 전극을 형성하는 공정과, 게이트 전극 내부 및 게이트 전극에 인접하거나 혹은 이격된 반도체 기판의 표면층 내로 불순물을 주입하는 공정과, 주로 게이트 전극 내로 주입된 불순물을 확산시킴과 함께 반도체 기판의 표면층 내로 주입된 불순물의 확산을 억제하는 온도에서, 열 처리를 행하는 제1 열 처리 공정과, 반도체 기판 내로 주입된 불순물을 활성화하는 온도에서, 제1 열 처리보다 고온 단시간에 열 처리를 행하는 제2 열 처리 공정을 포함한다.

Description

반도체 장치의 제조 방법 및 어닐링 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND ANNEALING DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 불순물의 확산 및 활성화 공정에 필요한 열 처리에 관한 것이다.
최근, LSI(Large Scale Integrated Circuit)의 성능 향상은, 집적도를 높이는 것, 즉 LSI를 구성하는 소자의 미세화에 의해 달성되고 있다. 그러나, 소자의 미세화에 수반하여, 기생 저항이나 단채널 효과가 발생되기 쉬워지기 때문에, 이들 발생을 방지하기 위해, 저저항으로 얇은 pn 접합을 형성하는 것이 중요하게 되고 있다.
얇은 pn 접합, 즉 웰에 얇은 불순물 확산층(소스/드레인 영역)을 형성하는 방법으로는, 저가속 에너지로 이온 주입을 행하고, 그 후의 어닐링 처리(열 처리)를 단시간화함으로써, 확산 깊이를 얕게 조정하는 방법이 일반적으로 사용되고 있다. 예를 들면, 단시간의 어닐링 처리 방법으로는 할로겐 램프를 이용한 초 단위의 단시간 열 처리(RTA : Rapid Thermal Anneal)가 사용되고 있다.
그러나, 미세화의 요청과 함께, pn 접합의 깊이도 한층더 얇게 하는 것이 요구되고 있으며, 20㎚ 미만의 매우 얇은 접합의 형성이 요구되고 있다. 현재, p형 불순물로서는 붕소(B), n형 불순물로서는 인(P) 혹은 비소(As)가 주로 이용되고 있지만, B, P 혹은 As라고 하는 불순물의 실리콘(Si) 기판 내에서의 확산 계수는 비교적 크기 때문에, RTA를 사용해도 20㎚ 미만의 깊이의 매우 얇은 pn 접합의 형성은 곤란하다.
또한, 할로겐 램프를 사용하는 경우에는, 발광 시간을 수백 ㎳ 이하로 조정하는 것은 곤란하며, 어닐링 처리의 단시간화에 한계가 있다. 한편, 불순물 확산을 억제하기 위해 어닐링 온도, 즉 발광 에너지 강도를 내리면, 불순물의 활성화율이 크게 저하하고, 불순물 확산층의 저항이 상승한다. 따라서, 할로겐 램프를 이용한 RTA 처리에서는 저저항이면서 깊이 20㎚ 이하의 얇은 불순물 확산층을 형성하는 것은 곤란하다.
최근, 본건 발명자들은 종래의 할로겐 램프를 사용한 RTA 처리 방법을 대신하여, 크세논(Xe) 플래시 램프를 이용한 플래시 램프 어닐링법의 채용을 검토하고 있다. Xe 플래시 램프는 가시 영역으로부터 근적외선 영역에 이르는 넓은 범위의 발광 파장을 갖는 백색광이며, 수100㎲∼10㎳라는 매우 단시간의 발광이 가능한 광원이다. 이 Xe 플래시 램프에 의한 플래시 램프 어닐링법을 채용함으로써, 고온에서의 순간 어닐링이 가능해지고, 그 결과 이온 주입된 불순물의 확산을 수반하지 않고, 불순물을 활성화시킬 수 있으며, 얕으면서 저저항의 pn 접합의 형성이 가능하게 된다.
일반적으로, 다결정 실리콘 게이트(폴리 Si 게이트) 전극을 이용한 MOS 트랜지스터의 제조 공정에서는, 게이트 전극을 저저항화하기 위해, 반도체 기판에 불순물을 이온 주입할 때, 아울러 게이트 전극에도 불순물을 이온 주입하고, 어닐링 공정에서 반도체 기판 내로 주입된 불순물을 활성화시킴과 함께, 게이트 전극층 내의 불순물을 게이트 전극 전체로 확산시키고, 활성화시킴으로써 저저항화를 도모하고 있다.
Xe 플래시 램프를 이용한 어닐링 방법은 램프의 발광 시간이 매우 짧기 때문에, 아주 짧은 시간의 어닐링 처리가 가능하고, 반도체 기판 내의 불순물을 확산시키지 않고 활성화할 수 있으므로, 얇은 소스/드레인 영역의 형성이 가능하다. 그러나, 한편 어닐링 시간이 아주 짧기 때문에, 게이트 전극 내로 주입된 불순물이 게이트 전극 전체로 확산되지 않고, 게이트 전극 내로 불순물 확산이 부족한 영역이 남는다. 이 불순물 부족 영역이 공핍화하고, 용량의 저하를 야기하여, 결과적으로 트랜지스터의 구동력의 저하를 초래한다.
이와 같이, Xe 플래시 램프를 이용한 어닐링 방법은 저저항이면서, 얇은 접합을 갖는 불순물 확산층(소스/드레인 영역)을 형성할 수는 있지만, 게이트 전극 내에 공핍층을 남기기 때문에, 미세한 트랜지스터를 형성해도, 미세화에 수반하는 고성능의 트랜지스터 특성을 얻을 수 없다.
본 발명의 목적은, 상술한 종래의 과제를 감안하여, 저저항이면서 얇은 접합을 갖는 불순물 확산층과, 양호한 구동력을 갖춘 트랜지스터를 제작할 수 있는 반도체 장치의 제조 방법과 이 제조 방법에 사용하는 어닐링 장치를 제공하는 것이다.
본 발명의 반도체 장치의 제조 방법의 특징은, 단결정의 반도체 기판 위에 게이트 절연막을 형성하는 공정과, 게이트 절연막 위에 다결정 도전막으로 이루어지는 게이트 전극을 형성하는 공정과, 게이트 전극 내부 및 게이트 전극에 인접하거나 이격된 반도체 기판의 표면층 내로 불순물을 주입하는 공정과, 주로 게이트 전극 내로 주입된 불순물을 확산시킴과 함께 반도체 기판의 표면층 내로 주입된 불순물의 확산을 억제하는 온도에서, 열 처리를 행하는 제1 열 처리 공정과, 반도체 기판 내로 주입된 불순물을 활성화하는 온도에서 제1 열 처리보다 고온 단시간에 열 처리를 행하는 제2 열 처리 공정을 포함하는 것이다.
상기 본 발명의 특징에 의하면, 단결정의 반도체 기판 내보다 다결정의 게이트 전극 내에서 불순물이 저온에서 더 확산되기 쉬운 성질을 이용하여, 우선 제1 열 처리 공정에 의해 반도체 기판 내의 불순물 확산은 억제되므로, 게이트 전극 내의 불순물을 선택적으로 확산시키고, 게이트 전극 전체로 불순물을 확산시키고, 확산 부족에 의한 게이트 전극 저부(底部)의 공핍화를 방지한다. 이어서, 제2 열 처리 공정의 고온 단시간 열 처리에 의해, 반도체 기판 내 및 게이트 전극 내의 불순물을 활성화한다. 이 제2 열 처리는 고온 단시간에 행하므로 불순물을 거의 확산시키지 않고 활성화할 수 있다. 따라서, 반도체 기판 내에 형성되는 불순물 확산층은 이 2단계의 열 처리에 의해서도 접합 깊이가 얇은 상태를 유지할 수 있다. 보다 미세하게, 보다 얇은 접합을 갖는 트랜지스터 등의 반도체 장치를 게이트 전극의 공핍화의 문제를 수반하지 않고 제작할 수 있다.
상기 반도체 장치의 제조 방법에 있어서, 불순물을 주입하는 공정은, 게이트 전극에 인접하는 영역의 반도체 기판의 표면층에 이온 주입을 행하고, 제1 불순물 이온 주입 영역을 형성하는 제1 이온 주입 공정과, 게이트 전극에 이격된 영역의 반도체 기판의 표면층에 이온 주입을 행하고, 제1 불순물 이온 주입 영역보다 깊은 제2 불순물 이온 주입 영역을 형성하는 제2 이온 주입 공정을 포함해도 된다.
이 경우에는, 보다 얇은 불순물 확산 영역, 즉 익스텐션 영역을 게이트 전극에 인접하는 반도체 기판의 표면층에 형성할 수 있다. 따라서, 보다 미세한 트랜지스터를 제작하는 경우에 발생하는 단채널 효과를 억제할 수 있다.
또한, 제1 이온 주입 공정 후, 제2 이온 주입 공정 전에 상기 제2 열 처리 공정과 동일 조건의 제3 열 처리 공정을 포함해도 된다.
이 경우에는, 제1 이온 주입 공정 후에 행하는 제3 열 처리 공정에서, 제2 열 처리 공정과 마찬가지로, 고온 단시간 열 처리를 행하므로 얇은 접합을 갖는 익스텐션 영역을 얻을 수 있다.
상기 다결정 도전막으로서는, 다결정 Si 막을 예로 들 수 있다.
상기 제1 열 처리 공정은, 어닐링 온도가 600℃ 이상 950℃ 이하, 및 온도 조건에 대응하여 어닐링 시간이 1 시간 내지 5초 간의 조건으로 행하는 것이 바람직하다.
또한, 상기 제1 열 처리 공정은 적외선 램프 혹은 핫 플레이트를 이용하여 실시할 수 있다. 여기서, 적외선 램프로서는, 할로겐 램프를 예로 들 수 있다.
상기 제2 열 처리 공정은 열 처리 시간이 100㎳ 이하인 것이 바람직하다. 또한, 상기 제2 열 처리 공정은 조사 시간이 100㎳ 이하로 조정 가능한 광원을 사용하여 실시할 수 있다. 또한, 이 광원은 조사 에너지 밀도가 10∼60J/㎠인 광원을 사용하는 것이 바람직하다. 예를 들면, 이 광원으로는 Xe 플래시 램프를 예로 들 수 있다. 또한, Xe 플래시 램프의 조사 시간은 10㎳ 이하인 것이 더 바람직하다. 또한, Xe 플래시 램프 이외에도 엑시머 레이저 혹은 YAG 레이저 등을 이용할 수도 있다.
상기 제2 열 처리 공정은, 미리 반도체 기판을 제1 열 처리 공정에서의 열 처리 온도보다 낮은 온도에서 예비 가열한 상태에서 행하는 것이 바람직하다.
예비 가열을 행함으로써, 단시간 고온 열 처리에 의한 급격한 기판 온도 상승에 수반하는 기판으로의 손상의 발생을 방지할 수 있다.
상기 예비 가열 온도는 200∼600℃인 것이 바람직하다. 또한, 상기 예비 가열은 적외선 램프, 혹은 핫 플레이트를 사용하여 실시할 수 있다.
상기 제1 열 처리 공정과, 제2 열 처리 공정은 단일 어닐링 장치를 이용하여, 동일한 챔버 내에서 연속으로 실행해도 된다.
이 경우에는, 제1 열 처리 공정과 제2 열 처리 공정과의 사이의 기판의 출납이나 앞처리에 의한 수고를 줄일 수 있으며, 2단계의 열 처리에 의해 처리량을 희생시키지는 않는다.
상기 어닐링 장치로서는, 기판을 밀폐 수납하는 챔버와, 챔버 내에 구비된, 조사 시간이 100㎳ 이하, 조사 에너지 밀도가 10∼60J/㎠인 광원을 갖는 제1 가열원과, 할로겐 램프 혹은 핫 플레이트로 이루어지는 제2 가열원을 갖는 것을 사용할 수 있다. 또, 제1 가열원은, Xe 플래시 램프인 것이 바람직하다.
본 발명의 어닐링 장치의 특징은 기판을 밀폐 수납하는 챔버와, 챔버 내에 구비된, 조사 시간이 100㎳ 이하, 조사 에너지 밀도가 10∼60J/㎠인 광원을 갖는 제1 가열원과, 할로겐 램프 혹은 핫 플레이트로 이루어지는 제2 가열원을 갖는 것이다. 또, 상기 제1 가열원은 Xe 플래시 램프인 것이 더 바람직하다.
상기 본 발명의 어닐링 장치에 의하면, 상기 본 발명의 반도체 장치의 제조 방법에서의 제1 열 처리 공정과 제2 열 처리 공정으로 이루어지는 2단계 열 처리를 동일 챔버 내에서 연속하여 행할 수 있으므로, 처리량을 희생시키지 않고, 상기 본 발명의 반도체 장치의 제조 방법을 실시할 수 있다.
이하, 본 발명의 실시의 형태에 대해 도면을 참조하면서 설명한다.
(실시 형태)
도 1의 (a)∼ 도 1의 (f)는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도시한 공정도이다. 여기서는, LOGIC 회로나 메모리 영역에 형성되는 미세한 p형 MOS 트랜지스터의 제조 공정을 예로 들어 설명한다.
본 실시의 형태에서의 제조 방법의 주된 특징은, 소스/드레인 영역 형성을 위해 행하고 있던, 이온 주입 공정 후의 어닐링 처리를, 프리어닐링 공정(제1 열 처리 공정)과 플래시 램프 어닐링 공정(제2 열 처리 공정)의 2단계로 행하는 것이다. 이하, 도면을 참조하면서, 구체적으로 이 제조 방법에 대하여 설명한다.
우선, 도 1의 (a)에 도시한 바와 같이, 통상의 p형 MOS 트랜지스터의 제조 방법에 따라, 활성화 영역을 획정하기 위해 n형 단결정, 혹은 p형 단결정의 표면 영역에 n형 불순물을 도핑한 실리콘(Si) 기판(1)에 소자 분리 영역(2)을 형성한다. 이 소자 분리 영역(2)은 도시한 바와 같이 STI(Shallow Trench Isolation)로 하는 것이 바람직하다. STI 구조는 실리콘 기판(1)에 홈을 형성하고, 이 홈을 SiO2막 등의 절연막으로 매립하고, 표면을 평탄화함으로써 얻을 수 있다. 이 후, 게이트 절연막(3)으로서, 약 3㎚ 미만의 얇은 절연막, 예를 들면 SiO2막을 형성하고, 다시 게이트 절연막(3) 위에 두께 약 175㎚의 다결정 Si 막을 형성하고, 선택적인 에칭에 의해, 다결정 Si 막으로 이루어지는 게이트 전극(4)을 형성한다.
이어서, 도 1의 (b)에 도시한 바와 같이, 소스/드레인의 익스텐션 영역을 형성하기 위해, 게이트 전극(4)을 이온 주입 마스크로서 이용하여, Si 기판(1)의 표면층에 붕소(B+)를 이온 주입한다. 이온 주입의 조건은, 예를 들면 가속 에너지 0.2keV, 도우즈량 1×1015㎝-2로 한다. 이 이온 주입에 의해, 게이트 전극(4)에 인접한 Si 기판(1)의 표면층에 얇은 불순물 이온 주입 영역(5)이 형성된다.
이어서, 이 불순물 이온 주입 영역(5) 내의 불순물 이온을 활성화하도록, 어닐링 처리를 행한다. 이 어닐링 처리는 종래의 할로겐 램프를 이용한 RTA 처리라도 무방하지만, 크세논(Xe) 플래시 램프를 이용한 고온 단시간의 플래시 램프 어닐링 처리를 행하는 것이 바람직하다. 또, 이 플래시 램프 어닐링 처리는 후술하는 소스/드레인 영역 형성을 위한 제2 열 처리 공정 조건과 마찬가지의 조건에서 행한다.
도 2는 이 플래시 램프 어닐링 처리 조건을 도시한 그래프이다. 도 2에 도시한 바와 같이, 플래시 램프 어닐링 처리에서는, 미리 Si 기판(1)을 핫 플레이트나 그 밖의 히터를 이용하여, 400℃ 정도의 온도로 가열한 후, Xe 플래시 램프의 빛을, 매우 단시간, 예를 들면 약 1㎳, Si 기판(1) 전면에 조사한다. 이 때 Xe 플래시 램프의 조사 에너지 밀도는 예를 들면 약 35J/㎠로 한다. Si 기판(1) 표면은 이 단시간의 Xe 플래시 램프의 조사에 의해, 이온 주입된 불순물 원소가 충분히 활성화되는 온도, 예를 들면 1100℃ 이상에 달한다.
Xe 플래시 램프를 이용한 플래시 램프 어닐링 처리에서는, 종래의 할로겐 램프를 이용한 RTA보다 더 짧은 시간의 어닐링 처리를 행하기 때문에, 불순물 이온 주입 영역의 결정 결함을 회복하고, 활성화할 수 있음과 동시에, 주입된 불순물 이온은 깊이 방향으로 거의 확산되지 않는다. 그 결과, 도 1의 (c)에 도시한 바와 같이, 깊이 약 10㎚ 정도의 매우 얕으면서, 저저항의 익스텐션 영역(6)이 형성된다.
또, 플래시 램프 어닐링 처리 대신에, 할로겐 램프를 이용한 RTA를 행하는 경우에는, 기판 온도는 800℃ 이하, 가열 시간은 10초 정도가 바람직하다. 이 RTA에 의해서도, 불순물이 기판 깊이까지 확산되지 않고, 불순물 원소가 활성화됨과 함께, 불순물 이온 주입 영역(5)의 결정 결함을 회복시키고, 소스/드레인의 익스텐션 영역(6)을 형성할 수 있다.
이어서, 도 1의 (d)에 도시한 바와 같이, 게이트 전극(4)의 측벽에 다층 구조의 측벽 스페이서를 형성한다. 실리콘 질화막(SiN 막:7) 및 실리콘 산화막(SiO2막:8)을 CVD법을 이용하여, 순차적으로 퇴적시키고, 계속해서 RIE(Reactive Ion Etching)법에 의해, 이방성 에칭을 행함으로써, 게이트 전극(4)의 측벽에만 SiN막(7) 및 SiO2막(8)을 선택적으로 잔치하고, 도 1의 (d)에 도시한 바와 같은, 다층 구조의 측벽 스페이서를 얻을 수 있다.
도 1의 (e)에 도시한 바와 같이, 게이트 전극(4) 및 SiN 막(7) 및 SiO2막(8)으로 이루어지는 측벽 스페이서를 이온 주입 마스크로서 이용하여, p형 불순물인 B+ 를 다시 이온 주입한다. 이온 주입 조건은, 예를 들면 가속 에너지 5keV, 도우즈량 3×1015㎝-2로 한다. 이 이온 주입에 의해, 게이트 전극(4)의 단부로부터 이격된, Si 기판(1)의 표면층에 깊은 불순물 이온 주입 영역(9)이 형성된다. 이 때 다결정 Si로 이루어지는 게이트 전극(4) 내에도 상당량의 불순물 이온 B+가 주입된다.
이어서, 불순물 이온 주입 영역(9)의 활성화 및 게이트 전극 내로 주입한 이온의 확산을 도모하기 위해, 어닐링 처리를 행한다. 여기서, 본 실시의 형태에서는, 이 어닐링 처리를 종래와는 달리, 제1 열 처리 공정과 제2 열 처리 공정의 2단계로 행한다.
우선, 할로겐 램프를 이용한 RTA에 의해 제1 열 처리(프리어닐링)를 행한다. 도 3에, 프리어닐링 조건을 도시한다. 도 3에 도시한 바와 같이, 프리어닐링 조건으로는 예를 들면, 기판 온도 900℃, 어닐링 시간을 20초로 한다.
일반적으로, 다결정 재료에 주입된 불순물과 단결정 재료 내로 주입된 불순물을 비교하면, 다결정 재료에 주입된 불순물이 저온에서 더 확산되기 쉽다. 이것은, 다결정 재료에는 불순물이 확산되기 쉬운 결정입계가 존재하기 때문이다. 이 불순물 확산의 특성에 기초하여, 상기 프리어닐링 온도 조건과 같이, 다결정 게이트 전극 내의 불순물은 확산되지만, 단결정 반도체 기판 내의 불순물의 확산은 억제되는 온도 조건으로 한다. 다결정 Si로 이루어지는 게이트 전극(4) 내로 주입된 B는 농도 구배에 따라, 깊이 방향으로 확산되고, 두께 약 175㎚의 게이트 전극(4)의 층 전체로 넓게 퍼지지만, 단결정인 Si 기판(1)으로 주입된 B는 거의 확산되지 않고 이온 주입 영역(9) 내에 머문다. 이렇게 해서, 게이트 전극(4) 내의 B의 확산만을 촉진시킴과 함께, 이미 형성되어 있는 익스텐션 영역(6)의 불순물 B에 대해서는 확산없이 얇은 접합 깊이를 유지할 수 있다.
이어서, Xe 플래시 램프를 이용하여, 제2 열 처리를 행한다. 이 제2 열 처리, 즉 불순물 확산 영역의 활성화를 위한 플래시 램프 어닐링 조건은 먼저 익스텐션 영역(6)의 형성을 위해 행한 플래시 램프 어닐링 조건과 거의 마찬가지의 조건을 이용할 수 있다. 도 2에 도시한 바와 같이, 기판을 미리 예를 들면 400℃ 정도의 온도로 가열한 상태에서, Xe 플래시 램프의 빛을 기판 전면에 조사한다. 조사 시간, 조사 에너지 밀도는, 예를 들면 약 1㎳, 35J/㎠로 하고, 순간적으로 기판 표면층의 온도를 불순물 이온이 주입된 영역의 결정 결함을 회복하고, 주입 이온이 활성화되는, 이 때의 기판 도달 온도는 1100℃ 이상으로 된다.
이 플래시 램프 어닐링에 의해, 도 1의 (f)에 도시한 바와 같이, 이온 주입된 불순물이 활성화됨과 함께, 불순물 이온 주입 영역(9)의 결정 결함이 회복되고, 게이트 전극(4)의 단부로부터 이격된 깊은 소스/드레인 영역(10)이 얻어진다. 또한, 매우 단시간의 어닐링 처리이므로, 익스텐션 영역(6)의 불순물 확산은 억제되고, 접합 깊이를 얕게 유지할 수 있다.
이 후의 공정은 도시하지 않았지만, 일반적인 MOS 트랜지스터의 제조 방법에 따라, 예를 들면 상압(常壓) CVD법에 의해 성막 온도 400℃에서, 전면에 층간 절연막으로서 SiO2막을 형성한다. 그 후, 층간 절연막에 컨택트홀을 개구하여, 소스/드레인 영역(10) 및 게이트 전극(4) 각각에 필요한 인출 배선을 형성한다.
이와 같이, 본 실시의 형태에 따른 반도체 장치의 제조 방법에서는, 소스/드레인 영역의 형성에 이용하는 어닐링 처리 공정이, 단결정의 Si 기판(1) 내로 주입된 불순물의 확산을 억제함과 함께, 다결정 Si로 이루어지는 게이트 전극(4) 내로 주입된 불순물의 확산을 촉진할 수 있는 온도 조건에서 프리어닐링하는 공정(제1 열 처리 공정)과, 단결정의 Si 기판(1) 내로 주입된 불순물을 활성화할 수 있는 조건에서, 매우 단시간의 플래시 램프 어닐링을 행하는 공정(제2 열 처리 공정)을 포함하기 때문에, 트랜지스터 특성의 개선과 20㎚ 이하의 매우 얇은 접합의 형성을 양립시킬 수 있다.
(검토1)
본 실시의 형태의 제조 방법을 이용하여 얻을 수 있는 게이트 전극의 특성을 조사하기 위해, 상술한 실시 형태에 나타내는 제조 방법과 동일한 조건을 이용하여, 도 4의 (a)에 도시하는 구조를 갖는 MOS 캐패시터(이하, 실시예의 캐패시터라고 함)를 제작하고, C-V 특성을 측정하였다. 또한, 제1 비교예로서, 프리어닐링(제1 열 처리 공정)을 행하지 않고, 플래시 램프 어닐링(제2 열 처리 공정)만을 행하며, 다른 조건은 실시 형태에 따른 제조 방법과 동일한 조건을 이용하여, 마찬가지의 MOS 캐패시터(이하, 비교예1의 캐패시터라고 함)를 제작하였다. 또한, 제2 비교예로서, 종래 방법인 1015℃, 10초의 조건에서 RTA만을 행하고, 다른 조건은 실시예와 마찬가지의 조건으로 MOS 캐패시터(이하, 비교예2의 캐패시터라고 함)를 제작하였다. 각 MOS 캐패시터의 C-V 특성을 측정하고, 결과를 도 4의 (b)에 도시하였다.
실시예의 MOS 캐패시터에서는, 게이트 용량은 게이트 전압 2.5V, 주파수 100㎑에서 약 6×10-7F/㎠를 얻을 수 있었다. 이 값은, 할로겐 램프를 이용한 RTA 처리만을 행한 비교예2(종래예)에 의해 얻어지는 MOS 캐패시터의 게이트 용량값과 동일하며, 또한 C-V 특성도 거의 일치하였다. 이것에 대하여, 플래시 램프 어닐링만을 행한 비교예1인 경우에는, MOS 캐패시터의 게이트 용량은 동일한 게이트 전압, 동일한 주파수 조건에서 약 2.6×10-7F/㎠이었다.
플래시 램프 어닐링만을 행한 비교예1의 MOS 캐패시터에서는 게이트 용량이 저하하고 있으며, 게이트 전극 하의 절연막이 외관상, 두껍게 형성되어 있는 것과 마찬가지의 결과였다. 즉, Xe 플래시 램프 어닐링만으로는 어닐링 처리 시간이 매우 짧기 때문에, 게이트 전극 내의 불순물인 B가 게이트 전극 깊이까지 확산되지 않고, 게이트 전극 저부에 불순물 농도가 불충분한 영역이 남아, 공핍층을 형성하고 있기 때문이라고 생각되어진다. 게이트 용량값으로부터 산출된 이 공핍층의 두께는, 게이트 전극의 두께가 175㎚인 경우, 약 23㎚나 되었다.
이 결과로부터, 실시의 형태에 따른 소스/드레인 영역의 형성을 위해 행하는 어닐링 공정(제1 열 처리 공정)에 의해, 게이트 전극 내의 불순물의 확산이 진행되고, 공핍층의 발생을 방지할 수 있는 것을 확인할 수 있었다.
게이트 전극 저부에 공핍층이 남으면, 트랜지스터의 구동력을 저하시킬 뿐 아니라, 원래 트랜지스터로서의 기능을 발휘할 수 없는 경우가 생긴다. 게이트 전극의 공핍화를 방지하는 방법으로는, 어닐링 전에 행하는 이온 주입 공정에서, 보다 깊게 불순물 이온을 주입하기 위해, 가속 에너지를 상승시키는 방법이 있지만, 이 경우에는 동시에 Si 기판(1)의 표면층으로 주입된 불순물의 깊이 방향 및 가로 방향의 확산이 진행되므로, 단채널 효과를 유발시킬 우려가 높다. 또한, 게이트 절연막에 불순물이 침입함으로써, 트랜지스터의 임계값 전압을 변동시킨다. 그 점, 상술하는 본 실시의 형태에 나타내는 프리어닐링(제1 열 처리)과 Xe 플래시 램프 어닐링(제2 열 처리)으로 이루어지는 2단계 어닐링 방법을 채용하면, 제1 열 처리에서는 주로 다결정 게이트 전극 내의 불순물의 확산만을 촉진하고, 제2 열 처리에서는 소스/드레인 영역 및 익스텐션 영역의 깊이에 거의 영향을 주지 않고, 각 불순물을 활성화할 수 있으므로, 단채널 효과의 발생을 억제할 수 있다.
(검토2)
이어서, 어닐링 조건과 게이트 전극 내의 불순물 B의 확산 상태와의 관계를 조사하기 위해, 상술하는 실시 형태의 제조 조건으로 제작한 실시예의 MOS 트랜지스터와, 어닐링 처리 조건만을 바꾼 조건에서 제작한 비교예의 MOS 트랜지스터와의 각 MOS 트랜지스터에서의 게이트 전극 내의 불순물(B)의 깊이 방향의 농도 분포를 측정하였다. 이 비교예의 MOS 트랜지스터의 제조 방법은, 프리어닐링(제1 열 처리 공정)을 행하지 않고, 플래시 램프 어닐링(제2 열 처리 공정)만을 행하고, 다른 조건은 실시 형태에 따른 제조 방법으로 제작한 실시예의 MOS 트랜지스터와 동일 조건을 이용한 것이다.
도 5는 실시예와 비교예의 각 트랜지스터에서의 게이트 전극 내의 불순물(B)의 깊이 방향의 농도 분포를 측정한 결과를 도시한 그래프이다. 동일한 그래프에 나타낸 바와 같이, 실시예의 트랜지스터의 게이트 전극에서는 B가 게이트 전극 전체에, 깊이 방향으로 거의 균일하게 분포하고 있으며, 약 1020㎝-3의 높은 불순물 농도를 얻을 수 있는 것을 확인할 수 있었다. 한편, 비교예의 트랜지스터의 게이트 전극에서는, 얇은 영역에서는 높은 불순물 농도를 나타내지만, 깊을 수록 B 농도는 감소하며, 깊은 영역으로의 B의 확산이 불충분해져, B 농도가 1019㎝-3 이하의 영역에서는 공핍화가 생길 것으로 예상된다.
(검토3)
도 6은 실시 형태에 따른 제조 방법에 의해 얻어진 소스/드레인의 익스텐션 영역(6) 내의 불순물인 B의 농도 분포를 도시한 것이다. 농도가 1018㎝-3로 되는 깊이, 즉 실질적인 접합 깊이는 약 14㎚이고, 확산층 저항은 770Ω/□였다. 얕으면서 저저항의 불순물 확산층이 형성되어 있는 것을 확인할 수 있었다. 이 결과로부터 본 실시의 형태에 따른 2단계 어닐링법에 의해, 익스텐션 영역(6)의 접합 깊이를 20㎚ 이하로 유지할 수 있는 것을 확인할 수 있었다.
또, 플래시 램프 어닐링을 이용하지 않고, 할로겐 램프에 의한 RTA만으로 게이트 전극의 공핍화를 억제하면서 불순물 확산층을 원하는 저항값으로 하기 위해서는, 1000℃ 이상의 어닐링 온도에서 10초 이상의 가열 온도가 필요하게 된다. 이 어닐링 조건에서는, 익스텐션 영역 및 소스·드레인 영역의 불순물은 주위로 확산하여, 얇은 접합을 유지할 수 없기 때문에, 단채널 효과를 야기하여, 트랜지스터로서의 기능을 상실한다.
(그 밖의 실시 형태)
상술하는 실시 형태에서는, 게이트 전극으로서 다결정 Si 전극을 사용하는 예에 대하여 설명하였지만, 게이트 전극과 배선간의 컨택트 저항을 내리기 때문에, 게이트 전극의 표층 부분을 실리사이드화한 구조를 채용하는 경우에도, 소스/드레인 영역의 형성을 위해 상술한 2단계 어닐링법을 채용할 수 있다.
통상, 이러한 실리사이드층의 형성은 게이트 전극의 표층 및 소스/드레인 영역의 표층 부분을 코발트(Co), 티탄(Ti) 혹은 니켈(Ni) 등을 스퍼터 성막하고, 필드 절연막과 자기 정합적으로 실리사이드화하여 Co 살리사이드, Ti살리사이드, Ni 살리사이드 구조 등을 형성한다. 또, 실리사이드층의 두께는 30㎚ 정도가 바람직하다. 실리사이드층이 두꺼워지거나, 실질적인 다결정 Si 게이트 전극의 두께가 얇아지면, 완전하게 실리사이드가 될 수 없던 상기 코발트 등의 3d 천이 금속 원자는 Si 중이나 SiO2 중의 확산 계수가 크기 때문에, 게이트 전극으로부터 게이트 절연막으로 확산하고, 게이트 전극으로부터 Si 기판으로의 누설 전류가 증대하기 때문이다. 그러나, 상기 현상을 억제하기 위해, 실리사이드층의 두께를 30㎚보다 얇게 설정하면, 이번에는 컨택트 저항이 상승하고, 트랜지스터의 구동력은 저하한다. 따라서, 게이트 전극은 적어도 100㎚ 이상의 두께는 필요하게 된다. 150㎚ 이상의 두께가 바람직하다.
또한, 상기 본 실시의 형태에서는 다결정 Si 게이트 전극을 제작하는 경우에 대해 설명하였지만, 다결정 Si뿐만 아니라, 반도체 기판이 단결정으로 되고 게이트 전극이 다결정으로 되는 경우에 상기 2단계 어닐링법을 유효하게 적용할 수 있다.
상기 실시 형태에서는, 2단계 어닐링 공정 중 프리어닐링(제1 열 처리) 조건을 900℃, 20초로 설정하고 있지만, 프리어닐링 조건은 이것에 한정되지 않는다. 도 7에, 프리어닐링 조건예를 도시한다. 다결정 Si 게이트 전극의 두께가 약 175㎚이며, 프리어닐링 전의 이온 주입 공정의 조건이 불순물인 B를 가속 에너지 0.2keV, 도우즈량: 1×1015㎝-2로 이온 주입하는 경우에는, 도 7에 도시한 바와 같이, 다결정 Si 게이트 전극 내의 공핍화를 억제할 수 있고, 또한 이미 형성되어 있는 소스/드레인의 익스텐션 영역의 접합 깊이를 20㎚ 이하로 유지할 수 있는 사선부로 나타내는 조건이면 된다.
Si 기판 내의 익스텐션 영역 내의 불순물(B)의 접합 깊이를 20㎚ 미만으로 억제하기 위해서는, 950℃ 이하인 것이 바람직하다. 필요한 프리어닐링 시간은 어닐링 온도 조건에 의존한다. 예를 들면, 어닐링 온도가 800℃일 때는 12분, 850℃에서는 3분, 900℃에서는 40초 이하이면 가열을 계속해도 Si 기판 내의 익스텐션 영역 내의 불순물(B)의 접합 깊이를 20㎚ 이하로 억제할 수 있음과 함께 다결정 Si 게이트 전극으로 주입된 불순물은 게이트 전극 저부까지 확산하여, 공핍화를 억제할 수 있다.
또, 다결정 Si 게이트 전극의 두께를 175㎚로 하고 있지만, 100㎚∼200㎚ 정도라도 무방하며, 막 두께에 대응하여 프리어닐링 시간을 가변시키는 것이 바람직하고, 게이트 전극층의 두께가 보다 얇은 경우에는 프리어닐링 시간을 보다 짧게 하는 것이 바람직하다.
또한, 본 실시의 형태에서는, 플래시 램프 어닐링(제2 열 처리)을 미리 기판을 400℃로 예비 가열을 행한 후에, Xe 플래시 램프의 조사 에너지 밀도를 35J/㎠, 조사 시간 1㎳로 하고 있지만, 이 조건에 한정되는 것은 아니다. 조사 시간은 100㎳ 이하이면 실용 가능하지만, 불순물의 확산을 억제하기 위해서는 가능한 한 짧은 것이 바람직하며, 10㎳이하로 하는 것이 더 바람직하다. 조사 시간이 1㎳인 경우, 예비 가열 온도를 200∼600℃, 조사 에너지 밀도를 10∼60J/㎠의 범위에서 변경 가능하다.
조사 에너지 밀도 60J/㎠가 초과하면 과잉 상태이면서, 급격한 조사 에너지에 수반하는 열 응력의 증가에 의해, Si 기판 내에 슬립이나 크랙 등의 손상이 생긴다. 예비 가열은 필요한 플래시 램프의 조사 에너지 밀도를 억제하여, 급격한 온도 상승에 수반하는 기판으로의 열 응력의 발생을 억제할 수 있는 효과가 있다. 또한, 플래시 램프만으로 Si 기판 표면을 가열하면, 램프에 투입되는 에너지는 커지고, 램프의 수명은 단축된다. 따라서, 예비 가열은 필요한 램프의 조사 에너지 밀도를 억제하여, 램프 수명을 연장시키는 효과도 있다.
불순물을 고농도로 활성화하기 위해 램프의 조사 에너지를 60J/㎠ 이하로 하기 위해서는, 예비 가열 온도를 200℃ 이상으로 하는 것이 바람직하다.
한편, 예비 가열 온도를 600℃보다 고온으로 하면, 플래시 램프의 점등에 의해 토탈 에너지량이 과잉 상태로 되고, 플래시 램프 소등 후에도 여열에 의해, Si 기판 온도가 고온을 유지하고, 불순물의 확산이 계속 생기기 때문에, 얇은 접합 상태를 얻는 것이 곤란해진다. 또한, 예비 가열 온도를 너무 높히면, 기판이 약해져, 손상을 받기 쉽게 되기 때문에, 기판의 손상 방지를 위해서는 적절한 온도 범위가 바람직하다. 따라서, 예비 가열 온도는 200∼600℃이 바람직하다.
예비 가열 수단은 기판을 200∼600℃로 가열할 수 있는 수단이면 되며, 할로겐 램프에 의한 램프 가열 외에 핫 플레이트 등에 의한 히터 가열을 이용해도 된다.
또한, 실시 형태에 따른 플래시 램프 어닐링의 광원으로서, Xe 플래시 램프를 이용하였지만, 사용하는 램프의 종류는 이것에 한정되지 않는다. 필요한 조사 에너지를 공급할 수 있고, 또한 발광 시간을 아주 짧은 시간으로 조정할 수 있는 광원이면 된다. 발광 시간, 즉 조사 시간은 100㎳이하, 보다 바람직하게는 10㎳ 이하, 수 ㎳ 이하로 조정할 수 있으면 더 바람직하다. 예를 들면, 펄스 발진 가능한 엑시머 레이저나 YAG 레이저 등의 레이저를 이용하는 것도 가능하다. 또, Xe 플래시 램프는 Si 단결정 기판이 높은 흡수율을 나타내는 가시 영역∼근적외 영역에 발광 파장을 갖기 때문에, 효율적으로 기판 가열을 행할 수 있지만, 다른 광원을 사용하는 경우에도 Si 단결정 기판이 높은 흡수율을 나타내는 1100㎚ 미만의 파장을 갖는 광원을 사용하면, 조사 에너지의 이용 효율을 높일 수 있다.
상술한 본 실시의 형태의 2단계 어닐링법은 할로겐 램프를 구비한 제1 어닐링 장치와, Xe 플래시 램프를 구비한 제2 어닐링 장치를 사용하여, 프리어닐링(제1 열 처리)과 플래시 램프 어닐링(제2 열 처리)을 각각 독립적으로 행할 수 있지만, 동일챔버 내에 프리어닐링용 가열원과 플래시 램프 어닐링용 가열원 양방을 구비한 어닐링 장치를 이용하면 1대의 어닐링 장치를 이용하여, 연속적으로 2단계 어닐링을 행할 수 있다.
도 8은 프리어닐링과 플래시 램프 어닐링을 연속하여 행하는 경우의 온도 프로파일의 예를 도시한 그래프이다. 도 8에 도시한 바와 같이, 예를 들면 가열 온도 900℃, 가열 시간 20초로, 프리어닐링(제1 열 처리)을 행한 후, 연속하여 플래시 램프 어닐링(제2 열 처리)을 행한다. 즉, 기판 온도를 예비 가열 온도, 예를 들면 400℃까지 내려, 온도가 일정해진 곳에서 Xe 플래시 램프를 1㎳ 점등한다.
1대의 어닐링 장치를 이용하여 연속적으로 2단계 어닐링을 행하는 경우에는, 도중에 기판 온도를 실온까지 내릴 필요가 없으며, 챔버로부터 기판을 출납하는 수고를 줄일 수 있으므로, 처리량을 높일 수 있음과 함께, 장치 스페이스나 생산 설비의 낭비를 줄일 수 있다.
도 9는 프리어닐링용 가열원과 플래시 램프 어닐링용 가열원을 구비한 어닐링 장치의 개략 구성을 도시한 도면이다. 상방에 Xe 플래시 램프(13), 하방에 할로겐 램프(14)를 구비하고, 그 사이에 기판(12)을 탑재하는 기판대(11)를 구비한다. 프리어닐링(제1 열 처리)에는 하방의 할로겐 램프(14)만을 사용하고, 플래시 램프 어닐링(제2 열 처리)에는 할로겐 램프(14)와 Xe 플래시 램프(13)를 사용하고, 할로겐 램프(14)로 기판(12)의 예비 가열을 행함과 함께, Xe 플래시 램프로 플래시 램프 어닐링을 행한다. 또, 할로겐 램프(14)와 Xe 플래시 램프(13)가 각각 복수개의 막대 형상의 램프군으로 구성되는 경우에는, 할로겐 램프(14)의 램프 배치 방향과 Xe 플래시 램프(13)가 상호 교차하도록 배치하는 것이 바람직하다.
또, 할로겐 램프(14) 대신에, 기판대와 일체형의 핫 플레이트를 사용해도 된다. 또한, Xe 플래시 램프 대신에, 아주 짧은 시간의 펄스 발광이 가능한 엑시머 레이저나 YAG 레이저를 사용해도 된다.
이상에서 설명한 바와 같이, 본 실시의 형태에 따른 반도체 장치의 제조 방법에 따르면, 저저항이면서 얇은 불순물 확산층을 형성할 수 있는 데다가, 게이트 전극의 공핍화를 억제할 수 있어, 불순물의 프로파일을 정밀하게 제어하는 것이 가능하게 된다. 또한, 도 8에 도시하는 어닐링 장치를 이용하면, 공정 수의 증가도 발생하지 않기 때문에, 처리량을 저하시키지 않고, 저비용으로 용이하게 미세화에 대응한 고성능의 MOS 트랜지스터를 제조할 수 있다.
이상, 본 실시의 형태를 따라 본 발명 내용을 설명하였지만, 더 다양한 변형이나 개변이 가능한 것은 당업자는 자명하다. 예를 들면, 본 실시의 형태에서는 p형 불순물로서 B를 사용하고 있지만, 대신에 억셉터가 되기 쉬운 그 밖의 III족 원소를 사용할 수도 있다. 또한, 상술한 예에서는 p형 MOS 트랜지스터에 대하여 설명했지만, 도전형을 반대로 한 n형 MOS 트랜지스터에 대해서도 상술한 반도체 제조 방법을 마찬가지로 적용할 수 있다. 이 경우에는, 소스/드레인 영역의 형성을 위해, 불순물로서 도너될 수 있는 인(P) 혹은 비소(As) 등을 이온 주입하면 된다.
상술한 바와 같이, 본 발명의 반도체 장치의 제조 방법의 특징에 의하면, 저저항이면서, 얇은 불순물 확산층을 형성할 수 있는 데다가, 게이트 전극의 불순물 영역을 충분히 활성화할 수 있고, 게이트 전극의 공핍화를 억제할 수 있는 등, 불순물의 프로파일을 정밀하게 제어하는 것이 가능하게 된다. 따라서, 미세화에 대응한 얇은 접합을 갖는 고성능의 MOS 트랜지스터를 제조할 수 있다.
또한, 본 발명의 어닐링 장치의 특징에 의하면, 상기 본 발명의 반도체 장치의 제조 방법에서의 2단계 어닐링 공정을 동일 챔버 내에서 연속으로 행할 수 있으므로, 처리량을 저하시키지 않고, 저비용으로 용이하게 미세화에 대응한 고성능의 MOS 트랜지스터를 제조할 수 있다.
도 1은 본 발명의 실시 형태에서의 반도체 제조 방법을 도시한 각 공정의 반도체 장치의 단면도.
도 2는 본 발명의 실시 형태에서의 플래시 램프 어닐링 공정에서의 온도 프로파일을 도시한 도면.
도 3은 본 발명의 실시 형태에서의 프리어닐링 공정에서의 온도 프로파일을 도시한 도면.
도 4는 본 발명의 실시 형태에 따른 2단계 어닐링법을 이용하여 제작한 실시예의 MOS 게이트와, 2단계 어닐링 대신에 플래시 램프 어닐링만을 이용한 비교예1 및 종래의 어닐링 방법을 이용한 비교예2의 각 MOS 게이트의 게이트 용량과 게이트 전압의 관계를 도시한 도면.
도 5는 본 발명의 실시 형태에 따른 2단계 어닐링법을 이용하여 제작한 실시예의 게이트 전극과 2단계 어닐링 대신에 플래시 램프 어닐링법만을 이용하여 제작한 비교예의 게이트 전극의 붕소(B)의 농도 분포를 도시한 도면.
도 6은 본 발명의 실시 형태에 따른 제조 방법으로 얻어진 소스/드레인의 익스텐션 영역 내의 붕소(B)의 농도 분포를 도시한 도면.
도 7은 본 발명의 실시 형태에 따른 프리어닐링 조건을 도시한 도면.
도 8은 본 발명의 그 밖의 실시 형태에 따른, 프리어닐링(제1 열 처리)과 플래시 램프 어닐링(제2 열 처리)을 연속으로 행하는 경우의 온도 프로파일을 도시한 도면.
도 9는 Xe 플래시 램프와 할로겐 램프를 동일 챔버 내에 구비한 어닐링 장치의 개략 구성을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 소자 분리 영역
3 : 게이트 절연막
4 : 게이트 전극
5, 9 : 불순물 이온 주입 영역
6 : 익스텐션 영역
7 : 실리콘 질화막
8 : 실리콘 산화막
10 : 소스/드레인 영역

Claims (21)

  1. 단결정의 반도체 기판 위에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 위에 다결정 도전막으로 이루어지는 게이트 전극을 형성하는 공정과,
    상기 게이트 전극 내부 및 상기 게이트 전극에 인접하거나, 이격된 상기 반도체 기판의 표면층 내로 불순물을 주입하는 공정과,
    주로 상기 게이트 전극 내로 주입된 불순물을 확산시킴과 함께 상기 반도체 기판의 표면층 내로 주입된 불순물의 확산을 억제하는 온도에서 열 처리를 행하는 제1 열 처리 공정과,
    상기 반도체 기판 내로 주입된 불순물을 활성화하는 온도에서 상기 제1 열 처리보다 고온에서 또한 100ms 이하의 단시간에 열 처리를 행하는 제2 열 처리 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 불순물을 주입하는 공정은,
    상기 게이트 전극에 인접된 영역의 반도체 기판의 표면층에 이온 주입을 행하고, 제1 불순물 이온 주입 영역을 형성하는 제1 이온 주입 공정과,
    상기 게이트 전극에 이격하는 영역의 반도체 기판의 표면층에 이온 주입을 행하고, 상기 제1 불순물 이온 주입 영역보다 깊은 제2 불순물 이온 주입 영역을 형성하는 제2 이온 주입 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 이온 주입 공정 후, 상기 제2 이온 주입 공정 전에,
    상기 제2 열 처리 공정과 동일 조건의, 제3 열 처리 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 다결정 도전막은 다결정 Si 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 열 처리 공정은 미리 상기 반도체 기판을 200℃ 내지 600℃ 범위의 온도로 예비 가열한 상태에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 열 처리 공정과 상기 제2 열처리 공정은 단일의 어닐링 장치를 이용하여 동일한 챔버 내에서 연속으로 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 열처리 공정은 1100℃ 이상의 온도에서 실시되는 반도체 장치의 제조 방법.
  8. 기판을 탑재하는 기판대와,
    상기 기판대의 상측에 배치된 복수의 막대 형상의 플래시 램프로 이루어진 제1 가열원과,
    상기 기판대의 하측에서, 상기 복수의 막대 형상의 플래시 램프의 배치 방향과 교차하도록 배치된 복수의 막대 형상의 할로겐 램프로 이루어진 제2 가열원
    을 포함하는 어닐링 장치.
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