KR100534169B1 - 적층 인덕터 및 그 제조 방법 - Google Patents

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Abstract

표면에 내부 도체(21a)가 형성된 절연 재료 시트를 적층하고, 내부 도체(21a)를 나선 형상으로 접속하여 이루어진 코일(12)과, 코일(12)의 단부와 외부 단자 전극을 접속하는 인출 내부 도체(22a∼25a)가 내부에 형성된 칩(11)을 구비하여, 코일(12)의 주회(周回) 중심선과 평행한 칩(11)의 표면에 외부 단자 전극(13a, 13b)이 형성된 적층 칩 인덕터(10)를 구성한다. 이에 따라, 코일(12)에 발생하는 자속이 외부 단자 전극(13a, 13b)의 면에 교차하지 않기 때문에, 외부 단자 전극(13a, 13b)에서의 와류 전류의 발생을 방지할 수 있는 동시에, 인출 내부 도체(22a∼25a)의 코일 단부로의 접속 위치를 변경함으로써 인덕턴스값을 용이하게 변경할 수 있다.

Description

적층 인덕터 및 그 제조 방법{MULTI-LAMINATED INDUCTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 각종 전자회로에 사용되는 적층 인덕터 및 그 제조 방법에 관한 것으로, 특히 칩 길이 방향으로 코일을 형성하는 내부 도체를 적층한 적층 인덕터에 관한 것이다.
종래의 적층 인덕터에 있어서, 코일을 형성하는 내부 도체의 적층 방향과 칩 외형과의 관계는 크게 나눠 두 가지로 존재한다. 예컨대, 적층 칩 인덕터는, 절연체 재료나 페라이트 자성체 재료내에 은(銀) 혹은 팔라듐 합금 등으로 이루어지는 내부 도체를 코일 형상으로 형성하고, 그 양단을 외부 단자 전극에 접속한 구조로 되어 있다.
이 적층 칩 인덕터에 있어서의 내부 도체의 적층 방향과 칩 외형과의 관계의 하나는, 도 2에 도시하는 바와 같이 적층 칩 인덕터(1)의 두께 방향 Lt(혹은 폭 방향 Lw)로 내부 도체(2)를 적층한 타입으로, 일반적인 적층 칩 인덕터는 이 구조를 이루고 있다. 여기서, 코일 형상의 내부 도체(2)의 양단 각각은 외부 단자 전극(3a, 3b)에 접속되어 있다.
이에 반해, 도 3에 도시한 바와 같이, 칩의 길이 방향 Ll로 내부 도체(4)를 적층하고, 칩 길이 방향 양단부에 형성한 외부 단자 전극(5a, 5b)에 내부 도체(4)의 양단을 접속한 구조의 적층 칩 인덕터(6)가 알려져 있다(일본 특허 공개 평성 제8-55726호 공보).
이 구조는 일반적으로 종(縱)적층형으로 지칭되며, 비교적 높은 인덕턴스값을 얻을 수 있거나, 자기 공진 주파수를 높게 할 수 있는 등의 특징을 갖고 있다.
종적층형의 적층 칩 인덕터의 적층 구조는, 예컨대 도 4에 도시한 바와 같은 구조로 되어 있다. 즉, L자형 형상의 내부 도체 패턴(4a, 4b)을 형성한 자성체 시트(7a, 7b)를 복수 적층하고, 비아홀(8a, 8b)에 의해 내부 도체 패턴(4a, 4b)을 나선 형상으로 접속하여 코일이 형성되어 있다. 또한, 내부 도체 패턴(4a, 4b)에 의해 형성된 코일의 양단에는, 복수 적층된 자성체 시트(7c, 7d)의 각각에 형성된 비아홀(8c, 8d)이 접속되어 있다.
이에 따라, 복수의 비아홀(8c, 8d)이 연결되어 있는 도체 인출부가 형성되고, 양단의 자성체 시트(7c, 7d)의 표면에 노출된 비아홀(8c, 8d)이 외부 단자 전극(5a, 5b)에 접속된다. 이 외부 단자 전극(5a, 5b)는 칩의 길이 방향의 양단면 및 이들의 단면에 인접하는 면의 일부에 걸쳐 형성되어 있다.
상술한 바와 같이 종래의 종적층형의 적층 칩 인덕터(6)에는 내부 도체(4)에 의해 형성되는 코일의 주회(周回) 중심선이 거의 직교하는 칩 길이 방향의 양단면에 외부 단자 전극(5a, 5b)이 형성되어 있다.
이 때문에, 코일에 통전되었을 때에 발생하는 자속이 외부 단자 전극(5a, 5b)면을 통과할 때에, 외부 단자 전극(5a, 5b)내에 와류 전류가 발생하고, 이것이 손실을 크게 하는 한 요인으로 되어 있었다.
또, 내부 도체(4)와 외부 단자 전극(5a, 5b)이 거의 평행하게 형성되어 있기 때문에, 이들의 사이에 부유 용량이 발생하며, 이 부유 용량이 인덕터의 자기 공진 주파수 저하의 한 요인으로 되어 있었다.
또한, 상기 종적층형의 적층 칩 인덕터의 제조에 대응하여, 인덕턴스값의 조정을 행하기 위해서는, 코아 면적을 변경시키는 등의 설계 변경을 행할 수밖에 없어, 인덕턴스값이 상이할 때마다 설계 내용을 변경할 필요가 있고, 설계 사양의 관리 등이 대단히 복잡해지고 있었다.
본 발명의 목적은 상기한 문제점에 비추어, 코일의 자속에 의해 외부 단자 전극에 발생하는 와류 전류를 저감하고, 또한 인덕턴스값의 조정·변경이 용이한 적층 인덕터 및 그 제조 방법을 제공하는 것이다.
본 발명은 상기의 목적을 달성하기 위해서, 코일의 주회 중심선에 거의 평행한 칩 표면에 노출되는 동시에 코일의 단부에 접속된 인출 내부 도체를 갖는 인출층을 적층 구조의 소정 층에 마련하고, 코일의 주회 중심선에 거의 평행한 면에 형성되는 한편 인출 내부 도체에 접속되어 있는 외부 단자 전극을 형성하는 것에 의해, 코일이 매립된 적층 구조의 칩과, 이 칩 표면에 형성되는 한편 코일의 단부에 접속되는 외부 단자 전극을 구비한 적층 인덕터를 구성하였다.
이 적층 인덕터에 의하면, 외부 단자 전극이 코일의 주회 중심선에 거의 평행한 면에 형성되어 있기 때문에, 코일에 통전시켰을 때에 코일에 발생하는 자속이 외부 단자 전극면에 교차하지 않는다. 이 때문에, 외부 단자 전극에 있어서의 와류 전류 발생을 방지할 수 있어, 이 전류의 발생에 의한 손실의 증대를 억제할 수 있다.
또한, 코일의 주회 중심선에 거의 평행한 모든 면에 노출되어 있는 인출 내부 도체를 마련하면, 제조시에 있어서 인출 내부 도체의 노출면을 선정할 필요가 없기 때문에, 제조 공정의 간략화를 도모할 수 있다.
또한, 본 발명에서는 상기 적층 인덕터에 있어서, 정방형의 절연 재료 시트를 적층한 직방체 형상의 칩을 마련하는 동시에, 제 1 인출 내부 도체가 형성된 절연 재료 시트와 제 2 인출 내부 도체가 형성된 절연 시트로 이루어지는 인출층을 마련하고, 제 1 인출 내부 도체를 절연 재료 시트의 중앙에서 교차시키는 한편 4개의 단이 절연 재료 시트의 가장자리에 도달하는 소정 폭의 ＋자 형상으로 형성하고, 제 2 인출 내부 도체를 소정 폭의 선 형상으로 형성하는 동시에 그 한쪽 단부를 절연 재료 시트의 거의 중앙에서 제 1 인출 내부 도체에 접속하는 한편 다른 쪽 단부를 코일 단부의 소정 장소에 접속시키는 위치에 형성하였다.
이 적층 인덕터에 의하면, 제 1 및 제 2 인출 내부 도체에 의해 코일단과 외부 단자 전극이 도전 접속된다. 이들의 제 1 및 제 2 인출 내부 도체는 ＋자 형상 및 선 형상으로 형성되기 때문에, 코일에 발생하는 자속과의 교차 면적을 최소한으로 설정할 수 있고, 이들의 제 1 및 제 2 인출 내부 도체에 있어서의 와류 전류 발생이 억제된다.
또한, 칩이 직방체 형상으로 되어 있는 동시에 절연 재료 시트가 정방형이고, 제 1 인출 내부 도체는 코일의 주회 중심선에 평행한 4개의 칩 표면에 노출되어 있기 때문에, 4개의 칩 표면의 어느 면에 외부 단자 전극을 형성하더라도 동등한 적층 인덕터로 된다. 또, 제조시에 제 2 인출 내부 도체의 형성 위치를 변경하고, 제 2 인출 내부 도체의 코일 단부로의 접속 위치를 변경하는 것에 의해 용이하게 인덕턴스값을 변경할 수 있다.
또한, 본 발명에서는 상기 적층 인덕터에 있어서, 정방형의 절연 재료 시트를 적층한 직방체 형상의 칩을 마련하는 동시에, 제 1 인출 내부 도체가 형성된 절연 재료 시트와 제 2 인출 내부 도체가 형성된 절연 시트로 구성되는 인출층을 마련하고, 제 1 인출 내부 도체를 절연 재료 시트의 대각선상에 형성하는 한편 양단의 각각을 2개의 변에 걸쳐 소정 폭의 선 형상으로 형성하고, 제 2 인출 내부 도체를 소정 폭의 선 형상으로 형성하는 동시에 그 한쪽 단부를 절연 재료 시트의 거의 중앙에서 제 1 인출 내부 도체에 접속하는 한편 다른 쪽 단부를 코일 단부의 소정 장소에 접속하는 위치에 형성하였다.
이 적층 인덕터에 의하면, 제 1 및 제 2 인출 내부 도체에 의해 코일단과 외부 단자 전극이 도전 접속된다. 이들의 제 1 및 제 2 인출 내부 도체는 선 형상으로 형성되기 때문에, 코일에 발생하는 자속과의 교차 면적을 최소한으로 설정할 수 있고, 이들의 제 1 및 제 2 인출 내부 도체에 있어서의 와류 전류 발생이 억제된다. 또한, 칩이 직방체 형상으로 되어 있고, 절연 재료 시트가 정방형이며, 제 1 인출 내부 도체는 코일의 주회 중심선에 평행한 4개의 칩 표면에 노출되기 때문에, 4개의 칩 표면의 어느 곳에 외부 단자 전극을 형성하더라도 동등한 적층 인덕터로 된다. 또한, 제조시에 제 2 인출 내부 도체의 형성 위치를 변경하고, 제 2 인출 내부 도체의 코일 단부로의 접속 위치를 변경하는 것에 의해 용이하게 인덕턴스값을 변경할 수 있다.
또한, 본 발명에서는 상기 적층 인덕터에 있어서, 코일의 주회 중심선 방향의 양 단부에 형성되는 한편 그 일부가 인접면의 주연부에 연속하도록 형성되어 있는 외부 단자 전극을 마련하였다.
이 적층 인덕터에 의하면, 2개의 외부 단자 전극간의 거리를 길게 설정할 수 있기 때문에, 기판에 실장하였을 때의 기판의 휘어짐에 의해 외부 단자 전극에 발생하는 응력을 저감시킬 수 있다. 이것에 의해, 기판면의 전극과 외부 단자 전극과의 접속 불량 발생을 저감시킬 수 있다.
또한, 본 발명에서는 상기 적층 인덕터에 있어서, 코일의 주회 중심선에 거의 평행한 면이자, 기판 탑재시에 기판면에 대향하여 코일의 주회 중심선에 거의 평행한 면에 인접하는 2개의 면 각각에, 코일의 주회 중심선 방향의 양 단부에 외부 단자 전극을 형성하였다.
이 적층 인덕터에 의하면, 코일의 주회 중심선 방향 양 단부에 형성된 외부 단자 전극간의 거리를 길게 설정할 수 있기 때문에, 기판에 실장하였을 때의 기판의 휘어짐에 의해 외부 단자 전극에 발생하는 응력을 저감시킬 수 있다. 또, 외부 단자 전극이 기판면에 대하여 수직으로 되도록 기판에 실장할 수 있고, 기판면에 수직인 2개의 칩 표면의 각각에 1쌍씩 외부 단자 전극이 형성되어 있기 때문에, 리플로우시에 칩이 상승하는 맨하탄(Manhattan) 현상의 발생을 방지할 수 있다.
또한, 본 발명에서는, 코일 도체가 형성된 주회층과 이 주회층의 외측에 적층된 인출층을 갖는 칩과, 코일의 주회 중심선에 거의 평행한 칩 표면에 형성되는 한편 인출 내부 내부 도체에 접속된 외부 단자 전극으로 구성되는 적층 인덕터를 제조할 때에, 인출층을 구성하는 절연 재료 시트로의 인출 내부 도체의 형성 위치를 변경하고, 이 인출 내부 도체의 코일 단부로의 접속 위치를 변경하는 것에 의해, 서로 다른 인덕턴스값의 적층 인덕터를 제조할 수 있도록 하였다.
또한, 이 제조 방법에서는, 주회층은, 표면에 I, L 또는 U 자형의 내부 도체를 형성하는 동시에 이 내부 도체의 단부에 접속하는 비아홀을 형성한 복수의 절연 재료 시트를, 내부 도체가 코일을 형성하도록 적층한 것이다. 또한, 인출층은, 한 쪽 단부가 코일의 단부에 접속되고, 다른 쪽 단부가 시트의 가장자리에 도달하는 인출 내부 도체가 형성된 1장 이상의 절연 재료 시트로 구성된다.
이 적층 인덕터의 제조 방법에 의하면, 인출 내부 도체의 코일 단부로의 접속 위치를 변경하는 것에 의해, 코일 단부에는 코일로서 기능하지 않는 부분이 발생하기 때문에, 인덕턴스값을 변경할 수 있다.
또한, 상기 제조 방법에 의하면, 인출 내부 도체의 형성 위치를 변경하는 것만으로, 인덕턴스값의 변경 혹은 조정이 가능하므로, 제조시에 있어서 인출 내부 도체의 형성 위치가 다른 절연 재료 시트를 준비하는 것만으로, 외관 형상 및 외부 단자 전극의 형성 위치를 변경하는 일 없이, 인덕턴스값이 다른 적층 칩 인덕터를 용이하게 제조할 수 있다.
따라서, 인덕턴스값의 조정을 행하기 위해 종래예와 같이 코아 면적을 변경하는 등의 대폭적인 설계 변경을 행하는 일 없이, 또한 인덕턴스값이 다를 때마다 설계 내용을 크게 변경할 필요가 없이, 설계 사양의 관리 등을 매우 간단히 실행할 수 있다.
또한, 상기 적층 인덕터의 제조 방법에 있어서, 코일의 단부를 구성하는 내부 도체와 인출 내부 도체 중 적어도 일부가, 절연 재료 시트를 개재하지 않고 대향하여 접속하도록, 인출 내부 도체 혹은 코일 단부를 구성하는 내부 도체가 형성된 절연 재료 시트를, 다른 절연 재료 시트에 대해서 표리 반전시켜 적층하도록 하였다.
이 적층 인덕터의 제조 방법에 의하면, 인출 내부 도체의 형성 위치를 변경하는 것에 의해 인덕턴스값을 변경시킬 때에, 2장 이상의 절연 재료 시트에 스루홀 가공 등의 변경을 필요로 하는 경우에도, 인출 내부 도체 혹은 코일 단부를 구성하는 내부 도체가 형성된 절연 재료 시트를 다른 절연 재료 시트에 대해 표리 반전시켜 적층함으로써, 인출 내부 도체가 형성된 1장의 절연 재료 시트의 변경만으로 가능하게 된다.
본 발명을 첨부한 도면을 참조하면서 보다 상세히 설명한다.
도 1은 실시예 1의 적층 칩 인덕터(10)를 도시한 개략적 사시도이고, 도 6은 그 적층 구조를 도시한 도면이다. 도면에 있어서, 칩(11)은 자성 혹은 비자성의 절연 재료로 이루어지는 적층 구조를 이루는 직방체 형상으로 형성되어 있다. 코일(12)은, 칩(11) 내에 매설된 내부 도체를 나선 형상으로 접속하여 형성되어 있다. 또한, 외부 단자 전극(13a, 13b)은, 코일(12)의 주회 중심선(12a)에 평행한 동일 칩 표면 내에 형성되어 있다.
여기서, 코일(12)은 그 주회 중심선(12a)이 칩(11)의 적층 구조에 있어서의 적층 방향으로 연장되도록 형성되어 있다.
칩(11)은, 도 6에 도시한 바와 같이 정방형 형상을 갖는 소정 두께의 절연 재료 시트(21∼26)를 복수 적층하여 형성되어 있다.
이하의 설명에 있어서는, 도 6에 대응하게 절연 재료 시트(21∼26)의 적층 방향을 상하 방향으로 하여 설명한다.
즉, 칩(11)은, 주회층(11a), 인출층(11b, 11c), 더미층(11d, 11e)으로 구성되어 있다.
주회층(11a)은 코일(12)을 형성하는 층이다. 이 주회층(11a)은 일반적으로 도체가 충진된 비아홀(21b)을 갖는 U자 형상의 내부 도체(21a)가 상면에 형성된 정방향의 절연 재료 시트(21)를 복수 적층하여 형성되어 있다. 이 절연 재료 시트(21)를 적층할 때에, 상하층의 내부 도체(21a)의 한 단부와 다른 단부가 비아홀(21b) 내의 도체에 의해 접속되며, 복수층으로 형성된 내부 도체(21a)에 의해 나선 형상의 코일(12)이 형성된다.
이하의 설명에 있어서는, 도체가 충진된 비아홀을, 간단히 비아홀이라 지칭하고, 「비아홀에 접속된다」「비아홀에 의해 접속된다」는 각각 「비아홀 내부에 충진된 도체에 접속된다」「비아홀 내부에 충진된 도체에 의해 접속된다」의 의미인 것으로 한다.
인출층(11b)은 주회층(11a)의 상부에 배치되어 있다. 이 인출층(11b)은, 시트 상면에 인출 내부 도체(22a)가 형성된 절연 재료 시트(22)와, 시트 상면에 인출 내부 도체(23a)가 형성된 절연 재료 시트(23)로 구성된다.
또, 한 쪽의 인출 내부 도체(22a)는 한 쪽 단부가 시트(22)의 거의 중앙에 위치하고, 다른 쪽 단부가 소정 위치에 형성된 비아홀(22b)에 접속하도록 형성되며, 비아홀(22b)은 주회층(11a)에 있어서의 최상층의 내부 도체(21a)의 다른 쪽 단부(21c)에 접속되어 있다.
또, 다른 쪽의 인출 내부 도체(23a)는, 시트(23)의 거의 중앙에 형성된 비아홀(23b)에 접속하도록 필요 최소한의 폭을 갖는 ＋자형으로 형성되며, 4개의 단부는 시트(23)의 4개의 변의 각각의 거의 중앙에 도달하고 있다. 또한, 비아홀(23b)은 상기 인출 내부 도체(22a)의 한 쪽 단부(22c)에 접속되어 있다.
이것에 의해, 인출 내부 도체(23a)는 칩(11)의 4개의 표면의 각각에 소정 길이를 갖는 선 형상으로 노출된다.
인출층(11c)은, 시트 상면에 인출 내부 도체(24a)가 형성된 절연 재료 시트(24)와, 시트 상면에 인출 내부 도체(25a)가 형성된 절연 재료 시트(25)로 구성되고, 주회층(11a)의 하부에 배치되어 있다.
또한, 한 쪽의 인출 내부 도체(24a)는, 한 쪽 단부가 시트(24)의 거의 중앙부에 형성된 비아홀(24b)에 접속되고, 다른 쪽 단부가 주회층(11a)에 있어서의 최하층의 비아홀(21b)에 접속되도록 형성되어 있다.
또한, 다른 쪽의 인출 내부 도체(25a)는, 시트(25)의 거의 중앙에서 교차하고, 시트(24)에 형성된 비아홀(24b)에 접속되도록 필요 최소한의 폭을 갖는 ＋자 형상으로 형성되며, 4개의 단부 각각은 시트(25)의 4개의 변의 거의 중앙에 도달하고 있다.
이것에 의해, 인출 내부 도체(25a)는, 칩(11)의 4개 표면의 각각에 소정의 길이를 갖는 선 형상으로 노출된다.
더미층(11d, 11e)의 각각은 내부 도체가 형성되어 있지 않은 복수의 절연 재료 시트(26)로 구성되어 있다. 한 쪽의 더미층(11d)은 인출층(11b)의 상부에 배치되며, 또 다른 쪽의 더미층(11e)은 인출층(11c)의 하부에 배치되어 있다.
상기 구성의 적층 칩 인덕터(10)에 의하면, 코일(12)의 주회 중심선(12a)이 거의 직교하는 칩 길이 방향의 양 단면에 외부 단자 전극이 형성되어 있지 않으므로, 도 7에 도시한 바와 같이, 코일에 통전되었을 때 발생하는 자속 φ가 외부 단자 전극(13a, 13b)에 교차하지 않는다. 이것에 의해, 외부 단자 전극(13a, 13b) 내에 와류 전류가 발생하지 않으므로, 종래보다도 손실을 저감시킬 수 있다.
또, 상기 구성에 있어서는, 코일(12)에 발생한 자속이 인출 내부 도체(22a, 23a, 24a, 25a)에 교차하지만, 이들의 인출 내부 도체의 면적은 도통에 필요 최소한의 면적으로 할 수 있으므로, 와류 전류의 발생은 종래보다도 크게 저감되어, 손실 발생을 억제할 수 있다.
또한, 코일(12)을 형성하는 내부 도체(21a)와 외부 단자 전극(13a, 13b)은 각각의 면이 거의 직교하도록 형성되어 있으므로, 이들 사이에 발생하는 부유 용량이 종래보다도 크게 저감되기 때문에 자기 공진 주파수의 저하를 억제할 수 있다.
또, 상기 구성의 적층 칩 인덕터(10A)는, 인출 내부 도체(22a)와 주회층(11a) 최상층의 내부 도체(21a)와의 접속 위치를 변경하는 것에 의해, 0∼3/4 턴(turn) 분의 인덕턴스값을 용이하게 변경시킬 수 있다.
예컨대, 도 8a에 도시한 바와 같이, 인출 내부 도체(22a)의 다른 단부에 형성된 비아홀(22b)의 위치를, 주회층(11a)에 있어서의 최상층의 내부 도체(21a)의 다른 쪽 단부(21c)에 일치시킨 경우에, 상기 구성에 있어서의 최대 인덕턴스값으로 된다.
또한, 도 8b∼도 8g에 도시한 위치에 인출 내부 도체(22a)의 다른 쪽 단부의 비아홀(22b)이 배치되도록 이들을 형성함으로써 도 8b에 도시한 구성의 경우에는 1/8 턴 분의 인덕턴스값을 감소시킨다. 또, 도 8c에 도시한 구성에서는 1/4 턴 분, 도 8d에 도시한 구성에서는 3/8 턴 분, 도 8e에 도시한 구성에서는 1/2턴 분, 도 8f에 도시한 구성에서는 5/8 턴 분, 도 8g에 도시한 구성에서는 3/4 턴 분의 인덕턴스값이 각각 감소된다.
이것에 의해, 제조시에 있어서의 인출 내부 도체(22a)의 형성 위치가 상이한 절연 재료 시트(22)를 준비하는 것만으로, 외관 형상 및 외부 단자 전극(13a, 13b)의 형성 위치를 변경시키는 일 없이, 인덕턴스값이 서로 다른 적층 칩 인덕터를 용이하게 제조할 수 있다.
따라서, 상기 적층 칩 인덕터의 제조에 대응하여, 인덕턴스값의 조정을 행하기 위해 종래와 같이 코아 면적을 변경하는 등의 대폭적인 설계 변경을 행하는 일 없이, 또한 인덕턴스값이 서로 다를 때마다 대폭 설계 내용을 변경시킬 필요가 없이, 설계 사양의 관리 등을 매우 간단히 실행할 수 있다.
또한, 인출 내부 도체(24a)의 형성 위치를 변경시키는 동시에, 주회층(11a)의 최하층의 절연 재료 시트(21)에 있어서의 비아홀(21b)의 형성 위치를 변경하고, 이 최하층의 내부 도체(21a)와 인출 내부 도체(24a)와의 접속점을 변경시키는 것에 의해서도, 마찬가지로 인덕턴스값의 변경이 가능하다. 그러나, 이 경우, 2장의 절연 재료 시트의 변경이 필요하다.
다음에, 전술한 적층 칩 인덕터의 제조 방법을 설명한다.
우선, 저온 소성 절연 재료로 구성되는 슬러리(slurry)를 덕트 블레이드(doctor blade)법에 의해 그린 시트(green-sheet)로 하였다.
또한, 그린 시트의 필요한 위치에 전술한 비아홀을 형성한다. 다음에, 상기 비아홀 내부에 충진되도록 은을 주성분으로 하는 도체 페이스트를 상기 그린 시트에 소정의 패턴으로 스크린 인쇄하였다. 그 후, 도체 페이스트가 비아홀을 통해 접합되고, 코일(12)을 형성하도록 인쇄후의 그린 시트를 적층하였다.
또한, 제조시에 있어서는, 1장의 그린 시트상에 복수의 적층 칩 인덕터에 대응하는 내부 도체를 형성하고, 마찬가지로 내부 도체를 형성한 그린 시트를 복수 장으로 적층하여 복수 개의 적층 칩 인덕터를 동시에 형성하고 있다.
다음에, 상기 적층체를 열압착하여 일체화시킨다.
다음에, 1개 씩의 적층 칩 인덕터로 절단 분리한 후, 대기중에서 가열하는 것에 의해, 그린 시트에 포함되는 바인더를 제거(탈 바인더 처리)한 후, 대략 900℃의 온도로 대기중에서 1시간 소성하였다.
이것에 의해 얻어진 소성체(칩(11))는 도 9에 도시한 바와 같이, 코일(12)의 주회 중심선(12a)에 거의 평행한 4개의 칩 표면에 인출 내부 도체(23a, 25a)의 단부가 노출된다.
이 소성체(칩(11))에, 은을 주성분으로 하는 글래스 프리트(glass-frit)를 포함한 전극 페이스트를 스크린 인쇄하여 소성 부착하는 것에 의해, 인출 내부 도체(23a, 25a)의 노출 부분에 도전 접속한 외부 단자 전극(13a, 13b)을 형성하였다.
또한, 외부 단자 전극(13a, 13b)에 니켈 도금과 땜납 도금을 실시하여 적층 칩 인덕터를 얻었다.
여기서, 칩(11)의 4개 면 각각에 인출 내부 도체(23a, 25a)가 노출되어 있으므로, 상기 1쌍의 외부 단자 전극(13a, 13b)을 칩(11)의 동일 면내에 형성할 때에 칩(11)의 방향 선별을 행할 필요가 없기 때문에, 생산성의 향상을 도모할 수 있다.
또한, 칩(11)의 표면에 노출되는 인출 내부 도체의 형상은 상기 ＋자 형상으로 한정되는 것은 아니다. 예컨대, 상기 ＋자 형상의 인출 내부 도체(23a, 25a)를 대신하여, 도 10에 도시한 바와 같은 인출 내부 도체(23a', 25a')를 사용하더라도 마찬가지의 효과를 얻을 수 있다.
즉, 시트(23, 25)의 상면에는, 대각선상에 소정 폭의 인출 내부 도체(23a', 25a')가 형성되어 있다. 이것에 의해, 인출 내부 도체(23a', 25a')의 각각은 그 양단부가 인접하는 2개의 변에 걸친 형상으로 되며, 도 11에 도시한 바와 같이, 칩(11)의 4개의 표면 각각에 소정 길이를 갖는 선 형상으로 노출된다.
따라서, 제조시에 외부 단자 전극(13a, 13b)을 형성할 때, 상기 마찬가지의 방향 선별을 행할 필요가 없으므로, 생산성 향상을 도모할 수 있다.
다음에, 본 발명의 실시예 2를 설명한다.
도 12는 실시예 2에 있어서의 적층 칩 인덕터의 적층 구조를 도시한 도면이고, 외관은 도 1에 도시한 실시예 1의 형태와 동일하다.
도 12에 있어, 전술한 실시예 1과 동일한 구성 부분은 동일 부호를 부여하여 도시하며 그 설명을 생략한다. 또, 실시예 1 및 실시예 2의 상이점은, 주회층(11a)에 있어서의 최하층의 내부 도체(21a')를 절연 재료 시트(21)의 하면으로 되도록 배치하여 적층하고, 인출 내부 도체(24a)의 배치를 변경하는 것에 의해, 0∼3/4 턴 분의 인덕턴스값을 보다 용이하게 변경시킬 수 있도록 한 점이다.
즉, 도 12에 도시한 바와 같이, 주회층(11a)의 최하층의 내부 도체(21a')는 실시예 1과 마찬가지의 U자 형상을 가지며, 절연 재료 시트(21)의 하면에 형성되어 있다. 여기서, 내부 도체(21a')의 한 단부에 형성된 비아홀(21b)은, 바로 위의 절연 재료 시트(21)에 형성되어 있는 비아홀(21b)에 접속되도록 형성되어 있다. 또, 내부 도체(21a')는 주회층(11a)의 다른 내부 도체(21a)와 접속하여 코일(12)을 형성하도록 배치되어 있는 것은 말할 필요도 없다.
또한, 인출층(11c)의 인출 내부 도체(24a)는, 그 다른 단부가 내부 도체(21a')의 소정 장소에 접속하도록 형성되어 있다.
상기 구성에 의하면, 도 13a에 도시한 바와 같이, 인출 내부 도체(24a)의 다른 단부의 위치를, 주회층(11a)에 있어서의 최하층의 내부 도체(21a')의 다른 단부(21c')에 일치시킨 경우에, 실시예 1과 비교했을 때의 인출 내부 도체(24a)의 형성 위치에 따른 인덕턴스값의 최소량은 0으로 된다.
또, 도 13b∼도 13g에 도시한 위치에 인출 내부 도체(24a)의 다른 쪽 단부가 배치되도록, 인출 내부 도체(24a)를 형성하는 것에 의해 도 13b에 도시한 구성의 경우에는 1/8 턴 분의 인덕턴스값이 감소하고, 도 13c에 도시한 구성에서는 1/4 턴 분, 도 13d에 도시한 구성에서는 3/8 턴, 도 13e에 도시한 구성에서는 1/2 턴, 도 13f에 도시한 구성에서는 5/8 턴 분, 도 13g에 도시한 구성에서는 3/4 턴 분의 인덕턴스값이 각각 감소된다.
이것에 의해, 제조시에 있어서의 인출 내부 도체(24a)의 형성 위치가 상이한 절연 재료 시트(24)를 마련하는 것만으로, 인덕턴스값이 서로 다른 적층 칩 인덕터를 제조할 수 있다. 또한, 외관 형상 및 외부 단자 전극(13a, 13b)의 형성 위치를 변경하는 일 없이, 인출 내부 도체(22a)의 형성 위치에 따른 인덕턴스값의 가변량에 맞추어 0∼3/2 턴 분의 인덕턴스값을 용이하게 변화시킬 수 있다.
따라서, 상기 적층 칩 인덕턴스의 제조에 대응하여, 인덕턴스값의 조정을 행하기 위해 종래와 같이 코아 면적을 변경시키는 등의 대폭적인 설계 변경을 행하는 일 없이, 또한 인덕턴스값이 상이할 때마다 설계 내용을 크게 변경시킬 필요가 없이, 설계 사양의 관리 등을 매우 간단히 행할 수 있다.
또한, 실시예 2에 있어서도, 실시예 1과 마찬가지의 효과를 얻을 수 있다는 것은 물론이다.
다음에, 본 발명의 실시예 3을 설명한다.
도 14는 실시예 3에 있어서의 적층 칩 인덕터의 적층 구조를 도시한 도면이며, 외관은 도 1에 도시한 실시예 1과 동일하다.
또, 도 14에 있어서, 전술한 실시예 2와 동일한 구성 부분은 동일 부호를 부여하여 도시하며 그 설명을 생략한다.
또한, 실시예 2와 실시예 3의 상이점은, 인출층(11b, 11c)의 구성을 변경시킨 것이다.
즉, 인출층(11b)은, 하면에 소정 폭의 선형의 인출 내부 도체(27a)가 형성된 정방형 형상을 갖는 소정 두께의 절연 재료 시트(27)에 의해 구성되어 있다. 이 인출 내부 도체(27a)는, 그 한 쪽 단부가 절연 재료 시트(27)의 가장자리에 도달하고, 다른 쪽 단부가 대향하는 내부 도체(21a)의 소정 장소에 접속되는 최소의 길이로 형성되어 있다.
또한, 인출층(11c)은, 상면에 소정 폭의 선형의 인출 내부 도체(28a)가 형성된 정방형 형상을 갖는 소정 두께의 절연 재료 시트(28)에 의해 구성되어 있다. 이 인출 내부 도체(28a)는 그 일 단부가 상기 인출 내부 도체(27a)의 일 단부와 동일한 측의 절연 재료 시트(28)의 가장자리에 도달하고, 다른 쪽 단부가 대향하는 내부 도체(21a')의 소정 장소에 접속되는 최소의 길이로 형성되어 있다.
상기 구성의 적층 칩 인덕터에 의하면, 코일(12)의 주회 중심선(12a)이 거의 직교하는 칩 길이 방향의 양 단부에 외부 단자 전극이 형성되어 있지 않으므로, 코일에 통전될 때에 발생하는 자속이 외부 단자 전극(13a, 13b)에 교차하지 않는다. 이것에 의해, 외부 단자 전극(13a, 13b) 내에 와류 전류가 발생하지 않으므로, 종래보다도 손실을 감소시킬 수 있다.
또한, 코일을 형성하는 내부 도체(21a)와 외부 단자 전극(13a, 13b)은, 각각의 면이 거의 직교하도록 형성되고 있기 때문에, 이들의 사이에 발생하는 부유 용량이 종래보다도 대폭 감소되어 자기 공진 주파수의 저하를 억제할 수 있다.
또한, 상기 구성에 있어서는, 인출 내부 도체(27a, 28b)가 절연 재료 시트(27, 28)의 주연부에 형성되기 때문에, 코일(12)에 발생한 자속이 인출 내부 도체(27a, 28a)와 거의 교차하는 일이 없으므로, 와류 전류의 발생은 실시예 1 및 실시예 2보다도 감소되어 손실 발생을 억제할 수 있다.
또, 인출 내부 도체(27a)와 주회층(11a)의 최상층의 내부 도체(21a)와의 접속 위치, 혹은 인출 내부 도체(28a)와 주회층(11a)의 최하층의 내부 도체(21a')와의 접속 위치를 변경하는 것에 의해, 0∼1/2 턴 분의 인덕턴스값을 용이하게 변경할 수 있다.
이것에 의해, 제조시에 있어서 인출 내부 도체(27a, 28a)의 형성 위치가 상이한 절연 재료 시트(27, 28)를 마련하는 것만으로, 외관 형상 및 외부 단자 전극(13a, 13b)의 형성 위치를 변경하는 일 없이, 인덕턴스값이 서로 다른 적층 칩 인덕터를 용이하게 제조할 수 있다.
따라서, 상기 적층 칩 인덕터의 제조에 대응하여, 인덕턴스값의 조정을 행하기 위해서 종래와 같이 코아 면적을 변경하는 등의 대폭적인 설계 변경을 행하는 일 없이, 또한 인덕턴스값이 상이할 때마다 대폭적으로 설계 내용을 변경할 필요가 없이, 설계 사양의 관리 등을 매우 간단히 행할 수 있다.
또한, 본 실시예의 적층 칩 인덕터는, 전술한 구성에 한정되지 않는다. 예컨대, 외부 단자 전극의 형성 위치를 도 15 내지 도 17에 도시한 바와 같은 위치로 하여도 상기와 동일한 효과를 얻을 수 있다.
도 15에 도시한 적층 칩 인덕터(10)의 외부 단자 전극(14a, 14b)은, 코일(12)의 주회 중심선(12a)에 평행한 동일의 칩 표면에 노출된 인출 내부 도체에 접속되며, 또한 외부 단자 전극(14a, 14b)은 이 면의 길이 방향 단면부에 형성되는 동시에 그 일 단부가 이 면에 인접하는 다른 3개 면의 주연부에 연속하게 형성되어 있다. 이와 같은 구성에 의해서도, 2개의 외부 단자 전극(14a, 14b) 사이의 거리를 길게 설정할 수 있기 때문에, 기판에 실장하였을 때의 기판의 휘어짐에 의해 외부 단자 전극(14a, 14b)에 발생하는 응력을 저감시킬 수 있으므로, 접속 불량의 발생을 저감할 수 있다.
또한, 도 16에 도시한 칩 인덕터(10)의 외부 단자 전극(15a, 15b)은, 코일(12)의 주회 중심선(12a)에 평행한 동일의 칩 표면에 노출한 인출 내부 도체에 접속되며, 또한 외부 단자 전극(15a, 15b)은 이 면의 길이 방향 단부에 형성되는 동시에 그 일 단부가 칩(11)의 길이 방향의 단면부의 주연부에 연속해서 형성되어 있다. 이 구성에 의해서도, 2개의 외부 단자 전극(15a, 15b)의 거리를 길게 설정할 수 있으므로, 기판에 실장하였을 때의 기판의 휘어짐에 의한 접속 불량의 발생을 저감시킬 수 있다.
또한, 도 17에 도시한 적층 칩 인덕터(10)의 외부 단자 전극(16a, 16b)은 코일(12)의 일 단부측의 인출 내부 도체에 접속되며, 외부 단자 전극(17a, 17b)은 코일(12)의 다른 단부측의 인출 내부 도체에 접속되어 있다. 또한, 이들의 외부 단자 전극(16a, 16b, 17a, 17b)은 기판에 실장하였을 때에 기판면과 대향하는 칩 면에 인접하는 2개 면의 각각에 형성되어 있다. 즉, 외부 단자 전극(16a, 17a)은 동일 면 내의 길이 방향 양단부 방향으로 형성되며, 이 면에 대향하는 면 내의 길이 방향 양 단부에 외부 단자 전극(16b, 17b)이 형성되어 있다.
이 구성에 의해서도, 칩 길이 방향 양 단부의 외부 단자 전극 사이의 거리를 길게 설정할 수 있으므로, 기판에 실장하였을 때의 기판의 휘어짐에 의한 접속 불량의 발생을 저감할 수 있다. 또한, 기판면에 대하여 수직으로 되도록 외부 단자 전극을 칩(11)의 길이 방향 양 단부의 각각에 1쌍씩 형성하였기 때문에, 리플로우시에 칩이 상승하는 맨하탄 현상의 발생을 방지할 수 있다.
또한, 도 17에 도시한 바와 같이, 기판에 실장할 때에 기판면과 대향하는 칩 면에 인접하는 2개 면의 각각에 외부 단자 전극(16a, 16b, 17a, 17b)을 형성하는 경우, 다음과 같이 인출 도체를 배치함으로써, 모회로 기판에 적층 칩 인덕터(10)를 탑재할 때에 표리 반전시키더라도 인덕턴스값의 변동이 적은 인덕터로 된다.
예컨대, 도 18에 도시한 바와 같이, 한 쪽의 인출 도체(41)가 칩 측면에 노출되는 위치(외부 단자 전극(16a, 17a)와의 접속 위치)와 칩 상면과의 사이의 거리와, 다른 쪽 인출 도체(42)가 칩 측면에 노출되는 위치(외부 단자 전극(16b, 17b)와의 접속 위치)와 칩 하면과의 사이의 거리가 같아지도록 인출 도체(41, 42)를 배치한다.
이와 같이, 인출 도체(41, 42)를 배치하는 것에 의해, 도 19 및 도 20에 도시한 바와 같이 도 18에 있어서의 칩(11)의 상하면 중 어느 하나를 모회로 기판(30)에 대향시켜 탑재해도, 인출 도체(41, 42)의 노출 단부로부터 랜드(31, 32) 사이에서의 거리의 합이 항상 일정한 값(D0=D1+D2)으로 된다.
통상, 도 21 내지 도 23에 도시한 바와 같이, 인덕터(10)를 모회로 기판(30)에 탑재하였을 때, 랜드(31, 32)에 외부 단자 전극(16a, 16b, 17a, 17b)을 납땜하면, 이 땜납 부분에 의해 각 외부 단자 전극(16a, 16b, 17a, 17b)마다 인덕턴스 L×1 ∼ L×4가 발생한다. 이 인덕턴스값은 랜드(31, 32)와 인출 도체(41, 42)의 노출 단부와의 사이의 거리에 의존한다. 따라서, 상기와 같이, 인출 도체(41, 42)의 노출 단부로부터 랜드(31, 32) 사이에서의 거리의 합이 항상 일정한 값(D0=D1+D2)으로 되도록 인출 도체(41, 42)를 배치하는 것에 의해, 인덕턴스 L×1∼ L×4의 합이 항상 일정한 값으로 된다. 즉, 적층 칩 인덕터(10)를 도 22에 도시한 상태에서 모회로 기판(30)에 탑재했을 때의 인덕턴스 L×1 ∼ L×4의 합이, 도 23에 도시한 바와 같이 표리 반전하여 탑재했을 때의 인덕턴스 L×1' ∼ L×4'의 합과 같게 된다.
또한, 도 24에 도시한 바와 같이, 칩(11)의 길이 방향의 양 단면이 정방형이고, 이 양 단면을 제외한 4개 측면에 각각 독립된 외부 단자 전극(51a ∼51d, 52a ∼52d)을 형성하며, 모회로 기판(30)의 면에 대해서 거의 수직으로 되는 외부 단자 전극(51b, 51d, 52b, 52d)을 랜드(31, 32)에 납땜하여 탑재하는 경우에도 상기와 마찬가지로 인출 내부 도체(53, 54)를 형성하면, 모회로 기판에 적층 칩 인덕터(10)를 탑재할 때에 표리 반전시켜도 인덕턴스값의 변동이 적은 인덕터로 된다.
즉, 도 25에 도시한 바와 같이, 납땜에 의해 발생하는 인덕턴스 L×1 ∼ L×4의 합이, 칩(11) 등의 측면을 하면으로 하여 적층 칩 인덕터(10)를 모회로 기판에 탑재하여도 인덕턴스의 변동이 적다.
또한, 전술한 실시예 1의 적층 인덕터에 있어서, 도 26에 도시한 바와 같이 선 형상의 인출 내부 도체(22a, 24a)와 ＋자 형상의 인출 내부 도체(23a, 25a)와의 사이를 연속 접속한 비아홀(61)에 의해 접속하여도 좋다. 이와 같은 구성으로 함으로써 코일(12)과 ＋자 형상의 인출 내부 도체(23a, 25a)의 간격을 확장하여, 외부 단자 전극(13a, 13b)을 코일(12)로부터 분리하여 형성하는 것이 가능하므로, 코일(12)과 외부 단자 전극(13a, 13b)과의 사이에 발생하는 부유 용량을 저감시킬 수 있다.
또, 도 27에 도시한 바와 같이, 코일(12)의 단부를 형성하는 내부 도체(62a)를 절연 재료 시트(62)의 가장자리까지 연장하고, 이 가장자리 부분의 내부 도체(62a)를 인출 내부 도체(63)로 하여 칩(11)의 표면에 노출하도록 하여도, 코일(12)의 주회 중심선(12a)에 평행한 칩 표면에 외부 단자 전극을 형성할 수 있어, 외부 단자 전극에 발생하는 와류 전류를 저감시킬 수 있다.
또한, 도 28에 도시한 바와 같이, 칩(11)의 표면 근방에 있어서 인출 내부 도체(64a, 64b)의 두께를 두껍게 형성하면, 칩(11)의 표면에 노출되는 면적이 증가하여 외부 단자 전극(65a, 65b)과의 접속성이 향상된다. 이 경우, 제조시에 있어서 인출 내부 도체(64a, 64b)를 형성할 때에 도전체 페이스트를 2회 이상 중복하여 도포하거나 혹은 도 29에 도시한 바와 같이 인출 내부 도체(64a, 64b)가 형성되어 있는 절연 재료 시트(64)에 인접하는 절연 재료 시트(26, 21)의 대향면에도 인출 내부 도체(67a, 67b)를 형성하여 이들의 도체면을 대향시켜 접속하는 등의 방법에 의해 용이하게 인출 내부 도체의 두께를 두껍게 형성할 수 있다.
또한, 상기의 적층 칩 인덕터를 제조할 때에 사용하는 저온 소성 절연 재료로서 Ni-Zn계 페라이트 등의 자성체 재료를 사용하여도 좋다. 또, 내부 도체로서 은-팔라듐 합금, 은-백금 합금, 금 등의 다른 금속을 사용하여도 좋다. 또, 은 이외의 금속을 사용하여 외부 단자 전극을 형성하여도 좋다.
또한, 그린 시트의 성형에는, 리버스 코터(reverse-coater) 등을 사용해도 좋고, 적층 방법도 슬러리 빌드(slurry-build)법 등의 다른 방법이라도 좋으며, 내부 도체도 전사(transcriptions)나 스퍼터(sputtering) 등의 다른 방법으로 형성하여도 좋다.
또, 외부 단자 전극은 스퍼터 등의 방법으로 형성하여도 좋고, 도금에 사용되는 금속도 다른 금속이어도 좋다.
따라서, 본원 발명은, 표면에 내부 도체(21a)가 형성된 절연 재료 시트를 적층하고, 내부 도체(21a)를 나선 형상으로 접속하고 있는 코일(12)과, 코일(12)의 단부와 외부 단자 전극을 접속하는 인출 내부 도체(22a∼25a)가 내부에 형성된 칩(11)을 구비하고, 코일(12)의 주회(周回) 중심선과 평행한 칩(11)의 표면에 외부 단자 전극(13a, 13b)이 형성된 적층 칩 인덕터(10)를 구성한다. 이에 따라, 코일(12)에 발생하는 자속이 외부 단자 전극(13a, 13b)의 면에 교차하지 않기 때문에, 외부 단자 전극(13a, 13b)에서의 와류 전류의 발생을 방지할 수 있는 동시에, 인출 내부 도체(22a∼25a)의 코일 단부로의 접속 위치를 변경함으로써 인덕턴스값을 용이하게 변경할 수 있다.
상기 종래의 기술, 과제를 해결하기 위한 수단 및 발명의 실시예의 기재는, 본 발명 내용을 당업자에게 설명하는 것 이상으로, 필요 충분한 것으로 생각된다. 또, 본 발명이 상기 실시예의 구성에 한정되지는 않는다는 것은 물론이다.
도 1은 본 발명의 실시예 1에 있어서의 적층 칩 인덕터를 도시한 개략적 사시도,
도 2는 종래예의 일반적인 적층 칩 인덕터를 도시한 개략적 사시도,
도 3은 종래예의 종(縱)적층형의 적층 칩 인덕터를 도시한 개략적 사시도,
도 4는 종래예의 종적층형의 적층 칩 인덕터의 적층 구조를 도시한 도면,
도 5는 종래예의 문제점을 설명하는 도면,
도 6은 본 발명의 실시예 1에 있어서의 적층 칩 인덕터의 적층 구조를 도시한 도면,
도 7은 본 발명의 실시예 1에 있어서의 외부 단자 전극과 자속의 관계를 도시한 도면,
도 8a 내지 도 8g는 본 발명의 실시예 1에 있어서의 인출 내부 도체의 형성 위치와 인덕턴스값과의 관계를 설명하는 도면,
도 9는 본 발명의 실시예 1에 있어서의 인출 내부 도체의 칩 표면으로의 노출 상태를 도시한 도면,
도 10은 본 발명의 실시예 1에 있어서의 인출 내부 도체의 다른 형상을 도시한 도면,
도 11은 본 발명의 실시예 1에 있어서의 인출 내부 도체의 칩 표면으로의 다른 노출 상태를 도시한 도면,
도 12는 본 발명의 실시예 2에 있어서의 적층 칩 인덕터의 적층 구조를 도시한 도면,
도 13a 내지 도 13g는 본 발명의 실시예 2에 있어서의 인출 내부 도체의 형성 위치와 인덕턴스값과의 관계를 설명하는 도면,
도 14는 본 발명의 실시예 3에 있어서의 적층 칩 인덕터의 적층 구조를 도시한 도면,
도 15는 본 발명의 실시예에 있어서의 외부 단자 전극의 다른 형성예를 도시한 도면,
도 16은 본 발명의 실시예에 있어서의 외부 단자 전극의 다른 형성예를 도시한 도면,
도 17은 본 발명의 실시예의 외부 단자 전극의 다른 형성예를 도시한 도면,
도 18은 본 발명의 실시예에 있어서의 외부 단자 전극의 다른 형성예에 따른 인출 도체 단부의 노출 위치를 설명하는 도면,
도 19는 본 발명의 실시예에 있어서의 외부 단자 전극의 다른 형성예에 따른 인출 도체 단부의 노출 위치를 설명하는 도면,
도 20은 본 발명의 실시예에 있어서의 외부 단자 전극의 다른 형성예에 따른 인출 도체 단부의 노출 위치를 설명하는 도면,
도 21은 본 발명의 실시예에 따른 적층 칩 인덕터를 모(母)회로 기판에 실장하였을 때의 인덕턴스를 설명하는 도면,
도 22는 본 발명의 실시예에 따른 적층 칩 인덕터를 모회로 기판에 실장하였을 때의 인덕턴스를 설명하는 도면,
도 23은 본 발명의 실시예에 따른 적층 칩 인덕터를 모회로 기판에 실장하였을 때의 인덕턴스를 설명하는 도면,
도 24는 본 발명의 실시예에 있어서의 외부 단자 전극의 다른 형성 위치 및 인출 도체 단부의 노출 위치를 설명하는 도면,
도 25는 본 발명의 실시예에 따른 적층 칩 인덕터를 모회로 기판에 실장하였을 때의 인덕턴스를 설명하는 도면,
도 26은 본 발명의 실시예에 있어서의 인출 내부 도체의 다른 형성예를 도시한 도면,
도 27은 본 발명의 실시예에 있어서의 인출 내부 도체의 다른 형성예를 도시한 도면,
도 28은 본 발명의 실시예에 있어서의 인출 내부 도체의 다른 형성예를 도시한 도면,
도 29는 본 발명의 실시예에 있어서의 인출 내부 도체의 다른 형성예를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1; 적층형 칩 인덕터 2; 내부 도체
3a,3b; 외부 단자 전극 7a,7b,7c,7d; 절연 재료 시트
8a,8b,8c,8d; 비아홀

Claims (8)

  1. 코일이 매설된 적층 구조의 칩과, 상기 칩 표면에 형성되어 상기 코일의 단부에 접속되는 외부 단자 전극을 포함한 적층 인덕터에 있어서,
    상기 적층 구조내의 상기 코일을 형성하는 내부 도체를 갖는 주회층과는 다른 층에 형성되며,상기 코일의 주회 중심선에 거의 평행한 칩 표면에 노출되는 동시에 상기 코일의 단부에 접속된 인출 내부 도체를 갖는 인출층과,
    상기 코일의 주회 중심선에 거의 평행한 면에 형성되는 동시에 상기 인출 내부 도체에 접속되어 있는 외부 단자 전극을 포함한 것을 특징으로 하는 적층 인덕터.
  2. 제 1 항에 있어서,
    상기 인출 내부 도체는 상기 코일의 주회 중심선에 거의 평행한 모든 면에 노출되어 있는 것을 특징으로 하는 적층 인덕터.
  3. 제 1 항에 있어서,
    상기 칩은 정방형의 절연 재료 시트를 적층한 직방체 형상을 이루고, 상기 인출층은 제 1 인출 내부 도체가 형성된 절연 재료 시트와 제 2 인출 내부 도체가 형성된 절연 시트로 구성되는 동시에,
    상기 제 1 인출 내부 도체는 상기 절연 재료 시트의 중앙에서 교차하는 4개의 단부가 절연 재료 시트의 가장자리에 도달하는 소정 폭의 ＋자 형상을 이루며,
    상기 제 2 인출 내부 도체는 소정 폭의 선형을 이루는 동시에 한 쪽 단부가 상기 절연 재료 시트의 거의 중앙에서 상기 제 1 인출 내부 도체에 접속되고, 다른 쪽 단부가 상기 코일 단부의 소정 장소에 접속되는 위치에 형성되어 있는 것을 특징으로 하는 적층 인덕터.
  4. 제 1 항에 있어서,
    상기 칩은 정방형의 절연 재료 시트를 적층한 직방체 형상을 이루고, 상기 인출층은 제 1 인출 내부 도체가 형성된 절연 재료 시트와 제 2 인출 내부 도체가 형성된 절연 시트로 구성되는 동시에,
    상기 제 1 인출 내부 도체는 상기 절연 재료 시트의 대각선상에 형성되는 동시에 양 단부의 각각이 2개의 변에 걸쳐 소정 폭의 선 형상을 이루며,
    상기 제 2 인출 내부 도체는 소정 폭의 선 형상을 이루는 동시에, 한 쪽 단부가 상기 기록 절연 재료 시트의 거의 중앙에서 상기 제 1 인출 내부 도체에 접속되고, 다른 쪽 단부가 상기 코일 단부의 소정 장소에 접속되는 위치에 형성되어 있는 것을 특징으로 하는 적층 인덕터.
  5. 제 1 항에 있어서,
    상기 외부 단자 전극은, 상기 코일의 주회 중심선 방향의 양 단부에 형성됨과 동시에 한 쪽 단부가 인접면의 주연부에 연속하여 형성되어 있는 것을 특징으로 하는 적층 인덕터.
  6. 제 1 항에 있어서,
    상기 외부 단자 전극은, 상기 코일의 주회 중심선에 거의 평행한 2개의 면의 각각에 상기 코일의 주회 중심선 방향의 양 단부에 형성되어 있는 동시에, 상기 외부 단자 전극이 형성된 2개의 면은 기판 탑재시에 기판면에 대향하는 상기 코일의 주회 중심선에 거의 평행한 면에 인접하는 것을 특징으로 하는 적층 인덕터.
  7. 표면에, I, L 또는 U 자형 형상의 내부 도체가 형성됨과 동시에 상기 내부 도체의 단부에 접속된 비아홀이 형성된 복수의 절연 재료 시트를 상기 내부 도체가 코일을 형성하도록 적층되어 이루어지는 주회층과, 한 쪽 단부가 상기 코일의 단부에 접속되고, 다른 쪽 단부가 시트의 가장자리에 도달하는 인출 내부 도체가 형성된 1장 이상의 절연 재료 시트로 구성되며, 상기 주회층의 외측에 적층되는 인출층을 갖는 칩과, 상기 코일의 주회 중심선에 거의 평행한 칩 표면에 형성되는 동시에 상기 인출 내부 도체에 접속된 외부 단자 전극으로 구성되는 적층 인덕터의 제조 방법에 있어서,
    상기 인출층을 구성하는 절연 재료 시트로의 인출 내부 도체의 형성 위치를 변경하여, 상기 인출 내부 도체의 상기 코일 단부로의 접속 위치를 변경하는 것에 의해, 서로 다른 인덕턴스값의 적층 인덕터를 제조하는 것을 특징으로 하는 적층 인덕터 제조 방법.
  8. 제 7 항에 있어서,
    상기 코일의 단부를 구성하는 내부 도체와 상기 인출 내부 도체의 적어도 일부가, 절연 재료 시트를 개재하지 않고서 대향하게 접속하도록, 인출 내부 도체 혹은 코일 단부를 구성하는 내부 도체가 형성된 절연 재료 시트를 다른 절연 재료 시트에 대해서 표리 반전시켜 적층하는 것을 특징으로 하는 적층 인덕터 제조 방법.
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