KR101463675B1 - 전자 부품 및 그 제조 방법 - Google Patents

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아끼히로 오노
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

본 발명의 과제는 기울어진 상태로 회로 기판에 실장되는 것을 억제할 수 있는 전자 부품 및 그 제조 방법을 제공하는 것이다. 제1 랜드 및 제2 랜드를 갖는 회로 기판 위에 실장되는 전자 부품(10a)이다. 외부 전극(14a, 14b)은 적층체(12)의 하면(S10)에 있어서 y축 방향으로 배열하도록 설치되고, 또한, 제1 랜드 및 제2 랜드에 각각 접속된다. 외부 전극(14a, 14b)의 제1 랜드 및 제2 랜드에 대한 접촉면은, 각각 y축 방향으로 평행한 직선 A에 관하여 선 대칭인 구조를 이루고 있음과 함께, 복수로 분할되어 있다.

Description

전자 부품 및 그 제조 방법{ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THEREOF}
본 발명은, 전자 부품 및 그 제조 방법에 관한 것으로, 보다 특정적으로는, 회로 기판에 실장되는 전자 부품 및 그 제조 방법에 관한 것이다.
종래의 전자 부품으로서는, 예를 들면, 특허 문헌 1에 기재된 적층 코일 부품이 알려져 있다. 그 적층 코일 부품에서는, 세라믹 적층체의 동일한 면(이하, 실장면이라고 칭함)에 2개의 외부 전극이 설치되어 있다. 외부 전극은, 세라믹 적층체의 실장면 이외의 면에는 절첩하여 형성되어 있지 않다. 이상과 같은 전자 부품에 따르면, 외부 전극이 실장면에만 설치되어 있으므로, 전자 부품이 회로 기판 위에 납땜에 의해 실장될 때에, 땜납이 세라믹 적층체의 실장면 이외의 면에 부착되지 않는다. 그 때문에, 땜납은 세라믹 적층체로부터 비어져 나와 측방으로 확대되는 일이 없다. 그 결과, 전자 부품을 좁은 영역에 실장하는 것이 가능해진다.
그러나, 특허 문헌 1에 기재된 전자 부품은, 이하에 설명한 바와 같이, 기울어진 상태로 회로 기판에 실장될 우려가 있다. 보다 상세하게는, 그 전자 부품에서는 전자 부품을 회로 기판 위에 탑재하고, 가열에 의해 땜납을 액상화시킨 후에, 땜납을 경화시킴으로써, 전자 부품을 회로 기판 위에 실장한다. 이 때, 외부 전극이 실장면에만 설치되어 있으므로, 땜납은 실장면에만 부착되고, 실장면 이외의 면에는 부착되지 않는다. 그 때문에, 땜납의 표면적은 비교적 작아진다. 따라서, 땜납이 액상화되었을 때에, 땜납에 발생하는 표면 장력도 작아져서, 땜납이 전자 부품을 회로 기판에 끌어당기는 힘의 크기가 작아진다. 그 결과, 땜납이 액상화되었을 때에, 약간의 충격에 의해서도, 전자 부품이 회로 기판 위에서 기울어져 버릴 우려가 있다. 즉, 전자 부품이 기울어진 상태로 회로 기판에 실장될 우려가 있다.
일본 특허 출원 공개 제2005-322743호 공보
따라서, 본 발명의 목적은 기울어진 상태로 회로 기판에 실장되는 것을 억제할 수 있는 전자 부품 및 그 제조 방법을 제공하는 것이다.
본 발명의 제1 형태에 따른 전자 부품은, 제1 랜드 및 제2 랜드를 갖는 회로 기판 위에 실장되는 전자 부품으로서, 본체와, 상기 본체의 실장면에 있어서 소정 방향으로 배열하도록 설치되고, 또한, 상기 제1 랜드 및 상기 제2 랜드에 각각 접속되는 제1 외부 전극 및 제2 외부 전극을 구비하고 있고, 상기 제1 외부 전극 및 상기 제2 외부 전극의 상기 제1 랜드 및 상기 제2 랜드에 대한 제1 접촉면 및 제2 접촉면은, 각각 상기 소정 방향으로 평행한 직선에 관하여 선 대칭인 구조를 이루고 있음과 함께, 복수로 분할되어 있는 것을 특징으로 한다.
상기 전자 부품의 제1 형태에 따른 제조 방법은, 내부 도체가 설치된 복수의 절연체층을 적층하여, 그 내부 도체가 상기 실장면으로부터 노출되어 있는 상기 본체를 얻는 제1 공정과, 상기 실장면으로부터 노출되어 있는 상기 내부 도체를 덮도록, 도금 공법에 의해 상기 제1 외부 전극 및 상기 제2 외부 전극을 형성하는 제2 공정을 구비하고 있고, 상기 제1 공정에 있어서, 복수로 분할된 상기 제1 접촉면 및 상기 제2 접촉면의 각각에 끼워져 있는 부분에 있어서 상기 내부 도체가 차지하는 면적의 비율은, 그 제1 접촉면 및 그 제2 접촉면에 있어서 그 내부 도체가 차지하는 면적의 비율보다도 작은 것을 특징으로 한다.
상기 전자 부품의 제2 형태에 따른 제조 방법은, 복수의 절연체층을 준비하는 제1 공정과, 상기 제1 외부 전극 및 상기 제2 외부 전극을 상기 절연체층에 형성하는 제2 공정과, 상기 복수의 절연체층을 적층함으로써 상기 본체를 형성하는 제3 공정을 구비하고 있고, 상기 제2 공정에서는, 상기 제1 외부 전극 및 상기 제2 외부 전극의 일부분의 두께가 그 제1 외부 전극 및 그 제2 외부 전극의 그 밖의 부분의 두께보다도 얇아지도록, 그 제1 외부 전극 및 그 제2 외부 전극을 형성하는 것을 특징으로 한다.
상기 전자 부품의 제3 형태에 따른 제조 방법은, 복수의 절연체층을 준비하는 제1 공정과, 상기 제1 외부 전극 및 상기 제2 외부 전극을 상기 절연체층에 형성하는 제2 공정과, 상기 복수의 절연체층을 적층함으로써 상기 본체를 형성하는 제3 공정을 구비하고 있고, 상기 제2 공정에서는, 상기 제1 외부 전극 및 상기 제2 외부 전극의 각각이 복수로 분할되도록, 그 제1 외부 전극 및 그 제2 외부 전극을 형성하는 것을 특징으로 한다.
본 발명에 따르면, 기울어진 상태로 회로 기판에 실장되는 것을 억제할 수 있다.
도 1은 제1 실시 형태에 따른 전자 부품의 외관 사시도이다.
도 2는 제1 실시 형태에 따른 전자 부품을 적층 방향으로부터 평면에서 본 도면이다.
도 3은 제1 실시 형태에 따른 전자 부품의 적층체의 분해 사시도이다.
도 4는 전자 부품 및 회로 기판을 z축 방향으로부터 투시한 도면이다.
도 5는 제1 변형예에 따른 전자 부품의 외관 사시도이다.
도 6은 제1 변형예에 따른 전자 부품을 z축 방향으로부터 평면에서 본 도면이다.
도 7은 제1 변형예에 따른 전자 부품의 적층체의 분해 사시도이다.
도 8은 전자 부품 및 회로 기판을 z축 방향으로부터 투시한 도면이다.
도 9는 제2 변형예에 따른 전자 부품의 외관 사시도이다.
도 10은 제2 변형예에 따른 전자 부품을 z축 방향으로부터 평면에서 본 도면이다.
도 11은 제2 변형예에 따른 전자 부품의 적층체의 분해 사시도이다.
도 12는 제2 실시 형태에 따른 전자 부품의 외관 사시도이다.
도 13은 제2 실시 형태에 따른 전자 부품의 적층체의 분해 사시도이다.
이하에, 본 발명의 실시 형태에 따른 전자 부품 및 그 제조 방법에 대해서 설명한다.
(제1 실시 형태)
(전자 부품의 구성)
이하에, 본 발명의 제1 실시 형태에 따른 전자 부품에 대해서 도면을 참조하면서 설명한다. 도 1은, 제1 실시 형태에 따른 전자 부품(10a)의 외관 사시도이다. 도 2는, 제1 실시 형태에 따른 전자 부품(10a)을 적층 방향으로부터 평면에서 본 도면이다. 도 3은, 제1 실시 형태에 따른 전자 부품(10a)의 적층체(12)의 분해 사시도이다. 이하, 전자 부품(10a)의 적층 방향을 x축 방향으로 정의하고, x축 방향으로부터 평면에서 보았을 때에, 전자 부품(10a)의 짧은 변을 따른 방향을 z축 방향으로 정의하고, 전자 부품(10a)의 긴 변을 따른 방향을 y축 방향으로 정의한다. x축, y축 및 z축은 서로 직교하고 있다.
전자 부품(10a)은, 도 1 내지 도 3에 도시하는 바와 같이, 적층체(본체)(12), 외부 전극(14(14a, 14b)), 접속 도체(내부 도체)(20(20a 내지 20g, 20m 내지 20s), 22(22a 내지 22g, 22m 내지 22s)) 및 코일(L)을 구비하고 있다.
적층체(12)는 직방체 형상을 이루고 있고, 접속 도체(20, 22) 및 코일(L)을 내장하고 있다. 이하에서는, 적층체(12)의 z축 방향의 마이너스 방향측의 면을 하면 S10으로 정의한다.
적층체(12)는, 도 3에 도시하는 바와 같이, 절연체층(16(16a 내지 16t))이 x축 방향의 마이너스 방향측으로부터 플러스 방향측으로 이 순서대로 배열하도록 적층됨으로써 구성되어 있다. 절연체층(16)은, 각각 장방 형상을 이루고 있고, 자성체 재료에 의해 제작되어 있다. 이하에서는, 절연체층(16)의 x축 방향의 플러스 방향측의 면을 표면이라고 칭하고, 절연체층(16)의 x축 방향의 마이너스 방향측의 면을 이면이라고 칭한다.
코일(L)은, 도 3에 도시하는 바와 같이, 코일 도체(내부 도체)(18(18a 내지 18s)) 및 비아 홀 도체(v1 내지 v18)에 의해 구성되어 있다. 즉, 코일(L)은 코일 도체(18a 내지 18s)가 비아 홀 도체(v1 내지 v18)에 의해 접속됨으로써 구성되어 있다. 코일(L)은 x축 방향으로 연장되는 코일축을 갖고 있고, 시계 방향으로 선회하면서 x축 방향의 마이너스 방향측으로부터 플러스 방향측을 향하여 진행하는 나선 형상을 이루고 있다.
코일 도체(18a 내지 18s)는, 각각 도 3에 도시하는 바와 같이, 절연체층(16a 내지 16s)의 표면 위에 형성되어 있다. 코일 도체(18a 내지 18s)는, 각각 도전성 재료로 이루어지고, 3/4턴의 턴수를 갖고 있고, 선 형상 도체가 절곡되어 형성되어 있다. 즉, 코일 도체(18a 내지 18s)는 환형상의 궤도의 일부(1/4)가 절결된 형상을 이루고 있다. 이하에서는, 코일 도체(18a 내지 18s)에 있어서, 시계 방향의 상류측의 단부를 상류단이라고 부르고, 시계 방향의 하류측의 단부를 하류단이라고 부른다.
비아 홀 도체(v1 내지 v18)는, 각각 절연체층(16b 내지 16s)을 x축 방향으로 관통하고 있고, 코일 도체(18a 내지 18s)를 접속하고 있다. 보다 상세하게는, 비아 홀 도체(v1)는, 코일 도체(18a)의 하류단과 코일 도체(18b)의 상류단을 접속하고 있다. 비아 홀 도체(v2)는, 코일 도체(18b)의 하류단과 코일 도체(18c)의 상류단을 접속하고 있다. 비아 홀 도체(v3)는, 코일 도체(18c)의 하류단과 코일 도체(18d)의 상류단을 접속하고 있다. 비아 홀 도체(v4)는, 코일 도체(18d)의 하류단과 코일 도체(18e)의 상류단을 접속하고 있다. 비아 홀 도체(v5)는, 코일 도체(18e)의 하류단과 코일 도체(18f)의 상류단을 접속하고 있다. 비아 홀 도체(v6)는, 코일 도체(18f)의 하류단과 코일 도체(18g)의 상류단을 접속하고 있다. 비아 홀 도체(v7)는, 코일 도체(18g)의 하류단과 코일 도체(18h)의 상류단을 접속하고 있다. 비아 홀 도체(v8)는, 코일 도체(18h)의 하류단과 코일 도체(18i)의 상류단을 접속하고 있다. 비아 홀 도체(v9)는, 코일 도체(18i)의 하류단과 코일 도체(18j)의 상류단을 접속하고 있다. 비아 홀 도체(v10)는, 코일 도체(18j)의 하류단과 코일 도체(18k)의 상류단을 접속하고 있다. 비아 홀 도체(v11)는, 코일 도체(18k)의 하류단과 코일 도체(18l)의 상류단을 접속하고 있다. 비아 홀 도체(v12)는, 코일 도체(18l)의 하류단과 코일 도체(18m)의 상류단을 접속하고 있다. 비아 홀 도체(v13)는, 코일 도체(18m)의 하류단과 코일 도체(18n)의 상류단을 접속하고 있다. 비아 홀 도체(v14)는, 코일 도체(18n)의 하류단과 코일 도체(18o)의 상류단을 접속하고 있다. 비아 홀 도체(v15)는, 코일 도체(18o)의 하류단과 코일 도체(18p)의 상류단을 접속하고 있다. 비아 홀 도체(v16)는, 코일 도체(18p)의 하류단과 코일 도체(18q)의 상류단을 접속하고 있다. 비아 홀 도체(v17)는, 코일 도체(18q)의 하류단과 코일 도체(18r)의 상류단을 접속하고 있다. 비아 홀 도체(v18)는, 코일 도체(18r)의 하류단과 코일 도체(18s)의 상류단을 접속하고 있다.
접속 도체(20a 내지 20g)는, 각각 절연체층(16a 내지 16g)의 표면에 있어서, z축 방향의 마이너스 방향측의 긴 변에 접하도록 설치되어 있는 장방 형상의 도체층이다. 접속 도체(20a 내지 20g)는, x축 방향으로부터 평면에서 보았을 때에, 서로 일치한 상태로 겹쳐 있다. 이에 의해, 절연체층(16)이 적층되었을 때에, 접속 도체(20a 내지 20g)는 하면 S10으로부터 장방 형상의 영역 내에 노출되게 된다. 또한, 접속 도체(20a)는, 도 3에 도시하는 바와 같이, 코일 도체(18a)의 상류단과 접속되어 있다.
접속 도체(20m 내지 20s)는, 각각 절연체층(16m 내지 16s)의 표면에 있어서, z축 방향의 마이너스 방향측의 긴 변에 접하도록 설치되어 있는 장방 형상의 도체층이다. 접속 도체(20m 내지 20s)는, z축 방향으로부터 평면에서 보았을 때에, 서로 일치한 상태로 겹쳐 있다. 이에 의해, 절연체층(16)이 적층되었을 때에, 접속 도체(20m 내지 20s)는 하면 S10으로부터 장방 형상의 영역 내에 노출되게 된다.
여기서, 접속 도체(20a 내지 20g)와 접속 도체(20m 내지 20s)는, z축 방향으로부터 평면에서 보았을 때에, 일치한 상태로 겹쳐 있다. 또한, 접속 도체(20a 내지 20g)는 7층 설치되어 있고, 접속 도체(20m 내지 20s)도 7층 설치되어 있다. 따라서, 접속 도체(20a 내지 20g)와 접속 도체(20m 내지 20s)는, 절연체층(16j)에 관하여 면 대칭인 구조를 이루고 있다.
접속 도체(22a 내지 22g)는, 각각 절연체층(16a 내지 16g)의 표면에 있어서, z축 방향의 마이너스 방향측의 긴 변에 접하도록 설치되어 있는 장방 형상의 도체층이다. 접속 도체(22a 내지 22g)는, 각각 접속 도체(20a 내지 20g)보다도 y축 방향의 마이너스 방향측에 위치하고 있다. 또한, 접속 도체(22a 내지 22g)는, z축 방향으로부터 평면에서 보았을 때에, 서로 일치한 상태로 겹쳐 있다. 이에 의해, 절연체층(16)이 적층되었을 때에, 접속 도체(22a 내지 22g)는 하면 S10으로부터 장방 형상의 영역 내에 노출되게 된다.
접속 도체(22m 내지 22s)는, 각각 절연체층(16m 내지 16s)의 표면에 있어서, z축 방향의 마이너스 방향측의 긴 변에 접하도록 설치되어 있는 장방 형상의 도체층이다. 접속 도체(22m 내지 22s)는, 각각 접속 도체(20m 내지 20s)보다도 y축 방향의 마이너스 방향측에 위치하고 있다. 또한, 접속 도체(22m 내지 22s)는, z축 방향으로부터 평면에서 보았을 때에, 서로 일치한 상태로 겹쳐 있다. 이에 의해, 절연체층(16)이 적층되었을 때에, 접속 도체(22m 내지 22s)는 하면 S10으로부터 장방 형상의 영역 내에 노출되게 된다. 또한, 접속 도체(22s)는, 도 3에 도시하는 바와 같이, 코일 도체(18s)의 하류단과 접속되어 있다.
여기서, 접속 도체(22a 내지 22g)와 접속 도체(22m 내지 22s)는, z축 방향으로부터 평면에서 보았을 때에, 일치한 상태로 겹쳐 있다. 또한, 접속 도체(22a 내지 22g)는 7층 설치되어 있고, 접속 도체(22m 내지 22s)도 7층 설치되어 있다. 따라서, 접속 도체(22a 내지 22g)와 접속 도체(22m 내지 22s)는, 절연체층(16j)에 관하여 면 대칭인 구조를 이루고 있다.
또한, 절연체층(16h 내지 16l)에는, 접속 도체(20, 22)는 설치되어 있지 않다.
외부 전극(14a, 14b)은, 도 1 및 도 2에 도시하는 바와 같이, 적층체(12)의 하면 S10에 있어서 y축 방향으로 배열하도록 설치되어 있다. 외부 전극(14a)은 y축 방향으로 평행한 홈(G1)에 의해 외부 전극부(15a, 15b)로 분할되어 있다. 외부 전극부(15a)는, 도 3의 접속 도체(20a 내지 20g)가 하면 S10으로부터 노출되어 있는 부분을 덮도록 도금 공법에 의해 형성되어 있는 장방 형상의 도체이다. 외부 전극부(15b)는, 도 3의 접속 도체(20m 내지 20s)가 하면 S10으로부터 노출되어 있는 부분을 덮도록 도금 공법에 의해 형성되어 있는 장방 형상의 도체이다. 상기한 바와 같이, 접속 도체(20a 내지 20g)와 접속 도체(20m 내지 20s)는, 절연체층(16j)에 관하여 면 대칭인 구조를 이루고 있다. 따라서, 외부 전극부(15a, 15b)는, z축 방향으로 평행한 직선 A에 관하여 선 대칭인 구조를 이루고 있다. 직선 A는, z축 방향으로부터 평면에서 보았을 때에, 절연체층(16j)과 일치하고 있다.
외부 전극(14b)은 외부 전극(14a)보다도 y축 방향의 마이너스 방향측에 설치되어 있다. 외부 전극(14b)은 y축 방향으로 평행한 홈(G2)에 의해 외부 전극부(15c, 15d)로 분할되어 있다. 외부 전극부(15c)는, 도 3의 접속 도체(22a 내지 22g)가 하면 S10으로부터 노출되어 있는 부분을 덮도록 도금 공법에 의해 형성되어 있는 장방 형상의 도체이다. 외부 전극부(15d)는, 도 3의 접속 도체(22m 내지 22s)가 하면 S10으로부터 노출되어 있는 부분을 덮도록 도금 공법에 의해 형성되어 있는 장방 형상의 도체이다. 상기한 바와 같이, 접속 도체(22a 내지 22g)와 접속 도체(22m 내지 22s)는, 절연체층(16j)에 관하여 면 대칭인 구조를 이루고 있다. 따라서, 외부 전극부(15c, 15d)는 z축 방향으로 평행한 직선 A에 관하여 선 대칭인 구조를 이루고 있다.
이상과 같이 구성된 전자 부품(10a)은 회로 기판 위에 실장된다. 이하에, 전자 부품(10a)의 회로 기판으로의 실장에 대해서 도면을 참조하면서 설명한다. 도 4는, 전자 부품(10a) 및 회로 기판(100)을 z축 방향으로부터 투시한 도면이다.
도 4에 도시하는 바와 같이, 회로 기판(100)은 기판 본체(101) 및 랜드(102(102a, 102b))를 갖고 있다. 기판 본체(101)는, 예를 들면, 다층 배선 기판이다. 랜드(102)는 기판 본체(101)의 주면 위에 설치되어 있는 외부 접속용의 전극이다.
전자 부품(10a)이 회로 기판(100)에 실장될 때에는, 하면 S10은 실장면으로 된다. 즉, 하면 S10과 회로 기판(100)이 대향한다. 그리고, 외부 전극(14a)[외부 전극부(15a, 15b)]은, 랜드(102a)에 접속된다. 외부 전극(14b)[외부 전극부(15c, 15d)]은, 랜드(102b)에 접속된다. 외부 전극(14a, 14b)과 랜드(102a, 102b)는 납땜에 의해 고정된다. 이때, 외부 전극(14a)의 랜드(102a)에 대한 접촉면을 접촉면(S1, S2)으로 한다. 또한, 외부 전극(14b)의 랜드(102b)에 대한 접촉면을 접촉면(S3, S4)으로 한다.
여기서, 외부 전극(14a)은 홈(G1)에 의해 외부 전극부(15a, 15b)로 분할되어 있으므로, 외부 전극(14a)의 랜드(102a)에 대한 접촉면도, 홈(G1)에 의해 접촉면(S1, S2)으로 분할되어 있다. 또한, 외부 전극부(15a, 15b)는, 직선 A에 관하여 선 대칭인 구조를 갖고 있으므로, 접촉면(S1, S2)도, 직선 A에 관하여 선 대칭인 구조를 이룬다.
또한, 외부 전극(14b)은 홈(G2)에 의해 외부 전극부(15c, 15d)로 분할되어 있으므로, 외부 전극(14b)의 랜드(102b)에 대한 접촉면도, 홈(G2)에 의해 접촉면(S3, S4)으로 분할되어 있다. 또한, 외부 전극부(15c, 15d)는, 직선 A에 관하여 선 대칭인 구조를 갖고 있으므로, 접촉면(S3, S4)도, 직선 A에 관하여 선 대칭인 구조를 이룬다.
(전자 부품의 제조 방법)
이하에, 전자 부품(10a)의 제조 방법에 대해서 도면을 참조하면서 설명한다. 또한, 이하에서는, 복수의 전자 부품(10a)을 동시에 작성할 때의 전자 부품(10a)의 제조 방법에 대해서 설명한다.
우선, 도 3의 절연체층(16)으로 되어야 할 세라믹 그린 시트를 준비한다. 구체적으로는, 산화 제2철(Fe2O3), 산화 아연(ZnO), 산화 구리(CuO) 및 산화 니켈(NiO)을 소정의 비율로 칭량한 각각의 재료를 원재료로서 볼 밀에 투입하고, 습식 조합을 행한다. 얻어진 혼합물을 건조하고 나서 분쇄하고, 얻어진 분말을 800℃에서 1시간 예비 소결한다. 얻어진 예비 소결 분말을 볼 밀로 습식 분쇄한 후, 건조하고 나서 해쇄하여, 페라이트 세라믹 분말을 얻는다.
이 페라이트 세라믹 분말에 대하여 결합제(아세트산 비닐, 수용성 아크릴 등)와 가소제, 습윤재, 분산제를 가하여 볼 밀로 혼합을 행하고, 그 후, 감압에 의해 탈포를 행한다. 얻어진 세라믹스 랠리를 닥터 블레이드법에 의해, 캐리어 시트 위에 시트 형상으로 형성하여 건조시키고, 절연체층(16)으로 되어야 할 세라믹 그린 시트를 제작한다.
다음으로, 도 3에 도시하는 바와 같이, 절연체층(16b 내지 16s)으로 되어야 할 세라믹 그린 시트의 각각에, 비아 홀 도체(v1 내지 v18)를 형성한다. 구체적으로는, 절연체층(16b 내지 16s)으로 되어야 할 세라믹 그린 시트에 레이저빔을 조사하여 비아 홀을 형성한다. 다음으로, 이 비아 홀에 대하여, Ag, Pd, Cu, Au나 이들의 합금 등의 도전성 페이스트를 인쇄 도포 등의 방법에 의해 충전한다.
다음으로, 도 3에 도시하는 바와 같이, 절연체층(16a 내지 16s)으로 되어야 할 세라믹 그린 시트의 표면 위에 코일 도체(18a 내지 18s) 및 접속 도체(20a 내지 20g, 20m 내지 20s, 22a 내지 22g, 22m 내지 22s)를 형성한다. 구체적으로는, 절연체층(16a 내지 16s)으로 되어야 할 세라믹 그린 시트의 표면 위에, Ag, Pd, Cu, Au나 이들의 합금 등을 주성분으로 하는 도전성 페이스트를 스크린 인쇄법이나 포토리소그래피법 등의 방법에 의해 도포함으로써, 코일 도체(18a 내지 18s) 및 접속 도체(20a 내지 20g, 20m 내지 20s, 22a 내지 22g, 22m 내지 22s)를 형성한다. 또한, 코일 도체(18a 내지 18s) 및 접속 도체(20a 내지 20g, 20m 내지 20s, 22a 내지 22g, 22m 내지 22s)를 형성하는 공정과 비아 홀에 대하여 도전성 페이스트를 충전하는 공정은, 동일한 공정에 있어서 행해져도 좋다.
다음으로, 도 3에 도시하는 바와 같이, 절연체층(16a 내지 16t)으로 되어야 할 세라믹 그린 시트를 이 순서대로 배열하도록 적층ㆍ압착하여, 미소성의 마더 적층체를 얻는다. 절연체층(16a 내지 16t)으로 되어야 할 세라믹 그린 시트의 적층ㆍ압착은, 1매씩 적층하여 가압착하여 마더 적층체를 얻은 후, 미소성의 마더 적층체를 정수압 프레스 등에 의해 가압하여 본압착을 행한다.
다음에, 마더 적층체를 커트 날에 의해 소정 치수의 적층체(12)에 커트한다. 이에 의해, 하면 S10으로부터 접속 도체(20, 22)가 노출되어 있는 적층체(12)를 얻는다. 이때, 외부 전극부(15a)가 형성되는 부분[즉, 접촉면(S1)에 상당하는 부분]과 외부 전극부(15b)가 형성되는 부분[즉, 접촉면(S2)에 상당하는 부분]에 끼워져 있는 부분에 있어서 접속 도체(20)는 노출되어 있지 않다. 외부 전극부(15c)가 형성되는 부분[즉, 접촉면(S3)에 상당하는 부분]과 외부 전극부(15d)가 형성되는 부분[즉, 접촉면(S4)에 상당하는 부분]에 끼워져 있는 부분에 있어서 접속 도체(22)는 노출되어 있지 않다.
다음에, 미소성의 적층체(12)에, 탈바인더 처리 및 소성을 실시한다. 탈바인더 처리는, 예를 들면, 저산소 분위기 속에 있어서 500℃에서 2시간의 조건으로 행한다. 소성은, 예를 들면, 800℃ 내지 900℃에서 2.5시간의 조건에 의해 행한다.
다음으로, 하면 S10으로부터 노출되어 있는 접속 도체(20, 22)를 덮도록, 도금 공법에 의해, Ni/Sn 도금을 실시하여, 외부 전극(14)을 형성한다. 상기한 바와 같이, 외부 전극부(15a)가 형성되는 부분과 외부 전극부(15b)가 형성되는 부분에 끼워져 있는 부분에 있어서 접속 도체(20)는 노출되어 있지 않다. 외부 전극부(15c)가 형성되는 부분과 외부 전극부(15d)가 형성되는 부분에 끼워져 있는 부분에 있어서 접속 도체(22)는 노출되어 있지 않다. 따라서, 외부 전극부(15a, 15b) 사이 및 외부 전극부(15c, 15d) 사이에는, 홈(G1, G2)이 형성된다. 이상의 공정에 의해, 도 1에 도시하는 바와 같은 전자 부품(10a)이 완성된다.
(효과)
이상과 같은 전자 부품(10a)에 따르면, 기울어진 상태로 회로 기판(100)에 실장되는 것을 억제할 수 있다. 보다 상세하게는, 외부 전극(14a)의 랜드(102a)에 대한 접촉면은, 홈(G1)에 의해 접촉면(S1, S2)으로 분할되어 있다. 이에 의해, 홈(G1)에 있어서, 땜납의 표면이 형성된다. 그 때문에, 전자 부품(10a)에서는, 접촉면이 접촉면(S1, S2)으로 분할되어 있지 않은 전자 부품에 비해, 땜납의 표면적이 커진다. 그 결과, 땜납에 발생하는 표면 장력이 커져, 땜납이 액상화되었을 때에, 외부 전극(14a, 14b)과 랜드(102a, 102b)를 끌어당기는 힘이 커진다.
또한, 외부 전극(14a, 14b)은 y축 방향으로 배열되어 있고, 접촉면(S1, S2)은 y축 방향으로 평행한 직선 A에 관하여 선 대칭인 구조를 이루고 있음과 함께, 접촉면(S3, S4)은 y축 방향으로 평행한 직선 A에 관하여 선 대칭인 구조를 이루고 있다. 이에 의해, 접촉면(S1)에 있어서 외부 전극부(15a)와 랜드(102a) 사이에 기능하는 힘의 크기와, 접촉면(S2)에 있어서 외부 전극부(15b)와 랜드(102a) 사이에 기능하는 힘의 크기를 근접시키는 것이 가능해진다. 마찬가지로, 접촉면(S3)에 있어서 외부 전극부(15c)와 랜드(102b) 사이에 기능하는 힘의 크기와, 접촉면(S4)에 있어서 외부 전극부(15d)와 랜드(102b) 사이에 기능하는 힘의 크기를 근접시키는 것이 가능해진다. 따라서, 전자 부품(10a)이 직선 A를 중심으로 하여 회전하는 모멘트가 부정되어 0에 근접한다. 이상과 같이, 전자 부품(10a)에 따르면, 전자 부품(10a)을 회로 기판(100)에 대하여 끌어당기는 힘이 커짐과 동시에, 전자 부품(10a)이 직선 A를 중심으로 하여 회전하는 것이 억제되므로, 기울어진 상태로 회로 기판(100)에 실장되는 것이 억제되게 된다.
(변형예)
이하에, 제1 변형예에 따른 전자 부품(10b)에 대해서 도면을 참조하면서 설명한다. 도 5는, 제1 변형예에 따른 전자 부품(10b)의 외관 사시도이다. 도 6은, 제1 변형예에 따른 전자 부품(10b)을 z축 방향으로부터 평면에서 본 도면이다. 도 7은, 제1 변형예에 따른 전자 부품(10b)의 적층체(12)의 분해 사시도이다.
전자 부품(10a)과 전자 부품(10b)의 상위(相違)점은, 외부 전극(14a, 14b)의 구성이다. 그 밖의 점에 대해서는, 전자 부품(10a)과 전자 부품(10b)에서는 상위하지 않으므로, 설명을 생략한다.
전자 부품(10b)에서는, 외부 전극(14a, 14b)은, 도 5 및 도 6에 도시하는 바와 같이, 분할되어 있지 않다. 외부 전극(14a, 14b)의 일부분의 두께가 외부 전극(14a, 14b)의 그 밖의 부분의 두께보다도 얇아져 있다. 외부 전극(14a)은 외부 전극부(17a 내지 17c)에 의해 구성되어 있다. 외부 전극부(17a, 17c, 17b)는 장방 형상을 이루고 있고, 도 6에 도시하는 바와 같이, x축 방향의 마이너스 방향측으로부터 플러스 방향측으로 이 순서대로 일렬로 배열하도록 설치되어 있다. 외부 전극부(17c)의 두께 D2는, 외부 전극부(17a)의 두께 D1 및 외부 전극부(17b)의 두께 D1보다도 얇다. 그리고, 외부 전극부(17a 내지 17c)는, 직선 A에 관하여 선 대칭인 구조를 갖고 있다.
외부 전극(14b)은 외부 전극부(17d 내지 17f)에 의해 구성되어 있다. 외부 전극부(17d, 17f, 17e)는 장방 형상을 이루고 있고, 도 6에 도시하는 바와 같이, x축 방향의 마이너스 방향측으로부터 플러스 방향측으로 이 순서대로 일렬로 배열하도록 설치되어 있다. 외부 전극부(17f)의 두께 D2는, 외부 전극부(17d)의 두께 D1 및 외부 전극부(17e)의 두께 D1보다도 얇다. 그리고, 외부 전극부(17d 내지 17f)는, 직선 A에 관하여 선 대칭인 구조를 갖고 있다.
전자 부품(10a)에서는, 상기와 같은 외부 전극(14a, 14b)이 형성되도록, 도 7에 도시하는 바와 같이, 접속 도체(20i, 22i, 20k, 22k)가 절연체층(16i, 16k)의 표면에 설치되어 있다. 보다 상세하게는, 전자 부품(10a)에서는, 외부 전극부(15a, 15b) 사이 및 외부 전극부(15c, 15d) 사이에는 외부 전극부가 형성되지 않도록, 절연체층(16i 내지 16l)에는 접속 도체(20, 22)가 설치되어 있지 않다.
한편, 전자 부품(10b)에서는, 외부 전극부(17a, 17b) 사이 및 외부 전극부(17d, 17e) 사이에는, 외부 전극부(17a, 17b, 17d, 17e)보다도 얇은 외부 전극부(17c, 17f)가 설치된다. 따라서, 외부 전극부(17a, 17b) 사이 및 외부 전극부(17d, 17e) 사이에 위치하는 절연체층(16i 내지 16l)의 일부에, 접속 도체(20i, 20k, 22i, 22k)가 설치되어 있다. 이에 의해, 외부 전극부(17a)가 형성되는 부분[즉, 접촉면(S1)]과 외부 전극부(17b)가 형성되는 부분[즉, 접촉면(S2)]에 끼워져 있는 외부 전극부(17c)가 형성되는 부분에 있어서, 접속 도체(20)가 차지하는 면적의 비율은, 외부 전극부(17a, 17b)가 형성되는 부분에 있어서 접속 도체(20)가 차지하는 비율보다도 작아져 있다. 외부 전극부(17d)가 형성되는 부분[즉, 접촉면(S3)]과 외부 전극부(17e)가 형성되는 부분[즉, 접촉면(S4)]에 끼워져 있는 외부 전극부(17f)가 형성되는 부분에 있어서 접속 도체(22)가 차지하는 면적의 비율은, 외부 전극부(17d, 17e)가 형성되는 부분에 있어서 접속 도체(22)가 차지하는 비율보다도 작아져 있다. 그리고, 외부 전극(14a, 14b)이 도금 공법에 의해 형성되면, 외부 전극부(17a, 17b) 사이 및 외부 전극부(17d, 17e) 사이에, 외부 전극부(17a, 17b, 17d, 17e)보다도 얇은 외부 전극부(17c, 17f)가 형성되게 된다.
이상과 같이 구성된 전자 부품(10b)은 회로 기판 위에 실장된다. 이하에, 전자 부품(10b)의 회로 기판으로의 실장에 대해서 도면을 참조하면서 설명한다. 도 8은, 전자 부품(10b) 및 회로 기판(100)을 z축 방향으로부터 투시한 도면이다.
전자 부품(10b)이 회로 기판(100)에 실장될 때에는, 하면 S10은 실장면으로 된다. 즉, 하면 S10과 회로 기판(100)이 대향한다. 그리고, 외부 전극(14a)[외부 전극부(17a, 17b)]은, 랜드(102a)에 접속된다. 외부 전극(14b)[외부 전극부(17d, 17e)]은, 랜드(102b)에 접속된다. 외부 전극(14a, 14b)과 랜드(102a, 102b)는 납땜에 의해 고정된다. 이때, 외부 전극(14a)의 랜드(102a)에 대한 접촉면을 접촉면(S1, S2)으로 한다. 또한, 외부 전극(14b)의 랜드(102b)에 대한 접촉면을 접촉면(S3, S4)으로 한다.
여기서, 외부 전극(14a)은, 상대적으로 얇은 외부 전극부(17c)가 상대적으로 두꺼운 외부 전극부(17a, 17b)에 의해 끼워져 구성되어 있다. 외부 전극부(17c)는 랜드(102a)에 접촉하지 않으므로, 외부 전극(14a)의 랜드(102a)에 대한 접촉면은, 외부 전극부(17c)에 의해 형성된 홈(G1)에 의해 접촉면(S1, S2)으로 분할되어 있다. 또한, 외부 전극부(17a, 17b)는, 직선 A에 관하여 선 대칭인 구조를 갖고 있으므로, 접촉면(S1, S2)도, 직선 A에 관하여 선 대칭인 구조를 이룬다.
또한, 외부 전극(14b)은, 상대적으로 얇은 외부 전극부(17f)가 상대적으로 두꺼운 외부 전극부(17d, 17e)에 의해 끼워져 구성되어 있다. 외부 전극부(17f)는 랜드(102b)에 접촉하지 않으므로, 외부 전극(14b)의 랜드(102b)에 대한 접촉면은, 외부 전극부(17f)에 의해 형성된 홈(G2)에 의해 접촉면(S3, S4)으로 분할되어 있다. 또한, 외부 전극부(17d, 17e)는, 직선 A에 관하여 선 대칭인 구조를 갖고 있으므로, 접촉면(S3, S4)도, 직선 A에 관하여 선 대칭인 구조를 이룬다.
이상과 같이 구성된 전자 부품(10b)도, 전자 부품(10a)과 같이, 기울어진 상태로 회로 기판(100)에 실장되는 것을 억제할 수 있다.
이하에, 제2 변형예에 따른 전자 부품(10c)에 대해서 도면을 참조하면서 설명한다. 도 9는, 제2 변형예에 따른 전자 부품(10c)의 외관 사시도이다. 도 10은, 제2 변형예에 따른 전자 부품(10c)을 z축 방향으로부터 평면에서 본 도면이다. 도 11은, 제2 변형예에 따른 전자 부품(10c)의 적층체(12)의 분해 사시도이다.
전자 부품(10a)과 전자 부품(10c)의 상위점은, 외부 전극(14a, 14b)의 구성이다. 그 밖의 점에 대해서는, 전자 부품(10a)과 전자 부품(10c)에서는 상위하지 않으므로, 설명을 생략한다.
전자 부품(10c)에서는, 외부 전극(14a)은 하면 S10 외에, 적층체(12)의 y축 방향의 플러스 방향측의 단면에도 설치되어 있다. 마찬가지로, 외부 전극(14b)은 하면 S10 외에, 적층체(12)의 y축 방향의 마이너스 방향측의 단면에도 설치되어 있다. 즉, 외부 전극(14a, 14b)을 구성하고 있는 외부 전극부(15a 내지 15d)는, L자형을 이루고 있다.
전자 부품(10c)에서는, 상기와 같은 외부 전극(14a, 14b)이 형성되도록, 접속 도체(20a 내지 20g, 20m 내지 20s)는, 각각 절연체층(16a 내지 16g, 16m 내지 16s)의 y축 방향의 플러스 방향측의 짧은 변에 접하고 있다. 또한, 접속 도체(22a 내지 22g, 22m 내지 22s)는, 각각 절연체층(16a 내지 16g, 16m 내지 16s)의 y축 방향의 마이너스 방향측의 짧은 변에 접하고 있다. 이에 의해, 접속 도체(20a 내지 20g, 20m 내지 20s, 22a 내지 22g, 22m 내지 22s)는, 적층체(12)의 y축 방향의 플러스 방향측 및 마이너스 방향측의 단면으로부터 노출되게 된다. 그 때문에, 외부 전극(14a, 14b)은 도금 공법에 의해 L자형을 이루도록 형성된다.
이상과 같이 구성된 전자 부품(10c)도, 전자 부품(10a)과 동일하도록, 기울어진 상태로 회로 기판(100)에 실장되는 것을 억제할 수 있다.
(제2 실시 형태)
(전자 부품의 구성)
이하에, 본 발명의 제2 실시 형태에 따른 전자 부품에 대해서 도면을 참조하면서 설명한다. 도 12는, 제2 실시 형태에 따른 전자 부품(10d)의 외관 사시도이다. 도 13은, 제2 실시 형태에 따른 전자 부품(10d)의 적층체(12)의 분해 사시도이다. 이하, 전자 부품(10d)의 적층 방향을 z축 방향이라고 정의하고, z축 방향으로부터 평면에서 보았을 때에, 전자 부품(10d)의 짧은 변을 따른 방향을 x축 방향이라고 정의하고, 전자 부품(10d)의 긴 변을 따른 방향을 y축 방향이라고 정의한다. x축, y축 및 z축은 서로 직교하고 있다.
전자 부품(10d)은, 도 12 및 도 13에 도시하는 바와 같이, 적층체(본체)(12), 외부 전극(14(14a, 14b)), 코일(L) 및 접속부(V1, V2)를 구비하고 있다.
적층체(12)는 직방체 형상을 이루고 있고, 코일(L) 및 접속부(V1, V2)를 내장하고 있다. 이하에서는, 적층체(12)의 z축 방향의 마이너스 방향측의 면을 하면 S10이라고 정의한다.
외부 전극(14a, 14b)은, 각각 적층체(12)의 하면 S10에 설치되어 있다. 전자 부품(10d)에 있어서의 외부 전극(14a, 14b)의 구성은, 전자 부품(10a)에 있어서의 외부 전극(14a, 14b)의 구성과 동일하므로 설명을 생략한다.
적층체(12)는, 도 13에 도시하는 바와 같이, 절연체층(16(16a 내지 16l))이 z축 방향의 플러스 방향측으로부터 마이너스 방향측으로 이 순서대로 배열하도록 적층됨으로써 구성되어 있다. 절연체층(16)은, 각각 장방 형상을 이루고 있고, 자성체 재료에 의해 제작되어 있다. 이하에서는, 절연체층(16)의 z축 방향의 플러스 방향측의 면을 표면이라고 칭하고, 절연체층(16)의 z축 방향의 마이너스 방향측의 면을 이면이라고 칭한다.
코일(L)은, 코일 도체(18(18a 내지 18j)) 및 비아 홀 도체(v12 내지 v20)에 의해 구성되어 있다. 즉, 코일(L)은 코일 도체(18a 내지 18j)가 비아 홀 도체(v12 내지 v20)에 의해 접속됨으로써 구성되어 있다. 코일(L)은, z축 방향으로 연장되는 코일축을 갖고 있고, 반시계 방향으로 선회하면서 z축 방향의 플러스 방향측으로부터 마이너스 방향측을 향하여 진행하는 나선 형상을 이루고 있다.
코일 도체(18a 내지 18j)는, 각각 도 13에 도시하는 바와 같이, 절연체층(16b 내지 16k)의 표면 위에 설치되어 있다. 코일 도체(18a 내지 18j)는, 각각 도전성 재료로 이루어지고, 7/8턴의 턴수를 갖고 있고, 선 형상 도체가 절곡되어 형성되어 있다. 단, 코일 도체(18a)는 5/8턴의 턴수를 갖고 있다. 즉, 코일 도체(18a 내지 18j)는 환형상의 궤도의 일부[코일 도체(18a)에서는 3/8, 코일 도체(18b 내지 18j)에서는 1/8]가 절결된 형상을 이루고 있다. 이하에서는, 코일 도체(18a 내지 18j)에 있어서, 반시계 방향의 상류측의 단부를 상류단이라고 부르고, 반시계 방향의 하류측의 단부를 하류단이라고 부른다.
비아 홀 도체(v12 내지 v20)는, 각각 절연체층(16b 내지 16j)을 z축 방향으로 관통하고 있고, 코일 도체(18a 내지 18j)를 접속하고 있다. 보다 상세하게는, 비아 홀 도체(v12)는, 코일 도체(18a)의 하류단과 코일 도체(18b)의 상류단을 접속하고 있다. 비아 홀 도체(v13)는, 코일 도체(18b)의 하류단과 코일 도체(18c)의 상류단을 접속하고 있다. 비아 홀 도체(v14)는, 코일 도체(18c)의 하류단과 코일 도체(18d)의 상류단을 접속하고 있다. 비아 홀 도체(v15)는, 코일 도체(18d)의 하류단과 코일 도체(18e)의 상류단을 접속하고 있다. 비아 홀 도체(v16)는, 코일 도체(18e)의 하류단과 코일 도체(18f)의 상류단을 접속하고 있다. 비아 홀 도체(v17)는, 코일 도체(18f)의 하류단과 코일 도체(18g)의 상류단을 접속하고 있다. 비아 홀 도체(v18)는, 코일 도체(18g)의 하류단과 코일 도체(18h)의 상류단을 접속하고 있다. 비아 홀 도체(v19)는, 코일 도체(18h)의 하류단과 코일 도체(18i)의 상류단을 접속하고 있다. 비아 홀 도체(v20)는, 코일 도체(18i)의 하류단과 코일 도체(18j)의 상류단을 접속하고 있다.
접속부(V1)는, 비아 홀 도체(v1 내지 v11)는, 각각 도 13에 도시하는 바와 같이, 절연체층(16b 내지 16l)을 z축 방향으로 관통하고 있고, 일직선에 연결됨으로써 1개의 접속부(V1)를 구성하고 있다. 접속부(V1)는 적층체(12) 내에 설치되고, 또한, 코일(L)의 z축 방향의 플러스 방향측의 단부[코일 도체(18a)의 상류단]와 외부 전극(14a)의 외부 전극부(15a)를 접속하고 있다.
비아 홀 도체(v21, v22)는, 각각 도 13에 도시하는 바와 같이, 절연체층(16k, 16l)을 z축 방향으로 관통하고 있고, 접속부(V2)를 구성하고 있다. 접속부(V2)는 적층체(12) 내에 설치되고, 또한, 코일(L)의 z축 방향의 마이너스 방향측의 단부[코일 도체(18j)의 하류단]와 외부 전극(14b)의 외부 전극부(15d)를 접속하고 있다.
(전자 부품의 제조 방법)
이하에, 전자 부품(10d)의 제조 방법에 대해서 도면을 참조하면서 설명한다. 또한, 이하에서는, 복수의 전자 부품(10d)을 동시에 작성할 때의 전자 부품(10d)의 제조 방법에 대해서 설명한다.
우선, 도 13의 절연체층(16)으로 되어야 할 세라믹 그린 시트를 준비한다. 구체적으로는, 산화 제2철(Fe2O3), 산화 아연(ZnO), 산화 구리(CuO) 및 산화 니켈(NiO)을 소정의 비율로 칭량한 각각의 재료를 원재료로서 볼 밀에 투입하고, 습식 조합을 행한다. 얻어진 혼합물을 건조하고 나서 분쇄하고, 얻어진 분말을 800℃에서 1시간 예비 소결한다. 얻어진 예비 소결 분말을 볼 밀로 습식 분쇄한 후, 건조하고 나서 해쇄하여, 페라이트 세라믹 분말을 얻는다.
이 페라이트 세라믹 분말에 대하여 결합제(아세트산 비닐, 수용성 아크릴 등)와 가소제, 습윤재, 분산제를 가하여 볼 밀로 혼합을 행하고, 그 후, 감압에 의해 탈포를 행한다. 얻어진 세라믹스 랠리를 닥터 블레이드법에 의해, 캐리어 시트 위에 시트 형상으로 형성하여 건조시키고, 절연체층(16)으로 되어야 할 세라믹 그린 시트를 제작한다.
다음으로, 도 13에 도시하는 바와 같이, 절연체층(16b 내지 16l)으로 되어야 할 세라믹 그린 시트의 각각에, 비아 홀 도체(v1 내지 v22)를 형성한다. 구체적으로는, 절연체층(16b 내지 16l)으로 되어야 할 세라믹 그린 시트에 레이저빔을 조사하여 비아 홀을 형성한다. 다음으로, 이 비아 홀에 대하여, Ag, Pd, Cu, Au나 이들의 합금 등의 도전성 페이스트를 인쇄 도포 등의 방법에 의해 충전한다.
다음으로, 도 13에 도시하는 바와 같이, 절연체층(16b 내지 16k)으로 되어야 할 세라믹 그린 시트의 표면 위에 코일 도체(18a 내지 18j)를 형성한다. 구체적으로는, 절연체층(16b 내지 16k)으로 되어야 할 세라믹 그린 시트의 표면 위에, Ag, Pd, Cu, Au나 이들의 합금 등을 주성분으로 하는 도전성 페이스트를 스크린 인쇄법이나 포토리소그래피법 등의 방법에 의해 도포함으로써, 코일 도체(18a 내지 18j)를 형성한다. 또한, 코일 도체(18a 내지 18j)를 형성하는 공정과 비아 홀에 대하여 도전성 페이스트를 충전하는 공정은, 동일한 공정에 있어서 행해져도 좋다.
다음으로, 도 13에 도시하는 바와 같이, 절연체층(16l)으로 되어야 할 세라믹 그린 시트의 이면 위에 외부 전극(14a, 14b)으로 되어야 할 은 전극을 형성한다. 구체적으로는, 절연체층(16l)으로 되어야 할 세라믹 그린 시트의 이면 위에, Ag, Pd, Cu, Au나 이들의 합금 등을 주성분으로 하는 도전성 페이스트를 스크린 인쇄법이나 포토리소그래피법 등의 방법에 의해 도포함으로써, 복수의 외부 전극부(15a 내지 15d)로 분할된 외부 전극(14a, 14b)을 형성한다. 또한, 외부 전극(14a, 14b)으로 되어야 할 은 전극을 형성하는 공정과 비아 홀에 대하여 도전성 페이스트를 충전하는 공정은, 동일한 공정에 있어서 행해져도 좋다.
다음으로, 도 13에 도시하는 바와 같이, 절연체층(16a 내지 16l)으로 되어야 할 세라믹 그린 시트를 이 순서대로 배열하도록 적층ㆍ압착하여, 미소성의 마더 적층체를 얻는다. 절연체층(16a 내지 16l)으로 되어야 할 세라믹 그린 시트의 적층ㆍ압착은, 1매씩 적층하여 가압착하여 마더 적층체를 얻은 후, 미소성의 마더 적층체를 정수압 프레스 등에 의해 가압하여 본압착을 행한다.
다음에, 마더 적층체를 컷트날에 의해 소정 치수의 적층체(12)에 커트한다. 이에 의해 미소성의 적층체(12)가 얻어진다.
다음에, 미소성의 적층체(12)에, 탈바인더 처리 및 소성을 실시한다. 탈바인더 처리는, 예를 들면, 저산소 분위기 속에 있어서 500℃에서 2시간의 조건으로 행한다. 소성은, 예를 들면, 800℃ 내지 900℃에서 2.5시간의 조건으로 행한다.
다음에, 외부 전극(14a, 14b)으로 되어야 할 은 전극에 대하여, Ni/Sn 도금을 실시하여, 외부 전극(14a, 14b)을 형성한다. 이상의 공정에 의해, 도 12에 도시하는 바와 같은 전자 부품(10d)이 완성된다.
이상과 같이 구성된 전자 부품(10d)도, 전자 부품(10a)과 동일하도록, 기울어진 상태로 회로 기판(100)에 실장되는 것을 억제할 수 있다.
또한, 전자 부품(10d)에 있어서, 전자 부품(10b)과 같이, 외부 전극(14a, 14b)의 일부분의 두께가 외부 전극(14a, 14b)의 그 밖의 부분의 두께보다도 얇아져 있어도 좋다. 이 경우에는, 외부 전극(14a, 14b)으로 되어야 할 은 전극의 일부분의 두께가 외부 전극(14a, 14b)으로 되어야 할 은 전극의 그 밖의 부분의 두께보다도 얇아지도록 외부 전극(14a, 14b)으로 되어야 할 은 전극을 스크린 인쇄법 등에 의해 형성한다.
또한, 전자 부품(10(10a 내지 10d))은, 코일(L)을 회로 소자로서 내장하고 있다. 그러나, 회로 소자는, 코일(L)에 한정되지 않고, 컨덴서나 저항 등 그 밖의 소자이어도 좋다.
이상과 같이, 본 발명은 전자 부품 및 그 제조 방법에 유용하고, 특히, 기울어진 상태로 회로 기판에 실장되는 것을 억제할 수 있는 점에서 우수하다.
G1, G2 : 홈
L : 코일
S1 내지 S4 : 접촉면
S10 : 하면
10a 내지 10d : 전자 부품
12 : 적층체
14a, 14b : 외부 전극
15a 내지 15d, 17a 내지 17f : 외부 전극부
16a 내지 16t : 절연체층
18a 내지 18s : 코일 도체

Claims (8)

  1. 제1 랜드 및 제2 랜드를 갖는 회로 기판 위에 실장되는 전자 부품으로서,
    복수의 절연체층이 적층되어 이루어지는 본체와,
    상기 본체의 실장면에 있어서 소정 방향으로 배열하도록 설치되고, 또한, 상기 제1 랜드 및 상기 제2 랜드에 각각 접속되는 제1 외부 전극 및 제2 외부 전극과,
    상기 절연체층과 함께 적층된, 상기 실장면으로부터 노출되어 있는 내부 도체
    을 구비하고 있고,
    상기 제1 외부 전극 및 상기 제2 외부 전극의 상기 제1 랜드 및 상기 제2 랜드에 대한 제1 접촉면 및 제2 접촉면은, 각각 상기 소정 방향으로 평행한 직선에 관하여 선 대칭인 구조를 이루고 있음과 함께, 복수로 분할되어 있고,
    상기 제1 외부 전극 및 상기 제2 외부 전극은, 상기 실장면으로부터 노출되어 있는 상기 내부 도체를 덮도록 도금 공법에 의해 형성되고,
    복수로 분할된 상기 제1 접촉면 및 상기 제2 접촉면의 각각에 끼워져 있는 부분에 있어서 상기 내부 도체가 차지하는 면적의 비율은, 그 제1 접촉면 및 그 제2 접촉면에 있어서 그 내부 도체가 차지하는 면적의 비율보다도 작은 것
    을 특징으로 하는 전자 부품.
  2. 제1항에 있어서,
    상기 제1 접촉면 및 상기 제2 접촉면은, 각각 상기 소정 방향으로 평행한 홈에 의해, 복수로 분할되어 있는 것을 특징으로 하는 전자 부품.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 외부 전극 및 상기 제2 외부 전극은, 각각 복수로 분할되어 있는 것을 특징으로 하는 전자 부품.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 접촉면 및 상기 제2 접촉면은, 각각 상기 제1 외부 전극 및 상기 제2 외부 전극의 일부분의 두께가 그 제1 외부 전극 및 그 제2 외부 전극의 그 밖의 부분의 두께보다도 얇게 되어 있음으로써, 복수로 분할되어 있는 것을 특징으로 하는 전자 부품.
  5. 제1항 또는 제2항에 있어서,
    상기 실장면은 평면을 이루는 것을 특징으로 하는 전자 부품.
  6. 제1 랜드 및 제2 랜드를 갖는 회로 기판 위에 실장되는 전자 부품으로서,
    본체와,
    상기 본체의 실장면에 있어서 소정 방향으로 배열하도록 설치되고, 또한, 상기 제1 랜드 및 상기 제2 랜드에 각각 접속되는 제1 외부 전극 및 제2 외부 전극
    을 구비하고 있고,
    상기 제1 외부 전극 및 상기 제2 외부 전극의 상기 제1 랜드 및 상기 제2 랜드에 대한 제1 접촉면 및 제2 접촉면은, 각각 상기 소정 방향으로 평행한 직선에 관하여 선 대칭인 구조를 이루고 있음과 함께, 복수로 분할되어 있는 것
    을 특징으로 하는 전자 부품의 제조 방법으로서,
    내부 도체가 설치된 복수의 절연체층을 적층하여, 그 내부 도체가 상기 실장면으로부터 노출되어 있는 상기 본체를 얻는 제1 공정과,
    상기 실장면으로부터 노출되어 있는 상기 내부 도체를 덮도록, 도금 공법에 의해 상기 제1 외부 전극 및 상기 제2 외부 전극을 형성하는 제2 공정
    을 구비하고 있고,
    상기 제1 공정에 있어서, 복수로 분할된 상기 제1 접촉면 및 상기 제2 접촉면의 각각에 끼워져 있는 부분에 있어서 상기 내부 도체가 차지하는 면적의 비율은, 그 제1 접촉면 및 그 제2 접촉면에 있어서 그 내부 도체가 차지하는 면적의 비율보다도 작은 것
    을 특징으로 하는 전자 부품의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 공정에 있어서, 복수로 분할된 상기 제1 접촉면 및 상기 제2 접촉면의 각각에 끼워져 있는 부분에 있어서 상기 내부 도체가 노출되어 있지 않은 것을 특징으로 하는 전자 부품의 제조 방법.
  8. 삭제
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