KR101983139B1 - 적층형 인덕터 및 적층형 인덕터 어레이 - Google Patents

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Abstract

본 발명은, 복수의 시트가 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 본체; 상기 본체의 제1 주면에 형성되는 제1 연결 전극; 상기 본체의 제2 주면에 서로 이격되게 형성되는 제1 및 제2 단자 전극; 상기 본체 내에서 상기 시트 상에 형성되고, 상기 제1 연결 전극과 상기 제1 단자 전극을 연결하는 복수의 제1 내부 도체 패턴; 및 상기 본체 내에서 상기 시트 상에 형성되고, 상기 제1 연결 전극과 상기 제2 단자 전극을 연결하는 적어도 하나의 제2 내부 도체 패턴; 을 포함하는 적층형 인덕터를 제공한다.

Description

적층형 인덕터 및 적층형 인덕터 어레이{LAMINATED INDUCTOR AND ARRAY OF THE SAME}
본 발명은 적층형 인덕터 및 적층형 인덕터 어레이에 관한 것이다.
최근 클라우드 컴퓨팅 인프라(cloud computing inprastructure)가 정비되고 스마트 폰과 타블릿 PC(tablet PC) 등이 등장함에 따라 소형 휴대 단말기 시장은 급속도로 성장하였다.
특히, 휴대 단말기의 경우 다기능화와 소형/박형화 경쟁이 더욱 치열해지고 있으며, 이러한 가운데 무선통신회로 또한 모듈화가 이루어져 멀티 밴드의 대응과 함께 부피 자체의 축소화가 요구되는 실정이다.
또한, 휴대 단말기는 베이스 밴드부의 CPU 처리 능력이 크게 향상되어 보다 높은 고주파 영역에서 구동할 수 있게 됨으로써, 무선 모듈과 RF 아날로그 회로 또한 주변 회로의 전자파 간섭을 받아 통신 장애가 발생하기 용이한 환경이 되어 가고 있다.
이러한 고주파 영역에서 트랩 필터(trap filter)의 역할을 하는 효과적인 부품으로 인덕터가 있다.
상기 인덕터는 베이스 밴드부의 전송 신호가 갖는 고주파가 반송파 등의 RF 아날로그 신호와 중첩되는 것을 방지하여 기기 내부의 EMC에 효과적으로 대처할 수 있는 이점을 가진다.
이러한 인덕터는 그 구조에 따라, 코일형, 적층형 및 박막형 등으로 구분할 수 있다.
이 중 적층형 인덕터는 일반적으로 내부 도체 패턴이 형성된 복수의 자성 또는 비자성체층을 수평 방향으로 적층한 본체와, 상기 본체의 외표면에 배치되는 한 쌍의 단자 전극과, 상기 본체의 외표면에 배치되면서 상기 본체를 사이에 두고 대향되는 한 쌍의 외부 접속 도체를 가지는 구조로 이루어질 수 있다.
그러나, 이러한 종래의 적층형 인덕터는 PCB 간의 부유 용량이 발생하기 쉬워 고주파 특성이 쉽게 저하될 수 있으며, 고주파에서 발생하는 노이즈의 제거 또한 용이하지 않은 문제점이 있었다.
또한, 한 쌍의 단자 전극과 한 쌍의 외부 접속 도체 사이의 접촉 또는 실장시의 솔더 브릿지 등이 발생할 수 있어서 소형화가 어려운 문제점이 있었다.
하기 특허문헌 1은 적층형 인덕터를 개시하고 있으나, 개시된 적층형 인덕터는 외부 접속 도체가 본체의 양 측면에 형성되는 구조이며, 또한 자성 또는 비자성체층이 폭 방향으로 적층되는 구조는 개시하지 않는다.
한국특허공개공보 제10-1996-0039026호
당 기술 분야에서는, 부유 용량을 감소시켜 자기 공진 주파수가 높으면서도 고주파에서 발생하는 노이즈를 효과적으로 제거할 수 있는 적층형 인덕터를 제공하기 위한 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 시트가 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 본체; 상기 본체의 제1 주면에 형성되는 제1 연결 전극; 상기 본체의 제2 주면에 서로 이격되게 형성되는 제1 및 제2 단자 전극; 상기 본체 내에서 상기 시트 상에 형성되고, 상기 제1 연결 전극과 상기 제1 단자 전극을 연결하는 복수의 제1 내부 도체 패턴; 및 상기 본체 내에서 상기 시트 상에 형성되고, 상기 제1 연결 전극과 상기 제2 단자 전극을 연결하는 적어도 하나의 제2 내부 도체 패턴; 을 포함하는 적층형 인덕터를 제공한다.
본 발명의 일 실시 예에서, 상기 본체의 제1 주면에 상기 제1 연결 전극과 이격되게 형성되는 제2 연결 전극; 및 상기 본체 내에서 상기 시트 상에 형성되고, 상기 제2 연결 전극과 상기 제1 단자 전극을 연결하는 적어도 하나의 제3 내부 도체 패턴; 을 더 포함할 수 있다.
본 발명의 다른 측면은, 복수의 시트가 수직 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 본체; 상기 본체의 제1 주면에서 제3 단면에 까지 형성되는 제1 연결 전극; 상기 본체의 제2 주면에서 제3 단면에 까지 형성되는 제1 단자 전극; 상기 제1 단자 전극과 이격되며, 상기 본체의 제2 주면에서 제4 단면에 까지 형성되는 제2 단자 전극; 상기 본체 내에서 상기 시트 상에 형성되고, 상기 제1 연결 전극과 상기 제1 단자 전극을 연결하는 복수의 제1 내부 도체 패턴; 및 상기 본체 내에서 상기 시트 상에 형성되고, 상기 제1 연결 전극과 상기 제2 단자 전극을 연결하는 적어도 하나의 제2 내부 도체 패턴; 을 포함하는 적층형 인덕터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 연결 전극과 이격되며, 상기 본체의 제1 주면에서 제4 단면에 까지 형성되는 제2 연결 전극; 및 상기 본체 내에서 상기 시트 상에 형성되고, 상기 제2 연결 전극과 상기 제1 단자 전극을 연결하는 적어도 하나의 제3 내부 도체 패턴; 을 더 포함할 수 있다.
본 발명의 또 다른 측면은, 복수의 시트가 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 본체; 서로 이격되게 형성되며, 상기 본체의 제1 주면에서 제3 단면에 까지 형성되는 복수의 제1 연결 전극; 서로 이격되게 형성되며, 상기 본체의 제1 주면에서 제4 단면에 까지 형성되는 복수의 제2 연결 전극; 상기 본체의 제2 주면에서 제3 단면에 까지 형성되며, 서로 이격되게 형성되는 복수의 제1 단자 전극; 상기 본체의 제2 주면에서 제4 단면에 까지 형성되며, 서로 이격되게 형성되는 복수의 제2 단자 전극; 상기 본체 내에서 상기 시트 상에 형성되고, 상기 제1 연결 전극과 상기 제1 단자 전극을 연결하는 복수의 제1 내부 도체 패턴; 상기 본체 내에서 상기 시트 상에 형성되고, 상기 제1 연결 전극과 상기 제2 단자 전극을 연결하는 적어도 하나의 제2 내부 도체 패턴; 및 상기 본체 내에서 상기 시트 상에 형성되고, 상기 제2 연결 전극과 상기 제1 단자 전극을 연결하는 적어도 하나의 제3 내부 도체 패턴; 을 포함하는 적층형 인덕터 어레이를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 단자 전극과 상기 제1 및 제2 연결 전극은 상기 본체의 두께 방향에 대해 각각 대향되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 도체 패턴은 상기 본체의 제1 및 제2 주면과 제4 단면에 인접하게 상기 시트의 측변을 따라 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 도체 패턴은 상기 본체의 제2 주면 및 제3 단면에 인접하게 상기 시트의 측변을 따라 형성되며, 상기 제3 내부 도체 패턴은 상기 본체의 제1 주면 및 제3 단면에 인접하게 상기 시트의 측변을 따라 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 도체 패턴은 전체 길이에 걸쳐 일정한 폭을 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 도체 패턴의 폭, 두께 및 개수에 따라 직류저항(RDC) 및 ESR(등가직렬저항: Equivalent Series Resistance) 값이 제어될 수 있다.
본 발명의 일 실시 예에서, 상기 시트는 자성체 또는 비자성체 재료로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제3 내부 도체 패턴은, 서로 간의 오버랩 면적부가 서로 중첩되지 않도록 각 패턴의 폭 및 위치를 조절하여 시트 상에 형성될 수 있다.
본 발명의 일 실시 형태에 따르면, 상기 인덕터는 PCB 간의 부유 용량을 감소시켜 자기 공진 주파수가 높으면서도 고주파에서 발생하는 노이즈를 효율적으로 제거할 수 있는 효과가 있다.
또한, 인덕터를 기판에 실장했을 때 단자 전극과 연결 전극 사이의 접촉이나 실장시의 솔더 브릿지가 발생하는 것을 방지할 수 있어 제품의 소형화에 유리한 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 인덕터 및 PCB를 도시한 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층형 인덕터의 제1 내지 제3 내부 도체 패턴을 도시한 평면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층형 인덕터와 종래의 적층형 인덕터의 자기 공진 주파수 및 노이즈 감쇠율을 도시한 그래프이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층형 인덕터 및 PCB를 도시한 사시도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층형 인덕터의 제1 내지 제3 내부 도체 패턴을 도시한 평면도이다.
도 6은 본 발명의 일 실시 형태에 따른 적층형 인덕터 어레이 및 PCB를 도시한 사시도이다.
도 7은 본 발명의 일 실시 형태에 따른 적층형 인덕터의 제1 내지 제3 내부 도체 패턴의 다른 예를 도시한 평면도이다.
도 8은 도 7의 제1 내지 제3 내부 도체 패턴을 겹쳐서 도시한 평면도이다.
도 9(a) 내지 도 9(j)는 도 6의 적층형 인덕터 어레이에 적용되는 제1 내지 제3 내부 도체 패턴 배치 순서의 일 예를 도시한 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서 각 요소의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
적층형 인덕터
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 인덕터(100)는, 직육면체 형상의 본체(110)와, 본체(110)의 상면에 형성되는 제1 연결 전극(133)과, 본체(110)의 하면에 서로 이격되게 형성되는 제1 및 제2 단자 전극(131, 132)을 포함한다.
본 실시 형태에서 본체(110)는 복수의 시트를 폭 방향으로 적층한 다음 소성한 것으로서, 인접하는 각각의 시트 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다. 본 발명의 시트는 페라이트와 같은 자성 재료 뿐만 아니라 세라믹과 같은 비자성 재료로서의 유전체 등 필요에 따라 다양한 재료가 적용될 수 있다. 이하, 본 실시 형태에서는 설명의 편의를 위해 자성체층을 사용한 것으로 설명하나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 실시 형태를 명확하게 설명하기 위해 육면체인 본체(110)의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 자성체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 본체(110)의 서로 대향하는 두께 방향의 면을 제1 및 제2 주면(1, 2)으로, 제1 및 제2 주면(1, 2)을 연결하며 서로 대향하는 길이 방향의 면을 제3 및 제4 단면(3, 4)으로, 서로 대향하는 폭 방향의 면을 제5 및 제6 측면(5, 6)으로 정의하기로 한다.
본체(110)의 제1 주면(1)에는 필요시 제1 연결 전극(133)과 이격된 위치에 제2 연결 전극(134)이 형성될 수 있다.
제2 연결 전극(134)은 본체(110)의 상하 실장에 대한 방향성을 없애 본체(110)가 상하 방향이 반대로 되어 PCB 등에 실장되는 경우 작동 불능 상태가 되는 문제점을 해소할 수 있다.
또한, 제1 및 제2 단자 전극(131, 132)과 제1 및 제2 연결 전극(133, 134)은 바람직하게 본체(110)의 두께 방향에 대해 각각 대향되게 형성될 수 있다. 이는 후술하는 내부도체패턴을 보다 효과적으로 배열하여 인쇄하기 위한 것으로 상세한 설명은 아래 해당 부분에서 다시 하기로 한다.
본체(110)는 복수의 자성체층(111)이 수직 방향으로 적층되어 형성될 수 있다. 이때, 자성체층(111)은 예컨대, Ni-Cu-Zn계, Ni-Cu계 또는 Mn-Cu계 페라이트 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본체(110)의 제2 주면(2)에 서로 이격되게 형성되는 제1 및 제2 단자 전극(131, 132)은, 적층형 인덕터(100)가 PCB 등의 회로 기판(210, 220)에 실장될 경우 적층형 인덕터(110)와 회로 기판(210, 220) 상에 형성된 외부 회로(미도시)를 전기적으로 연결하는 역할을 수행할 수 있다.
이에 반하여, 본체(110)의 제1 주면(1)에 형성되는 제1 및 제2 연결 전극(133, 134)은 후술하는 바와 같이 제1 내지 제3 내부 도체 패턴을 서로 연결하는 역할을 수행하며 이러한 작용에 의해 기존의 비아 사용의 필요성을 제거할 수 있다.
즉, 적층형 인덕터(110)가 회로 기판(210, 220)에 실장될 때 제1 및 제2 연결 전극(13, 134)은 회로 기판(210, 220) 상의 외부 회로와 직접 연결되지 않는다.
한편, 본체(110)가 도면에 도시된 것과 상하 방향이 반대로 실장되는 경우, 제1 및 제2 단자 전극(131, 132)이 도면 상의 정방향 실장시의 제1 및 제2 연결 전극의 역할을 하게 되고, 제1 및 제2 연결 전극(133, 134)이 도면 상의 정방향 실장시의 제1 및 제2 단자 전극의 역할을 하게 된다.
즉, 본 실시 형태는 2 개의 단자 전극(131, 132)과 2 개의 연결 전극(133, 134)이 두께 방향을 따라 대향되게 형성됨으로써, 본체(110)의 상하 실장에 대한 방향성을 없애 본체(110)의 상하 방향이 도면과 반대로 실장되는 경우에도 작동 불능 상태가 되는 문제점을 해소하여 사용할 수 있다.
이하에서는 설명의 편의를 위해 도 1 및 도 2에 도시된 본체(110)의 정방향 배치 상태를 기준으로 본 실시 형태의 적층형 인덕터에 대한 구조를 설명하기로 한다.
제1 내지 제3 내부 도체 패턴(121, 122, 123))은 본체(110) 내에서 자성체층(111) 상에 형성될 수 있다.
또한, 제1 내지 제3 내부 도체 패턴(121, 122, 123)은 전체 길이에 걸쳐 일정한 폭을 가질 수 있다.
이러한 제1 및 제2 내부 도체 패턴(121, 122, 123)은 필요시 그 양단에서 자성체층(111)의 선단을 향해 돌출 형성되는 인출부를 통해 각각 제1 및 제2 단자 전극(131, 132) 또는 제1 및 제2 연결 전극(133, 134)과 전기적으로 연결될 수 있다.
여기서, 제1 내부 도체 패턴(121)은 제1 연결 전극(133)과 제1 단자 전극(131)을 연결하며, 제2 내부 도체 패턴(122)은 제1 연결 전극(133)과 제2 단자 전극(132)을 연결하며, 제3 내부 도체 패턴(123)은 제 2 연결 전극(134)과 제1 단자 전극(131)을 연결하도록 구성될 수 있다.
이때, 제1 내부 도체 패턴(121)은 내부 도체 패턴의 길이가 길어지도록 본체(110)의 제1 및 제2 주면(1, 2)과 제4 단면(4)에 인접하게 자성체층(111)의 도면 상의 상하 및 우측 변을 따라 연장되도록 형성될 수 있다.
즉, 도 2(a)에 도시된 바와 같이, 제1 내부 도체 패턴(121)은 자성체층(111)의 상하 및 우측 변에 인접하는 "┏" 형상으로 형성될 수 있으며, 그 양단은 각각 상하로 절곡되어 자성체층(111)의 상하 면을 통해 밖으로 인출되어 각각 본체(110)에 형성된 제1 연결 전극(133) 및 제1 단자 전극(131)과 전기적으로 연결될 수 있다.
또한, 제2 내부 도체 패턴(122)은 내부 도체 패턴의 길이가 길어지도록 본체(110)의 제2 주면(2) 및 제3 단면(3)에 인접하게 자성체층(111)의 도면 2(b) 상의 하측 및 좌측 변을 따라 연장되도록 형성될 수 있다.
즉, 제2 내부 도체 패턴(122)은 자성체층(111)의 하측 및 좌측 변에 인접하여 ??자 형상으로 형성될 수 있으며, 그 상단은 자성체층(111)의 상면을 통해 밖으로 인출되어 제1 연결 전극(133)과 전기적으로 연결되고, 그 하단은 자성체층(111)의 하면 측으로 절곡되어 자성체층(111)의 하면을 통해 밖으로 인출되어 제2 단자 전극(132)과 전기적으로 연결될 수 있다.
또한, 제3 내부 도체 패턴(123)은 내부 도체 패턴의 길이가 길어지도록 본체(110)의 제1 주면(1) 및 제3 단면(3)에 인접하게 자성체층(111)의 도면 2(c) 상의 상측 및 좌측 변을 따라 연장되도록 형성될 수 있다.
즉, 제3 내부 도체 패턴(123)은 자성체층(111)의 상측 및 좌측 변에 인접하여 "┏" 형상으로 형성될 수 있으며, 그 상단은 자성체층(111)의 상면 측으로 절곡되어 제2 연결 전극(134)과 전기적으로 연결되고, 그 하단은 자성체층(111)의 하면을 통해 밖으로 인출되어 제1 단자 전극(131)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 제1 내부 도체 패턴(121)이 제1 연결 전극(133)과 제1 단자 전극(131)에 접속됨과 아울러, 제2 내부 도체 패턴(122)이 제1 연결 전극(133)과 제2 단자 전극(132)에 접속되어 각각의 내부 도체 패턴이 코일 구조를 이루며 회로 기판(210, 220)과 전기적으로 연결될 수 있다.
상술한 적층형 인덕터 구조에 따르면, 본 실시 형태의 적층형 인덕터(100)는 기존의 비아 사용 없이도 내부 도체 패턴들이 용이하게 서로 연결되어 코일 구조를 이룬다.
이로써 비아 사용으로 인해 발생하는 공정상 및 특성상의 여러 가지 문제점들, 예컨대 루프 크기 증가의 제한, 비아 접속 불량, 비아 내벽 표면의 요철에 의한 저항 증가 및 비아홀 펀칭시 발생하는 분진으로 인한 오염 등을 방지할 수 있다.
또한, 도 3에 도시된 바와 같이, 각각의 내부 도체 패턴(121, 122, 123)이 본체(110)에 대해 수직 방향으로 적층됨으로써, 비교 예로서의 종래의 수평 적층 타입의 적층형 인덕터에 비해 회로 기판 간의 부유 용량 및 용량 결합을 감소시킴으로써, 자기 공진 주파수가 높으면서도 고주파에서 발생하는 노이즈를 효과적으로 제거하고 필터 특성을 개선할 수 있게 된다.
또한, 제2 또는 제3 내부 도체 패턴(122, 123)의 폭, 두께 및 개수에 따라 직류저항(RDC) 및 ESR(등가직렬저항: Equivalent Series Resistance) 값을 용이하게 제어할 수 있다.
도 7 및 도 8을 참조하면, 제1 내지 제3 내부 도체 패턴(121', 122', 123') 간의 오버랩 면적부가 서로 중첩되지 않도록 각 패턴의 폭 및 위치를 조절하여 자성체층(111) 상에 형성할 수 있다. 이렇게 제1 내지 제3 내부 도체 패턴(121', 122', 123') 간의 오버랩 면적부가 서로 중첩되지 않으면 제1 내지 제3 내부 도체 패턴(121', 122', 123') 간의 부유 용량이 더 감소되고, 용량 결합이 더 줄어들어 고주파 특성이 더 향상되는 효과를 기대할 수 있다.
변형 예
도 4 및 도 5는 본 발명의 다른 실시 형태에 따른 적층형 인덕터를 도시한 것이다.
도 4 및 도 5를 참조하면, 본 실시 형태에 따른 적층형 인덕터(100')는 제1 연결 전극(137)이 본체(110)의 제1 주면(1)에서 제3 단면(3)에 까지 형성되고, 제1 단자 전극(135)은 본체(110)의 제2 주면(2)에서 제3 단면(3)에 까지 형성되되 제1 연결 전극(135)으로부터 이격되게 형성되며, 제2 연결 전극(138)은 본체(110)의 제1 연결 전극(137)과 이격되게 형성되되 본체(110)의 제1 주면(1)에서 제4 단면(4)에 까지 형성되고, 제2 단자 전극(136)은 제1 단자 전극(135)과 이격되게 형성되되 본체(110)의 제2 주면(2)에서 제4 단면(4)에 까지 형성될 수 있다.
제1 내부 도체 패턴(124)은 제1 연결 전극(137)과 제1 단자 전극(135)을 연결하며, 제2 내부 도체 패턴(125)은 제1 연결 전극(137)과 제2 단자 전극(136)을 연결하며, 제3 내부 도체 패턴(126)은 제 2 연결 전극(138)과 제1 단자 전극(135)을 연결하도록 구성될 수 있다.
이때, 제1 내부 도체 패턴(124)은 내부 도체 패턴의 길이가 길어지도록 본체(110)의 제1 및 제2 주면(1, 2)과 제4 단면(4)에 인접하게 자성체층(111)의 상하 및 우측 변을 따라 형성될 수 있다.
즉, 제1 내부 도체 패턴(124)은 "⊃" 형상으로 형성될 수 있으며, 그 양단은 자성체층(111)의 좌측 면을 통해 인출되어 각각 제1 연결 전극(137) 및 제1 단자 전극(135)과 전기적으로 연결될 수 있다.
또한, 제2 내부 도체 패턴(125)은 내부 도체 패턴의 길이가 길어지도록 본체(110)의 제2 주면(2) 및 제3 단면(3)에 인접하게 자성체층(111)의 하측 및 좌측 변을 따라 형성될 수 있다.
즉, 제2 내부 도체 패턴(125)은 "┗" 형상으로 형성될 수 있으며, 그 상단은 자성체층(111)의 좌측 단면 측으로 절곡되어 제1 연결 전극(137)과 전기적으로 연결되고, 그 하단은 자성체층(111)의 우측 단면을 통해 인출되어 제2 단자 전극(136)과 전기적으로 연결될 수 있다.
또한, 제3 내부 도체 패턴(126)은 내부 도체 패턴의 길이가 길어지도록 본체(110)의 제1 주면(1) 및 제3 단면(3)에 인접하게 자성체층(111)의 상측 및 좌측 변을 따라 형성될 수 있다.
즉, 제3 내부 도체 패턴(126)은 "┏" 형상으로 형성될 수 있으며, 그 상단은 자성체층(111)의 우측 면을 통해 인출되어 제2 연결 전극(138)과 전기적으로 연결되고, 그 하단은 자성체층(111)의 좌측 단면을 통해 인출되도록 절곡되어 제1 단자 전극(135)과 전기적으로 연결될 수 있다.
이하, 앞서 설명한 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 그 상세한 설명은 생략한다.
한편, 도 6을 참조하면, 이러한 실시 형태의 적층형 인덕터는 좌우 각각 2개의 회로 기판(210, 220, 230, 240)을 갖는 적층형 인덕터 어레이(1)로 구성할 수 있다.
적층형 인덕터 어레이(1)는, 복수의 제1 연결 전극(143, 147)이 본체(11)의 제1 주면(1)에서 제3 단면(3)에 까지 서로 이격되게 형성되고, 복수의 제2 연결 전극(144, 148)이 본체(11)의 제1 주면(1)에서 제4 단면(4)에 까지 서로 이격되게 형성될 수 있다.
또한, 복수의 제1 단자 전극(141, 145)이 본체(11)의 제2 주면(2)에서 제3 단면(3)에 까지 각각의 대향하는 제1 연결 전극(143, 147)과 이격된 채로 서로 이격되게 형성되며, 복수의 제2 단자 전극(142, 146)이 본체(11)의 제2 주면(2)에서 제4 단면(4)에 까지 각각의 대향하는 제2 연결 전극(144, 148)과 이격된 채로 서로 이격되게 형성될 수 있다.
이때, 도 6에서 전방측에 위치한 제1 및 제2 단자 전극(141, 142)은 전방측에 위치한 회로 기판(210, 220)과 접속되고, 후방측에 위치한 제1 및 제2 단자 전극(145, 146)은 후방측에 위치한 회로 기판(230, 240)과 각각 접속될 수 있다.
이와 같이 구성된 적층형 인덕터 어레이(1)는 커먼 모드 필터(common mode filter)로 활용할 수 있다.
도 9(a) 내지 도 9(j)를 참조하면, 본 실시 형태의 본체(11)는 다음과 같은 순서로 내부 도체 패턴을 적층할 수 있다.
먼저 커버층으로서 내부 도체 패턴이 미형성된 적어도 하나 이상의 자성체층(111)을 배치하고, 그 전방측으로 제1 내지 제3 내부 도체 패턴(124, 126)을 배치한다. 이때, 제1 내부 도체 패턴(124)은 제1 연결 전극(147)과 제1 단자 전극(145)을 연결하며, 제2 내부 도체 패턴(125)은 제1 연결 전극(147)과 제2 단자 전극(146)을 연결하며, 제3 내부 도체 패턴(126)은 제 2 연결 전극(148)과 제1 단자 전극(145)을 연결하도록 구성될 수 있다.
다음으로, 그 전방측으로 중간 갭층으로서 내부 도체 패턴이 미형성된 미형성된 적어도 하나 이상의 자성체층(111)을 배치하고, 그 전방측으로 제1 내지 제3 내부 도체 패턴(124, 126)을 배치한다. 이때, 제1 내부 도체 패턴(124)은 제1 연결 전극(143)과 제1 단자 전극(141)을 연결하며, 제2 내부 도체 패턴(125)은
제1 연결 전극(143)과 제2 단자 전극(142)을 연결하며, 제3 내부 도체 패턴(126)은 제 2 연결 전극(144)과 제1 단자 전극(141)을 연결하도록 구성될 수 있다.
이하, 앞서 설명한 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 그 상세한 설명은 생략한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
1 ; 적층형 인덕터 어레이 100, 100'; 적층형 인덕터
11, 110 ; 본체 111 ; 자성체층
121, 124 ; 제1 내부 도체 패턴 122, 125 ; 제2 내부 도체 패턴
123, 126 ; 제3 내부 도체 패턴
131, 135, 141, 145 ; 제1 단자 전극
132, 136, 142, 146 ; 제2 단자 전극
133, 137, 143,147 ; 제 1 연결 전극
134, 138, 144, 148 ; 제2 연결 전극
210, 220, 230, 240 ; 회로 기판

Claims (27)

  1. 복수의 시트가 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 본체;
    상기 본체의 제1 주면에 형성되는 제1 연결 전극;
    상기 본체의 제2 주면에 서로 이격되게 형성되는 제1 및 제2 단자 전극;
    상기 본체 내에서 상기 시트 상에 형성되고, 상기 제1 연결 전극과 상기 제1 단자 전극을 연결하는 복수의 제1 내부 도체 패턴; 및
    상기 본체 내에서 상기 시트 상에 형성되고, 상기 제1 연결 전극과 상기 제2 단자 전극을 연결하는 적어도 하나의 제2 내부 도체 패턴; 을 포함하는 적층형 인덕터.
  2. 제1항에 있어서,
    상기 본체의 제1 주면에 상기 제1 연결 전극과 이격되게 형성되는 제2 연결 전극; 및
    상기 본체 내에서 상기 시트 상에 형성되고, 상기 제2 연결 전극과 상기 제1 단자 전극을 연결하는 적어도 하나의 제3 내부 도체 패턴; 을 더 포함하는 것을 특징으로 하는 적층형 인덕터.
  3. 제2항에 있어서,
    상기 제1 및 제2 단자 전극과 상기 제1 및 제2 연결 전극은 상기 본체의 두께 방향에 대해 각각 대향되게 형성되는 것을 특징으로 하는 적층형 인덕터.
  4. 제3항에 있어서,
    상기 제1 내부 도체 패턴은 상기 본체의 제1 및 제2 주면과 제4 단면에 인접하게 상기 시트의 측변을 따라 형성되는 것을 특징으로 하는 적층형 인덕터.
  5. 제3항에 있어서,
    상기 제2 내부 도체 패턴은 상기 본체의 제2 주면 및 제3 단면에 인접하게 상기 시트의 측변을 따라 형성되며, 상기 제3 내부 도체 패턴은 상기 본체의 제1 주면 및 제3 단면에 인접하게 상기 시트의 측변을 따라 형성되는 것을 특징으로 하는 적층형 인덕터.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부 도체 패턴은 전체 길이에 걸쳐 일정한 폭을 가지는 것을 특징으로 하는 적층형 인덕터.
  7. 제1항에 있어서,
    상기 제2 내부 도체 패턴의 폭, 두께 및 개수에 따라 직류저항(RDC) 및 ESR(등가직렬저항: Equivalent Series Resistance) 값이 제어되는 것을 특징으로 하는 적층형 인덕터.
  8. 제1항에 있어서,
    상기 시트가 자성체로 이루어진 것을 특징으로 하는 적층형 인덕터.
  9. 제1항에 있어서,
    상기 시트가 비자성체로 이루어진 것을 특징으로 하는 적층형 인덕터.
  10. 제3항에 있어서,
    상기 제1 내지 제3 내부 도체 패턴은, 서로 간의 오버랩 면적부가 서로 중첩되지 않도록 각 패턴의 폭 및 위치를 조절하여 시트 상에 형성되는 것을 특징으로 하는 적층형 인덕터.
  11. 복수의 시트가 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 본체;
    상기 본체의 제1 주면에서 제3 단면에 까지 형성되는 제1 연결 전극;
    상기 본체의 제2 주면에서 제3 단면에 까지 형성되는 제1 단자 전극;
    상기 제1 단자 전극과 이격되며, 상기 본체의 제2 주면에서 제4 단면에 까지 형성되는 제2 단자 전극;
    상기 본체 내에서 상기 시트 상에 형성되고, 상기 제1 연결 전극과 상기 제1 단자 전극을 연결하는 복수의 제1 내부 도체 패턴; 및
    상기 본체 내에서 상기 시트 상에 형성되고, 상기 제1 연결 전극과 상기 제2 단자 전극을 연결하는 적어도 하나의 제2 내부 도체 패턴; 을 포함하는 적층형 인덕터.
  12. 제11항에 있어서,
    상기 제1 연결 전극과 이격되며, 상기 본체의 제1 주면에서 제4 단면에 까지 형성되는 제2 연결 전극; 및
    상기 본체 내에서 상기 시트 상에 형성되고, 상기 제2 연결 전극과 상기 제1 단자 전극을 연결하는 적어도 하나의 제3 내부 도체 패턴; 을 더 포함하는 것을 특징으로 하는 적층형 인덕터.
  13. 제12항에 있어서,
    상기 제1 내부 도체 패턴은 상기 본체의 제1 및 제2 주면과 제4 단면에 인접하게 상기 시트의 측변을 따라 형성되는 것을 특징으로 하는 적층형 인덕터.
  14. 제12항에 있어서,
    상기 제2 내부 도체 패턴은 상기 본체의 제2 주면 및 제3 단면에 인접하게 상기 시트의 측변을 따라 형성되며, 상기 제3 내부 도체 패턴은 상기 본체의 제2 주면 및 제4 단면에 인접하게 상기 시트의 측변을 따라 형성되는 것을 특징으로 하는 적층형 인덕터.
  15. 제11항에 있어서,
    상기 제1 및 제2 내부 도체 패턴은 전체 길이에 걸쳐 일정한 폭을 가지는 것을 특징으로 하는 적층형 인덕터.
  16. 제11항에 있어서,
    상기 제2 내부 도체 패턴의 폭, 두께 및 개수에 따라 직류저항(RDC) 및 ESR(등가직렬저항: Equivalent Series Resistance) 값이 제어되는 것을 특징으로 하는 적층형 인덕터.
  17. 제11항에 있어서,
    상기 시트가 자성체로 이루어진 것을 특징으로 하는 적층형 인덕터.
  18. 제11항에 있어서,
    상기 시트가 비자성체로 이루어진 것을 특징으로 하는 적층형 인덕터.
  19. 제12항에 있어서,
    상기 제1 내지 제3 내부 도체 패턴은, 서로 간의 오버랩 면적부가 서로 중첩되지 않도록 각 패턴의 폭 및 위치를 조절하여 시트 상에 형성되는 것을 특징으로 하는 적층형 인덕터.
  20. 복수의 시트가 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 본체;
    서로 이격되게 형성되며, 상기 본체의 제1 주면에서 제3 단면에 까지 형성되는 복수의 제1 연결 전극;
    서로 이격되게 형성되며, 상기 본체의 제1 주면에서 제4 단면에 까지 형성되는 복수의 제2 연결 전극;
    상기 본체의 제2 주면에서 제3 단면에 까지 형성되며, 서로 이격되게 형성되는 복수의 제1 단자 전극;
    상기 본체의 제2 주면에서 제4 단면에 까지 형성되며, 서로 이격되게 형성되는 복수의 제2 단자 전극;
    상기 본체 내에서 상기 시트 상에 형성되고, 상기 복수의 제1 연결 전극 중 어느 하나와 상기 복수의 제1 단자 전극 중 어느 하나를 연결하는 복수의 제1 내부 도체 패턴;
    상기 본체 내에서 상기 시트 상에 형성되고, 상기 복수의 제1 연결 전극 중 어느 하나와 상기 복수의 제2 단자 전극 중 어느 하나를 연결하는 적어도 하나의 제2 내부 도체 패턴; 및
    상기 본체 내에서 상기 시트 상에 형성되고, 상기 복수의 제2 연결 전극 중 어느 하나와 상기 복수의 제1 단자 전극 중 어느 하나를 연결하는 적어도 하나의 제3 내부 도체 패턴; 을 포함하는 적층형 인덕터 어레이.
  21. 제20항에 있어서,
    상기 제1 내부 도체 패턴은 상기 본체의 제1 및 제2 주면과 제4 단면에 인접하게 상기 시트의 측변을 따라 형성되는 것을 특징으로 하는 적층형 인덕터 어레이.
  22. 제20항에 있어서,
    상기 제2 내부 도체 패턴은 상기 본체의 제2 주면 및 제3 단면에 인접하게 상기 시트의 측변을 따라 형성되며, 상기 제3 내부 도체 패턴은 상기 본체의 제2 주면 및 제4 단면에 인접하게 상기 시트의 측변을 따라 형성되는 것을 특징으로 하는 적층형 인덕터 어레이.
  23. 제20항에 있어서,
    상기 제1 내지 제3 내부 도체 패턴은 전체 길이에 걸쳐 일정한 폭을 가지는 것을 특징으로 하는 적층형 인덕터 어레이.
  24. 제20항에 있어서,
    상기 시트가 자성체로 이루어진 것을 특징으로 하는 적층형 인덕터 어레이.
  25. 제20항에 있어서,
    상기 시트가 비자성체로 이루어진 것을 특징으로 하는 적층형 인덕터 어레이.
  26. 제20항에 있어서,
    상기 제1 내지 제3 내부 도체 패턴은, 서로 간의 오버랩 면적부가 서로 중첩되지 않도록 각 패턴의 폭 및 위치를 조절하여 시트 상에 형성되는 것을 특징으로 하는 적층형 인덕터 어레이.
  27. 제20항에 있어서,
    상기 적층형 인덕터 어레이는 커먼 모드 필터(common mode filter)로 구성되는 것을 특징으로 하는 적층형 인덕터 어레이.
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