JP2014179579A

JP2014179579A - 積層型インダクタ及び積層型インダクタアレイ

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Publication number: JP2014179579A
Application number: JP2013161174A
Authority: JP
Inventors: Heung Kil Park; パク・フン・キル; Mn-Chol Park; パク・ミン・チョル
Original assignee: Samsung Electro Mechanics Co Ltd
Current assignee: Samsung Electro Mechanics Co Ltd
Priority date: 2013-03-14
Filing date: 2013-08-02
Publication date: 2014-09-25
Anticipated expiration: 2033-08-02
Also published as: CN104051124B; CN104051124A; US9336940B2; KR101983139B1; KR20140112885A; US20140266538A1; JP6261902B2

Abstract

【課題】浮遊容量を減少させることで、自己共振周波数を高くするとともに、高周波のノイズを効果的に除去することができる積層型インダクタ及び積層型インダクタアレイを提供する。
【解決手段】複数のシートが幅方向に積層され、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面及び幅方向の第５及び第６側面を有する本体と、上記本体の第１主面に形成される第１連結電極と、上記本体の第２主面に離隔形成される第１及び第２端子電極と、上記本体内において上記シート上に形成され、上記第１連結電極と上記第１端子電極とを連結する複数の第１内部導体パターン１２１と、上記本体内において上記シート上に形成され、上記第１連結電極と上記第２端子電極とを連結する少なくとも一つの第２内部導体パターン１２２と、を含む。
【選択図】図２

Description

本発明は、積層型インダクタ及び積層型インダクタアレイに関する。

最近は、クラウドコンピューティングインフラストラクチャ（ｃｌｏｕｄｃｏｍｐｕｔｉｎｇｉｎｆｒａｓｔｒｕｃｔｕｒｅ）が整備され、スマートフォンやタブレットＰＣ（ｔａｂｌｅｔＰＣ）などの登場に伴い、小型携帯端末機のマーケットは急激に成長した。

特に、携帯端末機の場合は、多機能化及び小型／薄型化の競争がさらに激しくなっており、無線通信回路にもモジュール化が行われてマルチバンドの対応とともに、体積そのものの縮小化が求められる実情にある。

また、携帯端末機はベースバンド部のＣＰＵ処理能力が大きく向上してより高い高周波領域において駆動できるようになったため、無線モジュール及びＲＦアナログ回路も周辺回路の電磁波の干渉を受けて通信障害が発生しやすい環境になりつつある。

このような高周波領域においてトラップフィルタ（ｔｒａｐｆｉｌｔｅｒ）の役割をする効果的な部品としてインダクタが挙げられる。

上記インダクタは、ベースバンド部の伝送信号が有する高周波が、搬送波などのＲＦアナログ信号と重畳されることを防止するもので、機器内部のＥＭＣに効果的に対処することができるという利点を有する。

このようなインダクタは、その構造によってコイル型、積層型及び薄膜型などに分けられることができる。

このうち、積層型インダクタは、一般に、内部導体パターンが形成された複数の磁性または非磁性体層を水平方向に積層した本体と、上記本体の外表面に配置される一対の端子電極と、上記本体の外表面に配置されながら、上記本体を介して対向する一対の外部接続導体と、を有する構造からなることができる。

しかし、このような従来の積層型インダクタは、ＰＣＢ間の浮遊容量が発生しやすいため、高周波特性が低下しやすく、高周波から発生するノイズの除去も容易ではないという問題点があった。

また、一対の端子電極と一対の外部接続導体間における接触または実装時にはんだブリッジなどが発生する可能性があるため、小型化が困難になるという問題点があった。

下記特許文献１には、積層型インダクタが開示されているが、開示された積層型インダクタは、外部接続導体が本体の両側面に形成される構造であり、磁性または非磁性体が幅方向に積層される構造は開示されていない。

韓国特許公開公報第１０−１９９６−００３９０２６号

当技術分野においては、浮遊容量を減少させることで、自己共振周波数が高いとともに、高周波から発生するノイズを効果的に除去することができる積層型インダクタを提供するための方案が求められてきた。

本発明の一側面は、複数のシートが幅方向に積層され、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面及び幅方向の第５及び第６側面を有する本体と、上記本体の第１主面に形成される第１連結電極と、上記本体の第２主面に離隔形成される第１及び第２端子電極と、上記本体内において上記シート上に形成され、上記第１連結電極と上記第１端子電極とを連結する複数の第１内部導体パターンと、上記本体内において上記シート上に形成され、上記第１連結電極と上記第２端子電極とを連結する少なくとも一つの第２内部導体パターンと、を含む積層型インダクタを提供する。

本発明の一実施例において、上記本体の第１主面に上記第１連結電極と離隔形成される第２連結電極と、上記本体内において上記シート上に形成され、上記第２連結電極と上記第１端子電極とを連結する少なくとも一つの第３内部導体パターンと、をさらに含むことができる。

本発明の他の側面は、複数のシートが垂直方向に積層され、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面及び幅方向の第５及び第６側面を有する本体と、上記本体の第１主面から第３端面にまで形成される第１連結電極と、上記本体の第２主面から第３端面にまで形成される第１端子電極と、上記第１端子電極と離隔され、上記本体の第２主面から第４端面にまで形成される第２端子電極と、上記本体内において上記シート上に形成され、上記第１連結電極と上記第１端子電極とを連結する複数の第１内部導体パターンと、上記本体内において上記シート上に形成され、上記第１連結電極と上記第２端子電極とを連結する少なくとも一つの第２内部導体パターンと、を含む積層型インダクタを提供する。

本発明の一実施例において、上記第１連結電極と離隔され、上記本体の第１主面から第４端面にまで形成される第２連結電極と、上記本体内において上記シート上に形成され、上記第２連結電極と上記第１端子電極とを連結する少なくとも一つの第３内部導体パターンと、をさらに含むことができる。

本発明のさらに他の側面は、複数のシートが幅方向に積層され、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面及び幅方向の第５及び第６側面を有する本体と、離隔形成され、上記本体の第１主面から第３端面にまで形成される複数の第１連結電極と、離隔形成され、上記本体の第１主面から第４端面にまで形成される複数の第２連結電極と、上記本体の第２主面から第３端面にまで形成され、離隔形成される複数の第１端子電極と、上記本体の第２主面から第４端面にまで形成され、離隔形成される複数の第２端子電極と、上記本体内において上記シート上に形成され、上記第１連結電極と上記第１端子電極とを連結する複数の第１内部導体パターンと、上記本体内において上記シート上に形成され、上記第１連結電極と上記第２端子電極とを連結する少なくとも一つの第２内部導体パターンと、上記本体内において上記シート上に形成され、上記第２連結電極と上記第１端子電極とを連結する少なくとも一つの第３内部導体パターンと、を含む積層型インダクタアレイを提供する。

本発明の一実施例において、上記第１及び第２端子電極と上記第１及び第２連結電極は、上記本体の厚さ方向に対してそれぞれ対向するように形成されることができる。

本発明の一実施例において、上記第１内部導体パターンは、上記本体の第１及び第２主面と第４端面に隣接して上記シートの側辺に沿って形成されることができる。

本発明の一実施例において、上記第２内部導体パターンは、上記本体の第２主面及び第３端面に隣接して上記シートの側辺に沿って形成され、上記第３内部導体パターンは、上記本体の第１主面及び第３端面に隣接して上記シートの側辺に沿って形成されることができる。

本発明の一実施例において、上記第１及び第２内部導体パターンは、全体長さにわたって一定の幅を有することができる。

本発明の一実施例において、上記第２内部導体パターンの幅、厚さ及び個数によって直流抵抗（Ｒ_ＤＣ）及びＥＳＲ（等価直列抵抗、ＥｑｕｉｖａｌｅｎｔＳｅｒｉｅｓＲｅｓｉｓｔａｎｃｅ）値が制御されることができる。

本発明の一実施例において、上記シートは、磁性体または非磁性体材料からなることができる。

本発明の一実施例において、上記第１から第３内部導体パターンは、相互間のオーバーラップ面積部が重畳されないように各パターンの幅及び位置を調節してシート上に形成されることができる。

本発明の一実施形態によると、上記インダクタは、ＰＣＢ間の浮遊容量を減少させることで、自己共振周波数が高いとともに、高周波から発生するノイズを効率的に除去することができるという効果がある。

また、インダクタを基板に実装したとき、端子電極と連結電極との間に行われる接触または実装時におけるはんだブリッジの発生を防止することができるため、製品の小型化に有利な効果がある。

本発明の一実施形態による積層型インダクタ及びＰＣＢを示した斜視図である。本発明の一実施形態による積層型インダクタの第１から第３内部導体パターンを示した平面図である。本発明の一実施形態による積層型インダクタ及び従来の積層型インダクタの自己共振周波数とノイズ減衰率を示したグラフである。本発明の他の実施形態による積層型インダクタ及びＰＣＢを示した斜視図である。本発明の他の実施形態による積層型インダクタの第１から第３内部導体パターンを示した平面図である。本発明の一実施形態による積層型インダクタアレイ及びＰＣＢを示した斜視図である。本発明の一実施形態による積層型インダクタの第１から第３内部導体パターンの他の例を示した平面図である。図７の第１から第３内部導体パターンを重畳して示した平面図である。図６の積層型インダクタアレイに適用される第１から第３内部導体パターンの配置順序の一例を示した平面図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

積層型インダクタ

図１及び図２を参照すると、本発明の一実施形態による積層型インダクタ１００は、直方体状の本体１１０と、本体１１０の上面に形成される第１連結電極１３３と、本体１１０の下面に離隔形成される第１及び第２端子電極１３１、１３２と、を含む。

本実施形態において、本体１１０は、複数のシートを幅方向に積層してから焼成されたもので、隣接するそれぞれのシート間の境界が確認できないほど一体化されていることができる。本発明のシートには、フェライトのような磁性材料のみならず、セラミックのような非磁性材料としての誘電体など、必要に応じて多様な材料が適用されることができる。以下では、本実施形態において、説明の便宜のために、磁性体層を用いたと仮定して説明するが、本発明はこれに限定されない。

本発明の実施形態を明確に説明するために、六面体である本体１１０の方向を定義すると、図面に示されたＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、幅方向は、磁性体層が積層される積層方向と同一の概念で用いられることができる。

また、本実施形態では、説明の便宜のために、本体１１０において、対向する厚さ方向の面を第１及び第２主面１、２、第１及び第２主面１、２を連結して対向する長さ方向の面を第３及び第４端面３、４、対向する幅方向の面を第５及び第６側面５、６と定義する。

本体１１０の第１主面１には、必要に応じて、第１連結電極１３３と離隔された位置に第２連結電極１３４が形成されることができる。

第２連結電極１３４は、本体１１０の上下実装に対する方向性をなくすことで、本体１１０の上下方向が逆になってＰＣＢなどに実装された場合に作動不能状態になるという問題点を解消することができる。

また、第１及び第２端子電極１３１、１３２と第１及び第２連結電極１３３、１３４は、本体１１０の厚さ方向に対してそれぞれ対向するように形成されることが好ましい。これは、後述する内部導体パターンをより効果的に配列して印刷するためのもので、以下の該当部分に詳細に説明されている。

本体１１０は、複数の磁性体層１１１が垂直方向に積層されて形成されることができる。このとき、磁性体層１１１としては、例えば、Ｎｉ−Ｃｕ−Ｚｎ系、Ｎｉ−Ｃｕ系、またはＭｎ−Ｃｕ系のフェライトなどを用いることができるが、本発明はこれに限定されない。

本体１１０の第２主面２に離隔形成される第１及び第２端子電極１３１、１３２は、積層型インダクタ１００がＰＣＢなどの回路基板２１０、２２０に実装される場合、積層型インダクタ１００と回路基板２１０、２２０上に形成された外部回路（図示せず）とを電気的に連結する役割を行うことができる。

これに対し、本体１１０の第１主面１に形成される第１及び第２連結電極１３３、１３４は、後述する通り、第１から第３内部導体パターンを連結する役割を行い、このような作用によって従来のビアの必要性を除去することができる。

即ち、積層型インダクタ１００が回路基板２１０、２２０に実装されるとき、第１及び第２連結電極１３３、１３４は、回路基板２１０、２２０上の外部回路と直接に連結されない。

一方、本体１１０が図面に示されているものとは異なって、上下方向が反対に実装される場合、第１及び第２端子電極１３１、１３２が図面上の正方向実装時における第１及び第２連結電極の役割を行うようになり、第１及び第２連結電極１３３、１３４が図面上の正方向実装時における第１及び第２端子電極の役割をするようになる。

即ち、本実施形態は、２つの端子電極１３１、１３２及び２つの連結電極１３３、１３４が厚さ方向に沿って対向するように形成されることで、本体１１０の上下実装に対する方向性がなくなり、本体１１０の上下方向が図面とは反対に実装される場合にも、作動不能状態になるという問題点を解消することができる。

以下では、説明の便宜のために、図１及び図２に示された本体１１０の正方向配置状態を基準に本実施形態の積層型インダクタに対する構造について説明する。

第１から第３内部導体パターン１２１、１２２、１２３は、本体１１０内において磁性体層１１１上に形成されることができる。

また、第１から第３内部導体パターン１２１、１２２、１２３は、全体長さにわたって一定の幅を有することができる。

このような第１及び第２内部導体パターン１２１、１２２、１２３は、必要に応じて、その両端から磁性体層１１１の先端に向かって突出形成される引出部を通じてそれぞれ第１及び第２端子電極１３１、１３２または第１及び第２連結電極１３３、１３４と電気的に連結されることができる。

ここで、第１内部導体パターン１２１は、第１連結電極１３３と第１端子電極１３１とを連結し、第２内部導体パターン１２２は、第１連結電極１３３と第２端子電極１３２とを連結し、第３内部導体パターン１２３は、第２連結電極１３４と第１端子電極１３１とを連結するように構成されることができる。

このとき、第１内部導体パターン１２１は、内部導体パターンの長さが長くなるように、本体１１０の第１及び第２主面１、２と第４端面４に隣接して磁性体層１１１の図面上の上下及び右側辺に沿って延長されるように形成されることができる。

即ち、図２（ａ）に示されているように、第１内部導体パターン１２１は、磁性体層１１１の上下及び右側辺に隣接する「コ」の形状に形成されることができる。また、その両端は、それぞれ上下に折り曲げられて磁性体層１１１の上下面を通じて外部に引き出され、それぞれ本体１１０に形成された第１連結電極１３３、第１端子電極１３１と電気的に連結されることができる。

また、第２内部導体パターン１２２は、内部導体パターンの長さが長くなるように、本体１１０の第２主面２及び第３端面３に隣接して磁性体層１１１の図２（ｂ）上の下側及び左側辺に沿って延長されるように形成されることができる。

即ち、第２内部導体パターン１２２は、磁性体層１１１の下側及び左側辺に隣接するように「Ｌ」の形状に形成されることができる。また、その上端は、磁性体層１１１の上面を通じて外部に引き出され、第１連結電極１３３と電気的に連結され、その下端は、磁性体層１１１の下面側に折り曲げられて磁性体層１１１の下面を通じて外部に引き出され、第２端子電極１３２と電気的に連結されることができる。

また、第３内部導体パターン１２３は、内部導体パターンの長さが長くなるように、本体１１０の第１主面１及び第３端面３に隣接して磁性体層１１１の図２（ｃ）上の上側及び左側辺に沿って延長されるように形成されることができる。

即ち、第３内部導体パターン１２３は、磁性体層１１１の上側及び左側辺に隣接して「┏」の形状に形成されることができる。また、その上端は、磁性体層１１１の上面側に折り曲げられて第２連結電極１３４と電気的に連結され、その下端は、磁性体層１１１の下面を通じて外部に引き出され、第１端子電極１３１と電気的に連結されることができる。

上記の通り、第１内部導体パターン１２１が第１連結電極１３３及び第１端子電極１３１と接続されるとともに、第２内部導体パターン１２２が第１連結電極１３３及び第２端子電極１３２と接続されることで、それぞれの内部導体パターンがコイル構造をなしながら回路基板２１０、２２０と電気的に連結されることができる。

上記した積層型インダクタの構造によると、本実施形態の積層型インダクタ１００は、従来のビアを用いなくても、内部導体パターンが容易に連結されてコイル構造をなすようになる。

これにより、ビアを用いることによって発生する工程上及び特性上の多様な問題点、例えば、ループサイズの増加の制限やビアの接続不良、ビア内壁表面の凹凸による抵抗増加、ビア孔のパンチング時に発生する粉塵による汚染などを防止することができる。

また、図３に示されているように、それぞれの内部導体パターン１２１、１２２、１２３が本体１１０に対して垂直方向に積層されることで、比較例である従来の水平積層タイプの積層型インダクタに比べて回路基板間の浮遊容量及び容量結合を減少させるため、自己共振周波数が高いとともに、高周波から発生するノイズを効果的に除去し、フィルター特性を改善させることができる。

また、第２または第３内部導体パターン１２２、１２３の幅、厚さ及び個数によって直流抵抗（Ｒ_ＤＣ）及びＥＳＲ（等価直列抵抗、ＥｑｕｉｖａｌｅｎｔＳｅｒｉｅｓＲｅｓｉｓｔａｎｃｅ）の値を容易に制御することができる。

図７及び図８を参照すると、第１から第３内部導体パターン１２１’、１２２’、１２３’間のオーバーラップ面積部が重畳されないように各パターンの幅及び位置を調節して磁性体層１１１上に形成することができる。このように、第１から第３内部導体パターン１２１’、１２２’、１２３’間のオーバーラップ面積部が重畳されないと、第１から第３内部導体パターン１２１’、１２２’、１２３’間の浮遊容量及び容量結合がさらに減少して高周波特性がより向上するという効果を期待することができる。

変形例

図４及び図５は、本発明の他の実施形態による積層型インダクタを示したものである。

図４及び図５を参照すると、本実施形態による積層型インダクタ１００’は、第１連結電極１３７が本体１１０の第１主面１から第３端面３にまで形成され、第１端子電極１３５は本体１１０の第２主面２から第３端面３にまで形成されるが、第１連結電極１３５から離隔形成される。また、第２連結電極１３８は本体１１０の第１連結電極１３７と離隔形成されるが、本体１１０の第１主面１から第４端面４にまで形成され、第２端子電極１３６は第１端子電極１３５と離隔形成されるが、本体１１０の第２主面２から第４端面４にまで形成されることができる。

第１内部導体パターン１２４は、第１連結電極１３７と第１端子電極１３５とを連結し、第２内部導体パターン１２５は、第１連結電極１３７と第２端子電極１３６とを連結し、第３内部導体パターン１２６は、第２連結電極１３８と第１端子電極１３５とを連結するように構成されることができる。

このとき、第１内部導体パターン１２４は、内部導体パターンの長さが長くなるように、本体１１０の第１及び第２主面１、２と第４端面４に隣接して磁性体層１１１の上下及び右側辺に沿って形成されることができる。

即ち、第１内部導体パターン１２４は、「コ」の形状に形成されることができる。また、その両端は、磁性体層１１１の左側面を通じて引き出されてそれぞれ第１連結電極１３７、第１端子電極１３５と電気的に連結されることができる。

また、第２内部導体パターン１２５は、内部導体パターンの長さが長くなるように、本体１１０の第２主面２及び第３端面３に隣接して磁性体層１１１の下側及び左側辺に沿って形成されることができる。

即ち、第２内部導体パターン１２５は、「Ｌ」の形状に形成されることができる。また、その上端は、磁性体層１１１の左側端面側に折り曲げられて第１連結電極１３７と電気的に連結され、その下端は、磁性体層１１１の右側端面を通じて引き出され、第２端子電極１３６と電気的に連結されることができる。

また、第３内部導体パターン１２６は、内部導体パターンの長さが長くなるように、本体１１０の第１主面１及び第３端面３に隣接して磁性体層１１１の上側及び左側辺に沿って形成されることができる。

即ち、第３内部導体パターン１２６は、「┏」の形状に形成されることができる。また、その上端は、磁性体層１１１の右側面を通じて引き出されて第２連結電極１３８と電気的に連結され、その下端は、磁性体層１１１の左側端面を通じて引き出されるように折り曲げられて第１端子電極１３５と電気的に連結されることができる。

以下では、上述した実施形態と類似した部分は、重複を避けるためにその詳細な説明を省略する。

一方、図６を参照すると、このような実施形態の積層型インダクタは、左右それぞれ２つの回路基板２１０、２２０、２３０、２４０を有する積層型インダクタアレイ１に構成することができる。

積層型インダクタアレイ１は、複数の第１連結電極１４３、１４７が本体１１の第１主面１から第３端面３にまで離隔形成され、複数の第２連結電極１４４、１４８が本体１１の第１主面１から第４端面４にまで離隔形成されることができる。

また、複数の第１端子電極１４１、１４５が本体１１の第２主面２から第３端面３にまで、それぞれ対向する第１連結電極１４３、１４７と離隔された状態で離隔形成される。なお、複数の第２端子電極１４２、１４６が本体１１の第２主面２から第４端面４にまで、それぞれ対向する第２連結電極１４４、１４８と離隔された状態で離隔形成されることができる。

このとき、図６の前方側に位置した第１及び第２端子電極１４１、１４２は前方側に位置した回路基板２１０、２２０と接続され、後方側に位置した第１及び第２端子電極１４５、１４６は後方側に位置した回路基板２３０、２４０とそれぞれ接続されることができる。

このように構成された積層型インダクタアレイ１は、コモンモードフィルター（ｃｏｍｍｏｎｍｏｄｅｆｉｌｔｅｒ）として活用されることができる。

図９（ａ）から図９（ｊ）を参照すると、本実施形態の本体１１は、以下のような順序で内部導体パターンを積層して形成されることができる。

まず、カバー層として内部導体パターンが形成されていない少なくとも一つ以上の磁性体層１１１を配置し、その前方側に第１から第３内部導体パターン１２４、１２５、１２６を配置する。このとき、第１内部導体パターン１２４は、第１連結電極１４７と第１端子電極１４５とを連結し、第２内部導体パターン１２５は、第１連結電極１４７と第２端子電極１４６とを連結し、第３内部導体パターン１２６は、第２連結電極１４８と第１端子電極１４５とを連結するように構成されることができる。

次に、中間ギャップ層としてその前方側に内部導体パターンが形成されていない少なくとも一つ以上の磁性体層１１１を配置し、その前方側に第１から第３内部導体パターン１２４、１２５、１２６を配置する。このとき、第１内部導体パターン１２４は、第１連結電極１４３と第１端子電極１４１とを連結し、第２内部導体パターン１２５は、第１連結電極１４３と第２端子電極１４２とを連結し、第３内部導体パターン１２６は、第２連結電極１４４と第１端子電極１４１とを連結するように構成されることができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１積層型インダクタアレイ
１００、１００’ 積層型インダクタ
１１、１１０本体
１１１磁性体層
１２１、１２４第１内部導体パターン
１２２、１２５第２内部導体パターン
１２３、１２６第３内部導体パターン
１３１、１３５、１４１、１４５第１端子電極
１３２、１３６、１４２、１４６第２端子電極
１３３、１３７、１４３、１４７第１連結電極
１３４、１３８、１４４、１４８第２連結電極
２１０、２２０、２３０、２４０回路基板

Claims

複数のシートが幅方向に積層され、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面、幅方向の第５及び第６側面を有する本体と、
前記本体の第１主面に形成される第１連結電極と、
前記本体の第２主面に離隔形成される第１及び第２端子電極と、
前記本体内において前記シート上に形成され、前記第１連結電極と前記第１端子電極とを連結する複数の第１内部導体パターンと、
前記本体内において前記シート上に形成され、前記第１連結電極と前記第２端子電極とを連結する少なくとも一つの第２内部導体パターンと、を含む、積層型インダクタ。
前記本体の第１主面に前記第１連結電極と離隔形成される第２連結電極と、
前記本体内において前記シート上に形成され、前記第２連結電極と前記第１端子電極とを連結する少なくとも一つの第３内部導体パターンと、をさらに含む、請求項１に記載の積層型インダクタ。
前記第１及び第２端子電極と前記第１及び第２連結電極は、前記本体の厚さ方向に対してそれぞれ対向するように形成される、請求項２に記載の積層型インダクタ。
前記第１内部導体パターンは、前記本体の第１及び第２主面と第４端面に隣接して前記シートの側辺に沿って形成される、請求項３に記載の積層型インダクタ。
前記第２内部導体パターンは、前記本体の第２主面及び第３端面に隣接して前記シートの側辺に沿って形成され、前記第３内部導体パターンは、前記本体の第１主面及び第３端面に隣接して前記シートの側辺に沿って形成される、請求項３に記載の積層型インダクタ。
前記第１及び第２内部導体パターンは、全体長さにわたって一定の幅を有する、請求項１に記載の積層型インダクタ。
前記第２内部導体パターンの幅、厚さ及び個数によって直流抵抗（Ｒ_ＤＣ）及びＥＳＲ（等価直列抵抗、ＥｑｕｉｖａｌｅｎｔＳｅｒｉｅｓＲｅｓｉｓｔａｎｃｅ）値が制御される、請求項１に記載の積層型インダクタ。
前記シートは、磁性体からなる、請求項１に記載の積層型インダクタ。
前記シートは、非磁性体からなる、請求項１に記載の積層型インダクタ。
前記第１から第３内部導体パターンは、相互間のオーバーラップ面積部が重畳されないように各パターンの幅及び位置を調節してシート上に形成される、請求項３に記載の積層型インダクタ。
複数のシートが幅方向に積層され、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面及び幅方向の第５及び第６側面を有する本体と、
前記本体の第１主面から第３端面にまで形成される第１連結電極と、
前記本体の第２主面から第３端面にまで形成される第１端子電極と、
前記第１端子電極と離隔され、前記本体の第２主面から第４端面にまで形成される第２端子電極と、
前記本体内において前記シート上に形成され、前記第１連結電極と前記第１端子電極とを連結する複数の第１内部導体パターンと、
前記本体内において前記シート上に形成され、前記第１連結電極と前記第２端子電極とを連結する少なくとも一つの第２内部導体パターンと、を含む、積層型インダクタ。
前記第１連結電極と離隔され、前記本体の第１主面から第４端面にまで形成される第２連結電極と、
前記本体内において前記シート上に形成され、前記第２連結電極と前記第１端子電極とを連結する少なくとも一つの第３内部導体パターンと、をさらに含む、請求項１１に記載の積層型インダクタ。
前記第１内部導体パターンは、前記本体の第１及び第２主面と第４端面に隣接して前記シートの側辺に沿って形成される、請求項１２に記載の積層型インダクタ。
前記第２内部導体パターンは、前記本体の第２主面及び第３端面に隣接して前記シートの側辺に沿って形成され、前記第３内部導体パターンは、前記本体の第１主面及び第３端面に隣接するように前記シートの側辺に沿って形成される、請求項１２に記載の積層型インダクタ。
前記第１及び第２内部導体パターンは、全体長さにわたって一定の幅を有する、請求項１１に記載の積層型インダクタ。
前記第２内部導体パターンの幅、厚さ及び個数よって直流抵抗（Ｒ_ＤＣ）及びＥＳＲ（等価直列抵抗、ＥｑｕｉｖａｌｅｎｔＳｅｒｉｅｓＲｅｓｉｓｔａｎｃｅ）値が制御される、請求項１１に記載の積層型インダクタ。
前記シートは、磁性体からなる、請求項１１に記載の積層型インダクタ。
前記シートは、非磁性体からなる、請求項１１に記載の積層型インダクタ。
前記第１から第３内部導体パターンは、相互間のオーバーラップ面積部が重畳されないように各パターンの幅及び位置を調節してシート上に形成される、請求項１２に記載の積層型インダクタ。
複数のシートが幅方向に積層され、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面及び幅方向の第５及び第６側面を有する本体と、
離隔形成され、前記本体の第１主面から第３端面にまで形成される複数の第１連結電極と、
離隔形成され、前記本体の第１主面から第４端面にまで形成される複数の第２連結電極と、
前記本体の第２主面から第３端面にまで形成され、離隔形成される複数の第１端子電極と、
前記本体の第２主面から第４端面にまで形成され、離隔形成される複数の第２端子電極と、
前記本体内において前記シート上に形成され、前記第１連結電極と前記第１端子電極とを連結する複数の第１内部導体パターンと、
前記本体内において前記シート上に形成され、前記第１連結電極と前記第２端子電極とを連結する少なくとも一つの第２内部導体パターンと、
前記本体内において前記シート上に形成され、前記第２連結電極と前記第１端子電極とを連結する少なくとも一つの第３内部導体パターンと、を含む、積層型インダクタアレイ。
前記第１内部導体パターンは、前記本体の第１及び第２主面と第４端面に隣接して前記シートの側辺に沿って形成される、請求項２０に記載の積層型インダクタアレイ。
前記第２内部導体パターンは、前記本体の第２主面及び第３端面に隣接して前記シートの側辺に沿って形成され、前記第３内部導体パターンは、前記本体の第１主面及び第３端面に隣接して前記シートの側辺に沿って形成される、請求項２０に記載の積層型インダクタアレイ。
前記第１から第３内部導体パターンは、全体長さにわたって一定の幅を有する、請求項２０に記載の積層型インダクタアレイ。
前記シートは、磁性体からなる、請求項２０に記載の積層型インダクタアレイ。
前記シートは、非磁性体からなる、請求項２０に記載の積層型インダクタアレイ。
前記第１から第３内部導体パターンは、相互間のオーバーラップ面積部が重畳されないように各パターンの幅及び位置を調節してシート上に形成される、請求項２０に記載の積層型インダクタアレイ。
前記積層型インダクタアレイは、コモンモードフィルター（ｃｏｍｍｏｎｍｏｄｅｆｉｌｔｅｒ）に構成される、請求項２０に記載の積層型インダクタアレイ。