JP2011165808A - 電子部品及びその製造方法 - Google Patents
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Abstract
【課題】本発明の目的は、内蔵される回路素子を大きく形成することができると共に、簡単な製造工程により製造できる電子部品及びその製造方法を提供することである。
【解決手段】積層体12は、複数の絶縁体層が積層されてなる。コイルLは、積層体12に内蔵され、かつ、絶縁体層間から積層体12の側面から外部に露出している露出部19を有している。フェライト膜20は、露出部19を覆うように積層体12の側面に設けられている。
【選択図】図3
【解決手段】積層体12は、複数の絶縁体層が積層されてなる。コイルLは、積層体12に内蔵され、かつ、絶縁体層間から積層体12の側面から外部に露出している露出部19を有している。フェライト膜20は、露出部19を覆うように積層体12の側面に設けられている。
【選択図】図3
Description
本発明は、電子部品及びその製造方法に関し、より特定的には、回路素子を内蔵している積層体を備えている電子部品及びその製造方法に関する。
従来の電子部品としては、例えば、特許文献1に記載の積層型コイルが知られている。以下に、特許文献1に記載の積層型コイルについて説明する。図5は、特許文献1に記載の積層型コイル100の分解斜視図である。
積層型コイル100は、図5に示すように、複数の絶縁性シート102が積層されることにより構成されている。また、積層型コイル100は、複数のコイル導体パターン104及び複数のビアホール106が接続されて構成されているコイルLを内蔵している。コイル導体パターン104は、絶縁性シート102上において外周縁部とのギャップが零となるように形成されている。これにより、コイルLの径を大きくすることができ、コイルLのインダクタンス値を大きくすることができる。
ところで、積層型コイル100では、コイル導体パターン104は、絶縁性シート102間から外部に露出している。そのため、積層型コイル100の実装時に他の電子部品や配線等が、コイル導体パターン104が露出している部分に接触して、ショートが発生するおそれがある。そこで、積層型コイル100では、側面を覆うように絶縁膜(図5には図示せず)が設けられている。
しかしながら、積層型コイル100は、絶縁膜を形成する工程が複雑になるという問題を有している。より詳細には、積層型コイル100では、絶縁性シート102を積層した後に、コーティング材やセラミックペースト等をディッピングや印刷等の方法により塗布して絶縁膜を形成し、更に、外部電極を形成している。そのため、コイルLにおいて外部電極と接続される部分は、外部電極の形成工程において外部に露出している必要がある。したがって、ディッピングにより絶縁膜を形成する場合には、コイルLにおいて外部電極と接続させる部分を露出させるために、絶縁膜の一部を除去する必要がある。また、印刷により絶縁膜を形成する場合には、コイルLにおいて外部電極と接続される部分に絶縁膜が形成されないようにスクリーンやマスクを用いて一面ずつ塗布する必要がある。以上のように、積層型コイル100は、絶縁膜を形成する工程が複雑になるために、製造工程が複雑になるという問題を有している。
そこで、本発明の目的は、内蔵される回路素子を大きく形成することができると共に、簡単な製造工程により製造できる電子部品及びその製造方法を提供することである。
本発明の一形態に係る電子部品は、複数の絶縁体層が積層されてなる積層体と、前記積層体に内蔵され、かつ、前記絶縁体層間から該積層体の外部に露出している露出部を有している回路素子と、前記露出部を覆うように前記積層体の表面に設けられているフェライト膜と、を備えていること、を特徴とする。
本発明の一形態に係る電子部品の製造方法は、前記電子部品の製造方法であって、前記回路素子を内蔵している前記積層体を準備する工程と、前記フェライト膜を、めっき工法により形成する工程と、を備えていること、を特徴とする。
本発明によれば、内蔵される回路素子を大きく形成することができると共に、簡単な製造工程により製造できる。
以下に、本発明の実施形態に係る電子部品及びその製造方法について説明する。
(電子部品の構成)
本発明の一実施形態に係る電子部品の製造方法にて作製される電子部品の構成について説明する。図1は、本発明の実施形態に係る電子部品10の外観斜視図である。図2は、一実施形態に係る電子部品10の積層体12の分解斜視図である。図3は、図1の電子部品10のA−Aにおける断面構造図である。
本発明の一実施形態に係る電子部品の製造方法にて作製される電子部品の構成について説明する。図1は、本発明の実施形態に係る電子部品10の外観斜視図である。図2は、一実施形態に係る電子部品10の積層体12の分解斜視図である。図3は、図1の電子部品10のA−Aにおける断面構造図である。
以下、電子部品10の積層方向をz軸方向と定義し、電子部品10のz軸方向の正方向側の面(以下、上面と称す)の2辺に沿った方向をx軸方向及びy軸方向と定義する。x軸方向とy軸方向とz軸方向とは直交している。また、電子部品10のz軸方向の負方向側の面を下面と称す。更に、電子部品10の上面及び下面以外の面を側面と称す。
電子部品10は、図1及び図2に示すように、積層体12、外部電極14(14a,14b)、フェライト膜20(20a〜20e)、及び、コイル(電子素子)L(図1には図示せず)を備えている。積層体12は、直方体状をなしており、コイルLを内蔵している。
外部電極14a,14bはそれぞれ、積層体12の上面及び下面に設けられている。また、外部電極14a,14bはそれぞれ、上面及び下面から折り返されることにより、側面にも設けられている。
積層体12は、図2に示すように、絶縁体層16(16a〜16m)がz軸方向の正方向側から負方向側へとこの順に積層されることにより構成されている。絶縁体層16は、磁性体材料(例えば、Ni−Cu−Zn系フェライト)からなる長方形状の層である。なお、磁性体材料とは、−55℃以上+125℃以下の温度範囲において、磁性体材料として機能する材料を意味する。以下では、絶縁体層16のz軸方向の正方向側の面を表面と称し、絶縁体層16のz軸方向の負方向側の面を裏面と称す。
コイルLは、積層体12に内蔵され、図2に示すように、コイル導体層18(18a〜18e)及びビアホール導体v1〜v13により構成されている。コイルLは、コイル導体層18a〜18e及びビアホール導体v1〜v13が接続されることにより螺旋状をなすように構成され、z軸方向と平行なコイル軸を有している。
コイル導体層18a〜18eは、図2に示すように、絶縁体層16e〜16iの表面上に設けられており、絶縁体層16e〜16iの外縁に接しながら旋回するコ字型の線状導体層である。より詳細には、コイル導体層18a〜18eは、3/4ターンのターン数を有しており、絶縁体層16e〜16iの三辺に沿って設けられている。コイル導体層18aは、絶縁体層16eにおいて、x軸方向の正方向側の辺以外の三辺に沿って設けられている。コイル導体層18bは、絶縁体層16fにおいて、y軸方向の正方向側の辺以外の三辺に沿って設けられている。コイル導体層18cは、絶縁体層16gにおいて、x軸方向の負方向側の辺以外の三辺に沿って設けられている。コイル導体層18dは、絶縁体層16hにおいて、y軸方向の負方向側の辺以外の三辺に沿って設けられている。コイル導体層18eは、絶縁体層16iにおいて、x軸方向の正方向側の辺以外の三辺に沿って設けられている。
以上のように、コイル導体層18a〜18eが絶縁体層16e〜16iの外縁に接することにより、コイル導体層18a〜18e(すなわち、コイルL)は、図2及び図3に示すように、絶縁体層16間から積層体12の外部に露出している露出部19(19a〜19e)(太線で表示)を有している。露出部19aは、絶縁体層16eのx軸方向の正方向側の辺を除く三辺全体と、絶縁体層16eのx軸方向の正方向側の辺の両端近傍に位置している。露出部19bは、絶縁体層16fのy軸方向の正方向側の辺を除く三辺全体と、絶縁体層16fのy軸方向の正方向側の辺の両端近傍に位置している。露出部19cは、絶縁体層16gのx軸方向の負方向側の辺を除く三辺全体と、絶縁体層16gのx軸方向の負方向側の辺の両端近傍に位置している。露出部19dは、絶縁体層16hのy軸方向の負方向側の辺を除く三辺全体と、絶縁体層16hのy軸方向の負方向側の辺の両端近傍に位置している。露出部19eは、絶縁体層16iのx軸方向の正方向側の辺を除く三辺全体と、絶縁体層16iのx軸方向の正方向側の辺の両端近傍に位置している。
以下では、コイル導体層18において、z軸方向の正方向側から平面視したときに、時計回りの上流側の端部を上流端とし、時計回りの下流側の端部を下流端とする。なお、コイル導体層18のターン数は、3/4ターンに限らない。よって、コイル導体層18のターン数は、例えば、1/2ターンであってもよいし、7/8ターンであってもよい。
ビアホール導体v1〜v13は、図2に示すように、絶縁体層16a〜16mをz軸方向に貫通するように設けられている。ビアホール導体v1〜v4は、絶縁体層16a〜16dをz軸方向に貫通しており、互いに接続されることにより1本のビアホール導体を構成している。ビアホール導体v1のz軸方向の正方向側の端部は、図3に示すように、外部電極14aに接続されている。また、ビアホール導体v4のz軸方向の負方向側の端部は、コイル導体層18aの上流端に接続されている。
ビアホール導体v5は、絶縁体層16eをz軸方向に貫通し、コイル導体層18aの下流端及びコイル導体層18bの上流端に接続されている。ビアホール導体v6は、絶縁体層16fをz軸方向に貫通し、コイル導体層18bの下流端及びコイル導体層18cの上流端に接続されている。ビアホール導体v7は、絶縁体層16gをz軸方向に貫通し、コイル導体層18cの下流端及びコイル導体層18dの上流端に接続されている。ビアホール導体v8は、絶縁体層16hをz軸方向に貫通し、コイル導体層18dの下流端及びコイル導体層18eの上流端に接続されている。
ビアホール導体v9〜v13は、絶縁体層16i〜16mをz軸方向に貫通しており、互いに接続されることにより1本のビアホール導体を構成している。ビアホール導体v9のz軸方向の正方向側の端部は、コイル導体層18eの下流端に接続されている。また、ビアホール導体v13のz軸方向の負方向側の端部は、図3に示すように、外部電極14bに接続されている。
フェライト膜20(20a〜20e)は、図1及び図3に示すように、露出部19(19a〜19e)のみを覆うように積層体12の側面に設けられている。よって、フェライト膜20は、露出部19以外の部分には設けられておらず、積層体12の側面を周回する線状をなしている。フェライト膜20は、めっき工法により露出部19上に形成された磁性体材料(例えば、Ni−Cu−Zn系フェライト)膜である。よって、フェライト膜20を構成している材料と絶縁体層16を構成している材料とは同じである。
(電子部品の製造方法)
以下に、電子部品10の製造方法について図1ないし図3を参照しながら説明する。図4は、外部電極14が形成される直前の積層体12のA−Aにおける断面構造図である。なお、以下では、1つの電子部品10を製造する場合について説明するが、実際には、マザー積層体が作製されカットされることにより、複数の電子部品10が同時に製造される。
以下に、電子部品10の製造方法について図1ないし図3を参照しながら説明する。図4は、外部電極14が形成される直前の積層体12のA−Aにおける断面構造図である。なお、以下では、1つの電子部品10を製造する場合について説明するが、実際には、マザー積層体が作製されカットされることにより、複数の電子部品10が同時に製造される。
まず、絶縁体層16となるべきセラミックグリーンシートを準備する。具体的には、酸化第二鉄(Fe2O3)、酸化亜鉛(ZnO)、酸化ニッケル(NiO)及び酸化銅(CuO)を所定の比率で秤量したそれぞれの材料を原材料としてボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を800℃で1時間仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、フェライトセラミック粉末を得る。
このフェライトセラミック粉末に対して結合剤(酢酸ビニル、水溶性アクリル等)と可塑剤、湿潤材及び分散剤を加えてボールミルで混合を行い、その後、減圧により脱泡を行う。得られたセラミックスラリーをドクターブレード法により、キャリアシート上にシート状に形成して乾燥させ、絶縁体層16となるべきセラミックグリーンシートを作製する。
次に、絶縁体層16となるべきセラミックグリーンシートのそれぞれに、ビアホール導体v1〜v13を形成する。具体的には、絶縁体層16となるべきセラミックグリーンシートにレーザビームを照射してビアホールを形成する。更に、ビアホールに対して、Ag,Pd,Cu,Auやこれらの合金などの導電性材料からなるペーストを印刷塗布などの方法により充填して、ビアホール導体v1〜v13を形成する。
次に、絶縁体層16e〜16iとなるべきセラミックグリーンシート上に、導電性材料からなるペーストをスクリーン印刷法やフォトリソグラフィ法などの方法で塗布することにより、コイル導体層18(18a〜18e)を形成する。導電性材料からなるペーストは、例えば、Agに、ワニス及び溶剤が加えられたものである。
なお、コイル導体層18(18a〜18e)を形成する工程とビアホールに対して導電性材料(Ag又はAg−Pt)からなるペーストを充填する工程とは、同じ工程において行われてもよい。
次に、絶縁体層16a〜16mとなるべきセラミックグリーンシートをz軸方向の正方向側から負方向側へとこの順に並ぶように積層及び圧着して未焼成の積層体12を得る。具体的には、絶縁体層16a〜16mとなるべきセラミックグリーンシートを1枚ずつ積層及び仮圧着する。この後、未焼成の積層体12に対して、静水圧プレスにて本圧着を施す。静水圧プレスの条件は、100MPaの圧力及び45℃の温度である。以上の工程により、複数の未焼成の積層体12が準備される。
次に、未焼成の積層体12に、脱バインダー処理及び焼成を施す。脱バインダー処理は、例えば、低酸素雰囲気中においておよそ500℃で2時間の条件で行う。焼成は、例えば、870℃〜900℃で2.5時間の条件で行う。この後、積層体12の表面に、バレル研磨処理を施して、面取りを行う。
バレル研磨処理後に、図4に示すように、ビアホール導体v1が積層体12の上面から露出している露出部27aを覆うように、樹脂膜28aを形成する。また、ビアホール導体v13が積層体12の下面から露出している露出部27bを覆うように、樹脂膜28bを形成する。樹脂膜28a,28bは、後述する外部電極14a,14bを焼き付ける工程において、熱により消失する樹脂である。このような樹脂としては、例えば、アクリル系樹脂が挙げられる。樹脂膜28a,28bは、積層体12の上面及び下面を樹脂ペースト内にディッピングすることにより塗布される。
次に、積層体12の露出部19上にフェライト膜20をめっき工法により形成する。具体的には、1l程度の容積を有するガラスの反応容器内に反応液を入れ、樹脂膜28a,28bが形成された2000個の積層体12を反応液内に浸漬する。反応液は、純水に対して、FlCl2を20g/l、NiCl2を5g/l、ZnCl2を1g/l及びCuCl2を2g/lの割合で溶解させて得た液体をpHを6.0に調整して得られる。そして、反応液の温度を70℃に維持し、超音波を印加しながら、30分間だけ反応を行わせた。これにより、導電性を有する露出部19上には、フェライトが析出する。一方、積層体12の表面において露出部19以外の部分は、絶縁性材料により構成されている。そのため、露出部19以外の部分には、フェライトは析出しない。すなわち、樹脂膜28a,28b上にもフェライトは析出しない。
次に、Agを主成分とする導電性材料からなる電極ペーストを、積層体12の上面、下面及び側面の一部に塗布する。そして、塗布した電極ペーストを約800℃の温度で1時間の条件で焼き付ける。これにより、外部電極14となるべき銀電極を形成する。この際、露出部27a,27b上に形成された樹脂膜28a,28bは、加熱により消失する。その結果、外部電極14a,14bはそれぞれ、ビアホール導体v1,v13と接続される。
最後に、外部電極14となるべき銀電極の表面に、Niめっき/Snめっきを施すことにより、外部電極14を形成する。この際、フェライト膜20上には、Niめっき/Snめっきは施されない。これは、フェライト膜20が絶縁性を有しているためである。以上の工程を経て、図1に示すような電子部品10が完成する。
(効果)
以上のような電子部品10及びその製造方法によれば、内蔵される回路素子を大きく形成することができる。より詳細には、電子部品10では、コイル導体層18は、図2に示すように、絶縁体層16の外縁に接している。すなわち、コイル導体層18と絶縁体層16の外縁との間に隙間が存在しない。よって、電子部品10は、コイル導体層と絶縁体層の外縁との間に隙間が存在する電子部品に比べて、コイルLの径を大きくすることができる。よって、電子部品10及びその製造方法では、内蔵されるコイルL(回路素子)を大きく形成することができる。その結果、コイルLのインダクタンス値を大きくすることが可能となる。
以上のような電子部品10及びその製造方法によれば、内蔵される回路素子を大きく形成することができる。より詳細には、電子部品10では、コイル導体層18は、図2に示すように、絶縁体層16の外縁に接している。すなわち、コイル導体層18と絶縁体層16の外縁との間に隙間が存在しない。よって、電子部品10は、コイル導体層と絶縁体層の外縁との間に隙間が存在する電子部品に比べて、コイルLの径を大きくすることができる。よって、電子部品10及びその製造方法では、内蔵されるコイルL(回路素子)を大きく形成することができる。その結果、コイルLのインダクタンス値を大きくすることが可能となる。
また、電子部品10及びその製造方法によれば、以下の理由によっても、内蔵される回路素子を大きく形成することができる。より詳細には、フェライト膜20は、露出部19を覆うように形成されているので、めっき工法により形成されることが可能である。めっき工法により形成されたフェライト膜20の膜厚は、積層体の側面に印刷法によりペーストを塗布することにより形成されたフェライト膜の膜厚に比べてはるかに薄い。具体的には、めっき工法により形成されたフェライト膜20の膜厚は1μm程度であり、印刷法により形成されたフェライト膜の膜厚は50μm程度である。これにより、同じサイズの電子部品10を作製する場合には、積層体12のx軸方向及びy軸方向のサイズを、印刷法により形成されたフェライト膜を有する積層体のx軸方向及びy軸方向のサイズよりも100μm程度大きくできる。その結果、積層体12内に内蔵されるコイルL(回路素子)を大きく形成することができ、コイルLのインダクタンス値を大きくすることができる。
本願発明者は、電子部品10において、コイルLのインダクタンス値を大きくすることができることを示すために、以下に説明するコンピュータシミュレーションを行った。具体的には、チップサイズが1.6mm×0.8mm×0.8mmの図1に示す構造を有する電子部品10の第1のモデル及び図5に示す構造を有する積層型コイル100の第2のモデルを作製した。第1のモデルでは、フェライト膜20の厚みを1μmに設定した。また、第2のモデルでは、絶縁膜としてのフェライト膜(図5には図示せず)を50μmに設定した。第1のモデルの積層体12のx軸方向及びy軸方向のサイズを、第2のモデルの積層体のx軸方向及びy軸方向のサイズよりも98μmずつ大きくした。また、電子部品10のコイルLの線幅及び積層型コイル100のコイルLの線幅については等しく設定した。以上のような第1のモデルでは、インダクタンス値は540nHとなった。一方、第2のモデルでは、インダクタンス値は420nHとなった。よって、コンピュータシミュレーションによっても、電子部品10では、コイルLのインダクタンス値を大きくできることが分かる。
更に、電子部品10及びその製造方法によれば、優れた直流重畳特性を得ることができる。より詳細には、電子部品10では、フェライト膜20をめっき工法により形成できるので、フェライト膜20の膜厚を小さくすることができる。そのため、コイルLの外周側に位置する磁性体の量が少なくなる。これにより、電子部品10のコイルLは、開磁路型のコイルに近い構造をとるようになる。その結果、電子部品10のコイルLにおいて磁気飽和が発生しにくくなるので、電子部品10のコイルLの直流重畳特性が向上する。
更に、電子部品10及びその製造方法によれば、簡単な製造工程により電子部品10を製造できる。より詳細には、図5に示す従来の積層型コイル100では、コイル導体パターン104は、絶縁性シート102間から外部に露出している。そのため、積層型コイル100の実装時に他の電子部品や配線等が、コイル導体パターン104が露出している部分に接触して、ショートが発生するおそれがある。そこで、積層型コイル100では、側面を覆うように絶縁膜(図5には図示せず)が設けられている。
しかしながら、積層型コイル100は、絶縁膜を形成する工程が複雑になるという問題を有している。より詳細には、積層型コイル100では、絶縁性シート102を積層した後に、コーティング材やセラミックペースト等をディッピングや印刷等の方法により塗布して絶縁膜を形成し、更に、外部電極を形成している。そのため、コイルLにおいて外部電極と接続される部分は、外部電極の形成工程において外部に露出している必要がある。したがって、ディッピングにより絶縁膜を形成する場合には、コイルLにおいて外部電極と接続させる部分を露出させるために、絶縁膜の一部を除去する必要がある。また、印刷により絶縁膜を形成する場合には、コイルLにおいて外部電極と接続される部分に絶縁膜が形成されないようにスクリーンやマスクを用いて一面ずつ塗布する必要がある。以上のように、積層型コイル100は、絶縁膜を形成する工程が複雑になるために、製造工程が複雑になるという問題を有している。
これに対して、電子部品10及びその製造方法では、フェライト膜20は、露出部19を覆うように設けられている。これにより、露出部19に対してめっき工法により、フェライト膜20を形成することが可能となる。より詳細には、めっき工法では導電性を有する部分にのみフェライトが析出するので、露出部19上に対してフェライト膜20が形成される。そして、フェライト膜20は絶縁性を有しているので、フェライト膜20に他の電子部品や配線等が接触したとしても、コイル導体層18と他の電子部品や配線等との間でショートが発生しない。このように、電子部品10及び製造方法では、フェライト膜20が露出部19上に設けられているので、絶縁性を有するフェライト膜20をめっき工法により簡単に形成できる。よって、電子部品10及びその製造方法では、絶縁膜を除去する工程、及び、絶縁膜を印刷する工程が不要である。以上より、電子部品10及びその製造方法によれば、簡単な製造工程により電子部品10を製造できる。
更に、電子部品10及びその製造方法では、めっき工法によりフェライト膜20を形成しているので、多数の積層体12に対して同時にフェライト膜20を形成することができる。その結果、電子部品10を安価に大量生産することが可能となる。
また、電子部品10及びその製造方法では、積層体12の表面のバレル研磨処理をフェライト膜20の形成前に行っている。これにより、バレル研磨処理によりフェライト膜20が削り取られることが防止される。
また、電子部品10及びその製造方法では、積層体12を構成している材料とフェライト膜20を構成している材料とは同じである。そのため、フェライト膜20と積層体12との間で高い密着性を得ることができる。
(その他の実施形態)
以上のように構成された電子部品10及びその製造方法は、前記実施形態に示したものに限らず、その要旨の範囲内において変更可能である。
以上のように構成された電子部品10及びその製造方法は、前記実施形態に示したものに限らず、その要旨の範囲内において変更可能である。
なお、電子部品10に内蔵される回路素子は、コイルLに限らない。該回路素子は、例えば、LC複合チップ部品であってもよい。
なお、フェライト膜20は、露出部19を覆うように設けられているとしている。ただし、フェライト膜20がめっき工法により形成されることによって露出部19からわずかにはみ出す程度は許容される。
以上のように、本発明は、電子部品及びその製造方法に有用であり、特に、内蔵される回路素子を大きく形成することができると共に、簡単な製造工程により製造できる点において優れている。
L コイル
v1〜v13 ビアホール導体
10 電子部品
12 積層体
14a,14b 外部電極
16a〜16m 絶縁体層
18a〜18e コイル導体層
19a〜19e,27a,27b 露出部
20a〜20e フェライト膜
v1〜v13 ビアホール導体
10 電子部品
12 積層体
14a,14b 外部電極
16a〜16m 絶縁体層
18a〜18e コイル導体層
19a〜19e,27a,27b 露出部
20a〜20e フェライト膜
Claims (7)
- 複数の絶縁体層が積層されてなる積層体と、
前記積層体に内蔵され、かつ、前記絶縁体層間から該積層体の外部に露出している露出部を有している回路素子と、
前記露出部を覆うように前記積層体の表面に設けられているフェライト膜と、
を備えていること、
を特徴とする電子部品。 - 前記フェライト膜は、めっき工法により形成されていること、
を特徴とする請求項1に記載の電子部品。 - 前記回路素子は、コイルであること、
を特徴とする請求項1又は請求項2のいずれかに記載の電子部品。 - 前記コイルは、前記絶縁体層上に設けられている複数の導体層が接続されることにより構成されている螺旋状コイルであり、
前記複数の導体層は、前記絶縁体層上において、該絶縁体層の外縁に接しながら旋廻している線状導体層であること、
を特徴とする請求項3に記載の電子部品。 - 前記絶縁体層は、フェライトにより構成されていること、
を特徴とする請求項1ないし請求項4のいずれかに記載の電子部品。 - 請求項1ないし請求項5のいずれかに記載の電子部品の製造方法であって、
前記回路素子を内蔵している前記積層体を準備する工程と、
前記フェライト膜を、めっき工法により形成する工程と、
を備えていること、
を特徴とする電子部品の製造方法。 - 前記フェライト膜を形成する前に、前記積層体の表面に対してバレル研磨処理を施すこと、
を特徴とする請求項6に記載の電子部品の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010025383A JP2011165808A (ja) | 2010-02-08 | 2010-02-08 | 電子部品及びその製造方法 |
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