KR100435013B1 - 전자 방출 소자, 전자원, 및 화상 디스플레이 장치의 제조 방법 - Google Patents

전자 방출 소자, 전자원, 및 화상 디스플레이 장치의 제조 방법 Download PDF

Info

Publication number
KR100435013B1
KR100435013B1 KR10-2003-0043591A KR20030043591A KR100435013B1 KR 100435013 B1 KR100435013 B1 KR 100435013B1 KR 20030043591 A KR20030043591 A KR 20030043591A KR 100435013 B1 KR100435013 B1 KR 100435013B1
Authority
KR
South Korea
Prior art keywords
electron
layer
electron emission
electrode
cathode electrode
Prior art date
Application number
KR10-2003-0043591A
Other languages
English (en)
Other versions
KR20030072265A (ko
Inventor
기따무라신
오사다요시유끼
Original Assignee
캐논 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 캐논 가부시끼가이샤 filed Critical 캐논 가부시끼가이샤
Publication of KR20030072265A publication Critical patent/KR20030072265A/ko
Application granted granted Critical
Publication of KR100435013B1 publication Critical patent/KR100435013B1/ko

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
    • H01J1/02—Main electrodes
    • H01J1/30—Cold cathodes, e.g. field-emissive cathode
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00—Carbon; Compounds thereof
    • C01B32/05—Preparation or purification of carbon not covered by groups C01B32/15, C01B32/20, C01B32/25, C01B32/30
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
    • H01J1/02—Main electrodes
    • H01J1/30—Cold cathodes, e.g. field-emissive cathode
    • H01J1/312—Cold cathodes, e.g. field-emissive cathode having an electric field perpendicular to the surface, e.g. tunnel-effect cathodes of metal-insulator-metal [MIM] type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J3/00—Details of electron-optical or ion-optical arrangements or of ion traps common to two or more basic types of discharge tubes or lamps
    • H01J3/02—Electron guns
    • H01J3/021—Electron guns using a field emission, photo emission, or secondary emission electron source
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/939—Electron emitter, e.g. spindt emitter tip coated with nanoparticles

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Nanotechnology (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Cold Cathode And The Manufacture (AREA)
  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
  • Electrodes For Cathode-Ray Tubes (AREA)

Abstract

전자 방출 소자는 기판 상에 배치된 제1 전극, 제1 전극 상에 배치된 절연층, 및 절연층 상에 배치된 제2 전극을 포함한다. 제2 전극은 제1 표면 및 제2 표면을 가지며, 이 표면들은 제1 전극과 절연층이 적층되어 있는 방향과 거의 수직이다. 제2 전극의 제1 표면은 절연층과 접촉한다. 제2 전극에 인가된 것보다 높은 전위가 제1 전극에 인가되어 제2 표면으로부터 전자를 방출한다.

Description

전자 방출 소자, 전자원, 및 화상 디스플레이 장치의 제조 방법{METHOD OF MANUFACTURING ELECTRON EMITTING DEVICE, ELECTRON SOURCE, AND IMAGE DISPLAY APPARATUS}
본 발명은 전자 방출 소자, 전자원 및 화상 형성 장치에 관한 것이다.
종래에, 전자 방출 소자로서 2가지 종류의 전자원, 즉 열이온 및 냉 캐소드가 공지되어 있다. 냉 캐소드로서는, 전계 방출형(이하 "FE형"이라 칭함) 전자 방출 소자, 금속/절연층/금속형(이하 "MIM"형이라 칭함) 전자 방출 소자, 표면 전도형 전자 방출 소자 등이 있다.
FE형의 예로서는, W. P. Dyke W. W. Dolan의 "Field emission", Advancein Electron Physics, 8, 89(1956) 또는 C. A. Spindt의 "Physical Properties of thin-film field emission cathodes with molybdenum cones", J. Appl. Phys., 47, 5248(1976) 등에 개시되어 있는 것들이 공지되어 있다.
MIM형의 예로서는, C. A. Mead의 "Operation of Tunnel-Emission Devices", J. Appl. Phys., 32, 646(1961)에 개시되어 있는 것등이 공지되어 있다.
또한, 최근의 예로서는, Toshiaki Kusunoki의 "Fluctuation-free electron emission free non-formed metal-insulator-metal(MIM) cathodes fabricated by low current anodic oxidation", Jpn. J. Appl. Phys. Vol. 32(1993) pp. L1695, Mutsumi Suzuki 등의 "An MIM-cathode array for cathode luminescent displays" IDW'96, (1996) pp. 529 등이 연구되어 왔다.
표면 전도형의 예로서는, Elinson's report(M. I. Elison, Radio Eng. Electron Phys., 10(1965)) 등에 개시되어 있는 것들이 포함된다. 이러한 표면 전도형 전자 방출 소자는 기판상에 형성된 작은 면적의 박막에서 전류를 막 표면과 수평으로 흐르도록 하면 전자가 방출되는 현상을 이용하여 구현된다. 표면 전도형 전자 방출 소자로서는, 상기한 Elinson의 리포트에 개시되어 있는 SnO2박막을 이용한 소자, Au 박막(G. Dittmer. Thin Solid Films, 9, 317(1972)]을 이용한 소자, In2O3/SnO2박막[M. Hartwell and C. G. Fonstad: IEEE Trans. ED Conf., 519,(1983)]을 이용한 소자 등이 보고되어 있다.
전자 방출 소자를 화상 형성 장치(특히, 디스플레이)에 적용하면, 인이 충분한 강도를 가진 광을 방출할 수 있도록 하는 방출 전류를 획득할 필요가 있다. 또한, 극소형의 디스플레이의 경우, 인에 방사되는 전자 빔의 직경이 작은 것이 바람직하다. 제조를 용이하게 하는 것 또한 중요하다.
종래의 FE형의 예로서, 소위 "spindt형"이라 불리는 전자 방출 소자가 도 29에 도시되어 있다. 도 29에서, 참조 번호 1은 기판을 나타내며, 참조 번호 4는 캐소드 전극층(하위 전위 전극)을 나타내며, 참조 번호 3은 절연층을 나타내며, 참조 번호 2는 게이트 전극층(상위 전위 전극)을 나타내며, 참조 번호 5는 마이크로칩을 나타내며, 참조 번호 6은 등전위면을 나타낸다. 곡률 "r"을 갖는 마이크로칩(5)과 게이트 전극층(2) 사이에 바이어스가 인가되면, 마이크로칩(5)의 단부로부터 애노드쪽으로 전자가 방출된다. 전자 방출량은 게이트 전극층(2)과 마이크로칩(5)간의 거리 "d", 게이트 전극과 마이크로칩 사이의 전압 Vg, 방출 영역 재료(마이크로칩)의 일 함수 등에 의해 결정된다. 즉, 게이트 전극층(2)과 마이크로칩(5)간의 거리 "d"를 제어함으로써 소자를 제조하는 것은 소자의 성능을 결정하는 요인이다.
Spindt형 전자 방출 소자의 일반적인 제조 공정이 도 30a 내지 30d에 도시되어 있다. 이하, 이러한 도면을 통해 제조 공정을 설명하기로 한다. 먼저, 글래스 등으로 만들어진 기판(1) 상에, Nb 등으로 이루어진 캐소드 전극층(4), SiO2등으로 이루어진 절연층(3) 및 Nb 등으로 이루어진 게이트 전극층(2)을 이 순서대로 적층한다. 그 후, 반응성 이온 에칭 방법에 의해 게이트 전극층(2) 및 절연층(3)을 관통하는 원형의 미세 홀(hole)을 형성한다(도 30a).
그 후, 사방 증착법 등에 의해 게이트 전극층(2) 상에, 알루미늄 등으로 이루어진 희생층(7)을 형성한다(도 30b).
이렇게 형성된 구조에, 진공 증착법에 의해, 몰리브덴과 같은 마이크로칩 재료(8)가 증착된다. 여기서, 미세 홀은 증착 공정에 의해 희생층 상의 증착물로 채워진다. 따라서, 마이크로칩(5)이 미세 홀에 원뿔형으로 형성된다(도 30c).
마지막으로, 희생층(7)이 용해되어 마이크로칩 재료(8)를 리프트오프(lift off)시킨다. 따라서, 소자가 완성된다(도 30d).
그러나, 이러한 제조 방법에서, 높은 반복성으로 거리 "d"를 제어하기란 어렵다. 따라서, 거리 "d"의 변경에 의해 소자간의 방출 전류량이 변화되는 경우가 있다. 또한, 리프트오프에 의해 생성되는 금속 등을 통해 마이크로칩(5)과 게이트 전극층(2) 사이에 단락이 발생되는 상태로 소자가 구동되는 경우, 열이 단락 회로 영역에 발생되어 단락 영역 및 그 주변에 방전 파괴(breakdown)가 발생되는 경우가 존재한다. 이 경우에, 효율적인 전자 방출 영역이 감소된다. 따라서, 전자 방출량에 있어서 상술된 변화를 갖는 복수의 소자를 사용하는 화상 형성 장치(특히, 디스플레이)에서, 불균일한 휘도가 발생된다. 따라서, 이러한 장치는 디스플레이로서 저성능이 된다.
따라서, Spindt형 소자에서는, 극히 좁은 영역으로부터 전자가 방출된다. 따라서, 인을 방출시키기 위해 방출 전류 밀도가 증가되는 경우, 전자 방출 영역(마이크로칩)의 열 파손이 유도되므로 소자의 수명이 제한되는 경우가 존재한다.또한, 마이크로칩의 단부가 진공에 존재하는 이온으로 집중적으로 스퍼터링되어, 소자의 수명이 단축되는 경우가 존재한다.
진공으로 방출되는 전자가 등전위면과 수직하는 방향을 따라 전달된다는 것은 주목할만 하다. 그러나, 도 29에 도시된 구조에서, 등전위면(6)은 마이크로칩(5)의 외형을 따라 홀 내에 형성된다. 따라서, 마이크로칩(5)의 단부로부터 방출되는 전자는 확산되는 경향이 있다. 방출된 전자의 일부는 게이트 전극층(2)으로 흡수되기 때문에, 애노드에 도달하는 전자의 양은 감소된다. 거리 "d"를 짧게 하면, 게이트 전극층(2)에 흡수되는 전자의 양이 증가되는 경향이 있다.
이러한 단점을 해결하기 위해, 다양한 예가 제안되었다.
전자 빔의 확산(diffusion)을 방지하기 위한 예로서, 포커싱 전극(9)이 전자 방출 영역 상부에 배치되어 있는 구성이 존재한다. 도 31은 포커싱 전극을 갖는 FE형 소자의 구조도이다. 이 예에서, 방출된 전자 빔은 포커싱 전극(9)의 전위로 집광된다. 그러나, 이러한 실시예에서는 상기한 제조 공정보다 복잡한 공정이 요구되므로, 제조 비용이 증가된다.
포커싱 전극을 배치시키지 않고 전자 빔의 직경을 감소시키기 위한 예로서는, 일본 특허 출원 공개 제8-264109호에 개시되어 있는 구조가 존재한다. 이러한 구조가 도 32에 도시되어 있다. 이 예에서, 홀에 배치되어 있는 박막(10)으로부터 전자를 방출시키기 위해서, 전자 방출면 상에 평탄한 등전위면(6a)이 형성되기 때문에, 전자 빔의 확산이 감소된다. 그러나, 이 예에서, 통상적으로 전자 방출 영역이 홀 내에 존재하고 게이트 전극층(2)이 전자 방출 표면 상에 배치되므로, 홀의깊이 및 게이트 전극 층간 거리와 상관되는 전위 분포(6b)가 홀 주변에 형성된다. 그러므로, Spindt형의 범위에 속하지 않더라도, 방출 전자가 확산되는 경향이 있으므로, 방출 전자의 일부가 게이트 전극층(2)으로 흡수된다는 문제점이 해결되지 않는다.
전자 방출 효율을 개선하기 위한 예로서, 일본 특허 출원 공개 제10-289650, USP 6,135,839 등에 개시되어 있는 구조가 존재한다. 이러한 구조가 도 33에 도시되어 있다. 게이트 전극층(2) 및 캐소드 전극층(4)과 관련한 제2 게이트 전극층(11)에 양의 전위(전압)가 인가되어(여기서, 0 <｜Vg1｜≤ ｜Vg2｜), 캐소드 전극층(2)으로부터 방출되는 전자의 양이 증가된다. 그러나, 이 예에서도, 방출 전자는 확산되는 경향이 있다.
유사하게, 전자 방출 효율을 개선하기 위한 한 예로서, Al 양극 산화(anodic oxidation)에 의해 형성된 미세 홀 내에 바늘형 전극이 배치됨으로써 캐소드 전극 내의 밀도 및 단위 면적당 방출 전자량이 증가된다는 리포트가 있다(일본 특허 출원 공개 제5-211029호).
그러나 이 예에서도, 방출 전자가 확산되는 경향이 있다. 따라서, 캐소드 전극이 미세 홀 내에 배치되도록 하는 복잡한 제조 방법이 요구된다.
반면에, 도 34에 도시된 바와 같이, MIM형은 하부 전극(캐소드 전극층)(4)과 상부 전극(게이트 절연층)(2) 사이에 절연층(3)이 배치되어 있으며 두 전극(4 및 2) 사이에 전압이 인가되어 전자를 이끄는 구조를 갖는다. 이러한 구조에서, 내부 전계의 방향이 방출 전자의 방향과 일치하고 방출 표면 상의 전위 분포가 방해받지않기 때문에, 전자 빔 직경의 소형화가 실현될 수 있다. 그러나, 절연층(3) 및 상부 전극(2)에서 전자의 산란이 발생되므로 그 효율이 일반적으로 저하된다.
종래의 표면 전도형 전자 방출 소자의 한 예가 도 35에 도시되어 있다(이때까지는 전자 방출 소자가 횡단면도로 도시되었지만, 이 예는 평면도로 도시되어 있다). 도 35에서, 참조 번호 1은 기판을 나타내며, 참조 번호 4는 소자 캐소드(캐소드 전극층)를 나타내며, 참조 번호 2는 소자 애노드(게이트 전극층)를 나타내며, 참조 번호 23은 전도막을 나타내며, 참조 번호 24는 전자 방출 영역을 나타낸다. 표면 전도형 전자 방출 소자에서도, 일반적으로 전자 방출 효율과 전자 빔의 직경간의 관계는 상호 교환적이다. 각각의 해소 방법으로서, 고효율에 관한 제안(일본 특허 출원 공개 9-82214호), 전자 빔의 수렴에 관한 제안(일본 특허 출원 공개 2-112125호) 등이 존재한다.
전자 방출 소자가 화상 형성 장치로서 적용된 예가 도 36에 도시되어 있다. 이 예에서는, 게이트 전극층(2)의 라인 및 캐소드 전극층(4)의 라인이 매트릭스 형태로 배열되며, 전자 방출 소자(14)는 양 라인의 횡단면부로 배열된다. 정보 신호에 응답하여, 선택된 횡단면부에 배치된 전자 방출 소자(14)로부터 전자가 방출되며 애노드(12)의 전압에 의해 가속화된다. 따라서, 전자가 인(13)에 입사된다. 이것이 소위 3극 진공관형 소자이다.
또한, 도 37에 도시된 바와 같이, 전자 방출 소자(14)와 애노드(12) 사이에 변조 전극(15)(그리드라 칭함)이 부가되고 정보 신호에 대응하는 전압이 이들 전극에 인가되어 전자 방출 소자(14)로부터의 전자 흐름을 제어하는 4극 진공관형 구조가 존재한다.
4극 진공관으로서, 전자 방출 소자(14)를 갖는 변조 전극(15)의 정렬 및 배열을 개선하기 위해 도 38 및 39에 도시된 바와 같이(도 39는 도 38의 라인(39-39)을 따라 절취된 횡단면도), 변조 전극(15)은 절연층(3)을 통하여 전자 방출 소자(14)에 대해 배면측에 배치되어 있다(예를 들어, 일본 특허 출원 공개 3-20941호).
상기한 전자 방출 소자가 디스플레이 등의 화상 형성 장치에 적용되는 경우,
(1) 전자 빔의 직경이 작아야 하고,
(2) 전자 방출 영역이 커야 하고,
(3) 저전압 및 고효율로 전자가 방출될 수 있어야 하며,
(4) 제조 공정이 용이할 필요가 있다.
그러나, 종래의 전자 방출 소자에서 이러한 조건들을 동시에 만족시키기란 어렵다.
본 발명은 상기한 문제점들을 해결하도록 제조되었으므로, 본 발명의 목적은 전자 빔의 직경이 작고 전자 방출 면적이 크며 저전압 및 고효율로 전자 방출이 이루어질 수 있으며 제조 공정이 용이한 전계 방출형 전자 방출 소자, 전자원, 화상 형성 장치 및 전자 방출 소자를 제공하는 것이다.
상기한 목적을 달성하기 위해, 본 발명의 전자 방출 소자는, 기판 상에 배치된 제1 전극과, 제1 전극 상에 배치된 절연층과, 절연층 상에 배치된 제2 전극을 포함하고, 제2 전극은 제1 전극과 절연층이 적층되는 방향과 실질적으로 수직을 이루는 제1 표면과 제2 표면을 구비하며, 제2 전극의 제1 표면은 절연층과 접촉하며, 제1 전극에는 제2 전극에 인가된 전위보다 높은 전위가 인가되어 제2 표면으로부터 전자가 방출되는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위해, 본 발명의 전자 방출 소자는, 기판 상에 배치된 제1 전극과, 제1 전극 상에 배치된 절연층과, 절연층 상에 배치된 제2 전극을 포함하고, 제2 전극은 절연층과 접촉하는 제1 표면과 상기 제1 표면에 대향하는 제2 표면을 구비하며, 제1 전극에는 제2 전극에 인가된 전위보다 높은 전위가 인가되어 제2 표면으로부터 전자가 방출되는 것을 특징으로 한다.
그러므로, 애노드가 본 발명의 전자 방출 소자에 대향하여 배치되어 전자 방출 소자 또는 화상 형성 장치가 제조되면, 전자 방출 소자와 애노드 사이의 등전위면은 애노드 표면에 실질적으로 평행하며 균일한 전위 분포가 형성된다. 따라서, 진공에 방출된 전자가 애노드쪽으로 이동하여 전자 빔의 확산이 억제될 수 있다. 그 결과, 전자 빔의 직경이 작아질 수 있다.
또한, 전자 방출 영역은 저전위가 애노드측에 인가되는 캐소드 전극의 표면에 대응한다. 따라서, 전자 방출 면적이 넓기 때문에, 진공에 존재하는 이온의 충격에 대한 내구성이 높다.
또한, 애노드쪽으로의 전자의 궤도를 방해하는 장애물 및 장애물을 생성하는 전위가 존재하지 않는다. 따라서, 거의 모든 방출 전자가 방출 전류로 되기 때문에, 전자 방출이 저전압 및 고효율로 이루어질 수 있다.
(고전위가 인가되는) 게이트 전극, 절연층 및 (저전위가 인가되는) 캐소드전극이 이러한 순서로 기판 표면 상에 적층된다는 점에서 매우 간단한 구조가 얻어지며 그 제조 공정은 용이하다.
그러므로, 본 발명의 특징을 갖는 전계 방출형 전자 방출 소자에 따르면, 전자 빔의 직경이 작고, 전자 방출 면적이 크며, 고전압 및 고효율로 전자 방출이 이루어지고, 제조 공정이 용이하기 때문에, 디스플레이와 같은 화상 형성 장치에 이러한 소자가 적용될 수 있다.
따라서, 본 발명의 전자 방출 소자가 적용된 전자 방출 소자, 전자원 및 화상 형성 장치가 고성능을 갖는 것이 실현될 수 있다.
도 1은 본 발명에 따른 전자 방출 소자의 구조를 도시하는 평면도.
도 2는 본 발명에 따른 전자 방출 소자의 구조를 도시하는 도 1에서 선(2-2)을 따른 단면도.
도 3은 본 발명에 따른 전자 방출 소자가 구동되는 상태를 도시하는 도면.
도 4a, 4b, 4c, 및 4d는 본 발명에 따른 전자 방출 소자를 제조하는 방법의 일례를 도시하는 도면.
도 5는 전기장 Eh의 전자 빔 크기에 대한 의존도를 도시하는 그래프.
도 6은 전자 방출층의 폭 W1의 전자 빔 크기에 대한 의존도를 도시하는 그래프.
도 7a 및 7b는 본 발명에 따른 전자 방출 소자의 다른 양호한 실시예의 일례를 도시하는 개략도.
도 8은 전압(Va)의 전자 빔 크기에 대한 의존도를 도시하는 그래프.
도 9는 본 발명에 따른 패시브 매트릭스 장치를 갖는 전자원을 도시하는 개략적인 구조도.
도 10은 본 발명에 따른 패시브 매트릭스 장치를 갖는 전자원을 사용하는 화상 형성 장치를 도시하는 개략적인 구조도.
도 11a 및 11b는 본 발명에 따른 화상 형성 장치의 형광막을 도시하는 도면.
도 12는 실시예 2에 따른 전자 방출 소자를 도시하는 평면도.
도 13은 실시예 2에 따른 전자 방출 소자를 도시하는 도 12의 라인(13-13)을 따라 절취한 단면도.
도 14a, 14b, 14c, 14d 및 14e는 실시예 2에 따른 전자 방출 소자를 제조하는 방법의 일례를 도시하는 도면.
도 15는 실시예 3에 따른 전자 방출 소자를 도시하는 평면도.
도 16은 실시예 3에 따른 전자 방출 소자를 도시하는 단면도.
도 17a, 17b, 17c, 17d 및 17e는 실시예 3에 따른 전자 방출 소자를 제조하는 방법의 일례를 도시하는 도면.
도 18은 실시예 4에 따른 전자 방출 소자를 도시하는 평면도.
도 19는 실시예 4에 따른 전자 방출 소자를 도시하는 도 18의 라인(19-19)을 따라 절취한 단면도.
도 20a, 20b, 20c, 20d 및 20e는 실시예 4에 따른 전자 방출 소자를 제조하는 방법의 일례를 도시하는 도면.
도 21은 실시예 5에 따른 전자 방출 소자를 도시하는 평면도.
도 22는 실시예 5에 따른 전자 방출 소자를 도시하는 도 21의 라인(22-22)을 따라 절취한 단면도.
도 23a, 23b, 23c 및 23d는 실시예 5에 따른 전자 방출 소자를 제조하는 방법의 일례를 도시하는 도면.
도 24는 실시예 6에 따른 전자 방출 소자를 도시하는 평면도.
도 25는 실시예 6에 따른 전자 방출 소자를 도시하는 도 24의 라인(25-25)을 따라 절취한 단면도.
도 26a, 26b, 26c 및 26d는 실시예 6에 따른 전자 방출 소자를 제조하는 방법의 일례를 도시하는 도면.
도 27은 실시예 8에 따른 화상 형성 장치의 제조에 사용된 전자 방출 소자의 평면도.
도 28은 실시예 8에 따른 화상 형성 장치의 제조에 사용된 전자 방출 소자를 도시하는 도 27의 라인(28-28)을 따라 절취한 단면도.
도 29는 종래의 스핀트형 전자 방출 소자의 일례를 개략적으로 도시하는 단면도.
도 30a, 30b, 30c 및 30d는 종래의 스핀트형 전자 방출 소자를 제조하는 방법의 일례를 도시하는 도면.
도 31은 수렴성 전극을 구비한 종래의 스핀트형 전극 방출 장치의 일례를 개략적으로 도시하는 단면도.
도 32는 종래의 전자 방출 소자의 일례를 개략적으로 도시하는 단면도.
도 33은 종래의 전자 방출 소자의 일례를 개략적으로 도시하는 단면도.
도 34는 종래의 MIM형 전자 방출 소자의 일례를 개략적으로 도시하는 단면도.
도 35는 종래의 표면 전도형 전자 방출 소자의 일례를 개략적으로 도시하는 평면도.
도 36은 종래의 전자 방출 소자를 사용하는 3극 진공관 구조의 화상 형성 장치의 일례를 도시하는 개략도.
도 37은 종래의 전자 방출 소자를 사용하는 4극 진공관 구조의 화상 형성 장치의 일례를 도시하는 개략도.
도 38은 변조 전극이 전자 방출 소자의 후면에 배치된 4극 진공관 구조의 화상 형성 장치의 일례를 도시하는 개략도.
도 39는 변조 전극이 전자 방출 소자의 후면에 배치된 4극 진공관 구조의 화상 형성 장치의 일례를 도시하는 도 38의 라인(39-39)을 따라 절취한 개략적인 단면도.
도 40은 본 발명의 다른 실시예에 따른 전자 방출 소자의 다른 구성의 개략적인 평면도.
도 41은 본 발명의 다른 실시예에 따른 전자 방출 소자를 도시하는 도 40의 선(41-41)을 따른 개략적인 단면도.
도 42는 본 발명의 다른 실시예에 따른 전자 방출 소자가 구동되는 상태를 도시하는 도면.
도 43은 본 발명의 다른 실시예에 따른 전자 방출 소자의 단면을 확대하여 도시하는 개략도.
도 44a, 44b, 44c 및 44d는 본 발명의 다른 실시예에 따른 전자 방출 소자를제조하는 방법의 개략도.
도 45는 본 발명의 다른 실시예에 따른 전자 방출 소자의 다른 구성을 도시하는 개략적인 평면도.
도 46은 본 발명의 다른 실시예에 따른 전자 방출 소자를 도시하는 도 45의 라인(46-46)을 따라 절취한 개략적인 단면도.
도 47a, 47b, 47c, 47d 및 47e는 본 발명의 다른 실시예에 따른 전자 방출 소자를 제조하는 방법의 개략도.
도 48은 본 발명의 다른 실시예에 따른 전자 방출 소자의 다른 구성을 도시하는 개략적인 평면도.
도 49는 본 발명의 다른 실시예에 따른 전자 방출 소자를 도시하는 도 48의 라인(49-49)을 따라 절취한 개략적인 단면도.
본 발명의 전자 방출 소자의 실시예의 일례를 도면을 참조하여 설명하기로 한다. 본 발명의 범위는 구체적으로 특정하는 설명이 없는 경우에는 본 실시예에 설명된 부재들의 크기, 품질, 형태, 상대적인 배치 등에 한정되지 않는다는 것에 주목한다.
본 발명의 전자 방출 소자는 게이트 전극(gate electrode), 절연층 및 캐소드 전극(cathode electrode)이 순서대로 기판상에 적층된 구조를 갖는다. 또한, 본 발명의 전자 방출 소자 또는 전자 방출 소자를 사용하는 화상 형성 장치에서, 본 발명의 장치가 기판으로부터 간격을 두고 배치된 기판과 대향하는 애노드 전극(anode electrode)(또는 애노드 전극상에 위치된 화상 형성 부재)은 장치로부터 방출된 전자를 가지고 방사된다.
도 1은 본 발명의 가장 기본적인 구조의 전자 방출 소자를 도시하는 평면도적인 개략도이고, 도 2는 도 1의 선(2-2)을 따른 단면도이다. 또한, 도 3은 이 장치가 전자 방출 소자 또는 화상 형성 장치에서 사용되는 경우에 이 장치가 구동되는 상태(전자가 방출되는 상태)를 도시하는 개략도이다.
도 1, 2, 및 3에서, 참조 번호 1은 기판을 나타내고, 참조 번호 2는 구동(전자 방출)시 고전위가 인가되는 게이트 전극(제1 전극)을 나타내고, 참조 번호 3은 절연층을 나타내고, 참조 번호 4는 구동시에 제1 전극의 전위보다 낮은 저전위가 인가되는 캐소드 전극(제2전극)을 나타낸다. 참조 번호 17은 캐소드 전극(4) 상에 위치하고 전자 방출 부재를 포함하는 전자 방출층이다. 또한, 본 발명의 전자 방출 소자에서, 캐소드 전극(제2전극)(4)은 전자 방출층(17)과 함께 "캐소드 전극"이라 지칭되는 경우도 있다.
캐소드 전극(제2전극)(4)은 전자 방출층(17)에 전자를 공급하기 위한 전극이고, 여기서 전자 방출층(17)과 다른 부재가 사용된다. 전자 방출 부재(전자 방출층(17))의 유효 일함수는 캐소드 전극(4)의 것보다 낮다. 그러나, 전자 방출층(17) 자체가 충분한 전도성을 갖는 경우에는 전자 방출층(17)은 캐소드 전극(4)을 사용하지 않고 직접 절연층(3) 상에 배치될 수 있다. 이 경우, 전자 방출층(17) 자체는 상기 캐소드 전극과 같은 기능도 수행할 수 있다. 그러므로, 전자 방출층이 캐소드 전극과 같은 기능을 수행할 때, 전자 방출층이 캐소드 전극(제2 전극)으로 지칭되는 경우가 있다.
또한, 도 1 내지 3에 도시된 구조를 갖는 전자 방출 소자에서, 참조 부호 W1은 캐소드 전극(4)의 폭을 나타내고, 참조 부호 D1은 캐소드 전극(4)과 전자 방출층(17)의 두께의 합을 나타내며, 참조 부호 D2는 절연층(3)의 두께를 나타내고, 참조 부호 D3은 애노드 전극(12) 및 전자 방출층(17)간의 거리를 나타낸다.
상술한 바와 같이, 전자 방출층(17)이 캐소드 전극(4)을 사용하지 않고 절연층(3) 상에 직접적으로 배치되어 있는 구조를 갖는 전자 방출 소자의 경우에, 상기 W1는 전자 방출층(17)의 폭을 나타내고, 참조 부호 D1은 전자 방출층(17)의 두께를 나타낸다.
참조 부호 Vg는 전자 방출시에 게이트 전극(2)과 캐소드 전극(4) 사이에 인가된 전압을 나타낸다. 또한, Va는 전자 방출시에 캐소드 전극(4)과 애노드(12) 사이에 인가된 전압을 나타낸다. Va가 Vg보다 높음을 주의한다. 또한, Ie는 전자 방출층(17)으로부터 애노드 전극(12)에 도달하는 방출 전류를 나타낸다.
참조 부호 Eh는 상기 Vg가 인가될 때 캐소드 전극(4)과 게이트 전극(2)의 전위에 의해 형성된 전기장을 나타낸다. 참조 번호 6은 본 발명의 전자 방출 소자를 사용하는 전자 방출 소자(화상 형성 장치)가 구동될 때 기판(1)과 애노드(전극)(12) 사이에 형성된 등전위면을 나타낸다.
등전위면(6)과 전기장 Eh의 형성은 전자가 본 발명의 전자 방출 소자로부터 방출될 때 인가되는 전압 Va 및 Vg, 소자의 형태를 나타내는 두께 D2, 폭 W2 및 두께 D1 등에 의해 결정된다.
본 발명의 소자로부터 방출된 전자에 의해 애노드(12) 상에 형성된 전자 빔의 크기는 도 5 및 8에 도시되어 있다. 전기장 Eh가 증가하고/또는 전압 Va가 감소할수록, 전자 빔의 크기는 증가하는 경향이 있다. 이 파라메터들은 임의로 변경될 수 있으며, 전자 방출 소자의 사용예에 적절한 값이 선택될 수 있다.
상기 원리에서, 전자는 애노드(12)측에 면해있는 전자 방출층(17)으로부터 진공으로 방출된다.
즉, 본 발명의 전자 방출 소자에서, 기본적으로 전자는 캐소드 전극(4)(전자 방출층(17))과 게이트 전극(2) 사이에 형성된 전기장 Eh에 의해 애노드(12) 측에 면해있는 전자 방출층(17)으로부터 진공으로 방출된다.
본 발명의 장치에서, 게이트 전극(2)은 애노드(12) 측에 대향하는 전자 방출층(17)측에 위치하므로, 애노드(12)로의 전자의 진행을 방해하는 장애물 및 장애를 일으키는 전위가 전자 방출층(17)과 애노드(12) 사이에 존재하지 않는다. 그러므로, 모든 방출 전자가 거의 Ie가 되기 때문에, 낮은 전압에서도 매우 높은 효율이 얻어진다.
또한, 본 발명에 따르면, 전자 방출 영역이 넓은 경우에, 그 영역은 애노드(12)측의 전자 방출층(17)의 전체 표면에 대응한다. 그러므로, 전자 방출 영역이 넓으므로, 진공에서의 이온 충격에 견디는 성질이 매우 높다.
본 발명의 장치에 따르면, 전자 방출층(17)의 표면과 애노드(12) 사이의 등전위면의 왜곡이 적고, 균일한 전위 분포가 형성된다. 그러므로, 진공으로 방출된 전자는 애노드(12) 쪽으로 이동되고 전자 빔의 확산은 적다. 즉, 전자 빔의 직경이 작다.
또한, 도 2에 도시된 바와 같이, 전자 방출층(17)의 폭은 캐소드 전극(4)의 폭과 같다고 가정된다. 그러나, 도 7a에 도시된 바와 같이, 전자 방출층(17)의 폭W1이 캐소드 전극(4)의 폭보다 좁게 만들어지는 경우도 있다. 즉, 전자 방출층(17)의 단부(측면)는 캐소드 전극(4)의 단부(측면) 내측에 배치된다. 이러한 구성에 따르면, 전자 방출층(17)으로부터 게이트 전극(2)으로 방출된 흐르는 전자에 의해 생성된 "비유효 전류"는 억제될 수 있다. 또한, 도 7a에 도시된 구성에 따르면, 전자 방출층(17)의 단부 근처의 등전위면이 애노드(12)와 거의 평행하기 때문에, 전자 빔의 확산은 억제될 수 있다.
또한, 본 발명의 소자는 적층이 반복된다는 점에서 매우 간단한 구조를 갖는다. 그러므로, 제조 공정도 용이하고 장치가 고수율로 제조될 수 있다.
또한, 본 발명의 전자 방출 소자에 따르면, 도 1 내지 3에 도시된 구조에 추가하여, 적어도 전자 방출층(17)(및 캐소드 전극(4))에 개구(opening) 영역이 제공될 때, 방출된 전자에 대한 전자 빔의 직경은 더욱 작아질 수 있다.
이러한 개구 영역을 구비한 구성의 일례를 도 40 내지 도 43을 사용하여 이하에서 설명된다.
도 40은 상기 개구 영역을 구비한 전자 방출 소자를 도시하는 개략적인 평면도이고, 도 41은 도 40의 선(41-41)을 따른 단면도이다. 또한 도 42는 본 소자를 사용하는 전자 방출 소자(화상 형성 장치)가 구동되는(전자를 방출하도록 된) 경우의 상태를 도시하는 개략도이고, 도 43은 본 소자의 개구 영역(16) 근처의 개략적 확대도이다.
도 40 내지 도 43에서, 참조 번호 1은 기판을 나타내고, 참조 번호 2는 게이트 전극(제1 전극)을 나타내며, 참조 번호 3은 절연층을 나타내고, 참조 번호 4는캐소드 전극(제2 전극)을 나타낸다. 참조 번호 17은 캐소드 전극(4) 상에 배치되는 전자 방출층이며, 전자 방출 부재를 포함한다. 또한, 도 40의 구성의 전자 방출 소자에서, 캐소드 전극(제2 전극)(4)은 전자 방출층(17)과 함께 "캐소드 전극"이라 지칭되는 경우도 있다.
본 명세서에 설명된 예에서, 캐소드 전극(제2 전극)(4)은 전자 방출층(17)에 전자를 공급하도록 배치된 전극이고, 전자 방출층(17)과는 다른 부재가 사용된다. 전자 방출 부재(전자 방출층(17))의 유효 일함수는 캐소드 전극(4)의 것보다 낮다. 그러나, 상술한 바와같이, 전자 방출층(17) 자신이 충분한 전도성을 가지는 경우에는, 전자 방출층(17)은 캐소드 전극(4)을 사용하지 않고 절연층(3) 상에 직접적으로 배치될 수 있다. 이 경우, 전자 방출층(17) 자신은 상기 캐소드 전극과 같은 기능이 결합될 수 있다. 그러므로, 전자 방출층에 캐소드 전극으로써의 기능이 결합될 때, 전자 방출층은 캐소드 전극(제2 전극)이라 지칭되는 경우도 있다.
도 43에 도시된 바와 같이, 도 40에 도시된 소자에는 전자 방출층(17), 캐소드 전극(4), 및 절연층(3)을 관통하는 복수의 홀(hole)(개구 영역)(16)들이 제공된다.
도 40 내지 도 43에서, 참조 부호 W1은 캐소드 전극(4)(전자 방출층(17))의 폭을 나타내며, 참조 부호 L1은 캐소드 전극(4)의 길이를 나타낸다. 참조 부호 Wh는 홀(개구)(16)의 직경을 나타내며, Wmin은 인접 홀(개구)(16) 사이의 최소 거리를 나타낸다. 참조 부호 D1은 캐소드 전극(4) 및 전자 방출층(17)의 두께의 합을 나타내며, 참조 부호 D2는 절연층(3)의 두께를 나타내고, 참조 부호 D3는애노드(12)와 전자 방출층(17)의 표면 사이의 거리를 나타낸다.
상술된 바와 같이, 캐소드 전극(4)을 사용하지 않고, 절연층(3) 상에 전자 방출층(17)이 직접 위치된 구조를 갖는 전자 방출 소자의 경우에, 상기 W1은 전자 방출 소자(16)의 폭을 나타내며, D1은 전자 방출층(17)의 두께를 나타냄을 주목해야한다.
참조 부호 Vg는 전자 방출에서의 게이트 전극(2)과 캐소드 전극(4)(전자 방출층(17)) 사이에 인가된 전압을 나타낸다. 또한, Va는 전자 방출 소자(화상 형성 장치)에 의해, 전자 방출에서의 캐소드 전극(4)(전자 방출층(17))과 애노드(12) 간에 인가된 전압을 나타낸다. Va는 Vg보다 높다는 것을 유의해야 한다. 참조 부호 Ie는 전자 방출층(17)으로부터 방출된 후 애노드(12)에 도달하는 방출(emission) 전류를 나타낸다.
도 40 내지 도 43에 도시된 구성을 갖는 장소자에 따라, 게이트 전극(2)은 절연층(3), 전자 방출층(17), 및 캐소드 전극(4)을 관통하는 홀(개구)(17)에 의해 애노드(12) 측에 노출되어 있다.
따라서, 도 42에 도시된 바와 같이, 게이트 전극의 전위의 영향으로, 전자 방출층(17) 부근에 형성된 등전위면(6)은 도 1에 도시된 구성을 갖는 소자의 전자 방출층(17)의 표면 근처에 형성된 등전위면보다 평평해진다. 그 결과, 이러한 구성을 갖는 소자의 전자 방출층(17)으로부터 방출된 전자 빔에 의해 애노드(12) 상에 형성된 빔 스폿(beam spot)은 도 1에 도시된 구성을 갖는 장치로부터 방출된 전자 빔에 의해 애노드(12) 상에 형성된 빔 스폿보다 더 작도록 만들어질 수 있다.
도 40 내지 도 43에 도시된 구성을 갖는 장치에서, 보다 더 바람직한 구성으로서, 전자 방출층(17)(및 캐소드 전극(4))에 추가하여 절연층(3)을 관통하는 개구(16)가 설명된다는 것을 주목한다. 그러나, 개구(16)는 절연층(3)을 관통해야하는 것은 아니다. 즉, 게이트 전극(4)의 전위가 개구(16)에 의한 전자 방출층의 표면에 영향을 주도록 구성이 만들어질 수 있다. 따라서, 개구(16)는 적어도 전자 방출층(17)(및 캐소드 전극(4))을 관통할 필요가 있다.
다음으로, 도 1 내지 도 3에 도시된 구성을 갖는 본 발명의 전자 방출 소자의 제조 방법의 일례가 도 4a 내지 도 4d를 참조하여 설명될 것이다.
(공정 A) 석영 유리, Na과 같은 불순물의 감소된 함량을 갖는 유리, 소다 석회(soda lime) 유리, 스퍼터링 방법 등에 의해 실리콘 기판 등 상에 SiO2가 적층된 적층, 및 그 표면에서 미리 충분히 세정된, 알루미나와 같은 세라믹 절연 기판으로부터 선택된 어느 하나가 기판(1)으로서 이용되고, 그 후 게이트 전극(2)은 기판의 표면 상에 적층된다. 게이트 전극(2)은 그 기판에 접촉된 제1 표면과, 제1 표면에 대향하는 제2 표면을 갖는다.
게이트 전극(제1 전극)(2)은 도전성을 가지며, 증착 방법이나 스퍼터링 방법, 포토리소그래피 기술 등과 같은 일반적인 진공 막 형성 기술에 의해 형성된다. 게이트 전극(2)용 재료는 예를 들어, Be, Mg, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Al, Cu, Ni, Cr, Au, Pt, 혹은 Pd와 같은 금속, 이들이 화합된 재료, TiC, ZrC, HfC, TaC, SiC, 또는 WC와 같은 탄소 화합물, HfB2, ZrB2, LaB6, CeB6, YB4, 혹은 GdB4와같은 붕소 화합물, TiN, ZrN, 혹은 HfN과 같은 질소 화합물, Si이나 Ge 같은 반도체 등으로부터 적절히 선택된다. 게이트 전극(2)의 두께는 수십 nm 내지 수 mm의 범위에서, 바람직하게는 수백 nm 내지 수 ㎛의 범위에서 설정된다.
(공정 B) 다음으로, 게이트 전극(2) 다음으로, 절연층(3)이 피착된다. 절연층(3)은 스퍼터링 방법, CVD 방법, 혹은 진공 증착 방법과 같은 일반적인 진공 피착 방법에 의해 형성되고, 그 두께는 수 nm 내지 수 ㎛의 범위에서, 바람직하게는 수십 nm 내지 수백 nm의 범위로 설정된다. 이러한 재료로서, SiO2, SiN, Al2O3, CaF, 혹은 비도핑된 다이아몬드와 같은 고전계에 견뎌낼 수 있는 고-전압 저항 재료가 바람직하다. 절연층(3)은 게이트 전극(2)의 제2 표면과 접촉된 제1 표면과, 제1 표면에 대향하는 제2 표면을 갖는다.
(공정 C) 또한, 절연층(3) 다음으로, 캐소드 전극(제2 전극)(4)이 피착된다. 캐소드 전극(4)은 게이트 전극(2)과 마찬가지로 도전성을 가지며, 증착 방법, 스퍼터링 방법, 혹은 포토리소그래피 기술과 같은 일반적인 진공 피착 기술에 의해 형성된다. 캐소드 전극(4)은 절연층(3)의 제2 표면에 접촉된 제1 표면과, 제1 표면에 대향하는 제2 표면을 갖는다.
캐소드 전극(4)용 재료는 예를 들어, Be, Mg, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Al, Cu, Ni, Cr, Au, Pt, 혹은 Pd와 같은 재료, 이들이 화합된 재료, TiC, ZrC, HfC, TaC, SiC, 또는 WC와 같은 탄소화합물, HfB2, ZrB2, LaB6, CeB6, YB4, 혹은 GdB4와 같은 붕소 화합물, TiN, ZrN, 혹은 HfN과 같은 질소 화합물, Si이나 Ge 같은 반도체, 유기적 폴리머 재료 등으로부터 적절히 선택된다. 캐소드 전극(4)의 두께는 수 nm 내지 수 ㎛의 범위에서, 바람직하게는 수 nm 내지 수백 nm의 범위에서 설정된다.
전극(2 및 4)은 동일한 형성 방법 혹은 상이한 형성 방법에 의해서 동일한 재료 혹은 상이한 재료를 사용하여 형성될 수 있다는 것을 주목한다.
또한, 다음 공정에서 형성되어질 전자 방출층(17)을 구성하는 재료의 일함수보다 더 높은 일함수를 갖는 재료가 캐소드 전극(4)의 재료용으로 사용되는 것이 바람직하다.
(공정 D) 다음으로, 도 4a에 도시된 바와 같이, 전자 방출층(17)이 캐소드 전극(4) 상(캐소드 전극(4)의 제2 표면 상)에 피착된다. 전자 방출층(17)은 증착 방법, 스퍼터링 방법, 혹은 포토리소그래피 기술과 같은 일반적인 진공 막 형성 기술을 사용하여 캐소드 전극 상에 전자 방출 부재를 위치시킴으로써 형성된다.
전자 방출층(17)을 구성하는 전자 방출 부재는 예를 들어, 탄소 구조(탄소 나노 튜브, 흑연 나노 구조, 또는 다이아몬드 구조와 같은), 비정질 탄소, 흑연, 다이아몬드 유사 탄소(diamond like carbon), 다이아몬드, 및 탄소나, 상술된 물질이 혼합된 탄소 화합물로부터 적절히 선택된다.
전자 방출층(17)으로서, 특히 전기 전도 탄소 파이버(탄소 나노 튜브 혹은 흑연 나노 파이버와 같은), 흑연, 혹은 전기 전도 다이아몬드로부터 선택된 부재를 주로 포함하는 "전기 전도성 탄소층"이 사용될 때, 바람직한 전자 방출 특성을 얻을 수 있다. 따라서, 이러한 전기 전도성 탄소층이 바람직하다.
또한, 전기 전도성 탄소 파이버(탄소 나노 튜브 혹은 흑연 나노 파이버와 같은), 흑연, 및 전기 전도성 다이아몬드로부터 선택된 2 종류 이상의 부재의 혼합물을 주로 포함하는 "전기 전도성 탄소층"이 사용되더라도, 바람직한 전자 방출 특성을 얻을 수 있다. 따라서, 이러한 전기 전도성 탄소층이 바람직하다.
또한, 상기 "전기 전도성 탄소층"이 비정질 탄소, 사면체의 비정질 탄소, 금속, 반도체, 다이아몬드, 및 다이아몬드 파이버로부터 선택된 적어도 하나의 부재와 혼합되더라도, 바람직한 전자 방출 특성을 얻을 수 있다. 따라서, 이러한 전기 전도성 탄소층이 바람직하다.
전자 방출층(17)의 두께는 수 nm 내지 수백 nm의 범위에서, 바람직하게는 수 nm 내지 수십 nm의 범위에서 설정된다.
또한, 이 공정에서 전자 방출층(17)을 피착하지 않고, 적층 구조를 형성하기 위해 다음 공정과 같은 에칭 공정들(공정 E 및 공정 F)이 행해지고, 그 후 상기 전자 방출층(17)이 캐소드 전극(4)의 일부 혹은 전체면 상에 선택적으로 피착되는 경우가 있다.
(공정 E) 다음으로, 도 4b에 도시된 바와 같이, 포토리소그래피 기술에 의해 마스크 패턴(16)이 형성된다.
(공정 F) 그 후, 상기 마스크 패턴(16)이 형성된 구조는 에칭에 의해 처리된다. 그 결과, 도 4c에 도시된 바와 같이, 게이트 전극(2) 상의 절연층(3), 캐소드 전극(4), 및 전자 방출층(17)의 일부가 제거된 적층 구조가 형성된다. 이러한 에칭 공정은 높은 전위의 전극(게이트 전극)(2) 상에서 중단될 수 있거나, 높은 전위의 전극(2)의 일부가 에칭될 수 있음을 주목 한다.
에칭 공정에서, 평탄하며 수직의 에칭 표면이 형성되는 것이 바람직하다. 에칭 방법은 절연층(3), 캐소드 전극(4), 및 전자 방출층(17)의 물질에 따라 선택될 수 있다.
도 7b에 도시된 바와 같이, 캐소드 전극(4) 및 전자 방출층(17)의 단부(측면)가 절연층(3)의 단부(측면)에 비해 오버에칭되어서, 캐소드 전극(4) 및 전자 방출층(17)의 단부(측면)이 절연층(3)의 단부(측면)에 비해 뒤에 있는 경우가 있음을 주목해야 한다. 이러한 오버에칭이 만들어지면, 구동 시 캐소드 전극(4)(전자 방출층(17))과 게이트 전극(2) 간을 흐르는 "무효 전류(reactive current)"가 억제될 수 있다. 따라서, 이것은 바람직하다.
또한, 도 7b의 구성에 추가하여, 캐소드 전극(4)과 전자 방출층(17)과의 관계만이 도 7a에 도시된 바와 같은 상술된 관계가 되도록 만들어진다. 따라서, 구동시의 "무효 전류"는 더 억제될 수 있다.
또한, 캐소드 전극(4) 및 전자 방출층(17)의 단부(측면)에 인접하게 SiO2와 같은 유전체가 증착된다. 따라서, 구동시 "무효 전류" 또한 억제될 수 있다.
(공정 G) 최종적으로, 도 4d에 도시된 바와 같이, 본 발명의 전자 방출 소자를 완성하기 위해 마스크 패턴(16)이 박리된다. 따라서, 형성된 본 발명의 전자 방출 소자에서, 게이트 전극, 절연층, 및 캐소드 전극의 제1 표면 및 제2 표면은 실질적으로 서로 평행하다. 게이트 전극, 절연층, 및 캐소드 전극의 제1 표면 및제2 표면은 기판(1)의 면과 실질적으로 평행하다. 또한, 게이트 전극, 절연층, 및 캐소드 전극의 제1 표면 및 제2 표면은, 게이트 전극, 절연층, 및 캐소드 전극이 기판 상에 적층된 방향과 실질적으로 수직이다.
또한, (공정 D)에서 전자 방출층(17)을 형성하지 않은 채, (공정 G)에 도시된 마스크 패턴이 제거된 후, 전자 방출층(17)이 캐소드 전극(4) 상에 선택적으로 피착되는 경우가 있다. 예를 들어, 탄소 나노튜브와 같은 탄소 파이버가 전자 방출층(17)용으로 사용될 때, 탄소 성장을 촉진하는 기능을 갖는 물질(예를 들어, Fe, Ni, 및 Pd)로부터 선택된 촉매 입자가 캐소드 전극 상에 위치된 후, 메탄 등과 같은 탄소 화합물을 사용하여 CVD 방법이 행해진다.
또한, 전자 방출층(17)의 전자 방출 영역을 제한하기 위한 공정이 수행되는 경우가 있다. 예를 들어, 전자 방출층(17)의 일부에 오목부가 형성되면, 오목부 형태가 미치는 영향을 이용함으로써 방출 영역을 제한할 수 있다.
캐소드 전극의 폭 W1은 소자를 구성하는 물질 및 물질의 저항, 캐소드 전극 물질의 일함수와 그 구동 전압 Vg, 및 전자 방출 빔의 필요한 형태에 따라 적절히 설정된다. 일반적으로, W1은 수백 nm 내지 수십 ㎛의 범위 중에서 선택된다. 전극 길이 L1은 소자를 구성하는 물질, 물질의 저항 및 전자 방출 소자의 구성에 따라 적절히 설정된다. 일반적으로, L1은 수 ㎛ 내지 수백 ㎛의 범위 중에서 선택된다.
여기서, 전자 방출층(17) 및 캐소드 전극(제2 전극)(4)이 상이한 부재(2-층 구조)로 형성된 예가 설명된다. 그러나, 전자 방출층(17)에 대해 충분한 도전율이제공된다면, 캐소드 전극(제2 전극)(4)을 사용하지 않고도 전자 방출층(17)은 제2 전극(4)으로서의 기능과 결합될 수 있다. 따라서, 전자 방출층(17)이 전극으로서의 기능과 결합될 때, 제조 공정은 보다 더 단순화되어서, 바람직하게 된다.
다음으로, 도 40 내지 도 43에 도시된 상술된 구조를 갖는 전자 방출 소자를 제조하는 방법의 일례가 도 44a 내지 도 44d를 사용하여 후술될 것이다.
도 40 내지 도 43에 도시된 구조를 갖는 전자 방출 소자에 대하여, (공정 A) 내지 (공정 D)의 상기 처리와 동일한 처리가 행해진다. 따라서, (공정 E) 내지 (공정 G)의 상기 처리와는 상이한 공정((공정 E1) 내지 (공정 I1))이 도 44a 내지 도 44d를 사용하여 여기에 설명될 것이다. 또한, 도 40 내지 도 43에 도시된 구조를 갖는 전자 방출 소자의 각각의 구성 부재에 대하여, 도 1 내지 도 3에 도시된 구조를 갖는 전자 방출 소자의 각각의 구성 부재가 동일하게 적용될 수 있다.
(공정 E1)
양극 산화가능한 물질로서 양극 산화가능층(anodizable layer)(18)이 전자 방출층(17)의 일부에 피착된다. 양극 산화가능층(18)은 증착 방법이나 스퍼터링 방법, 또는 포토리소그래피 기술과 같은 일반적인 진공 막 형성 기술에 의해 형성된다. 양극 산화가능층(18)의 피착 영역은 후에 전자 방출 영역이 되고, 필요한 경우 적절히 설정된다. 양극 산화가능층(18)용 물질로서, 예를 들어, 양극 산화가능한 Al, Ta, Nb, Ti, Zr, Hf와 같은 금속이나, 또는 Si 또는 반도체가 사용된다. 양극 산화가능층(18)의 막 두께는 다공체(pore)가 양극 산화에 의해 형성되는 범위, 바람직하게는 수 nm 내지 수백 nm의 범위내에서 임의로 설정된다.
다음으로, 양극 산화가능층(18)의 양극 산화될 부분을 노출하기 위해 포토리소그래피 기술에 의해 마스크 패턴(19)이 형성된다(도 44a).
(공정 F1)
다음으로, 도 44b에 도시된 바와 같이, 노출된 양극 산화가능층(18)은 양극 산화가능층(18)을 관통하는 다공체(16)를 형성하기 위해 양극 산화된다. 구체적으로는, 애노드로서 양극 산화가능층(18)을 사용하여 전해질 용액에서 양극 산화가 행해진다. 전해질 용액은 예를 들어, Al과 같은 금속이나, 황산, 술팜산, 또는 인산과 같은 무기 산의 수용액이나, 옥살릭 산(oxalic acid), 맬로닉 산(malonic acid), 혹은 서시닉 산(succinic acid)과 같은 유기 산의 수용액일 수 있다. 또한, 용매로서 추가된 물질로는 에틸렌 글리콜, 글리세린, 또는 덱스트린과 같은 폴리하이드릭(polyhydric) 알콜이 존재한다.
한편, 양극 산화가능층(18)의 물질로서 Si가 사용되면, 전해질 용액으로서 Hf 수용액이 사용된다.
상기 양극 산화에 의해 형성된 다공체(16) 간의 간격은 양극 산화 전압에 의해 제어될 수 있다. 또한, 다공체(16)의 깊이는 양극 산화 시간에 의해 제어될 수 있다. 또한, 다공체(16)의 직경은 전해질 용액의 구성물, 전압, 및 전류와 같은 조건으로 제어될 수 있다.
(공정 G)
다음으로, 확장 공정이라 불리는 공정이 양극 산화가능층(18)이 행해지는 기판에 대하여 행해진다. 구체적으로는, 도 44b에 도시된 바와 같이 다공체(16)가형성되는 구조가 인산과 같은 산성 용액으로 침지된다. 따라서, 다공체(16)의 직경을 조정(확장)하기 위한 공정이 수행된다. 이러한 확장 공정 후, 도 44b에 도시된 바와 같은 구조는 충분히 세정되고 건조된다.
여기서, 양극 산화에 의해 형성된 다공체(16)의 직경은 수십 nm 내지 수백 nm이고, 그 밀도는 106내지 107cm2/다공체이다.
(공정 H1)
다음으로, 마스크 패턴(19)이 박리된 후, 전자 방출층(17), 캐소드 전극(4) 및 절연층(3)이 다공체(pore)(16)를 마스크로 하여 에칭되어, 전자 방출층(17), 캐소드 전극(4) 및 절연층(3)을 관통하는 개구(16)가 형성된다 (도 44c).
이러한 에칭 처리는 게이트 전극(2) 상에서 정지될 수도 있고, 게이트 전극(2)의 일부가 에칭될 수도 있음에 유의한다.
여기에서는, 전자 방출층(17), 캐소드 전극(제2 전극)(4) 및 절연층(3)을 관통하는 다공체(개구)(16)가 형성된 예가 설명된다. 그러나, 개구(16)는 적어도 전자 방출층(17)과 캐소드 전극(제2 전극)(4)만을 관통하는 것일 수도 있다.
그러나, 절연층(3)으로 인한 용량 성분을 감소시키고 전자 방출층(17)의 전자 방출 영역 부근에 형성되는 등전위면(6)을 더 평탄화하기 위해서는, 절연층에도, 전자 방출층(17) 및 캐소드 전극(4)을 관통하는 개구와 통하는 개구 영역이 제공되는 것이 바람직하다.
또한, 전자 방출 영역의 부근에 형성되는 등전위면(6)을 평탄화하기 위해,절연층(3)에 형성되는 개구 영역은 절연층(3)을 완전히 관통하여 게이트 전극(제1 전극)(2)을 노출시키는 것이 바람직하다.
또한, 상기 전자 방출층(17)의 전자 방출 영역 부근에 형성된 등전위면(6)을 더 평탄화하고 방출 전자량을 증가시키기 위해, 복수의 개구(16)가 제공되는 것이 바람직하다.
또한, 이러한 구성의 전자 방출 소자에 있어서도, 도 7a를 이용하여 설명한 바와 같이, 전자 방출층(17)의 외주가 캐소드 전극(4)의 외주의 내측에 위치하여, 전자 방출 소자의 구동시에 무효 전류가 더 억제되게 하는 것이 바람직하다.
(공정 I1)
마지막으로, 도 44d에 도시된 바와 같이, 마스크로서 이용된 양극 산화 가능층(18)이 박리되어, 본 발명의 소자가 완성된다.
여기에서는, 전자 방출층(17) 및 캐소드 전극(제2 전극)(4)이 서로 다른 부재로 형성되는 예(2층 구조)가 설명된다. 그러나, 이러한 구성의 전자 방출 소자에서도, 도 1에 도시된 바와 같이, 전자 방출층(17)이 충분한 전도도를 가지는 경우에는, 전자 방출층(17)이 캐소드 전극(4)을 이용하지 않고 절연층(3) 상에 직접 배치될 수 있다. 따라서, 전자 방출층(17) 자체가 상기 캐소드 전극의 기능을 겸할 수 있게 된다.
이하에서는, 본 발명의 전자 방출 소자의 적용례가 설명될 것이다. 예를 들어, 전자원 또는 화상 형성 장치는 본 발명의 전자 방출 소자를 복수개 기판 상에 배열함으로써 형성될 수 있다.
전자 방출 소자를 이용하여, 다양한 배열이 이용된다. 일례로서 다음과 같은 패시브 매트릭스 배열이 있다. 즉, 복수의 전자 방출 소자가 X 방향 및 Y 방향을 따른 매트릭스 형태로 배열된다. 동일한 행에 배치되는 각각의 전자 방출 소자의 한 전극은 통상적으로 X 방향의 배선으로 접속된다. 동일한 열에 배치되는 각각의 전자 방출 소자의 다른 전극은 통상적으로 Y 방향의 배선으로 접속된다. 이하에서는, 패시브 매트릭스 배열이 보다 상세하게 설명될 것이다.
본 발명이 적용될 수 있는 복수의 전자 방출 소자를 배열함으로써 얻은 전자원이, 도 9를 참조하여 설명될 것이다. 도 9에서, 참조 부호 91은 전자원 기판, 참조 부호 92는 X 방향 배선, 참조 번호 93은 Y 방향 배선을 나타낸다. 또한, 참조 번호 94는 본 발명의 전자 방출 소자를 나타내고, 참조 번호 95는 접점을 나타낸다.
m개의 X 방향 배선(92)은 Dx1, Dx2, …, Dxm을 포함하며, 도전성 금속 등으로 이루어질 수 있으며, 진공 증착법, 프린팅법 및 스퍼터링법 등을 이용하여 형성될 수 있다. 배선의 재료, 막 두께 및 폭은 적합하게 설계된다. n개의 Y 방향 배선(93)은 Dy1, Dy2, …, Dyn을 포함하며, X 방향 배선(92)과 마찬가지로 형성될 수 있다. m개의 X 방향 배선(92)과 n개의 Y 방향 배선(93) 사이에 층간 절연층(도시되지 않음)이 배치되어, 양 배선을 분리시킨다(m 및 n은 양의 정수임).
층간 절연층(도시되지 않음)은 SiO2등으로 이루어지며, 진공 증착법, 프린팅법 및 스퍼터링법 등을 이용하여 형성될 수 있다. 예를 들어, 층간 절연층은 X방향 배선(92)이 형성되어 있는 기판의 전면 또는 일부분에, 미리 정해진 형상으로 형성될 수 있다. 특히, 막 두께, 재료 및 제조 방법은, 층간 절연층이 X 방향 배선(92)과 Y 방향 배선(93)의 교차 부분에서의 전위차를 견딜 수 있도록 적합하게 설정된다. X 방향 배선(92)과 Y 방향 배선(93)은 각각 외부 단자로 유도된다.
전자 방출 소자(94)를 구성하는 한 쌍의 전극(도시되지 않음)은 도전성 금속 등으로 이루어진 접점(95)을 통해 m개의 X 방향 배선(92)과 n개의 Y 방향 배선(93)에 접속된다.
X 방향 배선(92)과 Y 방향 배선(93)을 구성하는 재료, 접점(95)을 구성하는 재료 및 한 쌍의 소자 전극을 구성하는 재료에 관하여, 구성 성분의 일부 또는 전부가 서로 동일할 수도 있고 다를 수도 있다. 이러한 재료들은, 예를 들어 상술한 소자 전극(전극(2) 및 전극(4))의 재료들로부터 적합하게 선택될 수 있다. 소자 전극을 구성하는 재료가 배선의 재료와 동일한 경우에, 소자 전극에 접속되는 배선도 소자 전극으로 칭할 수 있다.
X 방향으로 배열된 전자 방출 소자(94)의 행을 선택하기 위한 주사 신호를 공급하는 주사 신호 공급 수단(도시되지 않음)은 X 방향 배선(92)에 접속된다. 반면, 입력 신호에 응답하여, Y 방향으로 배열된 전자 방출 소자(94)의 각 열을 변조하기 위한 변조 신호 발생 수단(도시되지 않음)은 Y 방향 배선(93)에 접속된다. 각각의 전자 방출 소자에 인가되는 구동 전압은, 소자에 공급되는 주사 신호와 변조 신호 간의 차동 전압으로서 공급된다.
상기 구조에서, 각각의 장치는 패시브 매트릭스 배선을 이용하여 선택되므로, 개별적으로 구동될 수 있다. 전자원을 이러한 패시브 매트릭스 배열로 이용하여 구성한 화상 형성 장치가 도 10을 참조하여 설명될 것이다. 도 10은 화상 형성 장치의 표시 패널의 일례를 나타낸 개략도이다.
도 10에서, 참조 번호 91은 복수의 전자 방출 소자가 배열된 전자원 기판을, 참조 번호 101은 전자원 기판(91)이 고정되어 있는 배면판을, 참조 번호 106은 형광체(화상 형성 부재)인 형광막(104)과 메탈백(metal back; 105) 등이 유리 기판(103)의 내면에 형성되어 있는 전면판을 나타낸다. 참조 번호 102는 지지 프레임을 나타낸다. 배면판(101)과 전면판(106)은 프릿(frit) 글래스 등을 이용하여 지지 프레임(102)에 접속된다. 참조 번호 107은 엔벨로프(envelope)를 나타내며, 이 엔벨로프는 예를 들어 공기 또는 질소 분위기 내에서 400 내지 500도의 온도에서 베이킹을 10분 이상 수행함으로써 행해지는 밀봉 결합에 의해 구성된다.
참조 번호 94는 도 1의 전자 방출 소자에 대응한다. 참조 번호 92 및 93은 각각 X 방향 배선 및 Y 방향 배선을 나타내며, 이들은 전자 방출 소자의 소자 전극(2) 및 소자 전극(4)의 쌍으로 접속된다.
전술한 바와 같이, 엔벨로프(107)는 전면판(106), 지지 프레임(102) 및 배면판(101)으로 이루어진다. 배면판(101)은 주로 기판(91) 자체의 강도를 증가시켜 기판(91)을 보강하기 위한 목적으로 제공된다. 따라서, 기판(91) 자체가 충분한 강도를 갖는 경우, 다른 구성 요소로써 배면판(101)은 생략될 수 있다. 즉, 지지 프레임(102)이 기판(91)에 직접 밀봉 결합될 수 있으므로, 엔벨로프(107)는 전면판(106), 지지 프레임(102) 및 기판(91)으로 이루어질 수도 있다. 한편, 스페이서로 칭해지는 지지체(도시되지 않음)가 전면판(106)과 배면판(101) 사이에 제공되면, 공기압에 대해 충분한 강도를 갖는 엔벨로프(107)를 구성할 수 있다.
본 발명의 전자 방출 소자를 이용한 화상 형성 장치에 따르면, 형광체(형광막(104))는 방출되는 전자의 궤적을 고려하여 전자 방출 소자(94)에 정렬됨에 유의한다. 도 11a 및 11b는 이 장치의 패널에서 이용되는 형광막(104)을 나타내는 개략도이다. 칼라 형광막의 경우에서, 이것은 블랙 칼라 도전 부재(111) 및 형광체(112)로 구성되며, 이들은 도 11a에 도시된 블랙 스트라이프, 도 11b에 도시된 블랙 매트릭스 등으로 칭해진다.
본 발명의 화상 형성 장치는 텔레비젼 방송, 컴퓨터등 용의 디스플레이 장치로서 이용될 수 있다. 또한, 화상 형성 장치는 감광 드럼 등을 이용하여 구성된 포토 프린터와 같은 화상 형성 장치 등으로써 이용될 수 있다.
이하에서는, 본 발명의 실시예들이 상세하게 설명될 것이다.
(실시예 1)
도 1은 본 실시예에 따라 제조된 전자 방출 소자의 평면도이고, 도 2는 단면도의 일례를 나타내며, 도 4a 내지 4d는 본 실시예의 전자 방출 소자의 제조 방법의 일례이다. 이하에서는, 본 실시예의 전자 방출 소자를 제조하기 위한 공정이 상세하게 설명될 것이다.
(공정 1)
우선, 도 4a에 도시된 바와 같이, 석영(quartz)을 이용한 기판(1)이 충분히 세정된 후, 게이트 전극(2)으로써 300㎚ 두께의 Ta, 절연층(3)으로써 100㎚ 두께의SiO2, 캐소드 전극(4)으로써 20㎚ 두께의 Ta가 기재된 순서대로 스퍼터링법에 의해 적층된다. 다음으로, 약 100㎚ 두께의 다이아몬드 막의 전자 방출층(17)이 CVD법에 의해 캐소드 전극(4) 상에 피착된다. 반응 기체로서는, CH4및 H2의 혼합 기체가 이용된다.
(공정 2)
다음으로, 도 4b에 도시된 바와 같이, 포토리소그래피에 의해, 포지티브형 포토레지스트(AZ1500/Clariant사에서 제조)의 스핀 코팅이 수행된 후, 포토마스크 패턴이 노광 및 현상되어, 마스크 패턴(16)이 형성된다.
(공정 3)
도 4c에 도시된 바와 같이, 마스크 패턴(16)을 마스크로서 이용하여, 캐소드 전극(4) 상의 다이아몬드 막의 전자 방출층(17)이 O2로 건식 에칭되고, Ta의 캐소드 전극(4) 및 절연층(3)은 CF4기체로 건식 에칭된다. 이 건식 에칭은 게이트 전극(2)에서 정지된다. 그 결과, 2㎛의 폭 W1과 50㎛의 길이 L1을 갖는 적층 구조가 형성된다.
(공정 4)
도 4d에 도시된 바와 같이, 마스크로서 이용되는 마스크 패턴(16)이 완전히 제거되어, 본 실시예의 전자 방출 소자가 완성된다.
상기와 같이 제조된 전자 방출 소자는 도 3의 배열로 구동된다. 구동 전압으로서 Vg=30V, Va=10㎸를 가정하고, 전자 방출 소자와 애노드(12) 사이의 거리 D3가 2㎜인 것으로 가정하자. 형광체가 적용되는 전극이 애노드(12)로서 이용된다. 그 다음, 전자 빔의 사이즈가 관측된다. 여기에서, 전자 빔의 사이즈는 방출 형광체의 피크 강도 내지 그 강도의 10% 범위에 대응하는 것으로서 제공된다. 그 결과, 빔의 직경은 200㎛/180㎛(x/y)로 된다.
(실시예 2)
실시예 2로서, 전자 방출층(17)의 측면이 절연층(3) 및 캐소드 전극(4)의 측면보다 후방에 형성되어, 절연층(3)과 캐소드 전극(4) 내부의 영역 내에 전자 방출층(17)이 제공되는 예가 설명된다.
도 12는 본 실시예에 따라 제조된 전자 방출 소자의 평면도이고, 도 13은 도 12의 라인 13-13을 따라 절취한 단면도이며, 도 14a 내지 14e는 본 실시예의 전자 방출 소자의 제조 방법의 일례이다. 이하에서는, 본 실시예의 전자 방출 소자의 제조 공정이 상세하게 설명될 것이다.
(공정 1)
우선, 도 14a에 도시된 바와 같이, 석영을 이용한 기판(1)이 충분히 세정된 후, 게이트 전극(2)으로써 300㎚ 두께의 Ta, 절연층(3)으로써 100㎚ 두께의 SiO2, 캐소드 전극(4)으로써 20㎚ 두께의 Ta가 기재된 순서대로 스퍼터링법에 의해 적층된다. 다음으로, 약 100㎚ 두께의 다이아몬드 막의 전자 방출층(17)이 CVD법에 의해 캐소드 전극(4) 상에 피착된다. 반응 기체로서는, CH4및 H2의 혼합 기체가 이용된다. 또한, 100㎚ 두께의 Al 희생층(18)이 전자 방출층(17) 상에 피착된다.
(공정 2)
다음으로, 도 14b에 도시된 바와 같이, 포토리소그래피에 의해, 포지티브형 포토레지스트(AZ1500/Clariant사에서 제조)의 스핀 코팅이 수행된 후, 포토마스크 패턴이 노광 및 현상되어, 마스크 패턴(16)이 형성된다. 그 다음, 마스크 패턴(16)을 마스크로 이용하여, Al 희생층(18)이 인산, 옥살산 및 아세틱산의 혼합 용액을 이용하여 습식 에칭되어, 포토레지스트의 마스크 패턴(16)을 Al 희생층(18)에 전사한다.
(공정 3)
도 14c에 도시된 바와 같이, Al 희생층(18)을 마스크로서 이용하여, 다이아몬드 막의 전자 방출층(17)을, 실시예 1에서보다 높은 O2기압에서 O2기체를 이용하여 건식 에칭한다. 그 결과, 다이아몬드 막의 전자 방출층(17)의 측면은 Al 희생층(18)의 측면보다 후방에 형성된다.
(공정 4)
계속하여, 도 14d에 도시된 바와 같이, 실시예 1에서와 동일한 방법으로, 캐소드 전극(4) 및 절연층(3)이 CF4기체로 건식 에칭된다. 이러한 건식 에칭은 게이트 전극(2)에서 정지된다. 따라서, 2㎛의 폭 W1과 50㎛의 길이 L1을 갖는 적층 구조가 형성된다.
(공정 5)
도 14e에 도시된 바와 같이, 마스크로서 이용되는 Al 희생층(18)이 완전히제거되어 소자가 완성된다.
상기와 같이 제조된 소자가 Vg=30V, Va=10㎸, D3=2㎜에서 구동되는 경우, 전자 방출층(17)의 측면은 캐소드 전극(4)의 측면에 비해 후방으로 되어, 전자 방출층(17)이 절연층(3) 및 캐소드 전극(4) 내부의 영역에 제공되기 때문에, 구동시에 캐소드 전극(4)과 게이트 전극(2) 사이에서 생성되는 무효 전류가 억제된다. 거의 모든 방출 전자들이 애노드쪽으로 이동한다. 따라서, 실시예 1보다 높은 효율로 방출 전류 Ie가 획득된다.
본 실시예의 소자에 따르면, 전자 방출층(18)의 단부는 캐소드 전극(4)의 단부의 내부에 배치된다. 따라서, 캐소드 전극(4)의 단부 부근에서 형성되는 급경사의 등전위면이 전자 방출층(17)의 단부 부근에서 형성되는 등전위면에 미치는 영향이 감소될 수 있다. 그 결과, 본 실시예의 소자는 도 6에 나타난 것과 같은 특성을 갖는다. 즉, 캐소드 전극의 폭 W1에 대하여, 일정한 점에서 상대적인 최소값이 획득될 수 있다.
(실시예 3)
실시예 3으로서, 캐소드 전극(4) 및 전자 방출층(17)의 측면이 절연층(3)의 측면보다 후방에 형성되어, 캐소드 전극(4) 및 전자 방출층(17)이 절연층(3) 내부의 영역에 제공되는 예가 설명된다.
도 15는 본 실시예에 따라 제조된 전자 방출 소자의 평면도이고, 도 16은 그 단면도의 일례이며, 도 17a 내지 도 17e는 본 실시예의 전자 방출 소자의 제조 방법의 일례를 도시한다. 이하, 본 실시예의 전자 방출 소자의 제조 공정에 대해 상세하게 설명한다.
(공정 1)
먼저, 도 17a에 도시된 바와 같이, 석영을 이용한 기판(1)이 충분히 세정된 후, 게이트 전극(2)으로서 300nm의 두께의 Ta, 절연층(3)으로서 100nm의 SiO2, 및 캐소드 전극(4)으로서 20nm의 두께의 Ta을 스퍼터링법에 의해 기재된 순서대로 적층한다. 그런 다음, 약 100nm의 두께를 갖는 다이아몬드 막의 전자 방출층(17)을 CVD법에 의해 캐소드 전극(4) 상에 피착한다. 반응 기체로서는, CH4및 H2의 혼합 기체가 이용된다. 또한, 100nm 두께의 Al 희생층(18)이 전자 방출층(17) 상에 피착된다.
(공정 2)
다음으로, 도 17b에 도시된 바와 같이, 포토리소그래피에 의해, 포지티브형 포토레지스트(AZ1500/Clariant사에서 제조)의 스핀 코팅이 수행된 후, 포토마스크 패턴이 노광및 현상되어 마스크 패턴(16)이 형성된다. 그 다음, 패터닝된 마스크 패턴(16)을 마스크로 이용하여, Al 희생층(18)을 인산, 옥살산, 및 아세트산의 혼합액을 이용하여 습식 에칭을 행하여 Al 희생층(18)에 포토레지스트의 마스크 패턴(16)을 전사한다.
(공정 3)
도 17c에 도시된 바와 같이, Al 희생층(18)을 마스크로 하여, 다이아몬드 막의 전자 방출층(17)을 실시예 1에서 보다도 높은 기체 압력으로 O2기체를 이용하여건식 에칭한다. 다음으로, Al 희생층(18)을 마스크로 하여, Ta의 캐소드 전극(4)을 KOH를 이용하여 습식 에칭한다. 따라서, 다이아몬드 막의 전자 방출층(17) 및 Ta의 캐소드 전극(4)의 측면들이 Al 희생층(18)의 마스크에 대하여 뒤에 있게 된다.
(공정 4)
그 후, 도 17d에 도시된 바와 같이, 실시예 1에서와 동일한 방법에 의해, 절연층(3)이 CF4기체로 건식 에칭된다. 이 건식 에칭은 게이트 전극(2) 상에서 중단된다.
(공정 5)
도 17e에 도시된 바와 같이, 마스크로 이용되는 Al 희생층(18)을 완전히 제거하여 2㎛의 폭 W1과 50㎛의 길이 L1을 갖는 소자를 완성한다.
상술한 바와 같이 제조된 소자가 Vg =30V, Va =10kV 그리고 D3 = 2mm로 구동되는 경우, 전자 방출층(17)과 캐소드 전극(4)의 측면들이 절연층(3)의 측면에 비해 상대적으로 후방으로 되어, 전자 방출층(17) 및 캐소드 전극(4)이 절연층(3) 내부 영역에 제공되기 때문에, 구동시에 캐소드 전극(4)과 게이트 전극(2) 사이에서 생성되는 무효 전류가 또한 억제될 수 있다.
(실시예 4)
실시예 4로서, 유전체가 캐소드 전극(4)과 전자 방출층(17)의 측벽에 인접하여 배치된 예가 설명된다.
도 18은 실시예 4에 따른 전자 방출 소자의 평면도이고, 도 19는 도 18의 라인 19-19를 따라 절취한 단면도이다. 이하, 본 실시예의 소자의 제조 방법을 도 20a 내지 도 20e를 통해 설명한다.
(공정 1)
먼저, 도 20a에 도시된 바와 같이, 실시예 1의 공정 1로서, 게이트 전극(2)으로서 300nm 두께의 Ta, 절연층(3)으로서 100nm 두께의 SiO2, 그리고 캐소드 전극(4)으로서 20nm 두께의 Ta를 이 순서대로 적층한다. 그 후, 약 100nm의 두께를 갖는 다이아몬드 막의 전자 방출층(17)이 CVD법에 의해 캐소드 전극(4) 상에 피착된다.
(공정 2)
다음으로, 도 20b에 도시된 바와 같이, 실시예 1의 공정 2로서, 마스크 패턴(16)을 다이아몬드 막의 전자 방출층(17) 상에 형성한다.
(공정 3)
도 20c에 도시된 바와 같이, 마스크 패턴(16)을 마스크로 사용하여, 캐소드 전극(4) 상의 다이아몬드 막의 전자 방출층(17)을 O2에 의해 건식 에칭하고, Ta의 캐소드 전극(4)과 절연층(3)을 CF4기체로 건식 에칭한다. 따라서, 2㎛의 폭 W1 및 50㎛의 길이 L1을 갖는 적층 구조가 형성된다.
(공정 4)
도 20d에 도시된 바와 같이, SiO2를 이전 공정에서 제조된 적층 구조의 측면상에 유전체(25)로서 경사져서 증착시킨다.
(공정 5)
도 20e에 도시된 바와 같이, 마스크로 이용되는 마스크 패턴(16)을 완전히 제거하여 소자를 완성한다.
상술한 바와 같이 제조된 소자를 Vg =30V, Va =10kV 그리고 D3 = 2mm로 구동하는 경우, 유전체가 전자 방출 소자(17) 및 캐소드 전극(4)의 측면에 인접하여 위치하고 있기 때문에, 구동시에, 캐소드 전극(4)과 게이트 전극 사이에 생성되는 무효 전류가 더욱 억제될 수 있다.
(실시예 5)
도 5에 도시된 바와 같이, 볼록부(17a)를 제공하기 위해, 전자 방출층(17)의 일부에 볼록부를 형성하여 전자 방출 영역을 볼록부(17a)의 영역으로 제한하는 예를 설명한다.
도 21은 실시예 5에 따른 전자 방출 소자의 평면도이고, 도 22는 도 21의 라인 22-22를 따라 절취한 단면도이다. 이하, 본 실시예의 소자를 제조하는 방법에 대해 도 23a 내지 도 23d를 통해 설명한다.
(공정 1)
먼저, 도 23a에 도시된 바와 같이, 실시예 1의 공정 2로서, 게이트 전극(2)으로서 300nm 두께의 Ta, 절연층(3)으로서 100nm의 두께의 SiO2, 캐소드 전극(4)으로서 20nm의 두께의 Ta, 그리고 전자 방출층(17)으로서 100nm 두께의 다이아몬드막을 이 순서대로 기판(1) 상에 적층한다. 그 다음, 포토리소그래피 공정에 의해, 포지티브 형 포토레지스트(AZ1500/Clariant사에서 제조)의 스핀 코팅을 수행한후, 포토마스크 패턴을 노광 및 현상하여 도면에 도시된 바와 같은 마스크 패턴(16)을 형성한다. 여기서, 패턴(16)의 폭 W는 4㎛로 주어진다.
(공정 2)
다음으로, 도 23b에 도시된 바와 같이, 실시예 1의 공정 3과 동일한 방법을 이용하여, 전자 방출층(17)이 O2기체로 건식 에칭되고, 캐소드 전극(4) 및 절연층(3)은 CF4기체로 건식 에칭된다. 이 건식 에칭은 게이트 전극(2)에서 중단된다. 따라서, 4㎛의 폭 W1과 50㎛의 길이 L1을 갖는 적층 구조가 형성된다.
(공정 3)
도 23c에 도시된 바와 같이, 마스크 패턴(16)을 박리시킨 후에, 레지스트 패턴(20)을 다시 패터닝하여 다이아몬드 막의 전자 방출층(17) 위에 있는 부분만을 노광한다. 여기서, 노광된 영역의 폭 W2는 2㎛로 주어지고, 그 영역의 길이 L2는 10㎛로 주어진다. 노광된 영역은 02기체로 건식 에칭된다. 이러한 건식 에칭에 의해, 다이아몬드 막의 표면은, 10 내지 50nm(단부는 수 nm)의 직경과 수십 nm의 높이의 볼록부(17a)를 갖는 바늘 형상을 형성하도록 거칠게 만들어진다.
(공정 4)
도 23d에 도시된 바와 같이, 레지스트 패턴(20)을 박리시키고, 최종적으로 4㎛의 폭 W1, 50㎛의 소자 길이 L1, 2㎛의 전자 방출부 폭 W2, 그리고 10㎛의 전자방출부 길이 L2를 갖는 소자를 제조한다.
상술한 바와 같이 제조된 소자를 Vg = 15V, Va =10kV 그리고 H = 2mm로 구동하는 경우, 다이아몬드 막의 전자 방출층(17) 상의 바늘 형상의 볼록부(17a)의 전계가 형상 효과에 의해 편평한 부분보다 상대적으로 증가되고, 따라서 전자들이 바늘 형상의 오직 볼록부(17a)로부터만 진공으로 방출된다. 그 다음, 바늘 형상의 볼록부(17a) 주위에 음의 전위가 형성되기 때문에, 방출된 전자들이 전자 빔을 확산시키지 않고 애노드에 도달한다.
(실시예 6)
실시예 6으로서, 3개의 캐소드 전극(4)과 3개의 절연층(3)이 게이트 전극(2) 상에 스트라이프형으로 배열된 적층 구조에서, 전자들이 중앙의 낮은 전위 전극(4) 상의 전자 방출 영역인 전자 방출층(17)으로부터만 방출되는 예가 설명된다.
도 24는 실시예 6에 따른 전자 방출 소자의 평면도이고, 도 25는 도 24의 라인 25-25을 따라 절취한 단면도이다. 이하, 본 실시예의 소자의 제조 방법에 대하여 도 26a 내지 도 26d를 통해 설명한다.
(공정 1)
먼저, 도 26a에 도시된 바와 같이, 석영을 이용한 기판(1)을 충분히 세정한 후에, 게이트 전극(2)으로서 300nm 두께의 Ta, 절연층(3)으로서 100nm 두께의 SiO2, 그리고 캐소드 전극(4)으로서 20nm 두께의 Pt가 스퍼터링법에 의해 기판(1) 상에 이 순서대로 적층된다. 그 후, 마스크(도시되지 않음)를 포토리소그래피에 의해형성한 다음, 다이아몬드 핵 생성층(19)으로서 Ti를 캐소드 전극(4) 상에 형성한다.
(공정 2)
다음으로, 도 26b에 도시된 바와 같이, 프토리소그래피 공정에서는, 포지티브 타입의 포토레지스트(AZ1500/Cliant사에서 제조)의 스핀 코팅을 수행한 다음, 포토마스크 패턴을 노광 및 현상하여 도면에 도시된 바와 같은 마스크 패턴(16)을 형성한다.
(공정 3)
다음으로, 도 26c에 도시된 바와 같이, 마스크 패턴(16)을 마스크로 사용하여, Pt의 캐소드 전극(4) 및 SiO2의 절연층(3)을 CF4로 건식 에칭한다. 이 건식 에칭은 게이트 전극(2)에서 중단된다. 따라서, 적층 구조가 형성된다. 이 적층 구조에서는, 폭 W1이 4㎛이고, 평행 캐소드 전극(4)의 간격 W3은 1㎛이며, 길이 L1은 50㎛이고, 3개의 캐소드 전극(4)과 3개의 절연층(3)이 게이트 전극(2)에 병렬로 위치된다.
(공정 4)
도 26d에 도시된 바와 같이, 다이아몬드 막의 전자 방출층(17)이 CVD법에 의해 Ti의 다이아몬드 핵 생성층(19) 상에만 피착된다. 최종적으로, 소자 구성이 형성된다. 이 소자 구성에서는, 각각 4㎛의 폭 W1을 갖는 적층 구조가 병렬로 배치되고, 적층 구조들 간의 거리 W3은 2㎛이고, 길이 L1은 50㎛이다.
상술한 바와 같이 제조된 전자 방출 소자를 Vg =30V, Va =10kV 그리고 D3 = 2mm에서 구동하는 경우, 전자들은 중앙의 낮은 전위 전극(4) 상의 다이아몬드 막의 전자 방출층(17)으로부터만 진공 상태로 방출된다 (전자들은 이러한 전계 강도에 의해 Pt의 캐소드 전극(4)으로부터 방출되지 않음). 본 실시예에 따르면, 캐소드 전극(4) 및 절연층(3)이 병렬로 배치되는 경우, 다른 일정한 전위 분포가 중앙의 캐소드 전극(4)(전자 방출 영역에 대응함)에 형성되고, 음의 전위가 중앙의 캐소드 전극(4)의 양 측면에 병렬로 배치된 캐소드 전극(4)에 형성된다. 따라서, 방출된 전자는 전자 빔을 확산시키지 않고, 애노드에 도달한다.
(실시예 7)
실시예 7로서, 예를 들면, 3개의 캐소드 전극(4)과 3개의 절연층(3)이 게이트 전극(2) 상에 스트라이프형으로 배열된 적층 구조에서, 전자들이 중앙의 캐소드 전극(4) 상의 전자 방출층(17)으로부터만 방출되고, 중앙의 캐소드 전극의 전위보다 낮은 전위가 중앙의 캐소드 전극의 양측면에 위치한 측면 캐소드 전극(4)에 인가되는 예가 도시된다.
(공정 1)
실시예 6의 공정 1 내지 공정 4로서, 소자 구성이 형성된다. 이 소자 구성에서는, 각각이 4㎛의 폭 W1을 갖는 캐소드 전극(4) 및 절연층(3)의 적층 구조가 병렬로 배치되고, 적층 구조들 간의 거리 W3은 2㎛이고, 길이 L1은 50㎛이다.
(공정 2)
3개의 캐소드 전극 상에는, 중앙의 캐소드 전극과 측면 캐소드 전극이 개별적으로 배선된다.
여기서, 상술된 바와 같이 제조된 전자 방출 소자는 Vf1 =30V, Vf2 = 60V, Va = 5kV, H = 2mm에서 구동된다. Vf1은 중앙의 캐소드 전극과 게이트 전극(2) 간의 전압을 나타내고, Vf2는 측면 캐소드 전극과 게이트 전극(2) 간의 전압을 나타낸다. 이러한 구동에 의해, 병렬로 배치된 캐소드 전극(4)에는 저전위가 인가되고, 중앙의 전자 방출층(17)으로부터 방출된 전자들은 전자 빔을 집속함으로써 애노드에 도달한다. 본 실시예에 따르면, 실시예 6에 비해 더욱 작은 빔 직경이 얻어진다.
(실시예 8)
실시예 1 내지 8에 따른 전자 방출 소자를 이용하여 화상 형성 장치를 제조한다. 여기서, 일례로서, 실시예 1에 따른 전자 방출 소자를 이용하여 화상 형성 소자를 제조하는 경우에 대해 설명한다.
도 27은 본 실시예의 소자를 위에서 보았을 때의 구조도이고, 도 28은 도 27의 라인 28-28을 따라 절취한 단면도이다. 이 경우의 전자 방출 소자에 따르면, 도면에 도시된 것처럼, 전자 방출에 관련된 게이트 전극을 제외한 영역의 절연층이 절연층(21)으로서 1㎛의 두께를 가져서 기생 용량을 감소시키도록 설계되고, 이에 의해 매트릭스 구동 중에 생성된 신호 지연이 방지된다. 또한, 배선(22)이, 전압 강하 발생을 방지하기 위해 캐소드 전극(4) 상에 피착된다.
실시예 1의 소자는 10 ×10의 MTX(매트릭스) 형태로 배열된다. 도 9에 도시된 바와 같이, X측의 배선은 게이트 전극(2)과 접속되고, Y측의 배선은 하부 전위전극(4)과 접속된다. 소자들은 가로 방향으로 150㎛, 길이 방향으로 300㎛의 피치로 배열된다. 형광체(phosphor)는 소자의 상부에 위치한다. 그 결과, 용량 성분의 저감 효과로 인해 매트릭스 구동될 수 있고, 고 해상도를 갖는 화상 형성 장치가 형성될 수 있다.
(실시예 9)
도 40은 본 실시예에 따라 제조된 전자 방출 소자의 평면도이고, 도 41은 단면도의 일례를 도시하며, 도 44a 내지 도 44d는 본 발명의 전자 방출 소자의 제조 방법의 일례를 도시한다. 이하, 본 실시예의 전자 방출 소자의 제조 공정에 대해 상세히 설명한다.
(공정 1)
먼저, 도 44a에 도시된 바와 같이, 석용을 이용한 기판(1)을 충분히 세정한 후, 게이트 전극(2)으로서 300nm 두께의 Ta, 절연층(3)으로서의 100nm의 두께의 SiO2, 및 캐소드 전극(4)으로서 50nm의 두께의 Ti를 스퍼터링법에 의해 이 순서대로 적층한다. 그 후, 약 100nm의 두께를 갖는 다이아몬드 막의 전자 방출층(17)을 CVD법에 의해 캐소드 전극(4) 상에 피착한다. 반응 기체로서, CH4와 H2의 혼합 기체가 사용된다. 또한, 양극 산화 가능층(18)으로서 Al이 다이아몬드 막의 전자 방출층(17)의 일부분 상에 100nm의 두께로 피착된다. 양극 산화가능층(18)의 적층 영역에 대하여, W1 = 4㎛ 그리고 L1 =40이 도 40에 제공되어 있다.
다음으로, 포토리소그래피에 의해, 포지티브형(AZ1500/Cliant사에서 제조)의스핀 코팅을 수행한 다음, 포토마스크 패턴을 노광 및 현상한다. 따라서, 마스크 패턴(19)을 형성하여 양극 산화 가능층(18)을 노광한다.
(공정 2)
다음으로, 도 44b에 도시된 바와 같이, 노광된 양극 산화 가능층(18)에 대하여 양극 산화 처리를 수행한다. 전해제로서 옥살산의 수용액(30g/1), 전해를 위한 캐소드로서 Pt 전극, 및 애노드로서 양극 산화 가능층(18)을 이용하여, 전기 분해를 행한다. 45V의 일정 전압이 캐소드와 애노드 사이에 인가된다.
양극 산화 처리 이후에, 최종 구조는 인산의 수용액에 침수되어 충분히 세정된 다음 진공 상태에서 건조시킨다.
상기 양극 산화 공정에 의해, 양극 산화 가능층(18)을 관통하는 홀(16)이 양극 산화 가능층(18)의 노광된 부분 내에 형성된다.
다음에, 도 44c에서 도시된 바와 같이, 마스크 패턴(19)을 박리시킨 후, 홀(16)에 의해 관통된 양극 산화가능층(18)을 마스크로서 사용하여 다이아몬드 막으로 이루어진 전자 방출층(17)을 O2기체로 건식 에칭시킨다. 또한, 캐소드 전극(4)과 절연층(3)을 CF4기체로 건식 에칭시킨다. 이러한 건식 에칭은 게이트 전극(2)에서 중단된다. 따라서, 다이아몬드 막, 캐소드 전극(4), 및 절연층(3)으로 이루어지며 4㎛의 폭 W1과 40㎛의 길이 L1을 갖는 전자 방출층(17)의 적층 구조체가 형성된다. 동시에, 홀(16)이 전자 방출층(17), 캐소드 전극(4), 및 절연층(3)을 관통한다.
(공정 4)
도 44d에서 도시된 바와 같이, 마스크로서 사용된 양극 산화가능층(18)을 전부 제거시킴으로써 전자 방출 소자가 완성된다.
상술된 바와 같이 제조된 전자 방출 소자를 도 42의 장치로 구동시킨다. 구동 전압으로서 Vg = 30V 및 Va = 10KV로 하고, 전자 방출 소자와 애노드 간의 거리 D3는 2㎜로 하였다. 애노드(12)로서 형광체가 도포되어진 전극을 사용한다. 다음에, 전자 빔의 크기를 관찰한다. 여기서는, 전자 빔의 크기는 방출된 형광체의 피크 강도의 범위를 그 강도의 10%에 대응하는 것으로 하였다. 그 결과, 전자 빔의 직경은 100㎛/200㎛ (x/y)가 된다.
(실시예 10)
실시예 10으로서, 절연층(3) 및 캐소드 전극(4)에 형성된 홀(16)의 직경보다 약간 큰 직경을 갖는 홀(16)이 전자 방출층(17)에 형성되어 무효 전류의 발생 요인을 더욱 제거시키는 예를 도시하고 있다.
도 45는 실시예 10에 따른 전자 방출 소자의 평면도이며, 도 46은 도 45의 단면도의 일례를 도시하고, 도 47a 내지 도 47e는 본 발명의 전자 방출 소자를 제조하는 방법의 일례를 도시한다. 이하에서는, 실시예 10의 전자 방출 소자를 제조하는 방법에 대해 도 47a 내지 도 47e를 참조하여 기술하기로 한다.
(공정 1)
우선, 도 47a에서 도시된 바와 같이, 실시예 9의 공정 1과 같이, 두께 300㎚인 게이트 전극(2)으로서 Ta, 두께 100㎚인 절연층(3)으로서 SiO2, 두께 50㎚인 캐소드 전극(4)으로서 Ti, 및 두께 100㎚인 전자 방출층(17)로서 다이아몬드 막을 기술된 순서로 스퍼터링법에 의해 피착시킨다. 다음에는, 두께 100㎚인 양극 산화가능층(18)으로서 Al을 다이아몬드 막으로 이루어진 전자 방출층(17)의 일부 상에 피착시킨다. 양극 산화가능층(18)의 피착 영역에 대해서는, 도 46에서 W1 = 4㎛, L1 = 40㎛로 주어진다.
다음에는, 포토리소그래피에 의해, 포지티브 타입의 포토레지스트 (AZ1500/Clariant사에서 제조)의 스핀 코팅을 수행한 후 포토마스크 패턴을 노광 및 현상시킴으로써 마스크 패턴(19)이 형성된다.
(공정 2)
다음에는, 도 47b에서 도시된 바와 같이, 실시예 9의 공정 2와 같이, 노광된 양극 산화가능층(18)에 대해 양극 산화를 행한다. 따라서, 양극 산화가능층(18)의 노광된 부분에는 양극 산화가능층(18)을 관통하는 홀(16)이 형성된다.
(공정 3)
다음에는, 도 47c에서 도시된 바와 같이, 마스크 패턴(19)을 박리시킨 후, 홀(16)이 관통하는 양극 산화가능층(18)을 마스크로서 사용하여 다이아몬드 막으로 이루어진 전자 방출층(17)을 실시예 9에서의 O2기체압보다 높은 O2기체로 건식 에칭시킨다. 따라서, 양극 산화가능층(18)의 양극 산화 홀 마스크에서의 직경보다 약간 큰 직경의 홀(16)이 다이아몬드 막으로 이루어진 전자 방출층(17)을 관통하게된다.
(공정 4)
후속하여, 도 47d에서 도시된 바와 같이, 실시예 9에서처럼, 양극 산화가능층(18)의 양극 산화 홀을 마스크로서 사용하여 캐소드 전극(4) 및 절연층(3)을 CF4기체로 건식 에칭시킨다. 따라서, 적층 구조체가 형성된다. 또한, 캐소드 전극(4) 및 절연층(3)을 관통하는 홀(16)이 형성된다.
(공정 5)
도 47e에서 도시된 바와 같이, 마스크로서 사용된 양극 산화가능층(18)을 전부 제거시킴으로써 전자 방출 소자가 완성된다.
상술된 바와 같이 제조된 전자 방출 소자를 Vg = 30V 및 Va = 10KV, D3= 2㎜로 구동시킬 경우, 캐소드 전극(4) 상의 다이아몬드 막으로 이루어진 전자 방출층(17)으로부터의 전자들이 진공 중으로 방출되어진다. 홀(16)의 개구부에서 다이아몬드 막으로 이루어진 전자 방출층(17)의 측면들이 캐소드 전극(4)의 내측면에 위치되고 절연층(3) 및 캐소드 전극(4) 내측의 일부 영역에 전자 방출층(17)이 제공되므로, 방출되는 거의 모든 전자들이 애노드를 향해 이동한다. 그러므로, 실시예 9에서보다 효율이 높은 방출 전류(Ie)가 얻어진다.
(실시예 11)
이 실시예에서는, 도 7a에 도시된 구조를 갖는 전자 방출 소자를 제조한다. 이 전자 방출 소자는, 전자 방출층(17)으로서 상이한 물질을 사용한다는 것을 제외하고는 실시예 2에서와 동일한 구조를 갖는다.
이 실시예의 전자 방출층(17)은 주로 탄소 나노튜브를 함유한 층을 사용하여 형성된다. 탄소 나노튜브는 캐소드 전극(4)으로부터, 기판(1)의 표면(게이트 전극(2)의 표면)과 거의 수직인 방향을 따라 정렬되도록 형성된다.
구체적으로는, 두께 200㎚의 Ta로 이루어진 게이트 전극(2), SiO2로 이루어진 절연층(3), 및 두께 15㎚의 Ta로 이루어진 캐소드 전극(4)을 기판(1) 상에 적층시킨 후 도 7a에서 도시된 패턴을 에칭 처리함으로써 전자 방출층(17)을 제외한 구조체가 형성된다.
다음에, 캐소드 전극(4) 상에 복수의 Fe 입자들을 피착시킨 후, 메탄 분위기 중에서 가열시킴으로써 캐소드 전극 상에 탄소 나노튜브가 고밀도로 피착되어진다.
이 실시예에서는, 캐소드 전극(4)의 내측 단부(측면 또는 원주부) 상에 Fe 입자들을 피착시켰다. 따라서, 도 7a에서 도시된 바와 같이, 캐소드 전극(4)의 내측 단부(측면 또는 원주부) 상에 주로 탄소 나노튜브를 함유하는 전자 방출층(17)을 피착시킬 수 있다.
이 실시예에서 제조된 전자 방출 소자를 도 3에서 도시된 바와 같이 구동시키면, 전자들을 저 전압으로 방출시킬 수 있다. 또한, 무효 전류가 거의 생성되지 않아 매우 안정한 전자 방출 특성을 얻을 수 있다.
(실시예 12)
이 실시예에서, 화상 형성 장치는 실시예 9의 전자 방출 소자를 이용하여 제조된다.
도 48은 위에서 바라 본 이 실시예의 전자 방출 소자의 구조를 도시한 것이고, 도 49는 도 48의 49-49 라인을 따라 절취한 단면도이다. 이 경우의 전자 방출 소자에 따르면, 도면에서 도시된 바와 같이, 전자 방출 소자에 관련된 게이트 전극(2) 이외의 영역에서의 절연층은 기생 용량을 감소시키도록 절연층(21)과 같이 1㎛의 두께로 설계되어 매트릭스 구동 동안 발생되는 신호 지연이 방지된다. 또한, 캐소드 전극(4) 상에 배선(22)을 피착시켜 전압 강하 발생을 방지시킨다.
이 실시예에서, 실시예 9의 전자 방출 소자는 매트릭스 형상(세로 방향으로 10개, 가로 방향으로 10개; 전체 100개)으로 배열된다. 도 6에서 도시된 바와 같이, X측의 배선은 게이트 전극(2)에 접속되고 Y측의 배선은 캐소드 전극(4)에 접속된다. 전자 방출 소자들은 가로 방향으로 150㎛, 세로 방향으로 300㎛의 피치로 배열된다. 전자 방출 소자 상에 형광체를 배치시킨다. 그 결과, 용량 성분의 감소 효과로 인해 매트릭스 구동될 수 있으며 고 해상도를 갖는 화상 형성 장치를 형성할 수 있다.
상술된 바와 같이, 본 발명에 따르면, 전자 빔의 직경은 작고, 전자 방출 면적은 크며, 저 전압 및 고 효율로 전자 방출을 행할 수 있으며, 제조 공정이 용이한 전자 방출 소자를 제공할 수 있다.
또한, 이러한 전자 방출 소자를 전자원 또는 화상 형성 장치에 적용할 경우, 성능이 우수한 전자원 또는 화상 형성 장치를 실현할 수 있다.

Claims (6)

  1. 전자 방출 소자의 제조 방법에 있어서,
    (A) 게이트 전극을 구비한 기판을 제공하는 단계;
    (B) 상기 게이트 전극의 표면에 절연층을 형성하는 단계;
    (C) 상기 절연층의 표면에, 복수의 촉매 입자가 표면에 배치된 캐소드 전극을 형성하는 단계;
    (D) 상기 캐소드 전극의 표면에 복수의 탄소 파이버를 CVD 방법으로 형성하는 단계; 및
    (E) 적어도 하나의 상기 탄소 파이버들로부터 전자를 방출시키기 위하여, 전압 인가 수단을 캐소드 전극과 게이트 전극에 연결하는 단계
    를 포함하는 전자 방출 소자의 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 촉매 입자는
    Fe, Ni 및 Pd로 이루어진 그룹에서 선택된 적어도 하나의 물질을 포함하는 전자 방출 소자의 제조 방법.
  4. 제1항에 있어서, 상기 탄소 파이버들은
    탄소 나노튜브, 흑연 나노파이버 및 다이아몬드 파이버로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 전자 방출 소자의 제조 방법.
  5. 복수의 전자 방출 소자를 포함하는 전자원의 제조 방법에 있어서,
    상기 전자 방출 소자는 제1항, 제3항 또는 제4항 중 어느 한 항에 의한 방법으로 제조되는 것을 특징으로 하는 전자원의 제조 방법.
  6. 전자원과 형광체를 포함하는 화상 디스플레이 장치의 제조 방법에 있어서,
    상기 전자원은 제5항에 의한 방법으로 제조되는 것을 특징으로 하는 화상 디스플레이 장치의 제조 방법.
KR10-2003-0043591A 2000-05-30 2003-06-30 전자 방출 소자, 전자원, 및 화상 디스플레이 장치의 제조 방법 KR100435013B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2000161002 2000-05-30
JPJP-P-2000-00161002 2000-05-30
JP2000161001 2000-05-30
JPJP-P-2000-00161001 2000-05-30
JP2001149455A JP3658342B2 (ja) 2000-05-30 2001-05-18 電子放出素子、電子源及び画像形成装置、並びにテレビジョン放送表示装置
JPJP-P-2001-00149455 2001-05-18

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0030049A Division KR100417153B1 (ko) 2000-05-30 2001-05-30 전자 방출 소자, 전자원, 및 화상 형성 장치

Publications (2)

Publication Number Publication Date
KR20030072265A KR20030072265A (ko) 2003-09-13
KR100435013B1 true KR100435013B1 (ko) 2004-06-16

Family

ID=27343563

Family Applications (3)

Application Number Title Priority Date Filing Date
KR10-2001-0030049A KR100417153B1 (ko) 2000-05-30 2001-05-30 전자 방출 소자, 전자원, 및 화상 형성 장치
KR1020030043562A KR20030072264A (ko) 2000-05-30 2003-06-30 전자 방출 소자, 전자원, 및 화상 형성 장치
KR10-2003-0043591A KR100435013B1 (ko) 2000-05-30 2003-06-30 전자 방출 소자, 전자원, 및 화상 디스플레이 장치의 제조 방법

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR10-2001-0030049A KR100417153B1 (ko) 2000-05-30 2001-05-30 전자 방출 소자, 전자원, 및 화상 형성 장치
KR1020030043562A KR20030072264A (ko) 2000-05-30 2003-06-30 전자 방출 소자, 전자원, 및 화상 형성 장치

Country Status (5)

Country Link
US (2) US6624589B2 (ko)
EP (1) EP1160819B1 (ko)
JP (1) JP3658342B2 (ko)
KR (3) KR100417153B1 (ko)
DE (1) DE60134699D1 (ko)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002063864A (ja) * 2000-08-21 2002-02-28 Ise Electronics Corp 蛍光表示管
JP3639809B2 (ja) 2000-09-01 2005-04-20 キヤノン株式会社 電子放出素子，電子放出装置，発光装置及び画像表示装置
JP3639808B2 (ja) * 2000-09-01 2005-04-20 キヤノン株式会社 電子放出素子及び電子源及び画像形成装置及び電子放出素子の製造方法
JP3610325B2 (ja) * 2000-09-01 2005-01-12 キヤノン株式会社 電子放出素子、電子源及び画像形成装置の製造方法
JP3658346B2 (ja) * 2000-09-01 2005-06-08 キヤノン株式会社 電子放出素子、電子源および画像形成装置、並びに電子放出素子の製造方法
JP3634781B2 (ja) * 2000-09-22 2005-03-30 キヤノン株式会社 電子放出装置、電子源、画像形成装置及びテレビジョン放送表示装置
JP3768908B2 (ja) * 2001-03-27 2006-04-19 キヤノン株式会社 電子放出素子、電子源、画像形成装置
JP2002334672A (ja) * 2001-05-09 2002-11-22 Noritake Itron Corp 蛍光表示装置
JP3774682B2 (ja) * 2001-06-29 2006-05-17 キヤノン株式会社 電子放出素子、電子源および画像形成装置
JP3703415B2 (ja) * 2001-09-07 2005-10-05 キヤノン株式会社 電子放出素子、電子源及び画像形成装置、並びに電子放出素子及び電子源の製造方法
JP3605105B2 (ja) * 2001-09-10 2004-12-22 キヤノン株式会社 電子放出素子、電子源、発光装置、画像形成装置および基板の各製造方法
JP3710436B2 (ja) * 2001-09-10 2005-10-26 キヤノン株式会社 電子放出素子、電子源及び画像表示装置の製造方法
KR100447129B1 (ko) * 2002-01-15 2004-09-04 엘지전자 주식회사 전계 방출 소자의 제조방법
JP3535871B2 (ja) 2002-06-13 2004-06-07 キヤノン株式会社 電子放出素子、電子源、画像表示装置及び電子放出素子の製造方法
JP2004265603A (ja) * 2003-01-14 2004-09-24 Sharp Corp 電子放出装置および電子放出素子クリーニング装置および電子放出素子クリーニング方法
JP4154356B2 (ja) 2003-06-11 2008-09-24 キヤノン株式会社 電子放出素子、電子源、画像表示装置及びテレビ
US20050116214A1 (en) * 2003-10-31 2005-06-02 Mammana Victor P. Back-gated field emission electron source
KR100548257B1 (ko) * 2003-11-05 2006-02-02 엘지전자 주식회사 전계 방출 소자
JP4324078B2 (ja) 2003-12-18 2009-09-02 キヤノン株式会社 炭素を含むファイバー、炭素を含むファイバーを用いた基板、電子放出素子、該電子放出素子を用いた電子源、該電子源を用いた表示パネル、及び、該表示パネルを用いた情報表示再生装置、並びに、それらの製造方法
US7211844B2 (en) * 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
KR100580659B1 (ko) * 2004-02-20 2006-05-16 삼성전자주식회사 포커싱 제어전극을 가진 전계방출소자 및 전계방출 표시소자
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
JP4596878B2 (ja) * 2004-10-14 2010-12-15 キヤノン株式会社 構造体、電子放出素子、２次電池、電子源、画像表示装置、情報表示再生装置及びそれらの製造方法
US7064066B1 (en) * 2004-12-07 2006-06-20 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric and a titanium carbide gate electrode
JP4667031B2 (ja) 2004-12-10 2011-04-06 キヤノン株式会社 電子放出素子の製造方法、および該製造方法を用いた、電子源並びに画像表示装置の製造方法
KR100697656B1 (ko) * 2005-04-28 2007-03-22 이승호 다중 전자 공급원을 구비한 평면 발광 소자
KR20070001377A (ko) * 2005-06-29 2007-01-04 삼성에스디아이 주식회사 전자 방출 소자 및 이의 구동 방법
WO2007015431A1 (ja) * 2005-08-01 2007-02-08 National Institute For Materials Science ダイヤモンド紫外光センサー
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7485024B2 (en) * 2005-10-12 2009-02-03 Chunghwa Picture Tubes, Ltd. Fabricating method of field emission triodes
JP2008010349A (ja) * 2006-06-30 2008-01-17 Canon Inc 画像表示装置
US7943518B2 (en) 2006-09-21 2011-05-17 Panasonic Corporation Semiconductor chip, semiconductor mounting module, mobile communication device, and process for producing semiconductor chip
WO2008129602A1 (ja) 2007-04-05 2008-10-30 Fujitsu Microelectronics Limited 表面形状センサとその製造方法
JP2010541185A (ja) * 2007-10-05 2010-12-24 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 電荷散逸層を備えたアンダー・ゲート電界放出トライオード
JP4314307B1 (ja) * 2008-02-21 2009-08-12 シャープ株式会社 熱交換装置
DE102008020164A1 (de) * 2008-04-22 2009-10-29 Siemens Aktiengesellschaft Kathode mit einem Flachemitter
JP4637233B2 (ja) * 2008-12-19 2011-02-23 キヤノン株式会社 電子放出素子の製造方法及びこれを用いた画像表示装置の製造方法
JP2010182585A (ja) * 2009-02-06 2010-08-19 Canon Inc 電子放出素子及びこれを用いた画像表示装置
JP4927152B2 (ja) * 2009-11-09 2012-05-09 シャープ株式会社 熱交換装置
CN102341529A (zh) * 2009-12-04 2012-02-01 松下电器产业株式会社 二氧化碳还原方法、及在其中使用的二氧化碳还原催化剂和二氧化碳还原装置
JP5017499B2 (ja) * 2010-04-23 2012-09-05 パナソニック株式会社 二酸化炭素を還元する方法
TWI573288B (zh) * 2010-10-18 2017-03-01 鴻海精密工業股份有限公司 發光二極體及其製作方法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4728851A (en) 1982-01-08 1988-03-01 Ford Motor Company Field emitter device with gated memory
US4904895A (en) 1987-05-06 1990-02-27 Canon Kabushiki Kaisha Electron emission device
US4956578A (en) 1987-07-28 1990-09-11 Canon Kabushiki Kaisha Surface conduction electron-emitting device
ATE254683T1 (de) 1988-01-28 2003-12-15 Hyperion Catalysis Int Kohlenstofffibrillen
ZA899615B (en) 1988-12-16 1990-09-26 Hyperion Catalysis Int Fibrils
JP2981751B2 (ja) 1989-03-23 1999-11-22 キヤノン株式会社 電子線発生装置及びこれを用いた画像形成装置、並びに電子線発生装置の製造方法
JP3044382B2 (ja) 1989-03-30 2000-05-22 キヤノン株式会社 電子源及びそれを用いた画像表示装置
US5192240A (en) 1990-02-22 1993-03-09 Seiko Epson Corporation Method of manufacturing a microelectronic vacuum device
JP3151837B2 (ja) 1990-02-22 2001-04-03 セイコーエプソン株式会社 電界電子放出装置
JPH03295131A (ja) 1990-04-11 1991-12-26 Seiko Epson Corp 電界放出素子およびその製造方法
US5214346A (en) 1990-02-22 1993-05-25 Seiko Epson Corporation Microelectronic vacuum field emission device
JP2763219B2 (ja) 1991-12-03 1998-06-11 シャープ株式会社 電界放出型電子素子
US5382867A (en) 1991-10-02 1995-01-17 Sharp Kabushiki Kaisha Field-emission type electronic device
JP2950689B2 (ja) 1991-10-02 1999-09-20 シャープ株式会社 電界放出型電子源
JPH05211029A (ja) 1992-01-31 1993-08-20 Ricoh Co Ltd 電子放出素子及びその製造方法
JP2669749B2 (ja) 1992-03-27 1997-10-29 工業技術院長 電界放出素子
JP3633154B2 (ja) 1996-03-22 2005-03-30 株式会社日立製作所 薄膜型電子源および薄膜型電子源応用機器
EP0614209A1 (en) 1993-03-01 1994-09-07 Hewlett-Packard Company A flat panel display
DE4405768A1 (de) 1994-02-23 1995-08-24 Till Keesmann Feldemissionskathodeneinrichtung und Verfahren zu ihrer Herstellung
JP3332676B2 (ja) 1994-08-02 2002-10-07 キヤノン株式会社 電子放出素子、電子源及び画像形成装置と、それらの製造方法
US6246168B1 (en) 1994-08-29 2001-06-12 Canon Kabushiki Kaisha Electron-emitting device, electron source and image-forming apparatus as well as method of manufacturing the same
JP2903290B2 (ja) 1994-10-19 1999-06-07 キヤノン株式会社 電子放出素子の製造方法、該電子放出素子を用いた電子源並びに画像形成装置
JPH0982214A (ja) 1994-12-05 1997-03-28 Canon Inc 電子放出素子、電子源、及び画像形成装置
JP3532275B2 (ja) 1994-12-28 2004-05-31 ソニー株式会社 平面表示パネル
JP2932250B2 (ja) 1995-01-31 1999-08-09 キヤノン株式会社 電子放出素子、電子源、画像形成装置及びそれらの製造方法
JPH08264109A (ja) 1995-03-20 1996-10-11 Sony Corp 粒子放出装置、電界放出型装置及びこれらの製造方法
US5577943A (en) * 1995-05-25 1996-11-26 Texas Instruments Inc. Method for fabricating a field emission device having black matrix SOG as an interlevel dielectric
EP0758028B1 (en) 1995-07-10 2002-09-11 Research Development Corporation Of Japan Process of producing graphite fiber
JP3174999B2 (ja) 1995-08-03 2001-06-11 キヤノン株式会社 電子放出素子、電子源、それを用いた画像形成装置、及びそれらの製造方法
US5872422A (en) 1995-12-20 1999-02-16 Advanced Technology Materials, Inc. Carbon fiber-based field emission devices
JP2863828B2 (ja) 1996-01-08 1999-03-03 工業技術院長 カーボンウイスカー及びその製造方法
DE69728410T2 (de) 1996-08-08 2005-05-04 William Marsh Rice University, Houston Makroskopisch manipulierbare, aus nanoröhrenanordnungen hergestellte vorrichtungen
US5821680A (en) * 1996-10-17 1998-10-13 Sandia Corporation Multi-layer carbon-based coatings for field emission
JPH10173859A (ja) * 1996-12-09 1998-06-26 Canon Inc アナログ信号処理回路
JPH10289650A (ja) 1997-04-11 1998-10-27 Sony Corp 電界電子放出素子及びその製造方法並びに電界電子放出型ディスプレイ装置
JP3740295B2 (ja) 1997-10-30 2006-02-01 キヤノン株式会社 カーボンナノチューブデバイス、その製造方法及び電子放出素子
JP3631015B2 (ja) 1997-11-14 2005-03-23 キヤノン株式会社 電子放出素子及びその製造方法
US6087765A (en) * 1997-12-03 2000-07-11 Motorola, Inc. Electron emissive film
JPH11232997A (ja) 1998-02-17 1999-08-27 Sony Corp 電子放出装置及びその製造方法
JP3765671B2 (ja) 1998-08-10 2006-04-12 パイオニア株式会社 電子放出素子及びこれを用いた電子放出表示装置
US6285123B1 (en) 1998-09-11 2001-09-04 Pioneer Corporation Electron emission device with specific island-like regions
US6204597B1 (en) * 1999-02-05 2001-03-20 Motorola, Inc. Field emission device having dielectric focusing layers
JP2000311587A (ja) 1999-02-26 2000-11-07 Canon Inc 電子放出装置及び画像形成装置
JP2000277003A (ja) 1999-03-23 2000-10-06 Futaba Corp 電子放出源の製造方法及び電子放出源
US6538367B1 (en) * 1999-07-15 2003-03-25 Agere Systems Inc. Field emitting device comprising field-concentrating nanoconductor assembly and method for making the same
KR20010011136A (ko) * 1999-07-26 2001-02-15 정선종 나노구조를 에미터로 사용한 삼극형 전계 방출 에미터의 구조및 그 제조방법
US6448709B1 (en) * 1999-09-15 2002-09-10 Industrial Technology Research Institute Field emission display panel having diode structure and method for fabricating
KR100477739B1 (ko) * 1999-12-30 2005-03-18 삼성에스디아이 주식회사 전계 방출 소자 및 그 구동 방법
JP3874396B2 (ja) * 2000-01-13 2007-01-31 パイオニア株式会社 電子放出素子及びその製造方法並びに電子放出素子を用いた表示装置
JP3953276B2 (ja) 2000-02-04 2007-08-08 株式会社アルバック グラファイトナノファイバー、電子放出源及びその作製方法、該電子放出源を有する表示素子、並びにリチウムイオン二次電池
JP2004519066A (ja) 2000-05-26 2004-06-24 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 触媒的に成長させた炭素繊維フィールドエミッターおよびそれから作製されたフィールドエミッターカソード

Also Published As

Publication number Publication date
US6933664B2 (en) 2005-08-23
EP1160819B1 (en) 2008-07-09
JP2002056771A (ja) 2002-02-22
DE60134699D1 (de) 2008-08-21
US6624589B2 (en) 2003-09-23
KR20030072264A (ko) 2003-09-13
KR100417153B1 (ko) 2004-02-05
US20030209992A1 (en) 2003-11-13
EP1160819A2 (en) 2001-12-05
EP1160819A3 (en) 2002-01-23
KR20030072265A (ko) 2003-09-13
KR20010110131A (ko) 2001-12-12
JP3658342B2 (ja) 2005-06-08
US20020047562A1 (en) 2002-04-25

Similar Documents

Publication Publication Date Title
KR100435013B1 (ko) 전자 방출 소자, 전자원, 및 화상 디스플레이 장치의 제조 방법
US6853126B2 (en) Electron-emitting device, electron source, image forming apparatus, and electron-emitting apparatus
US6975288B2 (en) Method of driving image-forming apparatus and apparatus thereof
JP3745348B2 (ja) 電子放出素子、電子源及び画像表示装置の製造方法
KR100828231B1 (ko) 전자방출소자, 전자원 및 화상표시장치의 제조방법
JP2000188058A (ja) 電子放出素子及びその製造方法
JP2003257303A (ja) 電子放出素子、電子源、画像表示装置、及びそれらの製造方法
JP2000285801A (ja) 電子放出素子の製造方法、該電子放出素子を用いた電子源および画像形成装置
JP3826120B2 (ja) 電子放出素子、電子源及び画像表示装置の製造方法
JP2002093307A (ja) 電子放出素子及び電子放出素子の製造方法及び電子源及び画像形成装置
JP3745360B2 (ja) 電子放出素子、電子源及び画像形成装置
KR100724369B1 (ko) 자외선 차폐층을 구비한 전계방출소자 및 그 제조 방법
JP2002124180A (ja) 電子放出素子の製造方法、電子放出素子、電子源及び画像形成装置
US20100259155A1 (en) Electron beam apparatus and image displaying apparatus
JP2002093308A (ja) 電子放出素子、電子源、画像形成装置、及び電子放出素子の製造方法
JP2003092056A (ja) 電子放出素子、電子源及び画像形成装置
JP2002289088A (ja) 電子放出素子及び電子源及び電子源の駆動方法及び画像形成装置及び画像形成装置の駆動方法及び電子放出装置
JP2003109489A (ja) 電子放出素子、電子源及び画像形成装置
JP2010086927A (ja) 電子線装置及び画像表示装置
JP2003016917A (ja) 電子放出素子、電子源及び画像形成装置
KR20040083911A (ko) 전계방출 디스플레이장치 및 이의 제조방법
KR20040031756A (ko) 전계 방출 디스플레이 장치 및 그 제조 방법
KR20060124967A (ko) 전자 방출 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100427

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee