KR100419488B1

KR100419488B1 - 열전 변환 재료 및 그 제조 방법

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Publication number: KR100419488B1
Application number: KR10-2000-7012611A
Authority: KR
Inventors: 사다토미노부히로; 야마시타오사무; 사이고츠네카즈; 노우미마사오
Original assignee: 스미토모 도큐슈 긴조쿠 가부시키가이샤
Priority date: 1999-03-10
Filing date: 2000-03-10
Publication date: 2004-02-19
Also published as: CA2331533A1; AU752619B2; EP1083610A4; CN1300446A; CN100385694C; AU2941500A; EP1083610A1; US7002071B1; KR20010043517A

Abstract

본 발명은 실리콘기 열전 변환 재료의 제베크 계수, 열전도도를 저하시키는 일 없이, 재료의 열전도율을 크게 저하시켜, 성능 지수를 크게 향상시킬 수 있는 실리콘기 열전 변환 재료 및 열전 변환 소자를 제공하는 것을 목적으로 하고, 실리콘 풍부상으로 이루어지는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출된 첨가 원소 풍부상을 갖는 결정 조직으로 함으로써, 제베크 계수가 극히 커지고 열전도도가 작아지며, 열전 변환 효율을 현저히 높일 수 있고, 자원적으로 풍부한 실리콘이 주체로서 환경 오염이 극히 없는 실리콘기 열전 변환 재료를 얻는다. 예를 들어, 실리콘기 열전 변환 재료에 탄소, 게르마늄, 주석을 첨가함으로써, 실리콘기 재료 중의 캐기어 농도를 변화시키지 않으면서도 열전도도를 크게 감소시킬 수 있고, 열전도도를 감소시키는 데에는 첨가량이 5~10 at%가 최적이고, Ⅳ족 원소와 p-형 또는 n-형 반도체를 제조하기 위하여 첨가되는 첨가 원소가 다결정 실리콘의 결정립계에 석출된 구조를 가짐으로써, 캐리어 농도가 10¹⁷내지 10²¹(M/m³)이고, 열전도도가 50 W/mㆍK 이하인 p-형 또는 n-형 반도체가 얻어진다.

Description

열전 변환 재료 및 그 제조 방법{THERMOELECTRIC CONVERSION MATERIAL AND METHOD OF PRODUCING THE SAME}

열전 변환 소자는 최근 산업 분야들에서 요구되는 높은 수준의 열 에너지의 효율적인 이용 관점에서, 실용화가 기대되고 있는 디바이스이다. 예컨대, 폐열을 전기적 에너지로 변환시키는 시스템, 전기를 야외에서 용이하게 얻는 휴대용 발전 장치, 가스 장치용 화염 센서 등과 같은 극히 넓은 응용이 가능하다.

열 에너지로부터 전기 에너지로의 이 변환 효율은 성능 지수(ZT)의 함수이며, ZT에 비례한다. 이 성능 지수(ZT)는 수학식 1에 의해 표현된다.

ZT=α2

여기서, α는 열전 재료의 제베크 계수, σ는 전기 전도도, κ는 열전도도, T는 열전 소자의 고온측(T_H)과 저온측(T_L)의 평균값으로 표현된 절대 온도이다.

현재까지 알려진 열전 변환 재료인 FeSi₂와 SiGe와 같은 실리사이드는 자원적으로 풍부하지만, 전자는 성능 지수(ZT)가 0.2 이하로서 그 변환 효율이 낮고 그 사용 가능 온도 범위는 극히 좁으며, 반면에 후자는 게르마늄 함유량이 약 20 내지 30 at%가 아니면 열전도도의 어떠한 감소도 보이지 않고 게르마늄은 희귀한 자원이다. 또한 실리콘과 게르마늄은 전율 고용체에 대하여 액상선과 고상선이 넓은 상태를 가지며, 용융과 ZL(Zone Leveling)으로는 조성을 균일하게 제작하는 것이 어려워 공업화하기 어려운 등의 문제가 있다. 이러한 이유 때문에, 전술한 재료들은 널리 사용되지 못하였다.

현재, 가장 높은 성능 지수를 나타내는 스카터루다이트-형(skutterudite-type) 결정 구조를 갖는 IrSb₃, BiTe, PbTe 등의 캘코겐(chalcogen) 화합물은 고효율의 열전 변환 능력을 갖는 것이 알려져 있지만, 지구 환경 보전의 관점에서 보면 이들 중금속계 원소들을 사용하는 것은 장래에는 규제될 것으로 예상된다.

한편, 실리콘은 제베크 계수가 크지만, 열전도도가 극히 커서, 고효율의 열전 재료로서 적합한 것으로는 생각되지 않으며, 그 열전 특성에 대한 연구는10¹⁸(M/m³) 이하의 캐리어 농도를 갖는 실리콘에 한정되었다.

본 발명은 순수 실리콘에 다양한 형태의 첨가 원소를 함유시킨 신규한 열전 변환 재료(thermoelectric conversion material)에 관한 것으로서, 다결정에서 실리콘 풍부상(rich phase)으로 이루어진 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출된 첨가 원소 풍부상을 갖는 결정 조직으로 이루어져, 제베크 계수(Seebeck coefficient)가 극히 크고 열전도도가 50 W/m·K 이하로 낮게 되어, 열전 변환 효율을 크게 증가시킬 수 있고, 자원적으로 풍부한 실리콘이 주체(主體)로서 환경 오염이 극히 감소되는 것을 특징으로 하는 다결정 조직을 갖는 실리콘기(基) 열전 변환 재료에 관한 것이다.

도 1은 본 발명의 열전 변환 재료(Si_0.97Ge_0.03)의 결정 조직을 EPMA으로 관찰한 사진으로서, 도 1a는 게르마늄 첨가 원소의 편석을 나타내며, 도 1b는 첨가 원소 인의 편석을 나타낸다.

도 2는 본 발명의 열전 변환 재료(Si_0.95Ge_0.05)의 결정 조직을 EPMA으로 관찰한 사진으로서, 도 2a는 게르마늄 첨가 원소의 편석을 나타내며, 도 2b는 첨가 원소 인의 편석을 나타낸다.

도 3은 본 발명의 열전 변환 재료(Si_0.9Ge_0.1)의 결정 조직을 EPMA으로 관찰한 사진으로서, 도 3a는 게르마늄 첨가 원소의 편석을 나타내며, 도 3b는 첨가 원소 인의 편석을 나타낸다.

도 4는 본 발명의 열전 변환 재료(Si_0.85Ge_0.15)의 결정 조직을 EPMA으로 관찰한 사진으로서, 도 4a는 게르마늄 첨가 원소의 편석을 나타내며, 도 4b는 첨가 원소 인의 편석을 나타낸다.

도 5는 본 발명의 열전 변환 재료의 결정 조직을 예시하는 개략도.

도 6은 본 발명의 열전 변환 재료 분말의 실리콘 입자들의 상태를 예시하는 개략도로서, 도 6a는 표면상의 첨가 원소를 보여주며 도 6b는 매립된 첨가 원소를 보여준다.

도 7은 본 발명의 열전 변환 재료에서의 적층 패턴을 예시하는 도면.

도 8은 본 발명의 열전 변환 재료에서의 다른 적층 패턴을 예시하는 도면.

본 발명자들은 순수 실리콘에 각종 원소를 도핑(첨가)하는 것, 예를 들면 실리콘에 미량의 Ⅲ족 원소 또는 Ⅴ족 원소 및 소량의 Ⅳ족 원소를 복합하여 도핑함으로써, 종래의 Si-Ge계 및 Fe-Si계에 비해, 제베크 계수가 동등하거나 그보다 좋고, 또는 소정의 캐리어 농도에서 극히 높게 되는 것을 발견하였다. 또한, 본 발명자들은 실리콘에 의해 부여되는 기본적인 장점들을 잃지 않고 이 재료가 열전 변환 재료로서 우수한 성능 지수를 나타낸다는 것을 발견하였다.

또한, 본 발명자들은 순수 실리콘에 각종 원소를 도핑하여 p-형 반도체 및 n-형 반도체를 제조하고, 그 도핑량과 열전 특성에 대한 관계를 조사 검토한 결과 10¹⁸(M/m³)의 도핑량(즉, 캐리어 농도)까지 제베크 계수는 캐리어 농도에 역비례하여 감소하지만 10¹⁸내지 10¹⁹(M/m³)의 최대값을 갖는다는 것을 발견하였다.

본 발명은 본 발명자들이 발견한 상기 신규한 실리콘기 열전 변환 재료가 갖는 큰 제베크 계수와 전기 전도도를 희생시키지 않고, 열전도도를 더욱 감소시켜 고성능화하는 것 또는 제베크 계수를 더욱 상승시키는 것을 목적으로 한다.

본 발명자들은 다양한 첨가 원소가 도핑된 실리콘기 열전 변환 재료에서 높은 제베크 계수가 얻어지는 메카니즘을 꾸준히 조사하여, 이 신규한 실리콘기 재료는 다결정 조직으로서, 실리콘 풍부상으로 이루어지는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출한 첨가 원소 풍부상을 갖는 결정 조직으로 이루어지는 것을 발견하였다.

본 명세서에 "첨가 원소"라는 용어는 실리콘을 p-형 반도체 또는 n-형 반도체로 만들 수 있는 원소, 보다 구체적으로는 캐리어들을 발생시키는 원소와 캐리어들을 발생시키지 않는 원소들을 포함한다. 따라서, 단순히 "첨가 원소"라고 말하는 경우는 캐리어들을 발생시키는 원소와 캐리어를 발생시키지 않는 원소를 모두 나타낸다. 구별을 할 때에는, 캐리어를 발생시키는 원소 또는 캐리어를 발생시키지 않는 원소라고 기재한다.

또, "실리콘 풍부상"은 결정립 내의 적어도 80 at% 이상을 점유하는 결정상이다. "첨가 원소 풍부상"은 실리콘 풍부상으로 이루어진 결정립의 결정립계에 첨가 원소가 석출된 결정상으로, 도핑량에 따라 결정립에 고착될 정도의 석출부터 층에서 결정립을 에워싸는 정도의 석출까지 모든 것을 포함하며, 첨가 원소의 적어도 1종이 이들 결정립의 결정립계에 석출된 결정상을 말한다. 미량의 실리콘이 결정립계에 석출되는 경우도 포함된다.

구체적으로 설명하면, 본 발명은 첨가 원소를 단독으로 또는 첨가 원소들이 복합되어 실리콘에 0.001 내지 30 at%의 양으로 함유되고, 다결정에서 실리콘이 적어도 80 at%를 점유하는 결정립의 결정립계에 첨가 원소의 적어도 1종이 석출된 결정 조직을 갖는 것을 특징으로 하는 열전 변환 재료이다.

본 발명자들은 또한 상기 결정립의 내부가 실리콘 풍부상이고 결정립계가 첨가 원소 풍부상인 결정 조직에 대해 연구하여, 결정립계에 첨가 원소를 응집시킨 첨가 원소 풍부상에서 캐리어의 전달이 증가될 수 있고, 주상(主相)인 실리콘 풍부상에서 큰 제베크 계수가 얻어져, 성능 지수가 큰 재료가 얻어진다는 것을 발견하였다.

이러한 관점에서, 본 발명자들은 제베크 계수를 높게 유지하고 열전도도를 낮추는 방법으로서, 조성 이외에 결정 조직의 제어를 검토하였는 바, 용해, 응고시의 냉각 속도를 제어함으로써, 실리콘 풍부상과 첨가 원소 풍부상이 재료 내에 소정 위치에서 분산된 구조를 갖고, 성능지수가 큰 재료를 얻을 수 있다는 것을 발견하였다.

구체적으로 설명하면, 본 발명은 재료 자체가 용융물에서 급냉된 잉곳, 소결체, 열처리된 적층체, 또는 5 내지 40%의 기공율을 갖는 재료인 열전 변환 재료이다.

또한, 본 발명은 상기 용융물을 통상의 냉각 또는 급냉하여 얻어진 재료를 분말화하고, 이 분말을 성형 및 소결함으로써, 결정립도를 1 내지 50 ㎛로 미세하게 할 수 있고 전술한 특정 조직을 갖는 열전 변환 재료를 얻는 것을 특징으로 한다.

또한, 본 발명자들은 소결용 실리콘기 분말을 얻는 방법으로서, 실리콘 분말 또는 실리콘에 첨가 원소를 함유한 실리콘기 분말에, 증착, 스퍼터링, CVD 등의 증기상 성장법(vapor phase growth method) 또는 방전 플라즈마 처리하여 첨가 원소를 코팅한다든지, 첨가 원소를 함유하는 가스를 이용한 플라즈마 처리에 의해 첨가 원소를 코팅한다든지, 메커노퓨전(mechanofusion) 처리하여 첨가 원소를 매립하는 방법을 발견하였다.

본 발명자들은 이러한 조직 및 구조를 갖는 실리콘기 열전 변환 재료가 간단하게 얻을 수 있는 방법을 꾸준히 실험하였고, 그 결과, 실리콘 또는 실리콘을 함유한 층과 첨가 원소를 함유한 층을 예컨대, 교호적으로 성막(成膜), 적층하고, 그 후 열처리를 실시함으로써 적층 두께 방향으로 또는 각 층마다 도 5에 나타낸 것과 동등한 조직이 얻어진다는 것을 발견하였다.

또한, 본 발명자들은 실리콘과 첨가 원소와의 실리콘을 함유하는 층, 첨가 원소가 주체인 실리콘도 함유하는 첨가 원소를 함유하는 층을 교호적으로 성막, 적층함으로써, 용해 및 응고시의 냉각 속도를 제어하여 얻어진 조직과 2차원적으로 동등한 구성이 얻어지고, 상기 성능 지수가 큰 재료가 기판에 형성하는 것 만을 포함하는 단순한 방법으로 얻어진다는 것을 발견하였다.

본 발명자들은 또한 실리콘에 Ⅱ족 원소, Ⅲ족 원소, Ⅴ족 원소, Ⅵ족 원소 또는 전이 금속 원소, 희토류 원소를 도핑한 실리콘기 열전 변환 재료들을 꾸준히 연구하였다. 그 결과, 발명자들은 도핑에 수반하여 발생하는 열전 변환 재료로서 유효한 캐리어 농도는 10¹⁷내지 10²¹(M/m³)이고, 그 도핑량에 제한이 있으며, 한편, 열전 변환 재료의 성능 지수를 향상시키기 위해서는 실리콘기 재료의 열전도도를 더욱 낮추는 것이 필요하다는 것에 주목하였다.

이 점에서, 본 발명자들은 실리콘기 열전 변환 재료의 제베크 계수, 전기 전도도를 낮추지 않고 재료의 열전도도를 크게 감소시키고 성능 지수를 현저하게 증가시킬 수 있는 조성에 대해 검토하였다. 그 결과, 본 발명자들은 캐리어를 발생시키지 않는 첨가 원소로서 탄소, 게르마늄, 주석(Ⅳ족 원소)을 첨가함으로써 실리콘기 재료에서 캐리어 농도를 변화시키지 않고도 열전도도를 크게 감소시킬 수 있다는 것을 알아내었다.

전술한 Ⅳ족 원소를 첨가하면, 최대 5 at%의 도핑량까지는 열전도도가 급격하게 감소하고, 10 at%에서는 포화에 도달하기 때문에, 5 내지 10 at%의 도핑량이 열전도도를 낮추는 데 이상적이며, 또한 Ⅳ족 원소가 실리콘 풍부상의 결정립계에서 석출되는 구조이어야 한다는 것을 알아내었다.

특히, 게르마늄이 Ⅳ족 원소로서 사용될 때, 어떠한 캐리어 발생이 없을 정도로 작다면, 게르마늄은 실리콘으로 대체되어, 다이아몬드형 결정 구조를 초래하며, 또한 게르마늄의 원자량이 실리콘의 원자량과 다르기 때문에 양자 산란(phonon scattering)이 더 커서, 열전도도가 크게 낮아질 수 있다.

본 발명자들은 캐리어들을 발생시키는 첨가 원소를 0.05 내지 20 at%의 양으로 함유하는 실리콘기 열전 변환 재료에 다양한 원소들을 도핑함으로써 제베크 계수가 더 높은 캐리어 농도(10¹⁹내지 10²¹M/m³)로 조절된 p-형 반도체 및 n-형 반도체의 잉곳을 제조하고, 그 후에 이 잉곳들의 열전도도를 낮추는 다양한 방법들을 연구한 결과, 벌크 반도체를 다공성으로 함으로써, 높은 제베크 계수 및 낮은 전기전도도를 희생시키지 않고, 열전도도가 크게 감소될 수 있다는 것을 발견하고 본 발명을 완성하였다.

요약하면, 본 발명에 따른 실리콘기 열전 변환 재료는 다결정인 결정 구조를 가지는 것을 특징으로 하며, 상기 다결정에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계 첨가 원소의 적어도 1종이 석출된 결정 조직을 갖는 것을 특징으로 하고, 다음 방법들 중의 하나는 이러한 다결정 구조를 얻는 데 채용될 수 있다.

1) 용융물을 급냉하는 방법.

2) 재료를 분말화하고 그 분말을 소결하는 방법.

3) 용융물을 급냉하고 그렇게 얻어진 분말을 소결하는 방법.

4) 실리콘 분말을 소정의 첨가 원소들로 코팅하거나 이 첨가 원소들을 분말에 부착시키고 그 결과로 생긴 분말을 소결하는 방법.

5) 변형예로서, 실리콘층 또는 실리콘을 함유하는 층과 첨가 원소를 함유하는 층을 교호적으로 성막, 적층하여 열처리하는 방법.

본 발명의 실리콘기 열전 변환 재료의 열전도도를 감소시키는 것에 대해 조성적으로 검토하면, 본 발명은 캐리어를 발생시키지 않는 첨가 원소로서 탄소, 게르마늄, 주석 중 적어도 하나를 함유하는 조성, 특히 게르마늄을 함유하는 조성이 바람직하며, 구조적으로는 벌크 반도체를 다공성으로 함으로써, 열전도도를 더욱 낮출 수 있다는 것을 알아내었다.

발명을 실시하기 위한 최적의 형태

본 발명의 열전 변환 재료의 특징인, 실리콘 풍부상의 결정립계에 상기 첨가 원소 풍부상이 형성된 조직에 대해 설명한다. 우선, 고순도의 실리콘(10N)에 게르마늄(4N) 도핑량을 다양하게 하여, Si_1-XGe_X용융물(at%)을 아크 용해에 의해 제조하였다. 용해한 후에 이 잉곳들을 50 내지 200 K/sec의 냉각 속도로 급냉하여 샘플용 기판을 제조하였다. 결정 조직은 EPMA으로 관찰하였다.

보다 구체적으로 설명하면, 도 1a는 x=0.03일 때이고, 도 2a는 x=0.05일 때이며, 도 3a는 x=0.1일 때이다. 사진들에서 검정 부분은 미량의 첨가 원소가 포함되어 있지만, 실질적으로 모두 실리콘인 실리콘 풍부상이며, 흰 부분은 첨가 원소(게르마늄) 풍부상이며, 실리콘 풍부상의 결정립계에 게르마늄 풍부상이 분산 또는 덩어리로 형성된 조직이라는 것을 알 수 있다.

또한, 미량의 인이 상기 Si_1-XGe_X용융물에 첨가되지만, 단지 인만이 관찰되었을 때 EPMA 사진은 도 1b, 도 2b, 및 도 3b에 나타낸 대로이고, 흰부분들은 도핑된 인이 존재하는 장소들을 나타내며, 이 구조에서 도 1a 내지 도 3a에서의 게르마늄 풍부상이 실리콘 풍부상의 결정립계에서 형성되는 지점들과 동일한 지점들에 인이 편석된다는 것을 알 수 있다.

한편, 전술한 Si_1-XGe_X용융물에서 x=0.15인 경우의 게르마늄만을 관찰한 EPMA 사진을 도 4a에, 인만을 관찰한 결과를 도 4b에 나타낸 바와 같이, 전반적인 구조는 실리콘과 게르마늄이 고용체 상태에 있는 합금상이 되며, 이것은 본 발명에 따른 열전 변환 재료의 조직과 전적으로 다르다는 것이 명백하다.

즉, 도 5의 개략도에 나타낸 바와 같이, 본 발명의 실리콘기 열전 변환 재료의 조직은 실리콘만으로 이루어지거나 거의 전적으로 실리콘으로 이루어지지만 미량의 첨가 원소를 포함하는 실리콘 풍부상 및 게르마늄과 같은 첨가 원소가 이 실리콘 풍부상의 결정립계에 편석된 조직이다. 실리콘 풍부상의 크기는 냉각 속도에 따라서 변하지만, 약 10 내지 500 ㎛ 정도이다.

캐리어 농도와, 게르마늄 대신에 인 또는 붕소의 결정립계 석출 상태 사이의 관계를 연구하였으며, 그 연구를 통해 도핑량으로부터 얻어진 캐리어 농도는 측정된 캐리어 농도와 아주 잘 일치한다는 것을 확인하였다. 첨가 원소 풍부상이 실리콘 풍부상의 결정립계에 형성되는 조직 때문에, 첨가 원소는 결정립계에 응집되고 캐리어들에 의해 전기 전도도는 높으며, 높은 제베크 계수가 결정립 내의 실리콘 풍부상에서 얻어졌고, 보다 중요하게는 열전도도가 50 W/m·K 이하로 감소되었다.

또한, 이 실리콘기 열전 변환 재료의 열전도도는 캐리어 농도가 증가함에 따라서 감소한다는 것이 확인되었다. 이것은 격자 열전도가 결정내의 첨가 원소로부터 생긴 불순물들의 국부적인 양자 산란에 의해 감소되었기 때문으로 믿어진다.

잉곳 주조

실리콘기 열전 변환 재료의 특징인 실리콘 풍상부의 결정립계에 게르마늄 등의 첨가 원소 풍부상이 분산적으로 형성되는 조직은 주조 후에 냉각 속도를 조절함으로써 얻어지며, 결정립도는 급냉에 의해 비교적 작게 유지되며 실리콘 이외의 적절한 첨가 원소의 편석이 결정립계에서 일어나며, 이것에 의해 높은 전기 전도도에도 불구하고 높은 제베크 계수가 얻어진다고 여겨진다.

본 발명의 실리콘기 열전 변환 재료는, 실리콘기 용융물을 냉각하여 상기 조직을 얻지만, 용융 방법으로서는, 아크 용융 및 고주파 용융이 대량 생산에 이상적인 방법들이다. 실리콘기 용융물의 냉각 속도는 후술하는 첨가 원소의 종류랑 조합, 도핑량, 채용된 냉각 방법, 얻어지는 잉곳, 박판, 기판 리본 등의 형태에 의해 적절히 결정된다.

본 발명에서 채용될 수 있는 냉각 방법들은 단지 잉곳 상태로 냉각시키는 방법, 당기면서 냉각하는 방법, 예컨대 단결정 실리콘을 얻기 위한 공지의 CZ 또는 FZ 방법이 이용되며, 다결정 실리콘을 얻을 수 있는 조건들하에서 당김과 냉각이 수행되는 방법을 이용할 수 있다. CZ 또는 FZ 방법은 요구되는 두께로 된 복수 개의 기판들을 당긴 잉곳 로드로부터 제조할 수 있게 해주기 때문에, 이들 방법은 열전 변환 소자들에서 사용하기 위한 실리콘기 기판을 제조하는 이상적인 방법들이다. ZL 방법에 의한 제조도 가능하다.

또한, 실리콘기 용융 재료를 얇은 플레이트 상태로 주조 및 냉각함으로써, 또는 요구되는 두께의 박판이 얻어질 수 있도록 공지의 용융 급냉 방법을 이용하여 냉각 속도를 조절함으로써 박판을 제조하는 방법과 같은 다른 방법들이 채용될 수 있다.

예를 들면, 실리콘기 용융재가 얇은 플레이트로 주조 및 냉각될 때, 이 플레이트가 수냉되거나 칠과 접촉하게 되며, 그 때 결정립의 크기를 몇 백 미크론 이하로 유지시켜 높은 제베크 계수를 얻을 수 있는 적어도 50 K/초의 냉각 속도가 적합하다. 바람직한 냉각 속도는 50 K/초 내지 500 K/초이며, 10 내지 200 ㎛의 평균 결정립도를 얻을 수 있다.

소결

소결에 의해 실리콘기 열전 변환 재료를 제조할 수 있다. 실리콘 풍부상의 결정립계에 게르마늄 등의 첨가 원소 풍부상이 분산, 형성된 조직은 소결시에 원재료 분말 입자들에 고용되어 있는 첨가 원소의 편석이 일어나 형성되는 것이다. 소결 분말 자체가 동일한 결정 조직을 갖는 것도 효과적이다.

소결 분말 자체의 결정 조직을 본 발명의 다결정 조직으로 변환하기 위하여, 잉곳 주조 후의 냉각 속도를 조절하고, 결정립도는 급냉에 의해 비교적 작게 유지하며, 실리콘 이외의 적절한 첨가 원소의 편석이 결정립계에서 일어나고, 이것에 의해 높은 전기 전도도에도 불구하고 높은 제베크 계수를 나타내는 재료 분말이 얻어진다. 또한, 이 분말을 사용하는 소결은 소결 중에 첨가 원소의 편석이 더욱 쉽고 효율적으로 일어나게 하며, 높은 제베크 계수를 나타내는 소결된 실리콘기 열전 변환 재료가 얻어진다.

본 발명에서, 원재료가 결정립계에서 적절한 실리콘 이외의 첨가 원소의 편석이 거의 없을 때조차도, 이 원재료를 분쇄 및 소결한다면, 요구되는 편석이 소결 중에 일어나고 목표하는 조직이 얻어질 수 있다. 따라서, 실리콘기 용융재의 냉각 속도에 어떠한 특별한 제한도 없다.

한편, 원재료 분말 자체의 결정 구조에 높은 제베크 계수를 부여하는 분말을 사용하고 소결 분말 자체의 결정 구조를 도 5의 조직으로 변환하기 위하여 본 발명에서는 잉곳 주조 후의 냉각 속도를 조절하여야 한다. 임의의 방법을 채용할 수 있으며, 용융 급냉과 같은 롤 냉각 방법, 가스 분무와 같은 분사 방법 등이 있다. 냉각은 롤 냉각 또는 분사에서 특히 빠르며(약 500 내지 1000 K/초), 1 내지 50 ㎛의 미세한 결정립 크기를 가능케 하며 열전도도를 낮출 수 있다.

잉곳 또는 박판을 스탬프 밀 또는 볼 밀과 같은 공지의 기계적 분쇄 공정으로 처리함으로써 분말을 제조할 수 있으며, 또는 스프래트 냉각(splat cooling)에 의해 얻어진 리본 또는 다른 가느다란 조각이 분쇄될 수 있고, 분말의 평균 입도는 10 내지 100 ㎛로 조정되어야 한다. 스프레이 방법으로 1 내지 10 ㎛의 입도를 갖는 작은 결정이 얻어질 수 있고, 3 내지 50 ㎛의 입경을 갖는 미세 분말이 또한 얻어질 수 있으며, 소결 후에 거의 입자 성장이 일어나지 않으므로 이것을 소결을 위한 이상적인 원재료 분말로 만든다.

실리콘의 용융점에 가까운 약 1470 내지 1630 Ｋ에서 소성하는 것을 가능케 하는 한 본 발명에서 어떠한 소결 방법도 사용될 수 있다. 압축 성형 후에 소결이 행해지는 통상의 소성 방법 또는 압축 성형 중에 소결이 행해지는 고온 프레싱 또는 방전 플라즈마 소결 수단을 적절히 선택할 수 있다. 소결 시간이 0.5 시간 또는 그 이상 시간 동안 유지되고, 온도가 1470 내지 1630K이며, 소결이 진공 또는 불활성 가스 내에서 수행되도록, 선택된 소결 수단에 따라 바람직한 조건들이 적절하게 선택된다.

코팅

용해 후에 50 K/초의 속도로 냉각함으로써 샘플용 기판을 제조하였다. 그 후에 기판을 분쇄하여 30 ㎛의 평균 입경의 분말로 만들고, 첨가 원소로 코팅된 Si_1-XGe_X분말을 방전 플라즈마 처리법에 의해 제조하였으며, 이 분말을 1520 내지 1630 K에서 소결하였다. 얻어진 샘플의 결정 구조를 EPMA로 관찰한 결과, 용해 및 응고는 도 1 내지 도 3에서와 동일하였고, 실리콘 풍부상은 비교적 작은 10 내지 100 ㎛이었다는 것을 확인하였다.

첨가 원소 풍부상이 도 5에 나타낸 실리콘 풍부상의 결정립계에 분산되어 형성된 조직은 첨가 원소를 실리콘 또는 실리콘기 분말 입자의 표면에 단지 부분적으로 고착하여, 이를 소결함으로써 얻어질 수 있다는 것도 확인하였다.

실리콘 분말 또는 실리콘에 첨가 원소를 함유하는 실리콘기 분말의 표면에 첨가 원소를 코팅 또는 부착하는 방법은 공지의 증착, 스퍼터링, CVD와 같은 증기상 성장법, 방전 플라즈마 처리법, 또는 첨가 원소를 함유한 가스를 사용하는 플라즈마 처리법 등의 성장, 성막, 고착, 부착 수단을 채용할 수 있다.

본 발명에서 "첨가 원소의 코팅"이라는 것은 실리콘 입자 표면에 완전한 막을 형성하는 것으로부터 단지 첨가 원소 입자들을 실리콘 입자 표면에 고착시키는 것까지의 모든 것을 포함한다. 즉, 첨가 원소 입자들은 실리콘 입자 표면을 완전하게 덮을 필요는 없고, 대신에 소결 처리시까지 단지 고착되어 있을 수 있으면 족하다. 또한, 후술하는 바와 같이, 어떠한 원소도 첨가 원소로서 첨가될 수 있다. 따라서, 어떠한 수단도 선택될 수 있는 경우와 수단이 당해 원소의 타입에 의해 제한되는 경우를 포함하는 다양한 경우를 생각할 수 있다. 또한, 선택된 수단에 대한 처리 조건들은 두 개 또는 그 이상의 원소가 사용될 때, 원소들의 결합에 따라 상당히 변할 것이므로, 전술한 수단 및 조건은 목표 조성에 따라서 적절하게 선택되어야만 한다.

예를 들면, 도 6a에 나타낸 예는 첨가 원소가 잉곳 또는 박판을 분쇄함으로써 특정 입도로 조절된 실리콘 분말, 또는 분무 방법에 의해 직접적으로 얻어진 실리콘 분말의 입자 표면에 결합된 예이다. 결합은 후술하는 성장 및 성막과 같은 어떠한 수단에 의해 이루어져도 무방하며, 결합량은 소결 후에 목표 조성을 얻기 위하여 적절하게 선택된다. 동일한 처리는 실리콘 분말 자체가 요구된 첨가 원소를 함유하는 실리콘기 입자상에서 행해질 수 있다. 첨가 원소 풍부상이 도 5에 나타낸 실리콘 풍부상의 결정립계에 분산적으로 형성되는 조직은 요구된 첨가 원소가 표면에 결합되는 실리콘 입자로 이루어진 실리콘 분말을 소결함으로써 얻어질 수 있다.

도 6b에 나타낸 예는 첨가 원소가 메카노퓨전 처리에 의해 실리콘 입자 표면에 매립되어, 실리콘 입자들이 실리콘 풍부 입자들인 예이며, 첨가 원소 풍부상이 도 5에 나타낸 실리콘 풍부상의 결정립계에 분산적으로 형성되어 있는 조직은 요구된 첨가 원소가 표면에 매립된 실리콘 부유 입자들로 이루어진 실리콘 부유 분말을 소결함으로써 얻어질 수 있다.

라미네이션(적층)

본 발명의 열전 변환 재료는 단결정 또는 다결정 실리콘 기판, 유리 또는 세라믹 기판, 수지 기판, 또는 수지막, 예를 들면 다른 막위에 열전 변환 소자의 형성에 이용될 수 있는 어떠한 공지의 기판 또는 막을 이용할 수 있다. 구조는 실리콘층 또는 주성분으로서 실리콘을 함유하는 층과 주성분으로서 하나 또는 그 이상의 첨가 원소들을 갖는 층이 이들 기판들 또는 막들 중 하나 위에 적층되어 있다는 점을 특징으로 한다. 즉, 실리콘층 또는 실리콘을 함유하는 층과 첨가 원소를 함유하는 층의 적층체가 기판상에 형성되어 있다.

예를 들면, 도 7b에 나타낸 예는 결정면이 (111) 또는 (100)인 단결정 실리콘 기판 상에, 먼저 첨가 원소를 함유하는 층으로서 Ge+P의 박막층을 요구된 두께로 성막하고, 다음에 실리콘을 함유하는 층으로서 실리콘 만의 박막층을 요구된 두께로 성막하며, 전술한 게르마늄과 인의 박막층과 실리콘의 박막층이 교대로 적층된다.

적층 후에, 열처리(예를 들면, 진공 분위기 873K에서 1시간 동안)가 행해진다면, 도 7b에 나타낸 바와 같이, 박막층 사이에 확산이 일어나서, 실리콘이 확산된 Ge+P+△Si의 박막층과, 게리마늄과 인이 확산된 Si+△P+△Ge의 박막층이 교대로 적층되는 적층체가 얻어진다. 도 7a에 나타낸 실리콘 함유 층이 Si+P 박막층일 때, Si+P 층이 열처리 후에 Si+△Ge+P층으로 된다.

또한, 도 8에 나타낸 바와 같이, 첨가 원소를 함유하는 층으로서 게르마늄과 인이 주체로서 실리콘도 포함하는 Ge+P+Si의 박막층을 요구하는 두께로 형성하고, 그 후에 실리콘을 함유하는 층으로서 Si+Ge의 박막층을 요구하는 두께로 형성하며, 그 다음에 이들 Ge+P+Si 박막층과 Si+Ge 박막층을 교대로 적층함으로써, 도 7b의 열처리 후의 적층 상태를 실현할 수 있다.

단결정 실리콘 기판 상에 형성, 적층된 도 7b 또는 도 8에 나타낸 적층체는 그 두께 방향, 즉 적층 방향으로 도 5에 나타낸 실리콘이 주체로 되는 실리콘 풍부상과, 이 실리콘 풍부상의 결정립계에 첨가 원소가 편석된 첨가 원소 풍부상이 형성된 조직을 구현한 것과 동등하고, 확산 열처리를 시행한 경우에는 각 박막층 평면에서 보아도 유사한 조직이 형성되며, 이 적층체는, 필요량의 게르마늄과 인을 함유하는 실리콘기 용탕을 급냉하여 얻은 도 5와 동등한 조직을 갖는 열전 변환 재료이다.

전술한 실리콘층 또는 실리콘을 포함하는 층과 첨가 원소를 함유하는 층의 각 두께와 그 적층 두께의 비는, 목적으로 하는 실리콘기 열전 교환 재료의 조성에 따라, 이들이 적절히 분산하도록 실리콘을 함유하는 층과 첨가 원소를 함유하는 층의 각 조성 및 두께를 선정할 필요가 있고, 실리콘을 함유하는 층과 첨가 원소를 함유하는 층의 각 조성을 적층마다 변화시킨다든지, 적층 패턴을 상기 단순한 교호하지 않는 각종 패턴 및 각종 조성의 조합시키는 등, 적어도 도 5에 나타낸 조직을 적층 방향으로 구현시킨다면 어떤 적층 수단도 채용할 수 있다.

막들이 위와 같이 기판상에 형성되고 적층된 열전 변환 재료는, 이 적층체 전체에서 후술하는 조성으로 되도록 적절히 선정해 두고, 또는 적층 방향으로 도 5에 나타낸 조직을 형성하기 위해, 목적으로 하는 열전 변환 소자의 온도 구배 방향이 상기 적층 방향으로 되도록, 실리콘기 열전 변환 재료에 의한 p- 및 n-형 반도체, 전극막 등을 적절한 패턴으로 형성하고 적층함으로써 용이하게 열전 변환 소자를 얻을 수 있다.

성막 및 적층은 공지의 증착, 스터퍼링, CVD와 같은 기상 성장법, 방전 플라즈마 처리법, 첨가 원소를 함유하는 가스를 이용한 플라즈마 처리법 등에 의해 이루어질 수 있다. 또한, 후술하는 바와 같이, 어떠한 원소도 첨가 원소로서 첨가될 수 있으며, 따라서 어떠한 수단도 선택될 수 있는 경우와 그 수단이 당해 원소의 형태에 의해 제한되는 경우를 포함하는 다양한 경우를 생각할 수 있다. 또한, 선택된 수단에 대한 처리 조건은 둘 또는 둘 이상의 원소들이 사용될 때, 원소들의 결합에 따라서 상당히 변할 것이다. 따라서, 전술한 수단 및 조건은 목표 조성에 따라 적절하게 선택되어야 한다. 열처리 방법은, 목적으로 하는 각 층 사이에 확산을 발생시키는 조건이라면, 이떤 온도 조건, 분위기, 가열 방법도 채용할 수 있다.

조성

본 발명에 있어서, 실리콘에 함유된 첨가 원소는 더 높은 제베크 계수 및 요구된 범위 내의 캐리어 농도에서 열전도도를 낮추기 위하여 첨가되는 임의의 원소일 수 있으며, 하나 또는 그 이상의 형태의 첨가 원소가 0.001 내지 30 at%의 양으로 함유되어 있다.

실리콘을 p- 또는 n-형 반도체를 만들기 위한 캐리어들(후술)을 발생시키는 원소를 첨가 원소로서 선택하는 것이 특히 유리하다. 캐리어들을 발생시키며 p-형 반도체를 만드는 첨가 원소(첨가 원소 Ap라 한다) 및 n-형 반도체를 만드는 첨가 원소(첨가 원소 An이라 한다)가 각각 0.001 내지 10 at%의 양으로 함유되어 있다.

또한, 첨가 원소 Ap 및 첨가 원소 An을 각 군으로부터 적어도 1종씩 총량으로 0.002 내지 20 at% 함유하고, 첨가 원소 Ap 또는 An의 총량이 상대하는 첨가 원소 An 또는 Ap의 것 이상이고 p-형 반도체 또는 n-형 반도체를 생성하는 데 필요량만큼 함유한다. 예를 들면, p-형 반도체를 얻기 위하여, 첨가 원소 An의 총량은첨가 원소 Ap의 총량보다 커야 하며 p-형 반도체로 하기 위한 필요량 만큼 함유하면, 각군의 조합은 임의로 선정할 수있다.

첨가 원소가 캐리어를 생성하지 않는 첨가 원소일 때 뿐만 아니라, 캐리어를 생성하는 원소일 때조차도 첨가 원소량 또는 (두개 또는 그 이상의 원소가 사용될 때) 이 원소들의 결합에 의해 독립된 캐리어들을 생성하는 첨가 원소가 요구된다면, 캐리어들을 발생시키는 하나 또는 그 이상의 형태의 첨가 원소가 제1 첨가 원소에 추가로 0.001 내지 10 at%의 양으로, 바람직하게는 0.001 내지 5 at%의 양으로 함유될 수 있다.

열전 변환 재료의 적용들을 고려할 때, 적용에 따라 변하는 조건들, 예를 들면 열원, 이 재료가 사용되는 장소 및 방법, 취급될 전류 및 전압의 크기에 의존하여 제베크 계수, 전기 전도도, 또는 열전도도와 같은 특성들 중 하나에 강조가 주어져야 하지만, 본 발명의 열전 변환 재료는 캐리어 농도가 선택된 첨가 원소의 추가량에 의해 결정될 수 있게 한다.

캐리어를 발생키기고 p-형 반도체를 생성하기 위한 첨가 원소 Ap는 Ap1 그룹(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl) 및 전이 금속 원소 M₁(Y, Mo, Zr)로 이루어지는 그룹에서 선택된 하나 또는 그 이상의 형태들인 것이 바람직하다. 물론, 붕소, 갈륨, 및 알루미늄은 특히 바람직한 첨가 원소들이다.

캐리어를 발생시키고 n-형 반도체를 생성하기 위한 첨가 원소 An는 An1 그룹(N, P, As, Sb, Bi, O, S, Se, Te), 전이 금속 원소들 M₂(Ti, V, Cr, Mn, Fe,Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au: 여기서 Fe는 10 at% 또는 그 미만임) 및 희토류 원소들 RE(La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)로 이루어진 그룹으로부터 선택된 하나 또는 그 이상의 형태인 것이 바람직하다. 물론, P, As, Sb, Bi는 특히 바람직한 첨가 원소들이다.

캐리어 농도를 결정하는 예들이 이하에 주어질 것이다. 전술한 첨가 원소들의 Ap1 그룹으로부터의 하나 또는 그 이상의 원소들이 0.001 내지 0.5 at%의 양으로 함유될 때, 10¹⁷내지 10²⁰(M/m³)의 캐리어 농도를 갖는 p-형 반도체가 얻어질 것이며, 또한 Ap1 그룹으로부터의 원소들이 0.5 내지 5.0 at%의 양으로 함유될 때, 10¹⁹내지 10²¹(M/m³)의 캐리어 농도를 갖는 p-형 반도체가 얻어질 것이다.

유사하게, 전술한 첨가 원소들의 An1 그룹으로부터의 하나 또는 그 이상의 원소들이 0.001 내지 0.5 at%의 양으로 함유될 때, 10¹⁷내지 10²⁰(M/m³)의 캐리어 농도를 갖는 n-형 반도체가 얻어질 것이며, 또한 An1 그룹으로부터의 원소들이 0.5 내지 10 at%의 양으로 함유될 때, 10¹⁹내지 10²¹(M/m³)의 캐리어 농도를 갖는 n-형 반도체가 얻어질 것이다.

전술한 첨가 원소 그룹들 Ap1 또는 An1 그룹으로부터의 원소들이 0.5 내지 5.0 at%의 양으로 함유되어, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)일 때, 높은 효율의 열전 변환 소자가 얻어지고, 열전 변환 효율이 아주 우수하지만, 그 열전도도는 실온에서 약 50 내지 150 W/m·K이며, 열전도도가 감소될 수 있다면, 성능지수(ZT)에서 추가적인 증가가 있을 것이다.

본 발명에서 열전도도를 감소시키고, 또한 적어도 하나의 Ⅲ족 원소 및 적어도 하나의 Ⅴ족 원소를 첨가시켜 캐리어 농도를 변경시키지 않고 또한 캐리어 농도를 10¹⁹내지 10²¹(M/m³)의 범위로 조절함으로써 양자 산란을 증가시키는 것이 가능하다. Ⅲ족 원소가 Ⅴ족 원소보다 0.3 내지 5 at% 많이 함유된다면 p-형 반도체가 얻어질 것이며, Ⅴ족 원소가 Ⅲ족 원소보다 0.3 내지 5 at% 많이 함유된다면 n-형 반도체가 얻어질 것이다.

본 발명자들은 또한 Ⅲ족 원소 및 Ⅴ족 원소 이외의 원소들에 의해 얻어질 수 있는 지의 여부를 검토하였는 바, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 첨가하고, 추가로 Ⅲ족 원소 또는 Ⅴ족 원소 중 적어도 1종을 첨가하며, 또한 캐리어 농도를 10¹⁹내지 10²¹(M/m³)의 범위로 제어함으로써, 실리콘 중의 캐리어 농도를 변화시키지 않고도 결정 구조를 교란시킬 수 있고, 열전도도가 실온에서 50 W/m·K 이하로 될 수 있으며, 고효율의 열전 교환 재료가 얻어잔다는 것을 발견하였다.

게다가, 실리콘에 대한 다른 첨가 원소들을 다양하게 조사한 결과, 본 발명자들은, 실리콘이 Ⅳ족 원소들 게르마늄, 탄소 및 주석을 0.1 내지 5 at%의 양으로 함유하고, 실리콘 원자들의 일부를 다른 원자량을 갖는 Ⅳ족 원소로 대체한다면, 결정들에 더 큰 양자 산란이 있을 것이며 반도체의 열전도도가 실온에서 50 W/m·K 정도로 감소될 수 있다.

전술한 Ⅲ 및 Ⅴ족 원소들 이외에 다른 원소들을 조사하여 그것들이 본 발명의 열전 변환 재료에서 실리콘에 유사하게 첨가될 수 있는 지를 여부를 알았고, 그 후에 p- 또는 n-형 반도체가 초래되는 한, 어떠한 특정한 제한들이 없다면, 이온 반경이 매우 다른 원소들이 사용된다면, 거의 모두가 결정립계에 석출될 것이며 따라서 이온 반경이 실리콘의 이온 반경과 비교적 근접한 원소를 사용하는 것이 바람직하다.

하나 또는 그 이상의 게르마늄, 탄소 및 주석이 본 발명의 열전 변환 재료에서 첨가 원소들로서 선택될 때, 캐리어를 발생시키지 않는 이 첨가 원소들이 0.1 내지 10 at%의 양으로 함유되며, 캐리어들을 발생시키는 하나 또는 그 이상의 첨가 원소들이 0.001 내지 20 at%의 양으로 함유하도록 조성을 갖는 것이 바람직하다.

상세하게는, 열전 변환 재료에서, 게르마늄, 탄소 및 주석 중 하나 또는 그 이상이 0.1 at% 미만의 양으로 함유된다면 열전도도가 높을 것이기 때문에, 높은 성능 지수가 얻어지지 않을 것이다. 그러나 열전도도가 10 at%를 초과한다면 약간 감소할 것이지만, Ⅳ족 원소가 동시에 입자들에서의 실리콘 풍부상 안으로 확산할 것이며, 따라서 실리콘의 높은 제베크 계수의 강하가 일어날 것이며, 성능 지수는 더 낮아질 것이다. 따라서, 실리콘 이외의 Ⅳ족 원소들은 0.1 내지 10 at%의 양으로 함유되어야 하며, 바람직하게는 5 내지 10 at%의 양으로 함유되어야 한다.

Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 첨가하는 목적은 재료의 캐리어 농도를 변경함이 없이 열전도도를 감소시키는 것이며, 원하는 효과가 1 at% 미만에서 얻어지지 않을 것이지만, 10 at%를 초과하는 양으로 첨가하는 것은열전도도에 거의 어떠한 감소도 초래하지 않을 것이며, 따라서 1 내지 10 at%의 양이 바람직하다.

기공율

발명자들은 조절된 다공율(기공율)을 갖는 p-형 Si-Ge 반도체를 제조하기 위하여 다음의 공정을 채용하였다. 우선, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)이 되도록 하나 또는 그 이상의 전이 금속 원소들, Ⅱ족 원소들 및 Ⅲ족 원소들이 첨가되고 용융되고, 결과로 생긴 잉곳을 조분쇄, 디스크밀에서의 분쇄, 및 제트밀에서의 분쇄를 행하였다. 이 후에, 분말을 다양한 성형 온도 및 압력 조건하에서 고온 프레싱 또는 방전 플라즈마 소결을 하였다. 조절된 기공율을 갖는 p-형 반도체의 열전 변환 재료의 열전 변환 특성을 측정하였다.

0.3 at% 붕소로 도핑된 Si_0.95Ge_0.05p-형 반도체에서, 기공율은 40%의 기공율까지 제베크 계수 또는 전기 저항에 어떠한 주요한 변화를 일으키지 않았으나, 5%의 기공율부터 열전도도가 기공율이 증가함에 따라 크게 감소하였으며, 40%의 기공율에서 아크-용융된 잉곳의 것의 약 30%로 감소하였다는 것을 발견하였다.

p-형 반도체에서, 5% 미만의 기공율에서 열전도도가 잉곳의 것과 실질적으로 동일하였고, 기공율이 40%를 초과한 때는 제베크 계수는 감소하고 저항율이 증가하며, 그 결과는 성능 지수의 감소가 있는 것으로 밝혀졌다. 여기서 기공율(X%)은 고온 프레스된 물품의 상대 밀도(Y%)로부터 식(100-Y)(%)을 사용하여 결정되었으며 잉곳의 밀도는 100%이다.

한편, 조정된 기공율을 갖는 n-형 실리콘기 재료를 제조하기 위하여 다음의 공정을 채용하였다. 우선, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)이 되도록 하나 또는 그 이상의 희토류 원소, Ⅴ족 원소 및 Ⅳ족 원소가 첨가되고 용융되고, 결과로 생긴 잉곳을 조분쇄, 디스크밀에서의 분쇄, 및 제트밀에서의 분쇄를 행하였다. 이 후에, 분말을 다양한 성형 온도 및 압력 조건하에서 고온 프레싱 또는 방전 플라즈마 소결을 한다. 조절된 기공율을 갖는 n-형 반도체의 열전 변환 재료의 열전 변환 특성을 측정하였다.

0.4 at% 인으로 도핑된 Si_0.95Ge_0.05n-형 반도체에서, p-형 반도체의 경우와 같이, 기공율은 40%의 기공율까지 제베크 계수 또는 전기 저항에 어떠한 주요한 변화를 일으키지 않았으나, 5%의 기공율부터 열전도도가 기공율이 증가함에 따라 크게 감소하였으며, 40%의 기공율에서 아크-용융된 잉곳의 것의 약 30%로 감소하였다는 것을 발견하였다.

n-형 반도체에서, 5% 미만의 기공율에서 열전도도가 잉곳의 것과 실질적으로 동일하였고, 기공율이 40%를 초과한 때는 제베크 계수는 감소하고 저항율이 증가하며, 그 결과는 성능 지수의 감소가 있는 것으로 밝혀졌다.

본 발명에서의 고온 프레싱 처리 조건들은 1423 내지 1573K의 온도 및 25 내지 150 MPa의 압력인 것이 바람직하다. 온도가 1423K 미만이면, 소결체의 다공율이 40%을 초과하고, 온도가 1573K를 초과한다면 부분 용해가 일어난다. 압력은 특정의 기공율을 얻기 위하여 적절하게 선택되어야 한다.

본 발명의 방전 플라즈마 소결 조건들은 1503 내지 1573K의 온도이고 25 내지 150 MPa의 압력인 것이 바람직하다. 온도가 1503K 미만이면, 소결체의 기공율이 40%를 초과하고, 온도가 1573K를 초과하면, 부분 용해가 일어날 것이다.

실시예

실시예 1

고순도 실리콘(10N) 및 첨가 원소(캐리어를 생성하는 첨가 원소는 레이블된 Ap 및 An이고, 캐리어를 생성하지 않는 첨가 원소는 레이블된 Bnc이며; 이는 하기의 실시예들에서 모든 첨가 원소에 적용된다)를 다음 표 1과 같이 혼합하고 아르곤 가스 대기 하에서 아크-용융하여 p- 및 n-형 실리콘 열전 변환 반도체를 제조하였다. 상기 아크 용융시의 온도는 약 1900K이었고, 용융물은 수-냉각 구리 베이스로 50 내지 100K/초의 속도로 냉각하였다. 수득한 물질의 평균 결정립경은 약 50 내지 100 ㎛이었다.

이렇게 얻어진 버튼-형 잉곳을 5 × 5 × 15 ㎜, 10 × 10 × 2 ㎜ 및 10 (외경)× 2 ㎜의 크기로 절단하고, 각각에 대하여 제베크 계수, 홀 계수 (캐리어의 농도 및 전기 전도도를 포함) 및 열전도도를 측정하였다. 1100K에서의 측정값과 성능 지수 (ZT = S²T/ρκ)에서의 측정 값은 표 2와 같다.

온도 상승 동안의 고온 부분 및 저온 부분 사이의 온도차는 약 6K로 설정하였고, 시료의 열기전력은 디지탈 멀티미터로 측정하였으며, 이 값은 온도 차이로 나누어 제베크 계수를 얻었다. 홀 계수는 AC 방법으로 측정하고, 전기 저항은 캐리어 농도와 동시에 4-프로브 방법으로 측정하였다. 열전도도는 레이저 플래쉬 방법으로 측정하였다.

실시예 2

p- 및 n-형 실리콘 열전 반도체를 제조하기 위하여, 고순도 실리콘(10N) 및 첨가 원소를 다음 표 3과 같이 혼합한 다음, 생성물을 흑연 도가니에 놓고, 진공 (10^-4Torr)하의 고주파 용융로에서 용융하였다. 용융 온도는 약 1900K이었고, 주조 온도는 1800K이었으며, 용융물을 10 ㎜ 두께의 몰드로 주조하였다. 용융물의 냉각 속도는 10 내지 50K/초이었고, 얻은 물질의 평균 결정립경은 약 100 내지 500 ㎛이었다.

이렇게 얻은 잉곳을 5 × 5 × 15 ㎜, 10 × 10 × 2 ㎜ 및 10 (외경)× 2 ㎜의 크기로 절단하고, 각각의 제베크 계수, 홀 계수 (캐리어의 농도 및 전기 전도도를 포함), 열전도도를 상기 실시예 1과 동일한 방법으로 측정하였다. 표 4는 1100K에서의 측정값과 성능 지수 (ZT = S²T/ρκ)에서의 측정 값을 보여준다.

실시예 3

p- 및 n-형 실리콘 열전 반도체를 제조하기 위하여, 고순도 실리콘(10N) 및 첨가 원소를 다음 표 5와 같이 혼합한 다음, 생성물을 흑연 도가니에 놓고 진공 (10^-4Torr)하의 고주파 용융로에서 용융하였으며, 성분들이 약 1800K에서 균일하게 용융되었음을 확인하였다.

이어, 상기 흑연 도가니의 상부를 1700K로 감소시키고, 실리콘 시드 결정을 용융물의 정상부와 접촉하도록 하였으며, 용융물을 천천히 위쪽으로 밀어 올렸다.상기 도가니의 내경은 100 ㎜이었고, 밀어 올리는 속도는 0.3 내지 1 ㎜/초이었으며, 밀어 올려진 결정은 5초마다 한번씩 진동시켜 다결정성을 갖도록 하였다. 얻은 물질의 평균 결정립경은 약 1 내지 10 ㎛이었다.

이렇게 얻은 잉곳을 5 × 5 × 15 ㎜, 10 × 10 × 2 ㎜ 및 10 (외경)× 2 ㎜의 크기로 절단하고, 각각의 제베크 계수, 홀 계수 (캐리어의 농도 및 전기 전도도를 포함), 열전도도를 상기 실시예 1과 동일한 방법으로 측정하였다. 표 6은 1100K에서의 측정값과 성능 지수 (ZT = S²T/ρκ)에서의 측정 값을 보여준다.

실시예 4

p- 형 및 n-형 실리콘 열전 반도체를 제조하기 위하여, 고순도 실리콘(10N) 및 첨가 원소를 다음 표 7과 같이 혼합한 다음, 생성물을 흑연 도가니 내에 놓고 진공 하의 고주파 용융로에서 용융하였다. 용융을 한 다음, 물질을 10 ㎜ 두께의 몰드로 주조하고, 잉곳을 스탬프 밀에서 분쇄하고 볼밀에서 분쇄하여 평균 결정립 경이 1 내지 50 ㎛가 되도록 하였다. 상기 볼밀은 습식이고 크실렌 용매를 이용하였다.

분쇄된 원료 분말을 아르곤 내에서 1시간 동안 1325K 및 100 MPa에서 고온 프레싱하여 소결물을 얻었다. 이렇게 얻은 소결 시료를 5 × 5 × 15 ㎜, 10 × 10 × 2 ㎜ 및 10 (외경)× 2 ㎜의 크기로 절단하고, 각각의 제베크 계수, 홀 계수 (캐리어의 농도 및 전기 전도도를 포함), 열전도도를 측정하였다. 표 8은 1100K에서의 측정값과 성능 지수(ZT = S²T/ρκ)를 보여준다.

실시예 5

p-형 및 n-형 실리콘 열전 반도체를 제조하기 위하여, 고순도 실리콘(10N) 및 첨가 원소를 다음 표 9와 같이 혼합한 다음, 생성물을 흑연 도가니 내에 놓고 고주파 용융로에서 진공 용융하였다. 용융을 한 다음, 물질을 10 ㎜ 두께의 몰드로 주조하여 쉬트형 잉곳을 얻었다. 이어서, 잉곳을 스탬프 밀에서 분쇄한 다음 제트 밀에서 더욱 분쇄하여 평균 결정립경이 1 내지 30 ㎛가 되도록 하였다. 제트 밀에서는 N₂기체가 이용되었고, 압력은 0.7 MPa이었다.

상기 더욱 분쇄된 원료 분말을 5 × 5 × 15 ㎜, 10 × 10 × 2 ㎜ 및 10 (외경)× 2 ㎜의 크기로 200 MPa에서 압축 성형하였고, 생성물을 5시간 동안 1325K에서 소결하였다. 얻어진 소결물 각각의 제베크 계수, 홀 계수 (캐리어의 농도 및 전기 전도도를 포함), 열전도도를 상기 실시예 4와 동일한 방법으로 측정하였다. 표 10은 1100K에서의 측정값 및 성능 지수(ZT = S²T/ρκ)를 보여준다.

실시예 6

p-형 및 n-형 실리콘 열전 반도체를 제조하기 위하여, 고순도 실리콘(10N)및 첨가 원소를 다음 표 11과 같이 혼합한 다음, 생성물을 흑연 도가니 내에 놓고 고주파 용융로에서 진공 용융하였다. 용융물을 직경 3 ㎜의 노즐을 통해 배출시킨 다음, 3MPa에서 용융물에 아르곤 기체를 송풍하여 급냉시켜 평균 입경 30 내지 100 ㎛의 구상의 분사 분말을 얻었다. 분사 분말의 냉각 속도는 500 내지 1000K/초이었고, 평균 결정립경은 1 내지 30 ㎛이었다.

얻어진 분사 분말을 아르곤 대기하에서 방출 플라즈마로 소결하였다. 1325K에서 소결 조건을 3분 동안 유지하였다. 시료 소결물을 5 × 5 × 15 ㎜, 10 × 10 × 2 ㎜ 및 10 (외경)× 2 ㎜의 크기로 절단하고, 각각의 제베크 계수, 홀 계수 (캐리어의 농도 및 전기 전도도를 포함), 열전도도를 상기 실시예 4와 동일한 방법으로 측정하였다. 표 12는 1100K에서의 측정값 및 성능 지수(ZT = S²T/ρκ)를 보여준다.

실시예 7

실리콘 열전 반도체를 제조하기 위하여, 고순도 실리콘 또는 Si_0.97Ge_0.03을 흑연 도가니 내에 놓고 고주파 용융로에서 진공 용융하였다. 용융한 다음, 용융물을 두께 10 ㎜의 몰드로 주조하고, 잉곳을 스탬프 밀에서 분쇄하고 볼 밀에서 분쇄하여 평균 결정립경을 10 내지 50 ㎛로 하였다. 볼밀은 습식이고 크실렌 용매를 사용하였다. 분쇄된 분말(모입자)를 10^-3Torr의 진공 챔버에 놓고, 입자의 표면을 표 13에 기재된 캐리어-생성 첨가 원소로 코팅하였다 (필름 두께: 10 내지 100㎛).

이렇게 얻은 분말을 아르곤하에서 1시간 동안 1325K 및 100 MPa에서 고온 프레싱하여 소결물을 얻었다. 소결 시료를 5 × 5 × 15 ㎜, 10 × 10 × 2 ㎜ 및 10 (외경)× 2 ㎜의 크기로 절단하고, 각각의 제베크 계수, 홀 계수 (캐리어의 농도 및 전기 전도도를 포함), 열전도도를 측정하였다. 표 14는 1100K에서의 측정값 및 성능 지수(ZT = S²T/ρκ)를 보여준다.

실시예 8

p-형 및 n-형 실리콘 열전 반도체를 제조하기 위하여, 고순도 실리콘 또는 Si_0.97Ge_0.03을 흑연 도가니내에 놓고 고주파 용융로에서 진공 용융하였다. 용융한 다음, 용융물을 두께 10 ㎜의 몰드로 주조하여 쉬트형 잉곳을 얻었다. 상기 잉곳을 스탬프 밀에서 분쇄하고 제트 밀에서 더욱 분쇄하여 평균 결정립경을 1 내지 10 ㎛로 하였다. 상기 제트 밀에서는 N₂기체가 이용되었고, 압력은 0.7 MPa이었다.

얻어진 분말(모입자)을 진공 챔버에 놓고, SiH₄가스 또는 GeH₄가스로 처리한 다음, 캐리어를 생성하는 첨가 원소, 예컨대 붕소, 알루미늄, 갈륨, 인, 비소 및 안티몬으로 표 15에 기재된 필름 두께로 코팅하였다.

코팅된 원료 분말을 200 MPa의 압력에서 압축 성형하여 5 × 5 × 15 ㎜, 10 × 10 × 2 ㎜ 및 10 (외경)× 2 ㎜의 크기로 한 다음, 생성물을 진공하에서 5시간 동안 1325K에서 소결하였다. 소결물 각각의 제베크 계수, 홀 계수 (캐리어의 농도 및 전기 전도도를 포함), 열전도도를 실시예 1과 동일한 방법으로 측정하였다. 표16은 1100K에서의 측정값 및 성능 지수(ZT = S²T/ρκ)를 보여준다.

실시예 9

실리콘 열전 반도체의 모입자를 제조하기 위하여, 고순도 실리콘(10N)을 흑연 도가니에 놓고 고주파 용융로에서 진공 용융하였다. 용융물을 두께 10 ㎜의 몰드내로 주조하여 쉬트형 잉곳을 얻었다. 상기 잉곳을 스탬프 밀에서 분쇄하고 볼 밀에서 분쇄하여 평균 결정립경을 10 내지 50 ㎛로 하였다. 상기 볼밀은 습식이고 크실렌 용매를 사용하였다.

실리콘 주위의 코팅을 형성하는 자입자를 생성시키기 위한 첨가 원소를 표 17에 기재된 것과 같이 혼합하였고, 이어 물질을 흑연 도가니내에 놓은 다음, 고주파 용융로에서 진공 용융하였다. 용융물을 내경 3 ㎜의 노즐로부터 배출시킨 다음, 3 MPa에서 용융물에 아르곤 기체를 송풍하여 급냉시킴으로써 평균 입경을 30 내지 100㎛로 감소시켰다. 얻어진 모입자를 메카노퓨전에 의해 자입자로 코팅하여 자입자를 비중량비 내에 있에 하였다.

코팅된 원료 분말을 아르곤 대기하에서 방출 플라즈마로 소결하였다. 1325K에서 소결 조건은 180초 동안 유지하였다. 시료 소결물을 5 × 5 × 15 ㎜, 10 × 10 × 2 ㎜ 및 10 (외경)× 2 ㎜의 크기로 절단하고, 각각의 제베크 계수, 홀 계수 (캐리어의 농도 및 전기 전도도를 포함), 열전도도를 상기 실시예 1과 동일한 방법으로 측정하였다. 표 18은 1100K에서의 측정값 및 성능 지수(ZT = S²T/ρκ)에서의 측정 값을 보여준다.

실시예 10

실리콘(111) 웨이퍼를 10^-6Torr의 진공 챔버 내에 놓은 다음, 전지 빔 가열을 하여 표 19에 기재된 원소를 A층 및 B층으로 하여 각각 표 19에 나타낸 두께로 교호로 50회 성막, 적층하였다.

이렇게 얻어진 실리콘 박판 상의 시료를 5 × 15 ㎜, 10 × 10 ㎜ 및 10 ㎜(외경)의 크기로 절단하고, 각각의 제베크 계수, 홀 계수 (캐리어의 농도 및 전기 전도도를 포함), 열전도도를 실리콘 박판을 따라서 측정하였다. 표 20은 1100K에서의 측정값 및 성능 지수(ZT = S²T/ρκ)를 보여준다.

온도 상승 동안의 고온 부분 및 저온 부분 사이의 온도차는 약 6K로 설정하고, 시료의 열기전력을 디지탈 멀티미터로 측정한 후, 온도 차이로 나눈 값으로 제베크 계수를 얻었다. 홀 계수는 AC 방법으로 측정하고, 전기 저항은 캐리어 농도와 동시에 4-프로브 방법으로 측정하였다. 열 전도성은 레이저 플래쉬 방법으로 측정하였다.

실시예 11

실리콘(111) 웨이퍼를 10^-2Torr의 진공 챔버내에 놓은 다음, 스퍼터링하여 표 21에 나타낸 원소를 A층 및 B층으로 하여 각각 표 1에 나타낸 두께로 교호적으로 50회 성막, 적층하였다.

이렇게 얻어진 실리콘 박판상의 시료를 5 × 15 ㎜, 10 × 10 ㎜ 및 10 ㎜(외경)의 크기로 절단하고, 각각의 제베크 계수, 홀 계수 (캐리어의 농도 및 전기 전도도를 포함), 열전도도를 실리콘 웨이퍼와 함께 측정하였다. 표 22는 1100K에서의 측정값 및 성능 지수(ZT = S²T/ρκ)를 보여준다.

실시예 12

p-형 실리콘 열전 반도체를 제조하기 위하여, 고순도 실리콘(10N), Ⅳ족 원소 (게르마늄, 탄소 또는 주석, 캐리어를 생성하지 않는 첨가 원소 Bnc), Ⅲ족 원소 (캐리어를 생성시키는 첨가 원소 Ap 또는 An)를 표 23과 같이 혼합하였고, 이어서 아르곤 기체하에서 아크 용융하였다. 얻어진 버튼형 잉곳을 5 × 5 × 15 ㎜, 10 × 10 × 2 ㎜ 및 10 (외경)× 2 ㎜의 크기로 절단한 다음, 각각에 대한 제베크 계수(S), 홀 계수 (캐리어의 농도 (n) 및 전기 전도성 (ρ)을 포함), 열전도도(κ)를 측정하였다.

온도 상승 동안의 고온 부분 및 저온 부분 사이의 온도차를 약 6K로 설정하고, 고온 부분과 저온 부분 사이의 평균 온도가 200℃(473K)인 p-형 반도체의 열기전력을 디지탈 멀티미터로 측정한 후, 온도 차이(6K)로 나눈 값으로서 제베크 계수를 얻었다. 홀 계수는 473K에서 0.4T의 AC 자기장을 적용하여 측정하였고, 전기 저항은 캐리어 농도와 동시에 4-프로브 방법으로 측정하였다. 열전도도는 473K에서 레이저 플래쉬 방법으로 측정하였다.

표 23 및 24는 얻은 측정 값 및 성능 지수(Z = S²/ρκ)를 보여준다. Si-Ge 합금 (30 at% 게르마늄 함유) 및 게르마늄으로 도핑되지 않은 실리콘의 측정 값도 비교 실시예에 기재되어 있다.

실시예 13

n-형 실리콘 열전 반도체를 제조하기 위하여, 고순도 실리콘(10N), Ⅳ족 원소 (게르마늄, 탄소 또는 주석, 캐리어를 생성하지 않는 첨가 원소 Bnc), Ⅴ족 원소 (캐리어를 생성시키는 첨가 원소 Ap 또는 An)를 표 24와 같이 혼합하였고, 이어서 아르곤 기체하에서 아크 용융하였다. 얻어진 버튼형 잉곳을 5 × 5 × 5 ㎜, 10 × 10 × 2 ㎜ 및 10 (직경)× 2 ㎜의 크기로 절단하였다.

각각에 대한 제베크 계수(S), 홀 계수 (캐리어의 농도 (n) 및 전기 전도성 (ρ)을 포함), 열전도도(κ)를 상기 실시예 1과 동일한 방법으로 측정하였다. 표 25 및 26은 얻은 측정 값 및 성능 지수(Z = S²/ρκ)를 보여준다. 비교 물질로서,Si-Ge 합금 (30 at% 게르마늄) 및 게르마늄이 첨가되지 않은 실리콘의 측정 값을 얻었다.

실시예 14

p-형 및 n-형 실리콘 열전 반도체를 제조하기 위하여, 고순도 실리콘(10N), Ⅳ족 원소(게르마늄, 탄소 또는 주석, 캐리어를 생성하지 않는 첨가 원소 Bnc1), Ⅲ-Ⅴ족 화합물 반도체(GaP, GaAs) 또는 Ⅱ-Ⅵ족 화합물 반도체 (ZnS) (상기 화합물 반도체는 캐리어를 생성하지 않는 첨가 원소 Bnc2이다), 그리고 Ⅱ족 원소 및 Ⅲ족 원소, 또는 그리고 캐리어를 생성하는 Ⅴ족 원소 및 Ⅵ족 원소를 표 25와 같이 혼합하였고, 이어 40 kPa 아르곤 기체하에서 아크 용융하였다.

얻어진 버튼형 잉곳을 5 × 5 × 15 ㎜, 10 × 10 × 2 ㎜ 및 10 (직경)× 2 ㎜의 크기로 절단하였다. 각각에 대한 제베크 계수 (S), 홀 계수 (캐리어의 농도 (n) 및 전기 전도성 (ρ)을 포함), 및 열전도도 (κ)를 상기 실시예 1과 동일한 방법으로 측정하였다. 표 27 및 28은 얻은 측정 값 및 성능 지수 (Z = S²/ρκ)를 보여준다. 비교 물질로서, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체가 첨가되지 않은 Si-Ge 합금 (6.5 at% 게르마늄)의 측정 값을 얻었다.

실시예 15

p-형 실리콘 열전 반도체를 제조하기 위하여, 고순도 실리콘(10N), 게르마늄, 캐리어를 생성하는 첨가 원소를 표 29에 기재된 특정 비율로 무게를 조절한 다음, 아르곤 기체하에서 아크 용융하였다. 얻어진 버튼형 잉곳을 조분쇄하고, 디스크 밀에서 분쇄한 다음 제트 밀에서 분쇄하여 표 29에 기재된 평균 입경을 갖는 분말을 제조하였다.

이어, 표 30에 기재된 고온 프레싱 조건을 1시간 동안 유지하여 표 30에 기재된 다양한 기공율을 갖는 소결물을 얻었다. 표 31에 기재된 방출 플라즈마 소결 조건을 3분 동안 유지하여 표 31에 기재된 다양한 기공율을 갖는 소결물을 얻었다. 상기 방출 플라즈마 소결 장치를 위하여 IzumiTech사에서 생산되는 SPS-2040을 이용하였다.

얻어진 소결물을 5 × 5 × 5 ㎜, 10 × 10 × 2 ㎜ 및 10 (외경)× 2 ㎜의 크기로 절단하여 제베크 계수 (S), 홀 계수 (캐리어의 농도 (n) 및 전기 전도성 (ρ)을 포함), 및 열전도도(κ)를 측정할 시료를 얻었다.

고온 부분에서의 전극 및 저온 부분에서의 전극에 대하여 백금을 이용하여, 상기 전극 사이의 온도차를 6K로 설정하고, 고온 및 저온 부분 사이의 평균 온도가 323K인 p-형 반도체의 열기전력을 측정하였으며, 상기 열기전력을 6K로 나누어 제베크 계수를 얻었다.

홀 계수는 323K에서 AC 방법으로 측정하였고, 전기 저항은 4-프로브 방법으로 측정하였다. 열전도도는 323K에서 레이저 플래쉬 방법으로 측정하였다. 표 30 및 31은 상기 측정 값을 보여준다.

본 발명의 열전 변환 재료는, 주체인 실리콘이 지구 전체의 환경을 보호하고 그리고 지구의 자원을 보전한다는 측면에서 우수한 재료이고, 또한 각별한 안정성을 부여한다. 더욱이, 실리콘은 경물질(저비중을 갖는다)이고, 이와 같은 특성은 자동차에서 이용되는 열전 변환 요소로서의 유용성을 향상시킨다. 대량의 실리콘은 또한 우수한 내식성을 갖기 때문에, 표면 처리 등이 불필요하다는 이점이 있다.

본 발명의 열전 전환 재료는 주 성분으로서 실리콘을 이용하기 때문에, 대량의 고가의 게르마늄을 함유하는 Si-Ge계 물질보다 가격이 훨씬 저렴하고, Fe-Si계물질보다 증가된 성능 지수를 제공한다. 또한, 본 발명에서 이용되는 실리콘은 반도체 장비에서 이용되는 것보다 순도가 낮기 때문에, 비교적 저가의 원료 물질을 이용할 수 있고, 결국 우수한 생산성, 안정된 질 및 저가의 열전 변환 재료를 제공한다.

본 발명의 열전 변환 재료는 실리콘의 이점이 되는 성질, 즉 큰 캐리어 농도를 갖고 있음에도 불구하고 낮은 전기 저항 및 큰 제베크 계수를 갖는다는 특성을 충분히 이용하고, 높은 열전도도의 단점을 크게 개선하기 때문에, 높은 성능 지수를 갖는 물질을 얻는 데 효과적인 방법이 된다. 다른 이점은 첨가 원소의 종류 및 양에 의하여 그 특성을 조절할 수 있다는 것이다.

실시예에서 명확하게 설명되었듯이, 게르마늄, 탄소 및 주석중 최소 1종의 5 내지 10 at%를 함유하는 본 발명의 열전 변환 재료는, ±2.0 내지 4.0 × 10^-4V/K의 제베크 계수를 갖으며, 이는 본 발명의 신규 실리콘기 열전 변환 재료의 열전도도가 50 W/mㆍK 이하로 크게 감소될 수 있고, 본 발명의 재료에 의해 처음에 얻은 제베크 계수를 감소시키지 않으면서 성능 지수는 현저하게 개선됨을 의미한다.

또한, 실시예에서 명확히 설명되었듯이, 5 내지 40%의 기공율을 갖는 본 발명의 열전 변환 재료는 0.07 내지 0.200 mV/K의 제베크 계수를 나타내며, 이는 본 발명의 신규 실리콘기 열전 변환 재료의 열 전도성이 33 W/mㆍK 이하로 크게 감소될 수 있고, 본 발명의 물질에 의해 처음에 얻은 제베크 계수를 감소시키지 않으면서 성능 지수는 현저하게 개선됨을 의미한다.

Claims

첨가 원소가 단독으로 또는 첨가 원소들이 복합되어 0.001 내지 30at%의 양으로 실리콘에 함유되어 있고, 다결정 조직에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출된 결정 조직을 갖는 것을 특징으로 하는 열전 변환 재료.
캐리어를 생성시키는 첨가 원소가 단독으로 또는 첨가 원소들이 복합되어 0.001 내지 20 at%의 양으로 실리콘에 함유되어 있고, 다결정 조직에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출된 결정 조직을 갖는 것을 특징으로 하는 열전 변환 재료.
캐리어를 생성시키는 첨가 원소가 단독으로 또는 첨가 원소들이 복합되어 0.001 내지 20 at%의 양으로 실리콘에 함유되어 있고, 캐리어를 생성시키지 않는 첨가 원소가 단독으로 또는 첨가 원소들이 복합되어 0.1 내지 10 at%의 양으로 실리콘에 함유되어 있으며, 다결정 구조에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출된 결정 조직을 갖는 것을 특징으로 하는 열전 변환 재료.
캐리어를 생성시키지 않는 첨가 원소가 단독으로 또는 첨가 원소들이 복합되어 0.1 내지 20 at%의 양으로 실리콘에 함유되어 있고, 캐리어를 생성시키는 첨가 원소가 단독으로 또는 첨가 원소들이 복합되어 0.001 내지 10 at%의 양으로 실리콘에 함유되어 있으며, 다결정 조직에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출된 결정 조직을 갖는 것을 특징으로 하는 열전 변환 재료.
캐리어를 생성시키지 않는 첨가 원소가 단독으로 또는 첨가 원소들이 복합되어 0.1 내지 10 at%의 양으로 실리콘에 함유되어 있고, 캐리어를 생성시키는 첨가 원소가 단독으로 또는 첨가 원소들이 복합되어 0.001 내지 10 at%의 양으로 실리콘에 함유되어 있으며, 다결정 조직에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출된 결정 조직을 갖는 것을 특징으로 하는 열전 변환 재료.
캐리어를 생성시키지 않는 첨가 원소(화합물 반도체는 제외)가 단독으로 또는 첨가 원소들이 복합되어 5 내지 10 at%, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체의 적어도 1종이 1 내지 10 at%의 양으로 실리콘에 함유되어 있으며, 캐리어를 생성시키는 첨가 원소가 단독으로 또는 첨가 원소들이 복합되어 0.001 내지 5 at%의 양으로 실리콘에 함유되어 있고, 다결정 조직에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출된 결정 조직을 갖는 것을 특징으로 하는 열전 변환 재료.
청구항 1 내지 청구항 6 중 어느 한 항에 있어서, 상기 첨가 원소 중, 캐리어를 생성시키고 p-형 반도체를 제조하는 데 사용되는 첨가 원소(첨가 원소 Ap)는 Ap1 군(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl) 및 전이 금속 원소 M₁군(Y, Mo, Zr)로 구성된 그룹으로부터 선택되는 1종 또는 2종 이상의 것임을 특징으로 하는 열전 변환 재료.
청구항 1 내지 청구항 6 중 어느 한 항에 있어서, 상기 첨가 원소 중, 캐리어를 생성시키고 n-형 반도체를 제조하는 데 이용되는 첨가 원소(첨가 원소 An)는 An1 군(N, P, As, Sb, Bi, O, S, Se, Te), 전이 금속 원소 M₂군(Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au; 여기서 Fe는 10 at% 또는 그 미만) 및 희토류 원소군 RE(La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)으로 구성된 그룹으로부터 선택되는 1종 또는 2종 이상의 것임을 특징으로 하는 열전 변환 재료.
청구항 1, 청구항 3 내지 청구항 6 중 어느 한 항에 있어서, 상기 첨가 원소 중, 캐리어를 생성시키지 않는 첨가 원소는 실리콘을 제외하고 Ⅳ족 원소, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체로 구성된 그룹으로부터 선택되는 1종 이상의 것임을 특징으로 하는 열전 변환 재료.
청구항 1 내지 청구항 6 중 어느 한 항에 있어서, 상기 변환 재료는 용융물로부터 급냉된 잉곳, 소결체, 열처리가 시행된 적층체 또는 5 내지 40%의 기공율을 갖는 재료인 것을 특징으로 하는 열전 변환 재료.
청구항 10에 있어서, 상기 변환 재료는 캐리어 농도가 10¹⁷내지 10²¹(M/m³)이고 열전도도가 50 W/mㆍK 이하인 p-형 또는 n-형 반도체 재료로 이루어지는 것을 특징으로 하는 열전 변환 재료.
청구항 10에 있어서, 상기 캐리어를 생성시키지 않는 첨가 원소는 게르마늄이고, 상기 반도체 내의 캐리어 농도는 10¹⁹내지 10²¹(M/m³)인 것임을 특징으로 하는 열전 변환 재료.
실리콘에 첨가 원소를 함유하도록 용융한 용융물을 냉각하는 공정을 포함하고, 다결정 조직에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출한 결정 조직을 얻는 것을 특징으로 하는 청구항 1 내지 청구항 6 중 어느 한 항에 따른 열전 변환 재료의 제조 방법.
청구항 13에 있어서, 상기 용융은 아크 용융 또는 고주파 용융인 것을 특징으로 하는 열전 변환 재료의 제조방법.
청구항 13에 있어서, 상기 용융 및 냉각은 CZ 방법, FZ 방법 또는 ZL 방법에 의해 실시되는 것을 특징으로 하는 열전 변환 재료의 제조방법.
실리콘에 첨가 원소를 함유하는 재료를 분말화하는 공정, 상기 분말을 소결하는 공정을 포함하고, 다결정 조직에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출한 결정 조직을 얻는 것을 특징으로 하는 청구항 1 내지 청구항 6 중 어느 한 항에 따른 열전 변환 재료의 제조 방법.
실리콘에 첨가 원소를 함유하도록 용융한 용융물을 냉각하는 공정, 얻어진 재료를 분말화하는 공정, 상기 분말을 소결하는 공정을 포함하고, 다결정 조직에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출한 결정 조직을 얻는 것을 특징으로 하는 청구항 1 내지 청구항 6 중 어느 한 항에 따른 열전 변환 재료의 제조 방법.
청구항 17에 있어서, 평균 결정립경이 1 내지 50 ㎛이고 평균 입경이 3 내지 100 ㎛인 분말을 소결하는 것을 특징으로 하는 열전 변환 재료의 제조방법.
실리콘 분말에 첨가 원소를 코팅 또는 매립하는 공정, 상기 실리콘 분말을 소결하는 공정을 포함하고, 다결정 조직에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출한 결정 조직을 얻는 것을 특징으로 하는 청구항 1 내지 청구항 6 중 어느 한 항에 따른 열전 변환 재료의 제조 방법.
청구항 19에 있어서, 상기 실리콘 분말 자체에 첨가 원소가 함유되어 있는 것을 특징으로 하는 열전 변환 재료의 제조방법.
청구항 19에 있어서, 상기 코팅 공정은 증기상 성장법 또는 방출 플라즈마 처리법에 의해 실시되는 것을 특징으로 하는 열전 변환 재료의 제조방법.
청구항 19에 있어서, 상기 매립 공정은 메커노퓨전 처리에 의해 실시되는 것을 특징으로 하는 열전 변환 재료의 제조방법.
실리콘 또는 실리콘을 함유하는 층과, 첨가 원소를 함유하는 층을 교호적으로 또는 소정의 패턴으로 성막 및 적층하는 공정, 상기 적층된 부위를 열처리하는 공정을 포함하고, 다결정 조직에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출한 결정 조직을 얻는 것을 특징으로 하는 청구항 1 내지 청구항 6 중 어느 한 항에 따른 열전 변환 재료의 제조 방법.
실리콘에 첨가 원소를 포함하도록 용융한 용융물을 급냉하는 공정, 얻어진 재료를 분쇄하는 공정, 분쇄 분말을 핫 프레스 또는 방전 플라즈마 소결하여 기공율을 5~40%로 하는 공정을 포함하고, 다결정 조직에서 실리콘이 적어도 80 at%를 점유하는 결정립과 그 결정립계에 첨가 원소의 적어도 1종이 석출한 결정 조직을 얻는 것을 특징으로 하는 청구항 1 내지 청구항 6 중 어느 한 항에 따른 열전 변환 재료의 제조 방법.