JPWO2012137386A1 - 積層型インダクタ素子およびその製造方法 - Google Patents

Abstract

積層型インダクタ素子は、上面側の非磁性体フェライト層（１１）の厚みを薄くして素子全体としての低背化を実現しつつ、下面側の非磁性体フェライト層（１５）の厚みを非磁性体フェライト層（１１）よりも厚くして磁性体フェライト層（１４）から拡散する金属成分が実装基板側のランド電極と電気的に接触する可能性を低くし、なおかつ、インダクタ（３１）が非磁性体フェライト層（１３）を挟んで下面側に偏って配置されるような構造とすることで、素子全体としての反りを抑える構成としている。

Description

この発明は、磁性体を含む複数の基板にコイルパターンが形成され、当該複数の基板が積層されてなる積層型インダクタ素子およびその製造方法に関するものである。

従来、複数の基板を積層した積層型素子が知られている。積層型素子では、各層の熱収縮率の違いにより、焼成によって素子全体に反りが生じるという課題点がある。

そこで、例えば特許文献１では、種類の異なる材料を交互に積層することにより平坦性を向上させた積層型素子が記載されている。

また、特許文献２では、実装面側の最外層に非常に薄い低誘電体層（ガラス）を配置することで反りを抑えることが記載されている。

特開２００４−２３５３７４号公報 特開２００９−１５２４８９号公報

しかし、磁性体にコイルパターンを形成して積層する積層型インダクタ素子においては、種類の異なる材料（例えば磁性体層と非磁性体層）を交互に積層することができない。また、最外層に磁性体層とは異なる材料からなる薄い層を配置すると、積層型インダクタ素子の端面において、コイルパターンを形成している金属成分が、磁性体に拡散し、実装基板との間で意図しない短絡が発生するおそれがあった。

そこで、この発明は、基板の平坦性を向上しつつも、磁性体からの拡散金属成分と実装基板との接触を防止し、意図しない短絡を防止する積層型インダクタ素子およびその製造方法を提供することを目的とする。

本発明の積層型インダクタ素子は、複数の磁性体基板が積層されてなる磁性体層と、複数の非磁性体基板が積層されてなる非磁性体層と、積層される基板間に設けられたコイルを、積層方向に接続したインダクタと、を備えている。そして、非磁性体層は、素子本体の最外層および中間層に配置され、最外層の非磁性体層は、一方の面側の厚さと、他方の面側の厚さとが異なり、インダクタは、積層方向において、中間層に設けられた非磁性体層を挟んで、いずれかの面側に偏って配置されていることを特徴とする。

このように、素子本体（積層体）の最外層の非磁性体層のうち、いずれか一方の面側の厚さが薄くなっていることで素子全体としての低背化を実現しつつ、他方の面側の厚さが厚くなっていることで、磁性体に拡散する金属成分が実装基板との間で、意図しない電気的接触を起こす可能性を低くし、短絡を防止することができる。また、インダクタは、中間層である非磁性体層を挟んでいずれかの面側に偏って配置されているため、熱収縮率の違いにより発生する反りを防止することができる。例えば、非磁性体層の熱収縮率が磁性体層の熱収縮率より低い場合において、非磁性体層の厚さが厚くなっている面側に、熱収縮率のより低いインダクタが偏って配置されていると、素子全体としての反りを抑えることができる。

また、本発明において、一方の面側に電子部品モジュールとしての電子部品が実装され、他方の面側に電子機器の実装基板側のランド電極等と接続するための端子電極が設けられる場合、一方の面側の非磁性体層の厚さが他方の面側の非磁性体層の厚さよりも薄いことが好ましい。

積層型インダクタ素子にＩＣやコンデンサ等の電子部品を実装し、電子部品モジュールとする場合、これらＩＣやコンデンサの実装を考慮して積層型インダクタ素子の上面に電極を配置するため、ＩＣやコンデンサの電極が素子正面の電極をより大きくなることはなく、素子上面からはみ出すことはない。しかし、積層型インダクタ素子が電子部品モジュールとして出荷された後、電子機器の製品製造工程において、電子部品モジュールが実装される実装基板側のランド電極には様々な大きさのものが存在するため、電子部品モジュールの端子電極の大きさよりも、実装基板側のランド電極が大きくなる場合がある。この場合、実装基板側のランド電極に塗布されたはんだが濡れ上がり、積層型インダクタ素子の側面側に拡散した金属成分と実装基板側のランド電極とが電気的に接続され、意図しない短絡が発生する可能性がある。そこで、電子機器の実装基板と接続される端子電極が設けられる面側の厚みを厚くし、できるだけ拡散した金属成分と実装基板側のランド電極とが接触しないようにすることが好ましい。

なお、上記発明において、インダクタが積層方向において中間層に設けられた非磁性体層を挟んでいずれかの面側に偏って配置されるためには、例えば、インダクタが前記積層方向において、前記中間層に設けられた非磁性体層を挟んで、前記他方の面側に偏って配置されている態様が考えられる。また、中間層に設けられた非磁性体層が前記積層方向において、いずれかの面側に偏って配置されている態様も可能である。また、インダクタが前記積層方向において、前記中間層に設けられた非磁性体層を挟んで、前記他方の面側に偏って配置され、かつ中間層に設けられた非磁性体層が前記積層方向において、いずれかの面側に偏って配置されている態様も可能である。

また、上記発明において、最外層の非磁性体層のうち厚い側の非磁性体層の厚さは、ブレイク用溝の深さよりも厚いことが好ましい。ブレイク用溝の深さよりも非磁性体層の厚さが厚ければ、ブレイク前には磁性体層は表面に露出することがなく、焼成によって拡散した金属成分も表面に露出しない。

また、ブレイク用溝が、互いに直交する２方向に沿って設けられ、かつ、これら２方向で深さが異なる場合、厚い側の非磁性体層の厚さが、前記ブレイク用溝のうち、浅い方の溝の深さよりも厚くすればよい。

通常、めっき時には、ブレイク前のマザー積層体をある一定の方向に揺動させる。この揺動する方向と同じ方向に設けられた溝には、めっき液の滞留がないため、拡散した金属成分がめっき成長することがない。しかし、揺動する方向に直交する方向には、めっき液が滞留しやすいため、拡散した金属成分がめっき成長しやすい。そのため、非磁性体層の厚みは、揺動する方向に直交する方向の溝よりも厚ければよい。ここで、揺動する方向と同じ方向に設けられた溝を深く、直交する方向に設けられた溝を浅くすれば、非磁性体層の厚みをできるだけ薄くすることが可能となる。

なお、本発明の積層型インダクタ素子は、磁性体層として、鉄、ニッケル、亜鉛、および銅を含むフェライトを用い、非磁性体層は、鉄、亜鉛、および銅を含むフェライトを用い、インダクタは、銀材料を用いる例を示している。この場合、磁性体層の熱収縮率が非磁性体層の熱収縮率より高く、かつインダクタが最も低い熱収縮率となっているため、インダクタが非磁性体層を挟んで下面側に偏って配置する態様とすれば素子全体としての反りを抑えることができるが、材料の違い（熱収縮率の違い）によっては、逆にインダクタが非磁性体層を挟んで上面側に偏って配置する態様も考えられる。

この発明によれば、基板の平坦性を向上しつつも、磁性体からの拡散金属成分と実装基板との意図しない電気的接触を防止し、短絡を防止することができる。

積層型インダクタ素子の断面図である。 従来の積層体の断面図である。 ブレイク前の積層型インダクタ素子の断面図である。 ブレイク前の積層型インダクタ素子の下面図である。 ブレイク前の積層型インダクタ素子のＡ−Ａ断面図およびＢ−Ｂ断面図である。 複数の中間層を配置する場合の積層型インダクタの断面図である。 応用例に係る積層型インダクタ素子の断面図である。

図１（Ａ）は、本発明の実施形態に係る積層型インダクタ素子の断面図である。積層型インダクタ素子は、磁性体および非磁性体のセラミックグリーンシートが積層されてなる。本実施形態に示す断面図は、紙面上側を積層型インダクタ素子の上面側とし、紙面下側を積層型インダクタ素子の下面側とする。

図１（Ａ）の例における積層型インダクタ素子では、最外層のうち上面側から下面側に向かって順に、非磁性体フェライト層１１、磁性体フェライト層１２、非磁性体フェライト層１３、磁性体フェライト層１４、および非磁性体フェライト層１５が配置された積層体からなる。

積層体を構成する一部のセラミックグリーンシート上には、コイルパターンを含む内部電極が形成されている。コイルパターンは、積層方向に接続され、インダクタ３１を構成する。図１（Ａ）の例におけるインダクタ３１は、上面側の磁性体フェライト層１２、中間層である非磁性体フェライト層１３、および下面側の磁性体フェライト層１４にわたって配置されている。

非磁性体フェライト層１１の上面（素子最上面）には、外部電極２１が形成されている。外部電極２１は、ＩＣやコンデンサ等が実装される。これにより、積層型インダクタ素子は、電子部品モジュール（例えばＤＣ−ＤＣコンバータ等）となる。

また、非磁性体フェライト層１５の下面（素子最下面）には、端子電極２２が形成される。この端子電極２２は、積層型インダクタ素子が電子部品モジュールとして出荷された後、電子機器の製品製造工程において、電子部品モジュールが実装される、実装基板側のランド電極等と接続されるための端子電極となる。外部電極２１と端子電極２２は、貫通ビアで電気的に接続される。

中間層である非磁性体フェライト層１３は、磁性体フェライト層１２および磁性体フェライト層１４間の空隙として機能し、インダクタ３１の直流重畳特性を向上させるものである。図１（Ａ）の例における非磁性体フェライト層１３は、積層方向において、積層型インダクタ素子の中央に配置されている。

最外層である非磁性体フェライト層１１および非磁性体フェライト層１５は、磁性体フェライト層１２および磁性体フェライト層１４の上面側および下面側をそれぞれ被覆し、後述する拡散金属成分による、意図しない短絡を防止するものである。

また、本実施形態における非磁性体フェライト層１１および非磁性体フェライト層１５は、磁性体フェライト層１２および磁性体フェライト層１４よりも熱収縮率が低くなっている。そのため、相対的に熱収縮率の高い磁性体フェライト層１２および磁性体フェライト層１４を、相対的に熱収縮率の低い非磁性体フェライト層１１および非磁性体フェライト層１５で挟みこむことで、焼成により素子全体を圧縮して強度を向上させることができる。

ただし、熱収縮率の違う材料を積層して焼成すると、積層方向に応力が生じて素子全体として反りが生じるおそれがある。従来は、図２に例示するように、積層方向の中央に非磁性体フェライト層を配置し、積層方向において対称に磁性体フェライト層および非磁性体フェライト層を配置することで素子全体としての応力のバランスをとり、反りを抑えていた。しかし、図２に示すように、素子全体として低背化を実現するために最外層の非磁性体フェライト層を薄くすると、焼成時に金属成分９０が磁性体フェライト層１２および磁性体フェライト層１４から拡散し、めっき時にこの拡散した金属成分が成長して、実装基板側のランド電極７１とはんだを介して接触することで意図しない短絡が発生する可能性がある。特に、ＩＣやコンデンサ等の出荷前に実装する電子部品については、これら電子部品の実装を考慮して積層型インダクタ素子の上面電極を形成するため、ＩＣやコンデンサ等の電極７０の面積が外部電極２１の面積より大きくなることはなく、電極７０が素子上面からはみ出すことはない。しかし、積層型インダクタ素子が電子部品モジュールとして出荷された後、電子機器の製品製造工程において実装基板側のランド電極には、様々な大きさのものがあり、当該実装基板側のランド電極７１は、端子電極２２よりも面積が大きくなる場合がある。この場合、ランド電極７１上のはんだが濡れ上がり、積層型インダクタ素子の側面側に拡散した金属成分９０と電気的に接触し、意図しない短絡が生じる可能性が高くなる。

そこで、本実施形態の積層型インダクタ素子は、上面側の非磁性体フェライト層１１の厚みを薄くして素子全体としての低背化を実現しつつ、下面側の非磁性体フェライト層１５の厚みを非磁性体フェライト層１１よりも厚くして磁性体フェライト層１４から拡散する金属成分が実装基板側のランド電極と接触する可能性を低くし、なおかつ、インダクタ３１が非磁性体フェライト層１３を挟んで下面側に偏って配置されるような構造とすることで、素子全体としての反りを抑える構成としている。

各層の厚みを変更するには、例えば積層するセラミックグリーンシートの枚数を変更する、あるいはセラミックグリーンシート自体の厚みが異なるものを用いる。

なお、本実施形態では、磁性体フェライト層として、鉄、ニッケル、亜鉛、および銅を含むフェライトを用い、非磁性体フェライト層として、鉄、亜鉛、および銅を含むフェライトを用い、インダクタ３１を含む内部配線として銀材料を用いる例を示している。この場合、磁性体フェライト層の熱収縮率が非磁性体フェライト層の熱収縮率より高く、かつインダクタ３１が最も低い熱収縮率となっているため、インダクタ３１が非磁性体フェライト層１３を挟んで下面側に偏って配置する態様とすれば素子全体としての反りを抑えることができるが、材料の違い（熱収縮率の違い）によっては、逆にインダクタ３１が非磁性体フェライト層１３を挟んで上面側に偏って配置する態様も考えられる。いずれにしても、最外層の非磁性体フェライト層の一方の面側の厚さと他方の面側の厚さとが異なり、インダクタ３１が積層方向において、非磁性体フェライト層１３を挟んでいずれかの面側に偏って配置されている態様であれば、素子全体としての反りを抑えることができる。

ここで、インダクタ３１が非磁性体フェライト層１３を挟んで下面側に偏って配置されるためには、例えば、図１（Ａ）に示すように、非磁性体フェライト層１３が中央に配置され、インダクタ３１が下面側に偏って配置されている態様とする。この場合、インダクタ３１は、非磁性体フェライト層１３を挟んで相対的に下面側に偏って配置されることになり、素子全体としての反りを抑えることができる。

一方、図１（Ｂ）に示す積層型インダクタ素子は、図１（Ａ）に示した積層型インダクタ素子と同様の構成であるが、インダクタ３１が積層方向において対称に配置され、非磁性体フェライト層１３が上面側に偏って配置されている態様である。この場合も、インダクタ３１は、非磁性体フェライト層１３を挟んで相対的に下面側に偏って配置されることになり、素子全体としての反りを抑えることができる。

また、図３（Ｃ）に示す積層型インダクタ素子についても、図１（Ａ）に示した積層型インダクタ素子と同様の構成であるが、インダクタ３１が下面側に偏って配置され、かつ非磁性体フェライト層１３も上面側に偏って配置されている態様である。この場合も、インダクタ３１は、非磁性体フェライト層１３を挟んで相対的に下面側に偏って配置されることになり、素子全体としての反りを抑えることができる。

次に、ブレイク前の積層型インダクタ素子について説明する。図３は、ブレイク前の積層型インダクタ素子（マザー積層体）の断面図である。なお、同図においては、説明のために隣接する２つのチップについてブレイク前の断面図を示すが、実際にはさらに多数のチップが並んでいる。

図３に示すように、ブレイク前のマザー積層体は、出荷先で所定寸法のチップにブレイク可能となるように、ダイシング加工により上面および下面に溝５１が形成されている。溝５１は、上面側がＶ字溝、下面側が矩形溝となっており、Ｖ字溝を外側に、矩形溝を内側にして曲げることでマザー積層体を各チップにブレイクすることができる。

ここで、最外層の非磁性体フェライト層のうち厚い側の非磁性体フェライト層１５の厚さは、ブレイク用の溝５１の深さよりも厚くなっている。このように、ブレイク用の溝５１の深さよりも非磁性体フェライト層１５層の厚さが厚ければ、下面側に磁性体フェライト層１４が露出することがなく、金属成分が拡散することがない。

さらに、図４の下面図に示すように、ブレイク用の溝は、互いに直交する２方向に沿って設けられている。すなわち、めっき時にマザー積層体を揺動させる方向と同じ方向の溝５１Ａと、揺動する方向に直交する方向の溝５１Ｂが設けられている。

溝５１Ａは、めっき時の揺動方向と同じ方向に設けられているため、揺動によりめっき液が溝から外れ、滞留することがないため、拡散した金属成分がめっき成長しにくい。しかし、溝５１Ｂは、めっき液が滞留しやすいため、拡散した金属成分がめっき成長しやすい。

そこで、図５（Ａ）のＡ−Ａ断面図、および図５（Ｂ）のＢ−Ｂ断面図に示すように、揺動方向と同じ方向に設けられた溝５１Ａを深く、直交する方向に設けられた溝５１Ｂを浅くする。溝５１Ａには、めっき液が滞留することがないため、溝５１Ａの深さより非磁性体フェライト層１５の厚みが薄く、磁性体フェライト層１４が露出したとしても拡散した金属成分はめっき成長しにくい。したがって、図５（Ｂ）に示すように、非磁性体フェライト層１５の厚みは、溝５１Ｂよりも厚ければよい。これにより、非磁性体フェライト層１５の厚みをできるだけ薄くすることが可能となる。

次に、積層型インダクタ素子の製造工程について説明する。積層型インダクタ素子は、以下の工程により製造される。

まず、磁性体フェライト層及び非磁性体層フェライト層となるべきセラミックグリーンシート上に、それぞれＡｇ等が含まれる合金（導電性ペースト）が塗布され、コイルパターン等の内部電極が形成される。

次に、各セラミックグリーンシートが積層される。すなわち、下面側から順に、非磁性体フェライト層１５となるべきセラミックグリーンシートが複数枚、磁性体フェライト層１４となるべきセラミックグリーンシートが複数枚、非磁性体フェライト層１３となるべきセラミックグリーンシートが複数枚、磁性体フェライト層１２となるべきセラミックグリーンシートが複数枚、および非磁性体フェライト層１１となるべきセラミックグリーンシートが複数枚、それぞれ積層され、仮圧着を行われる。これにより、焼成前のマザー積層体が形成される。

このとき、各セラミックグリーンシートの枚数、またはシート毎の厚みを調整することにより、各層の厚みが調整される。非磁性体フェライト層１５となるべきセラミックグリーンシートは、枚数が多く配置される、または厚いものが用いられる。また、非磁性体フェライト層１１となるべきセラミックグリーンシートは、枚数が少なく配置される、または薄いものが用いられる。

ここで、非磁性体フェライト層１５は、ブレイク用の溝の深さよりも厚くなるように調整される。特に、ブレイク用の溝は、後述の溝形成工程において、互いに直交する２方向に沿って設けられ、深さが異なるものとなっている。そこで、非磁性体フェライト層１５の厚みは、浅い方のブレイク用の溝よりも厚くなるように調整される。

そして、図１（Ａ）に示した構造の積層型インダクタ素子を製造する場合、コイルパターンを形成したセラミックグリーンシートが下面側に偏って配置される。これにより、素子全体としての低背化を実現しつつ、磁性体フェライト層１４から拡散する金属成分が実装基板側のランド電極と接触する可能性を低くし、なおかつ、素子全体としての反りを抑えることができる。

また、図１（Ｂ）に示した構造の積層型インダクタ素子を製造する場合、コイルパターンを形成したセラミックグリーンシートが積層方向に対称に配置され、非磁性体フェライト層１３となるべきセラミックグリーンシートが上面側に偏って配置される。図１（Ｃ）に示した構造の積層型インダクタ素子を製造する場合、コイルパターンを形成したセラミックグリーンシートが下面側に偏って配置され、かつ非磁性体フェライト層１３となるべきセラミックグリーンシートが上面側に偏って配置される。

次に、形成したマザー積層体の表面には、主成分が銀である電極ペーストが塗布され、外部電極２１および端子電極２２が形成される。

その後、マザー積層体を所定の寸法でブレイク可能となるように、ダイシング加工によりブレイク用の溝が設けられる。ブレイク用の溝は、図４および図５に示したように、互いに直交する２方向に沿って設けられる。このとき、一方の溝の深さと、他方の溝の深さを異なるものとされる。これは、マザー積層体の最初のブレイク時に深い溝でブレイクを行うことで、意図しない方向に割れが生じないようにするためである。

次に、焼成がなされる。これにより、焼成されたマザー積層体（ブレイク前の積層型インダクタ素子）が得られる。

そして、最後にマザー積層体の外部電極表面にめっきが施される。めっき処理は、マザー積層体をめっき液に浸漬させ、揺動させることによって行われる。このとき、深い溝が形成された方向にマザー積層体を揺動させる。図５（Ａ）に示したように、非磁性体フェライト層１５の厚みは、浅い方の溝よりも厚くなるように調整され、深い方の溝よりも薄くなっている場合もあるが、深い方の溝が形成された方向とマザー積層体の揺動方向とを一致させることで、めっき液が溝に滞留することがなくなり、拡散した金属成分がめっき成長することがなくなる。このようにして製造された積層型インダクタ素子は、ＩＣやコンデンサ等の電子部品を実装すれば、電子部品モジュールとなる。

なお、本実施形態では、中間層が非磁性体フェライト層１３の１つである例を示したが、中間層は１つである必要はない。例えば図６に示すように、非磁性体フェライト層１３Ａおよび非磁性体フェライト層１３Ｂの２つの中間層を配置する態様も可能であるし、さらに多数の中間層を配置することも可能である。

図６のように複数の中間層を設ける場合であっても、最外層の非磁性体フェライト層の一方の面側の厚さと他方の面側の厚さとが異なり、インダクタ３１が積層方向において、中間層である非磁性体フェライト層を挟んでいずれかの面側に偏って配置されている態様であれば、素子全体としての反りを抑えることができる。

例えば、上面側から順に磁性体フェライト層１２、非磁性体フェライト層１３、および磁性体フェライト層１７を参照した場合、非磁性体フェライト層１３Ａの下面側の磁性体フェライト層１７に配置されているコイルパターンは、非磁性体フェライト層１３Ａの上面側の磁性体フェライト層１２に配置されているコイルパターンよりも数が多くなっているため、中間層である非磁性体フェライト層を挟んでいずれかの面側に偏って配置されている態様となっている。同様に、上面側から順に磁性体フェライト層１７、非磁性体フェライト層１３Ｂ、および磁性体フェライト層１４を参照した場合、非磁性体フェライト層１３Ｂの下面側の磁性体フェライト層１４に配置されているコイルパターンは、非磁性体フェライト層１３Ｂの上面側の磁性体フェライト層１７に配置されているコイルパターンよりも数が多くなっているため、中間層である非磁性体フェライト層を挟んでいずれかの面側に偏って配置されている態様となっている。

このように、インダクタが積層方向において、それぞれの中間層（非磁性体フェライト層）を挟んでいずれかの面側に偏って配置されている態様であれば、素子全体としての反りを抑えることができる。

無論、複数の中間層を配置する場合においても、各層の熱収縮率の違いによっては、インダクタが下面側に偏って配置される場合と、逆に上面側に偏って配置される場合とが考えられる。

なお、本実施形態の積層型インダクタ素子では、図７に示すように、非磁性フェライト層１１内に内部電極２５を形成し、コンデンサを内蔵させる応用例も可能である。すなわち、図７に示すように、非磁性体フェライト層１１の各基板上に複数の内部電極２５を形成し、これら複数の内部電極２５が非磁性体フェライト層１１内で対向するように配置されると、これらの対向した内部電極２５によってコンデンサが形成されることになる。

図７では、図１（Ａ）に示した態様の素子において、コンデンサを内蔵させる例を示したが、図１（Ｂ）や図１（Ｃ）に示した態様の素子においてもコンデンサを内蔵させることも可能であるし、図６に示した態様の素子においてもコンデンサを内蔵させることは可能である。

１１，１３，１５…非磁性体フェライト層
１２，１４…磁性体フェライト層
２１…外部電極
２２…端子電極
３１…インダクタ

Claims (15)

1. 複数の磁性体基板が積層されてなる磁性体層と、
   複数の非磁性体基板が積層されてなる非磁性体層と、
   前記積層される基板間に設けられたコイルを、積層方向に接続したインダクタと、
   を備えた積層型インダクタ素子であって、
   前記非磁性体層は、素子本体の最外層および中間層に配置され、
   前記最外層の非磁性体層は、一方の面側の厚さと、他方の面側の厚さとが異なり、
   前記インダクタは、前記積層方向において、前記中間層に設けられた非磁性体層を挟んで、いずれかの面側に偏って配置されていることを特徴とする積層型インダクタ素子。
2. 前記一方の面側は、電子部品モジュールとしての電子部品が実装され、前記他方の面側は、該電子部品モジュールが実装される実装基板のランド電極と接続される端子電極が設けられ、
   前記一方の面側の非磁性体層の厚さは、前記他方の面側の非磁性体層の厚さよりも薄いことを特徴とする請求項１に記載の積層型インダクタ素子。
3. 前記複数の非磁性体基板上に内部電極を有し、前記非磁性体層内でコンデンサが形成されていることを特徴とする請求項１または２に記載の積層型インダクタ素子。
4. 前記インダクタは、前記積層方向において、前記中間層に設けられた非磁性体層を挟んで、前記他方の面側に偏って配置されていることを特徴とする請求項１ないし請求項３のいずれかに記載の積層型インダクタ素子。
5. 前記中間層に設けられた非磁性体層は、前記積層方向において、いずれかの面側に偏って配置されていることを特徴とする請求項１ないし請求項４のいずれかに記載の積層型インダクタ素子。
6. 前記最外層の非磁性体層のうち厚い側の非磁性体層の厚さは、ブレイク用溝の深さよりも厚いことを特徴とする請求項１ないし請求項５のいずれかに記載の積層型インダクタ素子。
7. 前記ブレイク用溝は、互いに直交する２方向に沿って設けられ、かつ、これら２方向で深さが異なり、
   前記厚い側の非磁性体層の厚さは、前記ブレイク用溝のうち、浅い方の溝の深さよりも厚いことを特徴とする請求項６に記載の積層型インダクタ素子。
8. 前記磁性体は、鉄、ニッケル、亜鉛、および銅を含むフェライトであり、前記非磁性体は、鉄、亜鉛、および銅を含むフェライトであり、前記インダクタは、銀材料であることを特徴とする請求項１ないし請求項７のいずれかに記載の積層型インダクタ素子。
9. 磁性体基板を含む複数の基板にコイルパターンを形成する工程と、
   前記基板を積層して積層体を形成するとともに、前記コイルパターンを積層方向に接続してインダクタを形成する工程と、
   を有する積層型インダクタ素子の製造方法であって、
   前記基板を積層する工程において、前記積層体の最外層および中間層に、非磁性体基板を積層してなる非磁性体層を配置し、
   前記最外層の非磁性体層の一方の面側の厚さと、他方の面側の厚さとが異なるように前記積層体を形成し、
   前記インダクタを、前記積層方向において、前記中間層に設けられた非磁性体層を挟んで、いずれかの面側に偏って配置することを特徴とする積層型インダクタ素子の製造方法。
10. 前記一方の面側に、電子部品モジュールとしての電子部品を実装するための電極を設ける工程と、
    前記他方の面側に、該電子部品モジュールが実装される実装基板のランド電極と接続される端子電極を設ける工程と、
    を有し、
    前記一方の面側の非磁性体層の厚さを、前記他方の面側の非磁性体層の厚さよりも薄くすることを特徴とする請求項９に記載の積層型インダクタ素子の製造方法。
11. 前記複数の非磁性体基板上に内部電極を形成する工程をさらに有し、
    前記内部電極により前記非磁性体層内でコンデンサを形成することを特徴とする請求項９または１０に記載の積層型インダクタ素子の製造方法。
12. 前記インダクタを、前記積層方向において、前記中間層に設けられた非磁性体層を挟んで、前記他方の面側に偏って配置することを特徴とする請求項９ないし請求項１１のいずれかに記載の積層型インダクタ素子の製造方法。
13. 前記中間層に設けられた非磁性体層を、前記積層方向において、いずれかの面側に偏って配置することを特徴とする請求項９ないし請求項１２のいずれかに記載の積層型インダクタ素子の製造方法。
14. 前記基板を積層する工程の後、前記一方の面側、および他方の面側にブレイク用溝を形成する工程を有し、
    前記基板を積層する工程において、前記最外層の非磁性体層のうち薄い側の非磁性体層の厚さを、前記ブレイク用溝の深さよりも厚くすることを特徴とする請求項９ないし請求項１３のいずれかに記載の積層型インダクタ素子の製造方法。
15. 前記ブレイク用溝を形成する工程の後、前記積層体を揺動させて外部電極をめっきする工程を有し、
    前記ブレイク用溝を形成する工程において、前記ブレイク用溝を、互いに直交する２方向に沿って、かつ、これら２方向で深さが異なるように設け、
    前記基板を積層する工程において、前記厚い側の非磁性体層の厚さを、前記ブレイク用溝のうち、浅い方の溝の深さよりも厚くし、
    前記外部電極をめっきする工程において、前記ブレイク用溝のうち、深いほうの溝を前記積層体の揺動方向に一致させることを特徴とする請求項１４に記載の積層型インダクタ素子の製造方法。

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