JP2005183890A - 積層基板、複数種類の積層基板の設計方法、及び同時焼結積層基板 - Google Patents

Abstract

【課題】
搭載する回路部品の配置の自由度を高める。
【解決手段】
本発明の積層基板は、回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された、絶縁性材料による第１の配線層と、第１の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、コイル層より下側に設けられ、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に構成された、絶縁性材料による第２の配線層とを有する。そして、第１の配線層の少なくとも一部とコイル層と第２の配線層の少なくとも一部とを貫き、第１の導体パターン及び第２の導体パターンと接続され且つ導電体が充填された貫通ビアが、積層基板内部の外周部分に形成される。
【選択図】 図１

Description

本発明は、複数の層を一体焼成することにより形成される積層基板に関する。

例えば特開２００２−２３３１４０号公報には、入出力平滑コンデンサを作り込んだ積層セラミックスアレイを基板として、その上にマイクロ電源回路ＩＣの半導体基板と薄膜インダクタとを重ねて貼り付け、又は一体型に形成して電気的に接続することにより構成される超小型電力変換装置が開示されている。しかし、この構造では、コイルが薄膜積層構造であるためコストが高く、またコイルパターンがスパイラル状であるため十分なインダクタンスを得ることができない。また、コイルのライン幅も狭く直流抵抗Ｒdcにおける損失が大きい。さらに、外部電極も端面電極構造を採用しているため工数がかかりコストが高くなっている。

また特開２００２−１８４９４５号公報には、半導体基板上に、絶縁膜を介して下部磁性体，コイル導体および上部磁性体からなる平面インダクタ（磁気素子）を形成するに当たり、半導体基板上に磁気シールド層を形成するとともに、この磁気シールド層の構成材料として高導電材料を用いることにより、磁気素子の集積回路への影響を低コストで、より効果的に低減できるようにする技術が開示されている。この技術では平面インダクタを用いるため十分なインダクタンスを得ることができず、またこの技術だけでは漏れ磁束の対策として十分ではない。

さらに、特開平７−２０１５６６号公報には、１次コイルと２次コイルを埋設した高透磁率の積層磁性体の上下面に該積層磁性体よりも低透磁率の層を夫々設け、上側の低透磁率層の上面に電子部品搭載用の導体パターンを形成した積層型電子部品が開示されている。この技術だけでは漏れ磁束の対策として十分ではない。また、ビアについては検討されていない。

さらに特開平８−１２４７４７号公報には、積層素体の表面に表面電極及び側面に端子電極を形成してなる積層部品において、積層素体の表層部には、端子電極に対応する位置に、側面に露出し、導電体が充填された所定長のスルーホールが設けられている積層部品が開示されている。本公報では側面に露出したスルーホールについては考察されているが、内部のビアについては考察されていない。また磁気シールドについては特に検討されていない。

また、特開２００２−２９８２７号公報には、複数の内部電極が、絶縁性セラミック層の少なくとも一部を介して積層されてコンデンサを構成しているコンデンサ用内部電極と、互いに接続されて積層インダクタを構成しているコイル導体とを備えるセラミック多層基板であって、当該セラミック多層基板上に、複数の内部電極と共に回路を構成している少なくとも１つの電子部品素子を搭載し、セラミック多層基板の下面にのみ形成された複数の外部電極に電気的に接続されており、かつ内部電極または電子部品素子に電気的に接続された複数のスルーホール導体をさらに備えるセラミック電子部品が開示されている。本公報では、搭載する電子部品素子への磁気シールドについてはあまり検討されていない。
特開２００２−２３３１４０号公報 特開２００２−１８４９４５号公報 特開平７−２０１５６６号公報 特開平８−１２４７４７号公報 特開２００２−２９８２７号公報

上で述べたような従来技術では、コイルやコンデンサを内蔵し、上面に電子部品を搭載する積層基板を構成する上で、磁束漏れ、小型化、インダクタンス確保、直流重畳対策、ノイズ、応力設計といった様々な点で不十分である。

従って、本発明の目的は、能動部品を含む電子部品を搭載することができ、上で述べたような問題点を解決するための新規な積層基板を提供することである。

また、本発明の他の目的は、複数種類の積層基板を設計する際の新規な設計方法を提供することである。

本発明の第１の態様に係る積層基板は、複数の層を一体焼成することにより形成される積層基板であって、回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された、絶縁性材料による第１の配線層と、第１の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、コイル層より下側に設けられ、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に構成された、絶縁性材料による第２の配線層とを有する。そして、第１の配線層の少なくとも一部とコイル層と第２の配線層の少なくとも一部とを貫き、第１の導体パターン及び第２の導体パターンと接続され且つ導電体が充填された貫通ビアが、積層基板内部の外周部分に形成される。

このような貫通ビアを用いることにより、端面電極にて第１の配線層と第２の配線層とを接続するよりコスト及び信頼性において効果的である。また、貫通ビアに充填される導電体材料にもよるが、貫通ビアにはコイルにより生成される磁束が集中する場合がある。磁束は上面に搭載する半導体チップなどの電子部品に悪影響を与えるため、電子部品を貫通ビア付近には配置しないようにすべきである。貫通ビアの配置を上記のように積層基板内部の外周部分に限定すれば、磁束の影響を避けつつ電子部品の配置の自由度を確保することができるようになる。コイルではなくコンデンサを形成する場合にも同じような構成とすることも可能である。

さらに、第１の配線層より下側に設けられ且つコンデンサを構成するためのコンデンサ導電パターンが内部に形成された、誘電体材料によるコンデンサ層をさらに有するようにしてもよい。すなわちコンデンサとコイルを内蔵する複合化積層基板も可能である。

さらに、上で述べた貫通ビアが、積層基板のコーナーに配置される場合もある。このようにすれば上面に搭載される電子部品の配置の自由度がさらに高くなる。

さらに、上記貫通ビアが、コイル導体パターンの外周部分に配置されるようにしてもよい。

また、複数の貫通ビアが、第１の配線層の少なくとも一部とコイル層と第２の配線層の少なくとも一部とに含まれる複数の層において第３の導体パターンにより並列に接続されるようにしてもよい。このように複数の貫通ビアを並列に接続して用いることにより、大電流に対応するとともに貫通ビアの信頼性を高くすることができる。

さらに、コイル層を含む、磁性体材料で形成された磁性体層において、貫通ビアに折り返し部が形成されるようにしてもよい。フェライトビーズのような効果を得ることができる。なお、折り返し部は長さや折り返し回数を調整することができる。

本発明の第２の態様に係る積層基板は、回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された、絶縁性材料による第１の配線層と、第１の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、コイル層より下側に設けられ、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に構成された、絶縁性材料による第２の配線層と、コイル層より上側に設けられた導電体層と、コイル層より上側に設けられた非磁性体層とを有する。このように導電体層と非磁性体層の組み合わせでコイル層のコイルで発生される磁束の漏れを防止し、回路部品への影響を抑えるようにする。

なお、導電体層と非磁性体層との組み合わせに代わり、コイル層より上側に、非磁性体層と磁性体層とで構成される層の組を１以上形成するようにしてもよい。このような構成であっても磁気シールドの効果がある。この場合、コイル層より上側に、導電体層をさらに形成するという構成も可能である。

また、コイル層より上側であって第１の配線層より下側に、コイル層より透磁率の高い磁性体材料による層をさらに形成するようにしてもよい。磁気シールド効果が上がる。

また、コイル層を含む磁性体層を囲む６面のうち少なくとも２面において、配線において必要となる部分を除き導電体膜を形成するようにしてもよい。漏れ磁束を抑えることができる。

また、第１の配線層の層の厚さが第２の配線層より厚いようにすることも可能である。このようにしても磁気シールド効果がある。

本発明の第３の態様に係る積層基板は、回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された、絶縁性材料による第１の配線層と、第１の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、コイル層より下側に設けられ、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に構成された、絶縁性材料による第２の配線層とを有する。そして、第１の配線層の少なくとも一部とコイル層と第２の配線層の少なくとも一部とを貫き、第１の導体パターン及び第２の導体パターンと接続され且つ導電体が充填された貫通ビアが形成される。また、コイル層を含む、磁性体材料で形成された磁性体層において、貫通ビアに折り返し部を形成するようにしてもよい。

本発明の第４の態様に係る積層基板は、回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された、絶縁性材料による第１の配線層と、第１の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、コイル層より下側に設けられ、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に構成された、絶縁性材料による第２の配線層とを有する。そして、コイル層が、コイル導体パターンにより構成されるコイルの中央又は中央近傍の層において、積層基板の外部に露出することなく非磁性体材料又はコイル層よりも透磁率の低い磁性体材料による磁気ギャップ層を含む。このようにすれば磁束漏れを防止しつつ直流重畳性を向上させることができる。なお、磁気ギャップ層は、空隙により構成される場合もある。また、コイル導体パターンより積層基板内部に磁気ギャップを配置するようにしてもよい。

また、導電体が充填され、コイル層を貫き且つコイル導体パターンより積層基板内部に形成されている第２の貫通ビアをさらに有するようにしてもよい。例えば磁心のように作用する。

また、第２の貫通ビアが、第１の導体パターンと第２の導体パターンとに接続されているようにしてもよい。配線のために第２の貫通ビアを用いることもできる。

さらに、コイル層より上側に形成された第１の導電体層と、コイル層より下側に形成された第２の導電体層とをさらに有し、第２の貫通ビアが、第１の導電体層と第２の導電体層とに接続されるようにしてもよい。磁気シールドの一部として第２の貫通ビアを用いる。

さらに、コイル層を含む磁性体材料で形成された磁性体層の側面のうち少なくとも２面に導電体層を形成するようにしてもよい。磁束漏れを防止するためである。

本発明の第５の態様に係る複数種類の積層基板の設計方法は、回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された第１の層と、第１の層と接合される第２の層と、第２の層に接合され、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に形成された第３の層とを有する複数種類の積層基板の設計方法であって、複数種類の積層基板において、第１の層の底面における、第１の外部電極からの又は第１の外部電極への信号インターフェースを固定しておき、第１の外部電極の配置若しくは第１の外部電極からの信号又は第１の外部電極への信号の内容を変更する場合にも複数種類の積層基板に共通の第２の層及び第３の層を使用することを特徴とするものである。このようにすれば設計期間及びコストを削減することができる。

また、本発明の第６の態様に係る複数種類の積層基板の設計方法は、複数種類の積層基板において、第３の層の上面における、第２の外部電極からの又は第２の外部電極への信号インターフェースを固定しておき、第２の外部電極の配置若しくは第２の外部電極からの信号又は第２の外部電極への信号の内容を変更する場合にも複数種類の積層基板に共通の第１の層及び第２の層を使用するものである。

さらに、本発明の第７の態様に係る複数種類の積層基板の設計方法は、複数種類の積層基板において、第２の層の上面と底面とにおける信号インターフェースを固定し、第１の外部電極の配置若しくは第１の外部電極からの信号又は第１の外部電極への信号の内容を変更する場合であっても第２の外部電極の配置若しくは第２の外部電極からの信号又は第２の外部電極への信号の内容を変更する場合であっても複数種類の積層基板に共通の第２の層を使用するものである。

本発明の第８の態様に係る同時焼結積層基板は、絶縁性材料により形成される第１の層と、第１の層に接合され、磁性体材料により形成される第２の層とを少なくとも有し、絶縁性材料の収縮率と磁性体材料の収縮率の差が０．０６以下である。このようにすれば、第１の層と第２の層との間に乖離やひびなどの問題が生じなくなる。

さらに、絶縁性材料により形成され、第２の層に接合される第３の層をさらに有するようにしてもよい。第１の層と第３の層とで第２の層を挟み込むことにより、応力のバランスをとり、安定的な積層基板を作成する。

本発明の第９の態様に係る同時焼結積層基板は、絶縁性材料により形成される第１の層と、磁性体材料により形成される第２の層と、絶縁性材料により形成される第３の層と、第１の層と第２の層との界面と第２の層と第３の層との界面に絶縁性材料と磁性体材料の収縮率の差を緩和するための緩和層とを有する。第２の層の上下に緩和層を設けることにより、安定した積層基板を作成できる。

なお、１の緩和層の厚み又は緩和層全体の厚みが全体の７％以上であるようにすればより効果的である。

以上述べたような発明を実施するための具体的な構成は様々に可能であって、以下で述べる実施の形態に限定するものではない。

本発明によれば、電子部品を搭載することができ、様々な問題点を解決することができる積層基板を提供できる。

また、本発明の別側面として、複数種類の積層基板を設計する際の新規な設計方法を提供することができる。

本発明の実施の形態に係る回路モジュール１０００の概要を示す断面図を図１に示す。回路モジュール１０００は、コイル内蔵積層基板１００と、当該コイル内蔵積層基板１００上に設置された半導体チップ６やコンデンサ７（抵抗などを含む）などにより構成される。コイル内蔵積層基板１００は、外部電極１１ａにより上面に設置された半導体チップ６やコンデンサ７などと接続し、内部に所定の配線を実現するための導体パターン９ａを含み、絶縁性材料により形成される上部配線層１と、コイル層をカバーする磁性体材料による上部コイルカバー層２と、コイルを構成するための導体パターン８が形成された磁性体材料によるコイル層３と、コイル層３をカバーする磁性体材料による下部コイルカバー層４と、外部電極１１ｂ（例えばＬＧＡ（Land Grid Array）用の電極）により図示しないプリント配線基板などの電極と接続し、内部に所定の配線を実現するための導体パターン９ｂを含む絶縁性の下部配線層５とを含む。上部配線層１、上部コイルカバー層２、コイル層３、下部コイルカバー層４、下部配線層５は、それぞれ複数のシートにより構成されている。

また、コイル内蔵積層基板１００には、上部配線層１の少なくとも一部の層、上部コイルカバー層２、コイル層３、下部コイルカバー層４、及び下部配線層５の少なくとも一部の層を貫く貫通ビア１０（１０ａ、１０ｂ、１０ｃ及び１０ｄ）が設けられている。この貫通ビア１０ａ及び１０ｂは、印刷法により導電体（例えば銀、又は銀−パラジウムなど）が充填されており、貫通している各層においてビアパッド１２ａにより連接されている。同じく、貫通ビア１０ｃ及び１０ｄは、導電体が充填されており、貫通している各層においてビアパッド１２ｂにより連接されている。貫通ビア１０ａなどは、主にコイル内蔵積層基板１００内部の外周、例えば導体パターン８の外周部に設けられている。また、図１には示していないが、単独で用いられる貫通ビアも存在しており、全ての貫通ビアが複数本連接されているわけではない。

図１に示したような、上部配線層１の導体パターン９ａと下部配線層５の導体パターン９ｂとを貫通ビア１０により接続する構成により、上部配線層１の上面に搭載される半導体チップ６のピン配置など及び下部配線層５の底面において外部電極１１ｂを介して接続されるプリント配線基板の電極配置などに適合した配線が実現される。なお、本実施の形態では、上部配線層１と下部配線層５を端面電極で接続せずに貫通ビアを用いている。これは端面電極を用いると接続の確実性、マイグレーションの問題など、信頼性の問題が生じ得るためである。

また、能動素子を含む回路部品をコイル内蔵積層基板１００の上面に搭載した回路モジュール１０００は、プリント配線基板などにおける実装面積が小さくなり且つ低背を実現できるため、小型薄型の携帯機器などに適している。

次に本実施の形態に係る回路モジュール１０００の概要を示す分解斜視図を図２に示す。図１に示したように、上部配線層１の上面には、半導体チップ６やコンデンサ７などが搭載されている。この上部配線層１の下方には、上部コイルカバー層２、コイル層３、コイルカバー層４、下部配線層５及び下部配線層５の底面に形成される複数の外部電極１１ｂとが設けられる。コイル内蔵積層基板１００については、このような層構成を実現するために必要な各シートを図２に示すような順番で並べ、同時焼結することにより形成される。

また図１では貫通ビア１０は４本しか示されていなかったが、図２に示すように、コイル内蔵積層基板１００にはさらに多くの貫通ビア１０が設けられている。貫通ビア１０は、上部配線層１の少なくとも一部の層、上部コイルカバー層２、コイル層３、下部コイルカバー層４、及び下部配線層の少なくとも一部の層を貫通しており、主に各シートのコーナーに設けられている。また、貫通していないが各層をつなぐためのスルーホール１３ａも設けられている。

なお、コイルの導体パターン８は、コイル層３の各シートに設けられており、各シートの導体パターン８をつなぐためのスルーホール１３ｂが設けられている。

次に貫通ビア１０などについて詳しく説明する。まず、コイル層３における貫通ビア１０の構成を示す斜視図を図３に示す。コイル層３の各シートにはコイルを構成するための導体パターン８が形成されており、各シートの導体パターン８は導電体が充填されたスルーホール１３ｂなどにより接続されている。また、各シートのコーナーには、印刷法により導体が充填された貫通ビア１０が設けられている。図３の例では、各コーナーに３本の貫通ビア１０が設けられている。３本のうち２本はビアパッド１２により連接されており、残りの１本については単独で用いられるものである。複数の貫通ビア１０を並列に連接して用いることにより、１つのビア径を大きくすることなく、流れる電流に対して必要且つ十分な導体幅を確保できるようになる。また、ビアの加工の省力化も図られる。また、複数の貫通ビア１０を同電位で繋ぐビアパッド１２は各シートに設けられており、ある層で貫通ビア１０の１つが断裂しても、ビアパッド１２により他の貫通ビア１０に接続しているため、当該他の貫通ビア１０を介して他の層のビアパッド１２で再び断裂した貫通ビア１０に接続される。従って、コイル内蔵積層基板１００の信頼性及び頑健性の向上が図られる。

このような導体パターン８の外側であって且つシートの四隅に設けられる貫通ビア１０と、図３には示されていないが導体パターン８で構成されるコイルの入口と出口に接続される貫通ビアとを用いて、内蔵コイルのインダクタンスを損なうことなく、またコイルの導体パターン８内部を貫く磁界の影響を避けつつ、コイル内蔵積層基板１００の上面に搭載された能動素子及び受動素子の端子と底面の外部電極１１ｂとを接続することができる。すなわち、上部配線層１における配線は、貫通ビア１０を介して接続される下部配線層５において再配線されて、外部電極１１ｂに接続される。

なお、上でも述べたように、貫通ビア１０は、コイル内蔵積層基板１００の端部、より詳しくは内蔵コイルの導体パターン８の外側であってシートのコーナーに主に設けられている。コイルにより発生される磁束が貫通ビア１０が配置された部分に集中するため、貫通ビア１０の上側に磁束の影響を嫌う半導体チップ６などを配置しないほうが良い。例えばフェライト材料よりも透磁率の高い金属であれば磁束が貫通ビア１０に集まる。貫通ビア１０の配置によっては半導体チップ６などの配置に大きく制限が加えられるようになるため、本実施の形態のようにコイル内蔵積層基板１００の端部であれば、半導体チップ６の配置にあまり制限がかからなくなる。すなわち半導体チップ６の配置にある程度自由度を確保することができる。

また図３に示すように、コイルの導体パターン８の内側略中央にも貫通ビア１０ｆ及び１０ｇを設け、金属磁性体を充填するようにしてもよい。これによりインダクタンスを増加させることができる。

図４に再度貫通ビア１０の断面図（一部）を示す。図４では、上部配線層１の少なくとも一部、上部コイルカバー層２、コイル層３、下部コイルカバー層４、下部配線層５の少なくとも一部を貫く、並列に連接された２本の貫通ビア１０ａ及び１０ｂと、単独の貫通ビア１０ｅとを示している。貫通ビア１０ａ及び１０ｂは、各シートにおいてビアパッド１２ａで連接される。また、単独の貫通ビア１０ｅについても各シートにおいてビアパッド１４が接続されている。小径ビアの抵抗は、厚さ０．８ｍｍのコイル内蔵積層基板１００で十数ミリΩとなるので、大電流が流れる貫通ビア１０については並列接続とする。ビアパッド１２ａにより複数の貫通ビア１０を連接することにより、万一１本の貫通ビア１０ａに接続不良が発生しても、他方の貫通ビア１０ｂにより導体抵抗が上昇する可能性を最小限に抑えることができる。

尚、同図では磁性体材料で形成された最下層のパットが磁性体層内に埋め込まれた構造となっているが、これに限らず最下層のパッドを層外に突出させた構造としても良い。同様に最上層のパッドについても、層内に埋め込んだ構造と層外に突出させた構造のいずれを採用しても良い。この点に関しては以下の説明においても同様とする。

次に図５に磁性体材料により形成される上部コイルカバー層２、コイル層３又は下部コイルカバー層４を貫通する貫通ビア１０の経路長を長くする場合における構成例の断面図（一部分のみ）を示す。図５の例では、貫通ビア１０ｈは、ビアパッド１４ａが設けられる層上部から垂直下方向に伸びビアパッド１４ｂに達する。ビアパッド１４ｂから貫通ビア１０ｉは垂直上方向に伸びビアパッド１４ｃに達する。さらに、ビアパッド１４ｃから貫通ビア１０ｊは垂直下方向に伸びビアパッド１４ｄに達する。このように上部コイルカバー層２、コイル層３又は下部コイルカバー層４において、折り返し構造（ミアンダ構造）を生成することにより、貫通ビア１０の経路を長くすると、電流が磁性体材料を通過するため等価的にその経路にインダクタが挿入されたことになり、磁性体の有するインピーダンス成分によりノイズを除去することができるようになる。すなわち、フェライトビーズのような効果を奏する。磁性体中の貫通ビア１０の経路長を調整することにより、減衰特性を調整することができる。図５の例では下方から上方に一度だけ折り返し、さらに上方から下方に１度だけ折り返すという構造を示しているが、経路長を確保するために上記のような構成を繰り返すようにしても良い。

図６に磁性体層中に貫通ビア１０を設けた場合の効果を示す。図６では、横軸が周波数を、縦軸がインピーダンスを示し、Ｚがインピーダンスの周波数特性を、Ｒがインピーダンスの実数部の周波数特性を、Ｘがインピーダンスの虚数部の周波数特性を示している。計測条件としては、ビア径は直径０．０７ｍｍで磁性体（フェライト）部分におけるビア長は０．６ｍｍとなっている。このグラフでは、インピーダンスが高いほどノイズ低減効果があることが示される。磁性体材料を貫通しないビアや磁性体層の端面に形成された電極の場合は、ほとんどインピーダンスは測定されないが、このグラフでは、例えば１００ＭＨｚ程度の周波数では８から１０Ωのインピーダンスが測定されている。従って、磁性体材料を貫く貫通ビア１０を設けることでビーズ効果をもたせることができ、さらに、貫通ビア１０を上で説明したようにミアンダ構造（折り返し構造）にしてビア長（磁路）を長くすれば、さらにインピーダンスを大きくすることができ、より優れたノイズ低減効果をもたらすことができる。

図７にコイル層３において発生される磁束の漏れを防止するための構成例に係る断面図（概要のみ）を示す。図７では層構造のみが関係しているので、他の構成についての説明は省略する。図７に示したコイル内蔵積層基板１００は、上部配線層１と、上部コイルカバー層２と、コイルの導体パターン８を含むコイル層３と、下部コイルカバー層４と、下部配線層５とを含む。これだけでは図１に示した構成と変わらないが、図７の例では磁性体（例えばフェライト）である上部コイルカバー層２の方の厚みを、下部コイルカバー層４の厚みより厚くしている。このように上部コイルカバー層２の厚みを厚くすることにより、コイル層３により発生される磁束が半導体チップ６などに与える影響をより小さくすることができる。

図８にコイル層３において発生される磁束の漏れを防止するための構成例に係る断面図（一部分のみ）を示す。図８の例では、上面に外部電極１１ａが設けられ外部電極１１ａに接続される導体パターンを含む、絶縁性材料による上部配線層１と、磁性体材料により形成される上部コイルカバー層２と、コイルの導体パターン８を含み、磁性体材料により形成されるコイル層３とが設けられている。また、連接された貫通ビア１０ａ及び１０ｂと、各シートに設けられ貫通ビア１０ａ及び１０ｂを接続するビアパッド１２ａと、単独の貫通ビア１０ｅと、貫通ビア１０ｅのためのビアパッド１４とが設けられている。ここまでの構成は図１に示したものと大きく変わらないが、ここでは上部配線層１と上部コイルカバー層３の間に非磁性体層１６を設ける。また、非磁性体層１６の上面に、導体シールド層１５を設けている。導体シールド層１５は、コイル層３の導体パターン８の上方でこれをカバーするように設けられる。導体シールド層１５は、例えば他の導体パターンと同様の方法にて形成される。さらに、上部配線層１の最下層（上部コイルカバー層２のすぐ上の層）に、非磁性体層１６を設ける。このようにすれば、非磁性体層１６にて磁束を進入しにくくすると共に、さらに導体シールド層１５により漏れ磁束をシールドする。これにより上部配線層１の上面に搭載される半導体チップ６などに磁束の影響が及ばないようにする。

図９にコイル層３において発生される磁束の漏れを防止するための構成例に係る断面図（一部分のみ）を示す。図９の例では、上面に外部電極１１ａが設けられ外部電極１１ａに接続される導体パターンを含む、絶縁性材料による上部配線層１と、磁性体材料により形成される上部コイルカバー層２と、コイルの導体パターン８を含み磁性体材料により形成されるコイル層３とが設けられている。また、連接された貫通ビア１０ａ及び１０ｂと、各シートに設けられ貫通ビア１０ａ及び１０ｂを接続するビアパッド１２ａと、単独の貫通ビア１０ｅと、貫通ビア１０ｅのためのビアパッド１４とが設けられている。ここまでの構成は図１に示したものと大きく変わらないが、ここでは上部配線層１と上部コイルカバー層３の間に、下から非磁性体層１６と磁性体層１７とを設ける。さらに磁性体層１７の上面に、コイル層３の導体パターン８の上方でこれをカバーするように、導体シールド層１５が形成される。このように、コイルカバー層２の上部に非磁性体層１６と磁性体層１７とを交互に少なくとも１層ずつ積層することにより、図７に示した構造よりも磁束の漏れを防止することができるようになる。上部コイルカバー層２を厚くするよりも効果的である。なお、非磁性体層１６の層数、磁性体層１７の層数は任意であり、また非磁性体層１６と磁性体層１７の繰り返し回数も任意である。さらに、図９のように磁性体層１７の上に導体シールド層１５を設けるようにしても良いし、磁性体層１７の上にさらに非磁性体層を形成し、当該非磁性体層の上に導体シールド層１５を設けるようにしても良い。

図１０にコイル層３において発生される磁束の漏れを防止するための構成例に係る断面図（一部のみ）を示す。図１０の例では、上面に外部電極１１ａが設けられ外部電極１１ａに接続される導体パターンを含む、絶縁性材料による上部配線層１と、磁性体材料により形成される上部コイルカバー層２と、コイルの導体パターン８を含み磁性体材料により形成されるコイル層３とが設けられている。また、連接された貫通ビア１０ａ及び１０ｂと、各シートに設けられ貫通ビア１０ａ及び１０ｂを接続するビアパッド１２ａと、単独の貫通ビア１０ｅと、貫通ビア１０ｅのためのビアパッド１４とが設けられている。ここまでの構成は図１に示したものと大きく変わらないが、ここでは上部配線層１と上部コイルカバー層３の間に、非磁性体層１６を設ける。さらに非磁性体層１６の上面に、コイル層３の導体パターン８の上方でこれをカバーするように、導体シールド層１５が形成される。さらに上部コイルカバー層２の最上層を、コイル層３の磁性体材料より透磁率の高い磁性体層１８にする。このようにしても非磁性体層１６における磁束の吸収がよくなり、磁束漏れを防止することができる。

図１１及び図１２（ａ）乃至（ｄ）を用いて上部コイルカバー層２の上部に磁気シールドのための層を設けた場合の有限要素法シミュレーションの結果について説明する。図１１は、コイルの導体パターン８を含むコイル層３及び上部コイルカバー層２を示す。コイル層３において発生される磁気の状態は、コイル層３の中心を通り層に平行な直線で上下に対称となっており、このような場合には点線３１で囲まれた範囲についての軸対称１／４モデルにてシミュレーションを行う。図１２（ａ）は、上部コイルカバー層２に何らの層を付加しない場合の状態を示す。図１２（ａ）では漏れ磁束３００が上部コイルカバー層２の上部及び右側部に生じてしまっている。なお、上部コイルカバー層２及びコイル層３の透磁率は１００と設定している。

図１２（ｂ）に、上部コイルカバー層２の上に厚さ１２μｍの非磁性体層を２層設けた場合の例を示す。図１２（ａ）と比較すると右側部の漏れ磁束３０１はほぼ同じであるが、上部の漏れ磁束３０２の高さは図１２（ａ）の場合に比して小さくなっていることがわかる。また、図１２（ｃ）に、上部コイルカバー層２の上に厚さ１２μｍの磁性体層を２層設けた場合の例を示す。これを見ると、右側部の漏れ磁束３０３はほぼ同じであるが、上部の漏れ磁束３０４は明らかに少なくなっている。さらに、図１２（ｄ）のように、上部コイルカバー層２の上に厚さ１２μｍの非磁性体層と同じく厚さ１２μｍの磁性体層（透磁率はコイル層３と同じ）とを設けた場合の例を示す。上部の漏れ磁束はなくなっており、その分右側部の漏れ磁束３０５が大きくなっている。このように、非磁性体層と磁性体層を重ねて設けることにより漏れ磁束を遮断し、コイル内蔵積層基板１００の上面に搭載される半導体チップ６などへの影響を最小限に抑えることができるようになる。

次に、図１３を用いて磁気シールド構造の一例を示す断面図（概要のみ）を示す。図１３においては層構造及び側面に設ける導電体膜のみ関係するため、他の構成についての説明を省略する。図１３の例では、上から順番に、上部配線層１、上部コイルカバー層２、コイル層３、下部コイルカバー層４、下部配線層５を設ける部分については図１に示したものと同じである。ここでは、貫通ビア１０の接続に必要な部分を除き、上部コイルカバー層２の上面に導体シールド層１９を設け、下部コイルカバー層４の底面に導体シールド層２１を設ける。さらに、コイル内蔵積層基板１００の側面、特に上部コイルカバー層２、コイル層３及び下部コイルカバー層４の側面に、導体シールド膜２０を形成する。この導体シールド膜２０は、例えばスクリーン印刷して焼き付ける方法、蒸着、スパッタリング、その他複数個のコイル内蔵積層基板１００を含む基板において各々のコイル内蔵積層基板１００の外形線上に連接したビアを開け、ビアに導体を充填し、各々のコイル内蔵積層基板１００に分けることにより形成する方法などにより形成する。なお、図１３では、上部コイルカバー層２、コイル層３及び下部コイルカバー層４の上面及び底面並びに側面に、貫通ビア１０の接続に必要な部分を除き、導体シールド層１９及び２１並びに導体シールド膜２０を設けるようにした。しかし、導体シールド層１９及び２１並びに導体シールド膜２０を全ての面で設けなければならないわけではなく、上部コイルカバー層２、コイル層３及び下部コイルカバー層４で構成される六面体のうち、貫通ビア１０により必要な部分を除き少なくとも２面に導体シールド層１９又は導体シールド膜２０を設ければよい。この際導体シールド層１９を設けるようにすることが好ましい。

図１４乃至図１６を用いて磁気ギャップに関連する構成例を示す。単品のコイル部品では、従来、直流重畳性を向上させるために、コイルの中央の１層にのみ非磁性体層を磁気ギャップとして使用した構成が一般的であった。そこで本実施の形態においても、コイルの中央の１層にのみ非磁性体層を磁気ギャップとして使用するような構成も可能である。この場合の構成例に係る断面図（一部分のみ）を図１４に示す。図１４の例では、上部配線層５０上に半導体チップ６やコンデンサ７が搭載される。上でも述べたが半導体チップ６などは、誤動作が発生するなど磁気による悪影響が懸念されている。上部配線層５０の下には、コイルカバー層及びコイルの導体パターン５４を有するコイル層を含む第１の層５１と第２の層５３とが設けられており、さらに磁気ギャップを構成する非磁性体層５２が第１の層５１と第２の層５３との間に設けられている。なお、磁束の流れは矢印５５で示されるように、非磁性体層５２のために分断されている。このような構成を採用すると、磁気ギャップを構成する非磁性体層５２の影響で、漏れ磁束の量が非磁性体層５２を形成しない場合に比して大きくなってしまうという問題がある。

そこで、磁気ギャップを構成するための非磁性体層を、コイル内部に限定する構成を採用する。この構成の概要を図１５に示す。図１５の例では、半導体チップ６やコンデンサ７などを上面に搭載する上部配線層５１と、コイルのための導体パターン５４を含むコイル層及びコイルカバー層を含む第３の層５６とが設けられている。この第３の層５６には、コイルを構成するための導体パターン５４より内部に磁気ギャップを構成するための非磁性体層５８を形成している。このような構成を採用することにより、矢印５７で示すように磁束の流れは、磁気ギャップなしの場合の閉磁構造と同じようになり、半導体チップ６などに悪影響を与える磁束の漏れが低減される。なお、非磁性体層５８は、例えば印刷技術により層を形成するようにしても良いし、焼成により形成される空隙により構成するようにしてもよい。さらに、コイル層３よりも透磁率が低い材料により形成される層とすることも可能である。

図１５に示した構成を、層構成がより明らかになるように図１６を用いて説明する。図１６は、層構成を説明するための概要断面図であり、他の構成についての説明を省略する。図１６の例では、上から順番に、上部配線層１、上部コイルカバー層２、コイル層３、下部コイルカバー層４、下部配線層５を設けることについては図１に示したものと同じである。ここではコイル層３のほぼ中央に、コイル内蔵積層基板１００の外部に露出しない形で非磁性体層２２を形成する点が特徴である。このようにすれば直流重畳性を向上させつつ、磁束の漏れを減らすことができるようになる。

図１７に貫通ビアをコイル中央に形成する場合の一例に係る断面図（概要のみ）を示す。図１７は、層構成の概略を説明するための断面図であり、他の構成についての説明を省略する。図１７の例では、上から順番に、上部配線層１、上部コイルカバー層２、コイル層３、下部コイルカバー層４、下部配線層５を設けることについては図１に示したものと同じである。図１７の特徴は、図３に示したように、上部コイルカバー層２、コイル層３及び下部コイルカバー層４を貫き且つ金属磁性体が充填された貫通ビア２３を、コイル巻線の内側の略中央部に設ける点である。この貫通ビア２３は、磁心として機能する。図３に示したように、複数本の貫通ビア２３を連接して用いるようにしても良い。

図１８に貫通ビアをコイル中央に形成する場合の一例に係る断面図（概要のみ）を示す。図１８は、層構成の概略を説明するための断面図であり、他の構成についての説明を省略する。図１８の例では、上から順番に、上部配線層１、上部コイルカバー層２、コイル層３、下部コイルカバー層４、下部配線層５を設けることについては図１に示したものと同じである。図１８の特徴は、図１３に示した構成に図１７に示した構成を組み合わせた点にある。すなわち、貫通ビア１０の接続に必要な部分を除き、上部コイルカバー層２の上面に導体シールド層１９を設け、下部コイルカバー層４の底面に導体シールド層２１を設ける。さらに、コイル内蔵積層基板１００の側面、特に上部コイルカバー層２、コイル層３及び下部コイルカバー層４の側面に、導体シールド膜２０を形成する。そして、導体シールド層１９及び導体シールド層２１とを、コイル巻線の略中央に設けられ且つ上部コイルカバー層２とコイル層３と下部コイルカバー層４とを貫通する貫通ビア２３により接続する。貫通ビア２３には導電体が充填されている。これにより磁束の漏れを防止でき、上部配線層１の上面に設ける半導体チップ６などに対する影響を最小限にすることができるようになる。

図１９に貫通ビアをコイル中央に形成する場合の一例に係る断面図（概要のみ）を示す。図１９は、層構成の概略を説明するための断面図であり、他の構成についての説明を省略する。図１９の例では、上から順番に、上部配線層１、上部コイルカバー層２、コイル層３、下部コイルカバー層４、下部配線層５を設けることについては図１に示したものと同じである。図１９の特徴は、コイル巻線の略中央に設けられ且つ上部コイルカバー層２とコイル層３と下部コイルカバー層４とを貫通する貫通ビア２３が、上部配線層１のビア２３ａ及び下部配線層５のビア２３ｂに接続されており、上部配線層１及び下部配線層５内部に形成されている導線パターンと共に配線に用いられている点である。なお、貫通ビア２３、ビア２３ａ及び２３ｂは、導体が充填されている。このように貫通ビア２３を配線のために用いることができれば、上部配線層１及び下部配線層５における配線の自由度が高まる。

次に上部配線層１及び下部配線層５の機能について説明する。従来図２０（ａ）に示すように、第１の半導体チップであるＩＣ＿Ａと、第２の半導体チップであるＩＣ＿Ｂと、第３の半導体チップであるＩＣ＿Ｃとが存在する場合、それらのためのコイル内蔵積層基板は以下のような構成となる。すなわち、ＩＣ＿Ａのためのコイル内蔵積層基板は、上部配線層Ａと、コイルカバー層及びコイル層Ａと、下部配線層Ａとを含む。また、ＩＣ＿Ｂのためのコイル内蔵積層基板は、上部配線層Ｂと、コイルカバー層及びコイル層Ｂと、下部配線層Ｂとを含む。さらに、ＩＣ＿Ｃのためのコイル内蔵積層基板は、上部配線層Ｃと、コイルカバー層及びコイル層Ｃと、下部配線層Ｃとを含む。このように半導体チップが変われば、コイル内蔵積層基板全体の設計をやり直す必要があった。単板基板表面に回路形成した従来の基板では、コスト的には大きな負担なく回路設計を半導体チップに合わせて変更することができたが、本実施の形態のようなコイル内蔵積層基板の場合全体の変更には多大なコストがかかる。また、場合によっては被実装プリント配線基板のパターン変更に及んでしまう場合もある。

従って本実施の形態においては、所定の層グループ単位で接続位置を固定し、必要な場合には当該所定の層グループの内部経路のみを変更することによって、設計変更範囲を局所化する。これにより短い設計期間で且つ低い設計変更コストで様々なコイル内蔵積層基板、すなわち回路モジュールを製造できるようになる。例えば図２０（ｂ）に示すように、本実施の形態によれば、ＩＣ＿Ａのためのコイル内蔵積層基板は、ＩＣ＿Ａのピン配置及び全ての半導体チップに共通のコイルカバー層及びコイル層の接続位置に合わせた配線を行う上部配線層Ａ'と、全ての半導体チップに共通のコイルカバー層及びコイル層と、全ての半導体チップに共通の下部配線層とにより構成される。すなわち、上部配線層とコイルカバー層及びコイル層とのインターフェースは固定されており、上部配線層Ａ'はＩＣ＿Ａのピン配置と上記インターフェースとに適合するように設計し直す必要がある。このようにすれば、コイルカバー層及びコイル層については何ら変更を行う必要がない。さらに、コイルカバー層及びコイル層と下部配線層とのインターフェースは固定されており、本例の場合には下部配線層についても設計し直す必要はない。

同様に、ＩＣ＿Ｂのためのコイル内蔵積層基板は、ＩＣ＿Ｂのピン配置及び全ての半導体チップに共通のコイルカバー層及びコイル層の接続位置に合わせた配線を行う上部配線層Ｂ'と、全ての半導体チップに共通のコイルカバー層及びコイル層と、全ての半導体チップに共通の下部配線層とにより構成される。すなわち、上部配線層Ｂ'は、ＩＣ＿Ｂのピン配置と、コイルカバー層及びコイル層との固定インターフェースとに適合するように設計し直す必要がある。また、コイルカバー層及びコイル層については何ら変更を行う必要がない。さらに、本例の場合にも下部配線層についても設計し直す必要はない。

さらに、ＩＣ＿Ｃのためのコイル内蔵積層基板は、ＩＣ＿Ｃのピン配置及び全ての半導体チップに共通のコイルカバー層及びコイル層の接続位置に合わせた配線を行う上部配線層Ｃ'と、全ての半導体チップに共通のコイルカバー層及びコイル層と、全ての半導体チップに共通の下部配線層とにより構成される。すなわち、上部配線層Ｃ'はＩＣ＿Ｃのピン配置と、コイルカバー層及びコイル層との固定インターフェースとに適合するように設計し直す必要がある。また、コイルカバー層及びコイル層については何ら変更を行う必要がない。さらに、本例の場合にも下部配線層についても設計し直す必要はない。

以上のように、本実施の形態によれば、半導体チップが異なっていても、変更すべき層は上部配線層のみであって、設計期間及びコストを削減することができるようになる。

また、被実装プリント配線基板の入出力端子の配置などが異なった場合であっても、上記の設計思想は適用可能である。全て半導体チップＩＣ＿Ａを使用するが、被実装プリント配線基板の入出力端子の配置がａ，ｂ及びｃといった形で異なっている場合における従来設計例を図２１（ａ）を用いて説明する。すなわち、被実装プリント配線基板の入出力端子配列ａの場合、上部配線層ａと、コイルカバー層及びコイル層ａと、下部配線層ａとによりコイル内蔵積層基板が構成される。また、被実装プリント配線基板の入出力端子配列ｂの場合、上部配線層ｂと、コイルカバー層及びコイル層ｂと、下部配線層ｂとによりコイル内蔵積層基板が構成される。さらに、被実装プリント配線基板の入出力端子配列ｃの場合、上部配線層ｃと、コイルカバー層及びコイル層ｃと、下部配線層ｃとによりコイル内蔵積層基板が構成される。

一方、本実施の形態では、図２１（ｂ）に示すように、所定の層グループ間のインターフェースは固定であるから、被実装プリント配線基板の入出力端子配列ａの場合であっても、ＩＣ＿Ａ向けの共通の上部配線層と、共通のコイルカバー層及びコイル層と、入出力端子配列ａ並びに共通のコイルカバー層及びコイル層との接続位置に適合するように配線された下部配線層ａ'とによりコイル内蔵積層基板は構成される。また、被実装プリント配線基板の入出力端子配列ｂの場合であっても、ＩＣ＿Ａ向けの共通の上部配線層と、共通のコイルカバー層及びコイル層と、入出力端子配列ｂ並びに共通のコイルカバー層及びコイル層との接続位置に適合するように配線された下部配線層ｂ'とによりコイル内蔵積層基板は構成される。さらに、被実装プリント配線基板の入出力端子配列ｃの場合であっても、ＩＣ＿Ａ向けの共通の上部配線層と、共通のコイルカバー層及びコイル層と、入出力端子配列ｃ並びに共通のコイルカバー層及びコイル層との接続位置に適合するように配線された下部配線層ｃ'とによりコイル内蔵積層基板は構成される。

以上のように、本実施の形態によれば、被実装プリント配線基板の入出力端子配列が異なっていても、下部配線層だけを設計しなおせばよく、設計期間及びコストを削減することができるようになる。

さらに、非実装プリント配線基板の入出力端子が異なっており、加えて半導体チップが異なっている場合にも、本実施の形態における設計思想は適用できる。すなわち、層グループ間のインターフェースを固定するという技術思想に従えば、上記のような組み合わせの場合であっても、コイルカバー層及びコイル層については全く変更する必要がなく、設計期間及びコストを削減することができるようになる。

例えば上で述べてきたように上部配線層と下部配線層とに配線機能に持たせている場合の層構成の概要は図２２に示すとおりであり、上部配線層１とコイルカバー層及びコイル層２−４とのインターフェース、すなわち貫通ビアの接続位置などは固定であり、上部配線層１では、半導体チップ６のピン配置などと、コイルカバー層及びコイル層２−４とのインターフェースに適合した形で配線がなされている。コイルカバー層及びコイル層２−４においては上面及び底面とも貫通ビアなどの接続位置などは固定であり、半導体チップ６のピン配置や、被実装プリント配線基板の入出力端子が異なっていても影響がなく設計変更の必要がない。さらに、下部配線層５では、被実装プリント配線基板の入出力端子と、共通のコイルカバー層及びコイル層２−４とのインターフェースとに適合するように配線がなされている。

但し、必ずしも上部配線層１と下部配線層５との両方で配線の適合化を行わなければならないわけではない。すなわち図２３に示すように、上部配線層１又は下部配線層５のいずれかにおいて、半導体チップ６のピン配置や被実装プリント配線基板の入出力端子配列に適合化するための配線を実施し、他方の配線層では最短距離の端子又はピンとを接続するのみの配線を実施するような構成とすることも可能である。図２３は、層構成の概略を説明するための断面図であり、他の構成についての説明を省略する。図２３の例では、上部配線層１、コイルカバー層及びコイル層２−４、及び下部配線層５が形成されている部分については上で述べた例と同じである。図２３の例では、上部配線層１において、半導体チップ６のピン配置などと、被実装プリント配線基板の入出力端子配列との両方に適合するように導体パターンにより配線がなされている。また、上部配線層１とコイルカバー層及びコイル層２−４とのインターフェースは固定となっているため、上部配線層１においてはそれに合わせた配線も行われている。一方、下部配線層５では、コイルカバー層及びコイル層２−４からの貫通ビアなどのインターフェースは固定されており且つ上部配線層１において被実装プリント配線基板の入出力端子配列に既に適合化されているので、コイルカバー層及びコイル層２−４から伝えられた信号を下部配線層５の底面に設けられた外部電極１１ｂに最短距離で伝えるような配線のみが行われる。すなわち、下部配線層５では、特別な配線の引き回しはない。

図２３に示すような構成を採用すれば、上部配線層１のみを変更すれば、半導体チップ６に変更があったり、被実装プリント配線基板の入出力端子配列に変更がったりしても対応が可能である。従って、設計期間やコストの削減が可能となる。

次にコイル内蔵積層基板１００の製造上の問題について考察する。上部配線層１と上部コイルカバー層２、及び下部配線層５と下部コイルカバー層４とは、絶縁性材料と磁性体材料の張り合わせとなるが、材料によっては焼結時における収縮率（＝焼成後の寸法／焼成前の寸法）の差が大きく異なる場合がある。図２４（ａ）は、磁性体材料の収縮率が絶縁性材料の収縮率よりも所定レベル以上大きい場合の一例を示している。このような場合、磁性体材料の方が大きく収縮するため、上部配線層１と上部コイルカバー層２との界面に割れや剥離が発生してしまう。同様に、図２４（ｂ）は、絶縁性材料の収縮率が磁性体材料の収縮率よりも所定レベル異常大きい場合の一例を示している。このような場合、絶縁性材料の方が大きく収縮するため、上部配線層１と上部コイルカバー層２との界面に割れや剥離が発生してしまう。

実験によると図２５に示すような関係が明らかになった。図２５には、各実験において用いられた磁性体材料の収縮率と、絶縁性材料の収縮率と、それらの収縮率差と、実験結果とが示されている。この実験では、磁性体材料については２種類の材料を用いており、絶縁性材料については８種類の材料が用いられており、結果として両方の材料の収縮率差が０．０６を超えると界面にひびや剥離が生じていることがわかる。すなわち、図２４（ｃ）に示すように上部配線層１と上部コイルカバー層２との界面にひびや剥離が発生しないようにするためには、絶縁性材料と磁性体材料の収縮率の差が０．０６以下でなければならない。但し、この収縮率だけで対処すると反りが生ずる場合がある。

この反りなどに対処する技術について図２６（ａ）、（ｂ）及び（ｃ）を用いて説明する。反りは層間に生ずる応力のアンバランスから生じるため、図２６（ａ）に示すように絶縁体層である上部配線層１と下部配線層５により、磁性体層であるコイルカバー層及びコイル層２−４を挟み込む構造をを採用すれば、層間に生ずる応力のバランスがとられ、反りが発生しにくくなる。なお、応力の緩和が主眼であるから、上部配線層１と下部配線層５の厚みにあまり大きなアンバランスがある場合には応力の緩和効果には限界がある。すなわち、なるべく上部配線層１と下部配線層２との厚みに大きな差を設けない方が好ましい。

さらに、図２６（ｂ）に示すように、上部配線層１と上部コイルカバー層２との間に収縮率の緩和層２５を設け、さらに下部コイルカバー層４と下部配線層５との間にも収縮率の緩和層２６を設けるようにすれば、さらに安定して、反り、ひび、乖離の生じない構造を得ることができる。なお、磁性体層であるコイルカバー層及びコイル層２−４を、絶縁体層である上部配線層１及び下部配線層５で挟み込む際に、各接合面に緩和層を入れることにより大きな効果がある。なお、図２６（ｃ）の緩和層２６に示すように、緩和層２６の厚みが薄いと、収縮率の緩和能力が落ちてしまうので、実験によれば収縮率の緩和層の厚み又は緩和層の厚みの合計を、全体の厚みの７％以上にすると、緩和層を導入する効果が現れてくる。

以上本発明の実施の形態について説明したが、本発明はこれに限定されるものではない。例えば、各技術要素の組み合わせについては直接説明していないが、矛盾が生じない範囲において上で述べた技術要素は任意に組み合わせることが可能である。

また、コイル内蔵積層基板について説明したが、コンデンサ内蔵積層基板若しくはコイル及びコンデンサ複合内蔵積層基板に本実施の形態を適用することも可能である。

本発明の実施の形態に係る回路モジュールの概要を示す断面図である。 本発明の実施の形態に係る回路モジュールの概要を示す斜視図である。 本発明の実施の形態に係るコイル内蔵積層基板に形成されるコイル層の概要を示す斜視図である。 本発明の実施の形態に係るコイル内蔵積層基板における貫通ビアの概要を示す断面図である。 本発明の実施の形態に係るコイル内蔵積層基板における貫通ビアにミアンダ構造を設けた場合の概要を示す断面図である。 本発明の実施の形態に係るコイル内蔵積層基板における貫通ビアのインピーダンス特性を示す図である。 本発明の実施の形態に係るコイル内蔵積層基板において上部コイルカバー層の厚みを下部コイルカバー層の厚みより太くした場合の概要を示す断面図である。 本発明の実施の形態に係るコイル内蔵積層基板において導体シールド層及び非磁性体層を形成して磁束漏れを防止する場合の概要を示す断面図である。 本発明の実施の形態に係るコイル内蔵積層基板において導体シールド層、磁性体層及び非磁性体層を形成して磁束漏れを防止する場合の概要を示す断面図である。 本発明の実施の形態に係るコイル内蔵積層基板において導体シールド層、非磁性体層及び透磁率の高い磁性体層を形成して磁束漏れを防止する場合の概要を示す断面図である。 漏れ磁束の様子を説明するための図である。 （ａ）はシールド層を設けない場合の漏れ磁束のシミュレーション結果を示し、（ｂ）は上部コイルカバー層の上部に非磁性体層を２層形成した場合の漏れ磁束のシミュレーション結果を示し、（ｃ）は上部コイルカバー層の上部に磁性体層を２層形成した場合の漏れ磁束のシミュレーション結果を示し、（ｄ）は上部コイルカバー層の上部に非磁性体層と磁性体層とを積層した場合の漏れ磁束のシミュレーション結果を示す。 本発明の実施の形態に係るコイル内蔵積層基板において上部コイルカバー層上部に導体シールド層を、コイルカバー層及びコイル層の側面に導体シールド膜を、下部コイルカバー層の底面に導体シールド層を形成した場合の概要を示す断面図である。 磁気ギャップを構成するための非磁性体層をコイル層中央に形成するという従来技術を利用した場合の概要を示す断面図である。 本発明の実施の形態に係るコイル内蔵積層基板においてコイル巻き線の内部にのみ磁気ギャップを構成するための非磁性体層を形成した場合の概要を示す断面図である。 本発明の実施の形態に係るコイル内蔵積層基板においてコイル巻き線の内部にのみ磁気ギャップを構成するための非磁性体層を形成した場合の全体概要を示す断面図である。 本発明の実施の形態に係るコイル内蔵積層基板のコイルカバー層及びコイル層においてコイル巻き線内部に貫通ビアを設ける場合の概要を示す断面図である。 本発明の実施の形態に係るコイル内蔵積層基板において上部コイルカバー層の上部に導体シールド層を、コイルカバー層及びコイル層の側面に導体シールド膜を、下部コイルカバー層の底面に導体シールド層を、コイルカバー層及びコイル層においてコイル巻き線内部に貫通ビアを形成する場合の概要を示す断面図である。 本発明の実施の形態に係るコイル内蔵積層基板において形成されているコイルカバー層及びコイル層において貫通ビアを形成し、当該貫通ビアを配線のために用いる場合の概要を示す断面図である。 （ａ）は従来技術において３つの半導体チップに対応する場合の層構成の概要を示す図であり、（ｂ）は本発明の実施の形態に従って３つの半導体チップに対応する場合の層構成の概要を示す図である。 （ａ）は従来技術において被実装プリント配線基板の３つの入出力端子配列に対応する場合の層構成の概要を示す図であり、（ｂ）は本発明の実施の形態に従って被実装プリント配線基板の３つの入出力端子配列に対応する場合の層構成の概要を示す図である。 本発明の実施の形態に係るコイル内蔵積層基板において上部配線層及び下部配線層において半導体チップのピン配置及び被実装プリント配線基板の入出力端子配列に適合化する場合の概要を示す断面図である。 本発明の実施の形態に係るコイル内蔵積層基板において上部配線層のみで半導体チップのピン配置及び被実装プリント配線基板の入出力端子配列に適合化する場合の概要を示す図である。 （ａ）は絶縁体層の収縮率より磁性体層の収縮率が大きく且つ収縮率差が０．０６を超える場合の層構成の概要を示す断面図、（ｂ）は絶縁体層の収縮率が磁性体層の収縮率より大きく且つ収縮率差が０．０６を超える場合の層構成の概要を示す断面図、（ｃ）は絶縁体層の収縮率と磁性体層の収縮率の差が０．０６以下である場合の層構成の概要を示す断面図である。 絶縁体層及び磁性体層の収縮率について実験した結果を示すテーブルである。 （ａ）は上部配線層と下部配線層とが一定の厚みを持ってコイルカバー層及びコイル層を挟み込む場合の層構成の概要を示す断面図、（ｂ）上部配線層とコイルカバー層及びコイル層の間、コイルカバー層及びコイル層と下部配線層の間に緩衝層を設ける場合の層構成の概要を示す断面図、（ｃ）は緩衝層が薄い場合に効果が下がることを説明するための断面図である。

符号の説明

１ 上部配線層 ２ 上部コイルカバー層 ３ コイル層
４ 下部コイルカバー層 ５ 下部配線層 ６ 半導体チップ
７ コンデンサ又は抵抗など ８ 導体パターン ９ａ，９ｂ 導体パターン
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ，１０ｉ，１０ｊ，２３，２３ａ，２３ｂ 貫通ビア
１１ａ，１１ｂ 外部電極
１２ａ，１２ｂ，１２ｃ，１４，１４ａ，１４ｂ，１４ｃ，１４ｄ ビアパッド
１３ａ，１３ｂ スルーホール
１５，１９，２１ 導体シールド層 １６ 非磁性体層
１７ 磁性体層 １８ 透磁率の高い磁性体層
２０ 導体シールド膜 ２２ 非磁性体層 ２５，２６ 緩衝層

Claims (28)

1. 複数の層を一体焼成することにより形成される積層基板であって、
   回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された、絶縁性材料による第１の配線層と、
   前記第１の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、
   前記コイル層より下側に設けられ、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に構成された、絶縁性材料による第２の配線層と、
   を有し、
   前記第１の配線層の少なくとも一部と前記コイル層と前記第２の配線層の少なくとも一部とを貫き、前記第１の導体パターン及び前記第２の導体パターンと接続され且つ導電体が充填された貫通ビアが、前記積層基板内部の外周部分に形成されている
   ことを特徴とする積層基板。
2. 複数の層を一体焼成することにより形成される積層基板であって、
   回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された、絶縁性材料による第１の配線層と、
   前記第１の配線層より下側に設けられ且つコンデンサを構成するためのコンデンサ導体パターンが内部に形成された、誘電体材料によるコンデンサ層と、
   前記コンデンサ層より下側に設けられ、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に構成された、絶縁性材料による第２の配線層と、
   を有し、
   前記第１の配線層の少なくとも一部と前記コイル層と前記第２の配線層の少なくとも一部とを貫き、前記第１の導体パターン及び前記第２の導体パターンと接続され且つ導電体が充填された貫通ビアが、前記積層基板内部の外周部分に形成されている
   ことを特徴とする積層基板。
3. 前記第１の配線層より下側に設けられ且つコンデンサを構成するためのコンデンサ導電パターンが内部に形成された、誘電体材料によるコンデンサ層
   をさらに有する請求項１記載の積層基板。
4. 前記貫通ビアが、前記積層基板のコーナーに配置されていることを特徴とする請求項１乃至３のいずれか１つ記載の積層基板。
5. 前記貫通ビアが、前記コイル導体パターンの外周部分に配置されていることを特徴とする請求項１記載の積層基板。
6. 複数の前記貫通ビアが、前記第１の配線層の少なくとも一部と前記コイル層と前記第２の配線層の少なくとも一部とに含まれる複数の層において第３の導体パターンにより並列に接続されている
   ことを特徴とする請求項１乃至５のいずれか１つ記載の積層基板。
7. 前記コイル層を含む、磁性体材料で形成された磁性体層において、前記貫通ビアに折り返し部が形成されている
   ことを特徴とする請求項１乃至６のいずれか１つ記載の積層基板。
8. 複数の層を一体焼成することにより形成される積層基板であって、
   回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された、絶縁性材料による第１の配線層と、
   前記第１の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、
   前記コイル層より下側に設けられ、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に構成された、絶縁性材料による第２の配線層と、
   前記コイル層より上側に設けられた導電体層と、
   前記コイル層より上側に設けられた非磁性体層と、
   を有する積層基板。
9. 複数の層を一体焼成することにより形成される積層基板であって、
   回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された、絶縁性材料による第１の配線層と、
   前記第１の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、
   前記コイル層より下側に設けられ、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に構成された、絶縁性材料による第２の配線層と、
   を有し、さらに前記コイル層より上側に、
   非磁性体層と磁性体層とで構成される層の組が１以上形成されている
   ことを特徴とする積層基板。
10. さらに前記コイル層より上側に、導電体層がさらに形成されていることを特徴とする請求項１乃至７と請求項９のいずれか１つ記載の積層基板。
11. 前記コイル層より上側であって前記第１の配線層より下側に、前記コイル層より透磁率の高い磁性体材料による層がさらに形成されていることを特徴とする請求項１乃至１０のいずれか１つ記載の積層基板。
12. 前記コイル層を含む磁性体層を囲む６面のうち少なくとも２面において、配線において必要となる部分を除き導電体膜が形成されていることを特徴とする請求項１乃至１１のいずれか１つ記載の積層基板。
13. 前記第１の配線層の層の厚さが前記第２の配線層より厚いことを特徴とする請求項１乃至１２のいずれか１つ記載の積層基板。
14. 複数の層を一体焼成することにより形成される積層基板であって、
    回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された、絶縁性材料による第１の配線層と、
    前記第１の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、
    前記コイル層より下側に設けられ、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に構成された、絶縁性材料による第２の配線層と、
    を有し、
    前記第１の配線層の少なくとも一部と前記コイル層と前記第２の配線層の少なくとも一部とを貫き、前記第１の導体パターン及び前記第２の導体パターンと接続され且つ導電体が充填された貫通ビアが形成されている
    ことを特徴とする積層基板。
15. 前記コイル層を含む、磁性体材料で形成された磁性体層において、前記貫通ビアに折り返し部が形成されている
    ことを特徴とする請求項１４記載の積層基板。
16. 複数の層を一体焼成することにより形成される積層基板であって、
    回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された、絶縁性材料による第１の配線層と、
    前記第１の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、
    前記コイル層より下側に設けられ、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に構成された、絶縁性材料による第２の配線層と、
    を有し、
    前記コイル層が、
    前記コイル導体パターンにより構成されるコイルの中央又は中央近傍の層において、前記積層基板の外部に露出することなく非磁性体材料又は前記コイル層よりも透磁率の低い磁性体材料による磁気ギャップ層を含む
    ことを特徴とする積層基板。
17. 複数の層を一体焼成することにより形成される積層基板であって、
    回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された、絶縁性材料による第１の配線層と、
    前記第１の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、
    前記コイル層より下側に設けられ、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に構成された、絶縁性材料による第２の配線層と、
    を有し、
    前記コイル層が、
    前記コイル導体パターンにより構成されるコイルの中央又は中央近傍の層において、前記積層基板の外部に露出することなく空隙により構成される磁気ギャップ層を含む
    ことを特徴とする積層基板。
18. 導電体が充填され、前記コイル層を貫き且つ前記コイル導体パターンより前記積層基板内部に形成されている第２の貫通ビアをさらに有する請求項１乃至１１と請求項１３乃至１７のいずれか１つ記載の積層基板。
19. 前記第２の貫通ビアが、前記第１の導体パターンと前記第２の導体パターンとに接続されていることを特徴とする請求項１８記載の積層基板。
20. 前記コイル層より上側に形成された第１の導電体層と、
    前記コイル層より下側に形成された第２の導電体層と、
    をさらに有し、
    前記第２の貫通ビアが、前記第１の導電体層と前記第２の導電体層とに接続されていることを特徴とする請求項１８記載の積層基板。
21. 前記コイル層を含む磁性体材料で形成された磁性体層の側面のうち少なくとも２面に導電体層が形成されていることを特徴とする請求項２０記載の積層基板。
22. 回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された第１の層と、前記第１の層と接合される第２の層と、前記第２の層に接合され、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に形成された第３の層とを有する複数種類の積層基板の設計方法であって、前記複数種類の積層基板において、前記第１の層の底面における、前記第１の外部電極からの又は前記第１の外部電極への信号インターフェースを固定しておき、前記第１の外部電極の配置若しくは前記第１の外部電極からの信号又は前記第１の外部電極への信号の内容を変更する場合にも前記複数種類の積層基板に共通の前記第２の層及び前記第３の層を使用することを特徴とする複数種類の積層基板の設計方法。
23. 回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された第１の層と、前記第１の層と接合される第２の層と、前記第２の層に接合され、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に形成された第３の層とを有する複数種類の積層基板の設計方法であって、前記複数種類の積層基板において、前記第３の層の上面における、前記第２の外部電極からの又は前記第２の外部電極への信号インターフェースを固定しておき、前記第２の外部電極の配置若しくは前記第２の外部電極からの信号又は前記第２の外部電極への信号の内容を変更する場合にも前記複数種類の積層基板に共通の前記第１の層及び前記第２の層を使用することを特徴とする複数種類の積層基板の設計方法。
24. 回路部品を搭載するための第１の外部電極が上面に形成され且つ当該第１の外部電極からの配線を行うための第１の導体パターンが内部に形成された第１の層と、前記第１の層と接合される第２の層と、前記第２の層に接合され、第２の外部電極が底面に形成され且つ当該第２の外部電極への配線を行うための第２の導体パターンが内部に形成された第３の層とを有する複数種類の積層基板の設計方法であって、前記複数種類の積層基板において、前記第２の層の上面と底面とにおける信号インターフェースを固定し、前記第１の外部電極の配置若しくは前記第１の外部電極からの信号又は前記第１の外部電極への信号の内容を変更する場合であっても前記第２の外部電極の配置若しくは前記第２の外部電極からの信号又は前記第２の外部電極への信号の内容を変更する場合であっても前記複数種類の積層基板に共通の前記第２の層を使用することを特徴とする複数種類の積層基板の設計方法。
25. 絶縁性材料により形成される第１の層と、
    前記第１の層に接合され、磁性体材料により形成される第２の層と、
    を少なくとも有し、
    前記絶縁性材料の収縮率と前記磁性体材料の収縮率の差が０．０６以下であることを特徴とする同時焼結積層基板。
26. 前記絶縁性材料により形成され、前記第２の層に接合される第３の層
    をさらに有する請求項２５記載の同時焼結積層基板。
27. 絶縁性材料により形成される第１の層と、
    磁性体材料により形成される第２の層と、
    前記絶縁性材料により形成される第３の層と、
    前記第１の層と前記第２の層との界面と前記第２の層と前記第３の層との界面に前記絶縁性材料と前記磁性体材料の収縮率の差を緩和するための緩和層と、
    を有する同時焼結積層基板。
28. １の前記緩和層の厚み又は前記緩和層全体の厚みが全体の７％以上であることを特徴とする請求項２７記載の同時焼結積層基板。

Images