JPWO2012140805A1 - 積層型インダクタ素子およびその製造方法 - Google Patents

Abstract

外部電極（２１）と端子電極（２２）は、ビアホール（２３）、内部配線（２４）、および端面電極（４１）を介して電気的に接続される。上面側のビアホール（２３）は、外部電極（２１）の直下、かつ非磁性体フェライト層（１１）の内部に設けられている。下面側のビアホール（２３）は、端子電極（２２）の直上、かつ非磁性体フェライト層（１５）の内部に設けられている。最外層は、非磁性体フェライト層であるため、ビアホールを設けたとしても寄生インダクタンスが大きくなることはない。この場合、素子表面では、内部配線が引き回されることがないため、配線パターンが煩雑化することもなく、素子の実装面積の増大を防止することができる。

Description

この発明は、磁性体を含む複数のシートにコイルパターンが形成され、当該複数のシートが積層されてなる積層型インダクタ素子およびその製造方法に関するものである。

従来、複数のシートを積層した積層型素子が知られている。例えば、特許文献１には、磁性体にコイルパターンを形成して積層する積層型インダクタ素子が開示されている。特許文献１における積層型インダクタ素子は、最外層および中間層に非磁性体を配置し、インダクタの直流重畳特性を向上させたものである。

しかし、最外層の表面に形成された実装用電極間を電気的に接続するためにビアホールを形成し、磁性体内部を通って接続する構成とすると、寄生インダクタンスが大きくなる。そこで、例えば、特許文献２のように、端面電極を介して上下面を電気的に接続する構成が考えられる。

国際公開第２００７／１４５１８９号公報 国際公開第２００８／８７７８１号公報

しかし、端面電極を介して上下面を電気的に接続するためには、積層型素子の表面上でに配線パターンを引き回す必要があり、配線パターンが煩雑になり、素子の実装面積を増大させることになる、という課題が発生する。

そこで、この発明は、配線パターンの煩雑化、素子の実装面積の増大を防止しつつ、寄生インダクタンスを小さくする積層型インダクタ素子およびその製造方法を提供することを目的とする。

本発明の積層型インダクタ素子は、複数の磁性体基板が積層されてなる磁性体層と、複数の非磁性体基板が積層されてなり、素子本体の最外層および中間層に配置される非磁性体層と、前記積層される基板間に設けられたコイルを積層方向に接続したインダクタと、を備えている。

そして、本発明の積層型インダクタ素子は、前記最外層の非磁性体層内に設けられたビアホールと、前記素子本体の端面に設けられた端面電極と、前記素子本体の最外層の表面に形成された複数の実装用電極と、前記ビアホールおよび前記端面電極を電気的に接続する内部配線と、をさらに備え、前記実装用電極の少なくとも一部は、前記ビアホール、および前記内部配線を介して、前記端面電極に電気的に接続されていることを特徴とする。

また、より好ましくは、内部配線は、前記最外層の非磁性体層に接する磁性体層との境界面に配置されていることを特徴とする。

最外層の非磁性体層についてはビアホールを設けたとしても寄生インダクタンスが大きくなることはない。したがって、実装用電極は、この最外層の非磁性体層内部に設けたビアホールを介して、いったん実装用電極の直下の磁性体層との境界面に配置された内部配線まで電気的に接続される。そして、実装用電極は、境界面の内部配線を介して端面電極に接続される。これにより、上下面に設けられた実装用電極は、電気的に接続される。つまり、非磁性体層についてのみビアホールで接続し、磁性体層については、ビアホールではなく、端面電極を介して接続することで、寄生インダクタンスを小さくすることができる。この場合、素子表面では、内部配線が引き回されることがないため、配線パターンが煩雑化することがなく、素子の実装面積の増大を防止することができる。

なお、本発明の積層型インダクタ素子における磁性体層および非磁性体層は、同時焼成によって形成される。つまり、磁性体のみを焼成した後に、非磁性体層を最外層に塗布する等して設けるのではなく、予め内部配線を形成したシートを積層した後に、一度に焼成する構成である。

この発明によれば、素子の実装面積の増大、配線パターンの煩雑化を防止しつつ、寄生インダクタンスを小さくすることができる。

積層型インダクタ素子の断面図である。 ＤＣ−ＤＣコンバータの等価回路図および寄生インダクタンスの概念図である。 出力電流１００ｍＡ時のリップル電圧およびスパイク電圧の比較図である。 出力電流６００ｍＡ時のリップル電圧およびスパイク電圧の比較図である。 電圧変換効率の比較図である。 特定の条件におけるリップル電圧の比較図である。 端面電極の製造工程を示す図である。

図１（Ａ）は、本発明の実施形態に係る積層型インダクタ素子の断面図であり、図１（Ｂ）は、積層型インダクタ素子の上面図である。積層型インダクタ素子は、磁性体および非磁性体のセラミックグリーンシートが積層されてなる。本実施形態に示す断面図は、紙面上側を積層型インダクタ素子の上面側とし、紙面下側を積層型インダクタ素子の下面側とする。

図１の例における積層型インダクタ素子では、最外層のうち上面側から下面側に向かって順に、非磁性体フェライト層１１、磁性体フェライト層１２、非磁性体フェライト層１３、磁性体フェライト層１４、および非磁性体フェライト層１５が配置された積層体からなる。

積層体を構成する一部のセラミックグリーンシート上には、コイルパターンを含む内部電極が形成されている。コイルパターンは、積層方向に接続され、インダクタ３１を構成する。図１（Ａ）の例におけるインダクタ３１は、上面側の磁性体フェライト層１２、中間層である非磁性体フェライト層１３、および下面側の磁性体フェライト層１４にわたって配置されている。

非磁性体フェライト層１１の上面（素子最上面）には、外部電極２１が形成されている。外部電極２１は、ＩＣやコンデンサ等が実装されるための実装用電極であり、様々な半導体素子や受動素子を搭載することにより、積層型インダクタ素子を含めた電子部品モジュール（例えばＤＣ−ＤＣコンバータ等）が構成される。なお、本実施形態では、説明のために２つの外部電極２１を示しているが、実際の素子はさらに多数の外部電極を有している。

また、非磁性体フェライト層１５の下面（素子最下面）には、端子電極２２が形成される。この端子電極２２は、積層型インダクタ素子が電子部品モジュールとして出荷された後、電子機器の製品製造工程において、電子部品モジュールが実装される、実装基板側のランド電極等と接続されるための実装用電極となる。

中間層である非磁性体フェライト層１３は、磁性体フェライト層１２および磁性体フェライト層１４間の空隙として機能し、インダクタ３１の直流重畳特性を向上させるものである。

最外層である非磁性体フェライト層１１および非磁性体フェライト層１５は、磁性体フェライト層１２および磁性体フェライト層１４の上面側および下面側をそれぞれ被覆し、後述する拡散金属成分による、意図しない短絡を防止するものである。

また、本実施形態における非磁性体フェライト層１１および非磁性体フェライト層１５は、磁性体フェライト層１２および磁性体フェライト層１４よりも熱収縮率が低くなっている。そのため、相対的に熱収縮率の高い磁性体フェライト層１２および磁性体フェライト層１４を、相対的に熱収縮率の低い非磁性体フェライト層１１および非磁性体フェライト層１５で挟みこむことで、焼成により素子全体を圧縮して強度を向上させることができる。

外部電極２１と端子電極２２は、ビアホール２３、内部配線２４、および端面電極４１を介して電気的に接続される。上面側のビアホール２３は、外部電極２１の直下、かつ非磁性体フェライト層１１の内部に設けられている。下面側のビアホール２３は、端子電極２２の直上、かつ非磁性体フェライト層１５の内部に設けられている。

これらビアホール２３は、非磁性体フェライト層１１および非磁性体フェライト層１５の各セラミックグリーンシートを積層した後にパンチ等で打ち抜くことで形成する、あるいは、非磁性体フェライト層１１および非磁性体フェライト層１５となるべきセラミックグリーンシート毎にパンチ等で打ち抜き、後にこれら非磁性体フェライト層を積層することで形成する。なお、孔の形状は、円状に限らず、矩形状等、他の形状であってもよい。

内部配線２４は、図１（Ａ）の断面図、および図１（Ｂ）の上面図の破線に示すように、ビアホール２３と端面電極４１とを接続するように配置されている。なお、図１（Ａ）においては、上面側の内部配線２４が非磁性体フェライト層１１内に配置され、下面側の内部配線２４が磁性体フェライト層１４内に配置されているように記載されているが、実際には、上面側の内部配線２４は、磁性体フェライト層１２の最上面のセラミックグリーンシート上に印刷され、下面側の内部配線２４は、非磁性体フェライト層１５の最上面のセラミックグリーンシート上に印刷されている。そのため、内部配線２４は、最外層の非磁性体フェライト層と、この非磁性体フェライト層に接する磁性体層との境界面に配置されていることになる。ただし、内部配線２４は、境界面に配置されていることは必須ではなく、非磁性体フェライト層内のいずれかのセラミックグリーンシート上に配置されるようにしてもよい。

端面電極４１は、素子本体の端面に設けられたスルーホールの側壁の一部に設けられた矩形状のビアホールとなっている。端面電極４１は、全てのセラミックグリーンシートを積層した後にパンチ等で打ち抜くことで形成する態様も可能であるし、セラミックグリーンシート毎にパンチ等で打ち抜き、後に積層することで形成する態様も可能である。なお、ビアホールの形状は、矩形状に限らず、半円状等、他の形状であってもよい。また、ビアホールがスルーホールの側壁の一部に設けられた態様に限らず、ビアホール端面が直接素子の側面に露出している態様であってもよい。

以上の構成により、外部電極２１と端子電極２２は、磁性体フェライト層内を通ることなく、端面電極４１を介して電気的に接続されることになる。さらに、最外層である非磁性体フェライト層１１および非磁性体フェライト層１５の表面には、内部配線２４が露出することがないため、どのような配線パターンを形成したとしても、素子本体の表面には、配線パターンが引き回されることがなくなり、素子の面積を増大させることを防止することができる。

次に、端面電極４１の作用効果について説明する。図２は、積層型インダクタ素子をＤＣ−ＤＣコンバータとした場合の等価回路図、および寄生インダクタンスの概念図である。

一般に、磁性体フェライト層に配置された配線は、図２の等価回路に示すように寄生インダクタとなる。仮に外部電極２１と端子電極２２をビアホールで電気的に接続すると、この寄生インダクタは、無視できない程度の高いインダクタンスを持つことになる。

ＤＣ−ＤＣコンバータにおけるスイッチング信号は、一般的に１００ｋＨｚ〜６ＭＨｚ程度の高周波信号である。高周波数領域における寄生インダクタンスは、高い抵抗となるため、スイッチング信号はＧＮＤに落ちず、ノイズとして現れることになる。また、出力電圧にリップル成分が重畳され、出力電圧の安定度が損なわれる。

しかし、端面電極４１を介して電極間を接続し、磁性体フェライト層を通る配線のうち、一部を開放とすれば、以下に示すように、寄生インダクタの影響を無視することができる。すなわち、端面電極４１における寄生インダクタンスは、並列接続された２つのインダクタによる合成インダクタンスで表すことができ、合成インダクタンスＬは、並列接続されたインダクタのインダクタンスをそれぞれＬ１、Ｌ２とするとＬ＝１／（１／Ｌ１+１／Ｌ２）で表される。ここで、インダクタンスＬ１は比透磁率μ＝１であり、Ｌ１＝１となるため、インダクタンスＬ２＝３００（比透磁率μ＝３００）とすると、合成インダクタンスＬは、Ｌ＝１／（１／１＋１／３００）≒１となる。したがって、寄生インダクタンスの影響はほぼ無視することができる。

図３は、出力電流１００ｍＡ時のリップル電圧およびスパイク電圧の比較図であり、図４は、出力電流６００ｍＡ時のリップル電圧およびスパイク電圧の比較図である。図３（Ａ）および図４（Ａ）は、外部電極２１と端子電極２２をビアホールで電気的に接続した場合のリップル電圧を示し、図３（Ｂ）および図４（Ｂ）は、外部電極２１と端子電極２２を端面電極４１で接続した場合のリップル電圧を示す。図３（Ａ）および図３（Ｂ）に示すように、１００ｍＡ時のリップル電圧で８０．０ｍＶから１６．８ｍＶへの改善が見られ、図４（Ａ）および図４（Ｂ）に示すように、６００ｍＡ時のリップル電圧で１７４．０ｍＶから２８．０ｍＶへの改善が見られる。

また、図３（Ｃ）および図４（Ｃ）は、外部電極２１と端子電極２２をビアホールで電気的に接続した場合のスパイク電圧を示し、図４（Ｃ）および図４（Ｄ）は、外部電極２１と端子電極２２を端面電極４１で接続した場合のリップル電圧を示す。図３（Ｃ）および図３（Ｄ）に示すように、１００ｍＡ時のスパイク電圧でも２６２．０ｍＶから６５．２ｍＶへの改善が見られ、図４（Ｃ）および図４（Ｄ）に示すように、６００ｍＡ時のスパイク電圧でも５０４．０ｍＶから１１９．２ｍＶへの改善が見られる。

さらに、図５は、電圧変換効率の比較図である。図５に示すように、特に高負荷領域において、外部電極２１と端子電極２２をビアホールで電気的に接続した場合よりも、外部電極２１と端子電極２２を端面電極４１で接続した場合の方が電圧変換効率が高くなっていることがわかる。

また、図６は、特定の条件として、出力電圧および出力電流が高い場合（Ｖｉｎ＝４．４Ｖ、Ｖｏｕｔ＝３．３Ｖ、Ｉｏｕｔ＝６５０ｍＡ）のリップル電圧を比較した図である。図６（Ａ）に示すように、寄生インダクタンスが大きくなると、スイッチング信号によってＩＣのＧＮＤ電位が不安定となり、ＩＣが安定に動作しない場合がある。これに対し、図６（Ｂ）に示すように、外部電極２１と端子電極２２を端面電極４１で接続した場合、ＩＣが安定に動作していることがわかる。

次に、本実施形態の積層型インダクタ素子の製造工程について説明する。積層型インダクタ素子は、以下の工程により製造される。

まず、磁性体フェライト層及び非磁性体層フェライト層となるべきセラミックグリーンシート上に、それぞれＡｇ等が含まれる合金（導電性ペースト）が塗布され、インダクタ３１（コイルパターン）や内部配線２４が形成される。ビアホール２３および端面電極４１を積層前に形成しておく場合、この塗布工程の前あるいは後に行う。この場合、各シート上において、パンチ等で形成した孔に導電性ペーストを塗布し、再度パンチ等で孔を開ける工程とすれば、積層した後にビアホール２３および端面電極４１として、表面全体を合金で覆うことができる。

次に、各セラミックグリーンシートが積層される。すなわち、下面側から順に、非磁性体フェライト層１５となるべきセラミックグリーンシートが複数枚、磁性体フェライト層１４となるべきセラミックグリーンシートが複数枚、非磁性体フェライト層１３となるべきセラミックグリーンシートが複数枚、磁性体フェライト層１２となるべきセラミックグリーンシートが複数枚、および非磁性体フェライト層１１となるべきセラミックグリーンシートが複数枚、それぞれ積層され、仮圧着が行われる。これにより、焼成前のマザー積層体が形成される。なお、ビアホール２３を積層後に形成する場合、いったん非磁性体フェライト層１１および非磁性体フェライト層１５をそれぞれ積層し、パンチ等で孔を開け、その後に導電性ペーストで孔を埋める。端面電極４１を積層後に形成する場合、全てのセラミックグリーンシートを積層した後に、図７（Ａ）に示すように、パンチ等で矩形状の孔を開け、図７（Ｂ）に示すように、導電性ペーストで孔を埋める。その後、図７（Ｃ）に示すように、先に開けた矩形状のパンチ孔とは異なる方向（直交する方向）にパンチ等でさらに矩形状の孔を開ける。この異なる方向に開けた矩形状の孔がスルーホールとなり、最初に開けた矩形状の孔（導電性ペーストが埋められたもの）が端面電極４１となる。そして、図７（Ｄ）に示すように、マザー積層体をブレイクすることで、スルーホールの側壁の一部に端面電極４１が形成される。この場合、ビアホール２３および端面電極４１は、表面を後述のめっき工程によって覆うことで、電気的に導通する構造とする。

次に、形成したマザー積層体の表面には、主成分が銀である電極ペーストが塗布され、外部電極２１および端子電極２２が形成される。

その後、マザー積層体を所定の寸法でブレイク可能となるように、ダイシング加工によりブレイク用の溝が設けられる。

次に、焼成がなされる。これにより、磁性体フェライト層および非磁性体フェライト層が同時に焼成されたマザー積層体（ブレイク前の積層型インダクタ素子）が得られる。

そして、最後にマザー積層体の外部電極表面にめっきが施される。めっき処理は、マザー積層体をめっき液に浸漬させ、揺動させることによって行われる。

このようにして製造された積層型インダクタ素子は、ＩＣやコンデンサ等の電子部品を実装すれば、電子部品モジュールとなる。

１１，１３，１５…非磁性体フェライト層
１２，１４…磁性体フェライト層
２１…外部電極
２２…端子電極
２３…ビアホール
２４…内部配線
３１…インダクタ
４１…端面電極

Claims (6)

1. 複数の磁性体基板が積層されてなる磁性体層と、
   複数の非磁性体基板が積層されてなり、素子本体の最外層および中間層に配置される非磁性体層と、
   前記積層される基板間に設けられたコイルを、積層方向に接続したインダクタと、
   を備えた積層型インダクタ素子であって、
   前記最外層の非磁性体層内に設けられたビアホールと、
   前記素子本体の端面に設けられた端面電極と、
   前記素子本体の最外層の表面に形成された複数の実装用電極と、
   前記ビアホールおよび前記端面電極を電気的に接続する内部配線と、をさらに備え、
   前記実装用電極の少なくとも一部は、前記ビアホール、および前記内部配線を介して、前記端面電極に電気的に接続されていることを特徴とする積層型インダクタ素子。
2. 前記内部配線は、前記最外層の非磁性体層に接する磁性体層との境界面に配置されていることを特徴とする請求項１に記載の積層型インダクタ素子。
3. 前記磁性体層および非磁性体層は、同時焼成によって形成されたことを特徴とする請求項１または請求項２に記載の積層型インダクタ素子。
4. 磁性体基板を含む複数の基板にコイルパターンおよび内部配線を形成する工程と、
   前記基板を積層して積層体を形成するとともに、前記積層体の最外層および中間層に、非磁性体基板を積層してなる非磁性体層を配置し、前記コイルパターンを積層方向に接続してインダクタを形成する工程と、
   を有する積層型インダクタ素子の製造方法であって、
   前記最外層の非磁性体層内にビアホールを設ける工程と、
   素子本体の端面に端面電極を設ける工程と、
   前記素子本体の最外層の表面に複数の実装用電極を形成する工程と、をさらに有し、
   前記内部配線は、前記ビアホールおよび前記端面電極を電気的に接続するように形成され、
   前記実装用電極の少なくとも一部は、前記ビアホール、および前記内部配線を介して、前記端面電極に電気的に接続されていることを特徴とする積層型インダクタ素子の製造方法。
5. 前記内部配線は、前記最外層の非磁性体層に接する磁性体層との境界面に配置されていることを特徴とする請求項４に記載の積層型インダクタ素子の製造方法。
6. 前記磁性体層および非磁性体層を同時焼成によって形成する焼成工程をさらに有することを特徴とする請求項４または請求項５に記載の積層型インダクタ素子の製造方法。