JP3836367B2 - 高周波モジュール - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は携帯電話機に使用される送受信ユニットや電圧制御発振器等に使用して好適な高周波モジュールに関する。
【０００２】
【従来の技術】
従来の高周波モジュールは、積層されて形成された絶縁基体の表面や層間には、厚膜によって配線パターンが形成されると共に、絶縁基体の表面と層間には、厚膜によって抵抗やコンデンサからなる電気部品が形成されている。
また、絶縁基体の表面に形成された配線パターンには、半導体からなるＩＣチップが搭載されて、ＩＣチップが絶縁基体の表面から露出、突出した状態で取り付けられた構成となっている。
【０００３】
【発明が解決しようとする課題】
従来の高周波モジュールは、厚膜によって電気部品が形成されているため、そのバラツキが大きく、性能が悪くなるという問題がある。
また、ＩＣチップが絶縁基体の表面に搭載されているため、厚みが大きくなって、薄型に不適であると共に、露出状態にあるＩＣチップに外力がかかりやすく、破損を招くという問題がある。
【０００４】
そこで、本発明は性能が良く、薄型で、ＩＣチップの破損の少ない高周波モジュールを提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するための第１の解決手段として、複数枚のセラミック薄板が積層されて形成された絶縁基体と、この絶縁基体の上面に形成された絶縁層とを備え、前記絶縁層の上面には、薄膜によって形成された配線パターンと、この配線パターンに接続され、薄膜によって形成された少なくとも抵抗、又は／及びコンデンサからなる電気部品とで構成される薄膜回路が形成され、前記絶縁基体は、少なくとも層間に形成された導電体と、厚み方向に形成された第１、第２の接続導体と、前記導電体に電気的に接続された状態で側面に形成された複数の電極部とを有し、前記第１の接続導体が前記配線パターンに接続されると共に、前記第２の接続導体が前記絶縁基体の凹部内に収納されたベアチップからなるＩＣチップのワイヤと前記配線パターンとに接続され、前記凹部には、前記ＩＣチップと前記ワイヤとを封止するための絶縁材からなる封止材が前記絶縁基体の下面に一致するように充填された構成とした。
【０００６】
また、第２の解決手段として、前記絶縁基体が低温で焼成可能な前記セラミック薄板で形成されると共に、前記絶縁層がガラス、又はポリイミドで形成された構成とした。
また、第３の解決手段として、前記接続導体の上端は、前記絶縁基体の上面から突出した突出部を有し、この突出部が前記絶縁層の表面と面一、又は前記絶縁層の表面から突出して、前記突出部に前記配線パターンを導通させた構成とした。
【０００７】
また、第４の解決手段として、前記電極部は、電子機器側の回路基板上の導体パターンに半田付けされて取付可能になっている構成とした。
【０００８】
【発明の実施の形態】
本発明の高周波モジュールの図面を説明すると、図１は本発明の高周波モジュールの斜視図、図２は本発明の高周波モジュールの要部の断面図である。
【０００９】
次に、本発明の高周波モジュールの構成を図１，図２に基づいて説明すると、平板状の絶縁基体１は、複数枚のセラミック薄板２が積層されて形成され、その下面には、複数個の凹部１ａが設けられると共に、絶縁基体１の厚み方向には、複数個の孔１ｂが設けられている。
【００１０】
また、絶縁基体１の層間と、凹部１ａの底面には、銀等の導電材からなる導電体３が設けられており、これ等の導電体３は、孔１ｂに対応した位置で形成されている。
【００１１】
銀等の導電材からなる第１，第２の接続導体４，５は、絶縁基体１の孔１ｂに充填されて形成され、第１の接続導体４は、層間に形成された導電体３に接続されると共に、第２の接続導体５は、凹部１ａの底面に設けられた導電体３に接続されている。
【００１２】
そして、この第１，第２の接続導体４，５の上端は、絶縁基体１の上面から僅かに突出した突出部４ａ、５ａを有する。
また、絶縁基体１の側面には、銀等の導電材からなる複数の電極部６が設けられ、この電極部６は、層間に形成された導電体３に接続された状態で、絶縁基体１の厚み方向に形成されると共に、絶縁基体１の下面に跨って形成されている。
【００１３】
このような構成を有する絶縁基体１の製造は、低温（１０００℃以下）で焼成可能なグリーンシート（生状態）からなる複数枚のセラミック薄板２が積層されると共に、銀ペーストからなる導電体３に導通するように、銀ペーストからなる第１，第２の接続導体４，５を孔１ｂに充填し、且つ、導電体３に導通した状態で、銀ペーストからなる電極部６を側面に形成する。
【００１４】
次に、これを焼成すると、セラミック薄板２は焼結して、ブロック体からなる絶縁基体１が形成されると共に、銀ペーストが焼成されて、導電体３と第１，第２の接続導体４，５、及び電極部６が形成される。
この時、第１，第２の接続導体４，５の上端の突出部４ａ、５ａは、絶縁基体１の上面から突出した状態で形成される。
【００１５】
絶縁層７は、ガラス、ポリイミド、ＳｉＯ２、ＢＣＢ（ベンゾシクロブテン）、アモルファスフッ素樹脂、窒化シリコン、エポキシ樹脂等からなり、この絶縁層７は、第１，第２の接続導体４，５の突出部４ａ、５ａの先端を除く絶縁基体１の上面に形成されている。
そして、絶縁層７が形成された際、突出部４ａ、５ａの先端部は、絶縁層７の表面と面一、或いは絶縁層７の表面から僅かに突出した状態となっている。
【００１６】
この絶縁層７の表面には、蒸着等によって薄膜形成された配線パターン８が設けられると共に、この配線パターン８に接続された状態で、絶縁層７の表面には、薄膜によって抵抗９ａ、コンデンサ９ｂ、及びインダクタ９ｃからなる電気部品９が形成されて、絶縁層７の表面には、薄膜回路１０が形成されている。
【００１７】
また、絶縁層７の表面に配線パターン８が形成された際、配線パターン８は、第１，第２の接続導体４，５の突出部４ａ、５ａに導通した状態で形成されて、配線パターン８が第１の接続導体４と導電体３を介して、側面に位置する電極部６に電気的に導出された構成となる。
【００１８】
半導体のベアチップからなるＩＣチップ１１は、絶縁基体１の凹部１ａ内に収納され、ＩＣチップ１１のワイヤ１１ａと引出し電極１１ｂがそれぞれ別の導電体３に接続される。
その結果、ＩＣチップ１１は、導電体３と第２の接続導体５とを介して配線パターン８に接続された構成となる。
【００１９】
絶縁材からなる封止材１２は、絶縁基体１の凹部１ａに充填されて、ＩＣチップ１１を封止しており、これによって、ＩＣチップ１１が外気、及び外力から保護されると共に、封止材１２の下面が絶縁基体１の下面と一致して、絶縁基体１の搭載時における安定を図っている。
【００２０】
このような構成を有する高周波モジュールは、電子機器の回路基板上に載置され、絶縁基体１の側面に設けられた電極部６が回路基板上の導電パターンに半田付けされて、高周波モジュールは、取付、配線が行われるようになっている。
【００２１】
【発明の効果】
本発明の高周波モジュールは、複数枚のセラミック薄板が積層されて形成された絶縁基体と、この絶縁基体の上面に形成された絶縁層とを備え、絶縁層の上面には、薄膜によって形成された配線パターンと、この配線パターンに接続され、薄膜によって形成された少なくとも抵抗、又は／及びコンデンサからなる電気部品とで構成される薄膜回路が形成されため、従来に比して、電気部品が精度良く形成できて、性能の良好な高周波モジュールを提供できる。
また、絶縁基体内には、ＩＣチップが収納されているため、従来に比して、薄型にできると共に、ＩＣチップの破損の少ないものが提供できる。
【００２２】
また、絶縁基体が低温で焼成可能なセラミック薄板で形成されため、銀による導電体、接続導体、及び電極部が形成できて、電気損失が少なく、回路基板への半田付けの確実なものが得られる。
また、絶縁層がガラス、又はポリイミドで形成されたため、表面が滑らかで、薄膜による配線パターンや電気部品が高精度に形成できる。
【００２３】
また、接続導体の上端は、絶縁基体の上面から突出した突出部を有し、この突出部が絶縁層の表面と面一、又は絶縁層の表面から突出して、突出部に配線パターンを導通させたため、接続導体と配線パターンの導通が容易となり、生産性の良好なものが得られる。
【００２４】
また、ＩＣチップを収納する絶縁基体の凹部には、絶縁材からなる封止材が充填されたため、ＩＣチップの保護が確実となり、ＩＣチップの破損のより少ないものが得られる。
【００２５】
また、ＩＣチップがベアチップで形成されたため、ＩＣチップが安価となる。
【図面の簡単な説明】
【図１】本発明の高周波モジュールの斜視図。
【図２】本発明の高周波モジュールの要部の断面図。
【符号の説明】
１ 絶縁基体
１ａ 凹部
１ｂ 孔
２ セラミック薄板
３ 導電体
４ 第１の接続導体
５ 第２の接続導体
６ 電極部
７ 絶縁層
８ 配線パターン
９ 電気部品
９ａ 抵抗
９ｂ コンデンサ
９ｃ インダクタ
１０ 薄膜回路
１１ ＩＣチップ
１１ａ ワイヤ
１１ｂ 引出電極

Claims (4)

  1. 複数枚のセラミック薄板が積層されて形成された絶縁基体と、この絶縁基体の上面に形成された絶縁層とを備え、前記絶縁層の上面には、薄膜によって形成された配線パターンと、この配線パターンに接続され、薄膜によって形成された少なくとも抵抗、又は／及びコンデンサからなる電気部品とで構成される薄膜回路が形成され、前記絶縁基体は、少なくとも層間に形成された導電体と、厚み方向に形成された第１、第２の接続導体と、前記導電体に電気的に接続された状態で側面に形成された複数の電極部とを有し、前記第１の接続導体が前記配線パターンに接続されると共に、前記第２の接続導体が前記絶縁基体の凹部内に収納されたベアチップからなるＩＣチップのワイヤと前記配線パターンとに接続され、前記凹部には、前記ＩＣチップと前記ワイヤとを封止するための絶縁材からなる封止材が前記絶縁基体の下面に一致するように充填されたことを特徴とする高周波モジュール。
  2. 前記絶縁基体が低温で焼成可能な前記セラミック薄板で形成されると共に、前記絶縁層がガラス、又はポリイミドで形成されたことを特徴とする請求項１記載の高周波モジュール。
  3. 前記接続導体の上端は、前記絶縁基体の上面から突出した突出部を有し、この突出部が前記絶縁層の表面と面一、又は前記絶縁層の表面から突出して、前記突出部に前記配線パターンを導通させたことを特徴とする請求項１、又は２記載の高周波モジュール。
  4. 前記電極部は、電子機器側の回路基板上の導体パターンに半田付けされて取付可能になっていることを特徴とする請求項１乃至３の何れか１項に記載の高周波モジュール。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3945483B2 (ja) * 2004-01-27 2007-07-18 カシオ計算機株式会社 半導体装置の製造方法
US7977785B2 (en) * 2009-03-05 2011-07-12 Freescale Semiconductor, Inc. Electronic device including dies, a dielectric layer, and a encapsulating layer
JPWO2012140805A1 (ja) * 2011-04-11 2014-07-28 株式会社村田製作所 積層型インダクタ素子およびその製造方法
DE102020200421B4 (de) * 2020-01-15 2021-07-29 Albert-Ludwigs-Universität Freiburg Integrierte Schaltungsanordnung und Verfahren zum Herstellen einer integrierten Schaltungsanordnung

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3593174A (en) * 1969-06-05 1971-07-13 Westinghouse Electric Corp Solid state amplifier for microwave frequency signals
JPH04271161A (ja) * 1991-02-27 1992-09-28 Mitsubishi Electric Corp 半導体装置
JPH05275609A (ja) * 1992-03-26 1993-10-22 Hitachi Ltd 半導体モジュール基板
DE4404298A1 (de) * 1994-02-11 1995-08-17 Sel Alcatel Ag Verfahren zur Herstellung eines Multilayers
JPH0818001A (ja) * 1994-07-01 1996-01-19 Nippondenso Co Ltd Ｉｃパッケージ
JP3322575B2 (ja) * 1996-07-31 2002-09-09 太陽誘電株式会社 ハイブリッドモジュールとその製造方法
JPH1145977A (ja) 1997-07-28 1999-02-16 Hitachi Ltd マルチチップモジュールおよびその製造方法
JP2000058741A (ja) 1998-08-12 2000-02-25 Taiyo Yuden Co Ltd ハイブリッドモジュール
JP2000252407A (ja) * 1999-03-04 2000-09-14 Hitachi Ltd マルチチップモジュール
JP3407716B2 (ja) * 2000-06-08 2003-05-19 株式会社村田製作所 複合積層電子部品
US20020140081A1 (en) * 2000-12-07 2002-10-03 Young-Huang Chou Highly integrated multi-layer circuit module having ceramic substrates with embedded passive devices

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