JP2556044Y2 - 電子素子搭載基板 - Google Patents
電子素子搭載基板Info
- Publication number
- JP2556044Y2 JP2556044Y2 JP1993052304U JP5230493U JP2556044Y2 JP 2556044 Y2 JP2556044 Y2 JP 2556044Y2 JP 1993052304 U JP1993052304 U JP 1993052304U JP 5230493 U JP5230493 U JP 5230493U JP 2556044 Y2 JP2556044 Y2 JP 2556044Y2
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- JP
- Japan
- Prior art keywords
- conductive pattern
- substrate
- electronic element
- mounting board
- element mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、半導体素子、ＩＣ素子
及び表面弾性波素子（ＳＡＷ素子）等の電子素子を装着
固定する基板又はパッケージ構造に関する。
及び表面弾性波素子（ＳＡＷ素子）等の電子素子を装着
固定する基板又はパッケージ構造に関する。
【０００２】
【従来の技術】従来、この種の電子素子搭載基板として
は、図３及び図４に示すものが知られている。積層され
た絶縁体基板１及び２は、それぞれ厚さ０．３〜０．５
mmのセラミック又は樹脂からなり、第１層目の絶縁体基
板１の表面には導電パターン３が形成され、その上に電
子素子６がエポキシ樹脂等の接着剤７を用いて接着固定
されている。
は、図３及び図４に示すものが知られている。積層され
た絶縁体基板１及び２は、それぞれ厚さ０．３〜０．５
mmのセラミック又は樹脂からなり、第１層目の絶縁体基
板１の表面には導電パターン３が形成され、その上に電
子素子６がエポキシ樹脂等の接着剤７を用いて接着固定
されている。
【０００３】第２層目の絶縁体基板２は、第１層目の絶
縁体基板１の上に積層され、導電パターン３は両絶縁体
基板１及び２の間に挟み込まれる。第２層目の絶縁体基
板２には、電子素子６を設置するために、長方形状のく
り抜き部分５が形成され、そのくり抜き部分５の周辺の
基板表面には導電パターン４１、４２、４３が形成され
ている。これらの導電パターンのそれぞれと、電子素子
６の各端子とは細い金線８で接続される。また、第１層
目の絶縁体基板１の表面の導電パターン３と、第２層目
の絶縁体基板２の表面に設けられた導電パターン４１、
４２、４３とは、図３及び図４に示すように外部接続端
子９１及び９２で接続されている。
縁体基板１の上に積層され、導電パターン３は両絶縁体
基板１及び２の間に挟み込まれる。第２層目の絶縁体基
板２には、電子素子６を設置するために、長方形状のく
り抜き部分５が形成され、そのくり抜き部分５の周辺の
基板表面には導電パターン４１、４２、４３が形成され
ている。これらの導電パターンのそれぞれと、電子素子
６の各端子とは細い金線８で接続される。また、第１層
目の絶縁体基板１の表面の導電パターン３と、第２層目
の絶縁体基板２の表面に設けられた導電パターン４１、
４２、４３とは、図３及び図４に示すように外部接続端
子９１及び９２で接続されている。
【０００４】
【考案が解決しようとする課題】図３及び図４に示すよ
うな従来の電子素子搭載基板では、電子素子と外部回路
とを接続する第２層目の表面に形成した導電パターンの
インピーダンス（抵抗）が下記の理由により高く、その
ため高周波特性の劣化やノイズ特性の劣化等が起こると
いう不都合があった。
うな従来の電子素子搭載基板では、電子素子と外部回路
とを接続する第２層目の表面に形成した導電パターンの
インピーダンス（抵抗）が下記の理由により高く、その
ため高周波特性の劣化やノイズ特性の劣化等が起こると
いう不都合があった。
【０００５】導電パターンのインピーダンスを低減する
方法としては、（１）導電パターンを形成する材料とし
て低抵抗率の材料を用いる方法、（２）導電パターンの
厚みを厚くする方法がある。
方法としては、（１）導電パターンを形成する材料とし
て低抵抗率の材料を用いる方法、（２）導電パターンの
厚みを厚くする方法がある。
【０００６】上記（１）の方法では、第１層目、第２層
目の基板材料として水分、湿気を透過しにくいセラミッ
クを用いた場合に、積層構造とするためには約１０００
℃以上の高温処理が必要となる。このため導電パターン
材料はタングステン、モリブデン等の高融点金属を用い
ることが必要となるため、低抵抗材料である銅、金等の
低融点金属を用いることが不可能となる不都合がある。
また、もし第１層目及び第２層目の基板材料として樹脂
を用いる場合には、銅、金等の低抵抗金属を用いて積層
構造とすることができるが、反面外部の水分、湿気等を
透過し易く、電子素子を劣化させるという不都合があ
る。
目の基板材料として水分、湿気を透過しにくいセラミッ
クを用いた場合に、積層構造とするためには約１０００
℃以上の高温処理が必要となる。このため導電パターン
材料はタングステン、モリブデン等の高融点金属を用い
ることが必要となるため、低抵抗材料である銅、金等の
低融点金属を用いることが不可能となる不都合がある。
また、もし第１層目及び第２層目の基板材料として樹脂
を用いる場合には、銅、金等の低抵抗金属を用いて積層
構造とすることができるが、反面外部の水分、湿気等を
透過し易く、電子素子を劣化させるという不都合があ
る。
【０００７】次に（２）の方法の場合には、積層構造部
の気密性が得られにくくなり、特に気密性を必要とする
場合には導電パターンの厚みに限界を生じ、導電パター
ンのインピーダンスを大幅に低減することは困難という
不都合がある。
の気密性が得られにくくなり、特に気密性を必要とする
場合には導電パターンの厚みに限界を生じ、導電パター
ンのインピーダンスを大幅に低減することは困難という
不都合がある。
【０００８】本考案は、このような従来技術の課題を解
決して、電子素子を搭載する基板、またはパッケージに
おいて、導電パターンのインピーダンスを低減すること
を目的とする。
決して、電子素子を搭載する基板、またはパッケージに
おいて、導電パターンのインピーダンスを低減すること
を目的とする。
【０００９】
【課題を解決するための手段】本考案は上記目的を達成
するために、それぞれに導電パターンの形成された少な
くとも２枚の絶縁体基板の積層体からなる電子素子搭載
基板において、下側の絶縁体基板上に電子素子を搭載す
るために上側の絶縁体基板に設けられたくり抜き部分の
側面に切り欠き部を設け、かつ前記上側絶縁体基板の表
面上に形成された導電パターンと前記下側の絶縁体基板
の表面上に形成された導電パターンとを電気的に接続す
る導電パターンを前記切り欠き部の側面に設けたもので
ある。
するために、それぞれに導電パターンの形成された少な
くとも２枚の絶縁体基板の積層体からなる電子素子搭載
基板において、下側の絶縁体基板上に電子素子を搭載す
るために上側の絶縁体基板に設けられたくり抜き部分の
側面に切り欠き部を設け、かつ前記上側絶縁体基板の表
面上に形成された導電パターンと前記下側の絶縁体基板
の表面上に形成された導電パターンとを電気的に接続す
る導電パターンを前記切り欠き部の側面に設けたもので
ある。
【００１０】
【作用】本考案によれば、従来の技術及び材料を用いな
がら、導電パターンの面積を拡大する方法によって、電
流経路を増大せしめ導電パターンのインピーダンスを低
減可能とし、高周波特性の劣化やノイズ特性の劣化を防
止することが可能となる。
がら、導電パターンの面積を拡大する方法によって、電
流経路を増大せしめ導電パターンのインピーダンスを低
減可能とし、高周波特性の劣化やノイズ特性の劣化を防
止することが可能となる。
【００１１】
【実施例】以下、本考案の一実施例につき図１及び図２
を参照して詳細に述べる。図１及び図２において、図３
及び図４で示した部材と同一若しくは同等の部材には同
一の参照符号を用いてその詳細な説明を省略する。
を参照して詳細に述べる。図１及び図２において、図３
及び図４で示した部材と同一若しくは同等の部材には同
一の参照符号を用いてその詳細な説明を省略する。
【００１２】図３の従来例と相違するのは、長方形状の
くり抜き部分５の角部に円筒状の切り欠き部１０を形成
する。さらにこの切り欠き部１０の側面に導電パターン
１１を形成する。この導電パターン１１によって、第１
層目の絶縁体基板１表面に設けられた導電パターン３
と、第２層目の絶縁体基板２表面に設けられた導電パタ
ーン４２とが相互に接続される。第１層目の絶縁体基板
１表面の導電パターン３と、第２層目の絶縁体基板２表
面の導電パターン４２とは、従来例と同様に外部接続端
子９２によって互いに接続される。このように、導電パ
ターン１１を設けたことにより、導電パターンの面積が
拡大されるので、電子素子から外部接続端子９２までの
電流経路が大幅に増加することになり、その結果導電パ
ターンのインピーダンスが大幅に低減され得る。
くり抜き部分５の角部に円筒状の切り欠き部１０を形成
する。さらにこの切り欠き部１０の側面に導電パターン
１１を形成する。この導電パターン１１によって、第１
層目の絶縁体基板１表面に設けられた導電パターン３
と、第２層目の絶縁体基板２表面に設けられた導電パタ
ーン４２とが相互に接続される。第１層目の絶縁体基板
１表面の導電パターン３と、第２層目の絶縁体基板２表
面の導電パターン４２とは、従来例と同様に外部接続端
子９２によって互いに接続される。このように、導電パ
ターン１１を設けたことにより、導電パターンの面積が
拡大されるので、電子素子から外部接続端子９２までの
電流経路が大幅に増加することになり、その結果導電パ
ターンのインピーダンスが大幅に低減され得る。
【００１３】以上述べた実施例では、くり抜き部分５の
角部にのみ切り欠き部１１を設けたが、同様にくり抜き
部分５の辺部にも設けることが有効であり、それによっ
て導電パターン３と、導電パターン４１や導電パターン
４３との相互接続が可能となる。また、切り欠き部の形
状は、円筒形状に限らず楕円形状、四角形状としても本
考案の所期の効果が達成され得る。
角部にのみ切り欠き部１１を設けたが、同様にくり抜き
部分５の辺部にも設けることが有効であり、それによっ
て導電パターン３と、導電パターン４１や導電パターン
４３との相互接続が可能となる。また、切り欠き部の形
状は、円筒形状に限らず楕円形状、四角形状としても本
考案の所期の効果が達成され得る。
【００１４】
【考案の効果】以上述べた構成の本考案によれば、従来
の技術及び材料を用いながら、導電パターンの面積を大
幅に拡大することができるので、導電パターンのインピ
ーダンスを著しく低減することが可能となり、それによ
って高周波特性の劣化やノイズ特性の劣化を有効に防止
することが可能となる。
の技術及び材料を用いながら、導電パターンの面積を大
幅に拡大することができるので、導電パターンのインピ
ーダンスを著しく低減することが可能となり、それによ
って高周波特性の劣化やノイズ特性の劣化を有効に防止
することが可能となる。
【図１】本考案の一実施例を示す概略斜視図である。
【図２】図１の実施例の概略側面図である。
【図３】従来例としての電子素子搭載基板を示す概略斜
視図である。
視図である。
【図４】従来例の概略側面図である。
１，２ 絶縁体基板 ３，１１，４１，４２，４３ 導電パターン ５ くり抜き部分 ６ 電子素子 ７ 接着剤 ８ 金線 ９１，９２ 外部接続端子 １０ 切り欠き部
Claims (3)
- 【請求項１】 それぞれに導電パターンの形成された少
なくとも２枚の絶縁体基板の積層体からなる電子素子搭
載基板において、 下側の絶縁体基板上に電子素子を搭載するために上側の
絶縁体基板に設けられたくり抜き部分の側面に切り欠き
部を設け、かつ前記上側絶縁体基板の表面上に形成され
た導電パターンと前記下側の絶縁体基板の表面上に形成
された導電パターンとを電気的に接続する導電パターン
を前記切り欠き部の側面に設けたことを特徴とする電子
素子搭載基板。 - 【請求項２】 請求項１において、該切り欠き部の導電
パターンが、前記くり抜き部分の角部に設けられること
を特徴とする電子素子搭載基板。 - 【請求項３】 請求項１において、該切り欠き部の導電
パターンが、前記くり抜き部分の辺部に設けられること
を特徴とする電子素子搭載基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993052304U JP2556044Y2 (ja) | 1993-09-01 | 1993-09-01 | 電子素子搭載基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993052304U JP2556044Y2 (ja) | 1993-09-01 | 1993-09-01 | 電子素子搭載基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0718449U JPH0718449U (ja) | 1995-03-31 |
| JP2556044Y2 true JP2556044Y2 (ja) | 1997-12-03 |
Family
ID=12911055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993052304U Expired - Fee Related JP2556044Y2 (ja) | 1993-09-01 | 1993-09-01 | 電子素子搭載基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556044Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3023720B2 (ja) * | 1991-08-26 | 2000-03-21 | 富士通株式会社 | 半導体装置 |
-
1993
- 1993-09-01 JP JP1993052304U patent/JP2556044Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0718449U (ja) | 1995-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |