JPH0340951B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は、擬似同軸線路及びストリツプ線路を
有し、超高周波帯で使用するのに好適な半導体装
置用パツケージに関する。

近年、GaAs−FET等の半導体素子及びこれ等
を用いた超小型、高性能のマイクロ波増幅回路等
が実現され、それと同時にそれ等素子、回路等を
収容するパツケージも開発されている。そして、
該パツケージの内部寸法は６×６×２〔mm〕と極
めて小型であり、また、適応周波数はKu帯にま
で及ぶ高性能なものである。

第１図は従来例の要部切断斜面図、第２図は要
部正面図、第３図は要部切断側面図であり、１は
銅製基台、２は銅製フレーム、３はサフアイア
板、４は電気端子、４Ａは電気端子４を構成する
アルミナ基体、４Ｂは電気端子４を構成するアル
ミナ駒体、５はメタライズ膜のラミネート部分、
６，７はストリツプ線路、８はサフアイア板上に
形成されたストリツプ線路、９はストリツプ線路
７とストリツプ線路８とを結ぶ金のリボン、１０
は段差をそれぞれ示している。

このパツケージに於けるサフアイア板３は厚さ
0.3〔mm〕であつて、その上表面には増幅回路の50
〔Ω〕ストリツプ線路８が形成されている。

また、電気端子４は、厚さ0.6〔mm〕、長さ１
〔mm〕の基体４Ａに抵抗抗率のタングステン・ペ
ーストを用いてメタライズ膜のパターンを形成
し、その上に厚さ0.6〔mm〕、長さ0.5〔mm〕の駒体
４Ｂをラミネートし、メタライズ膜に於けるラミ
ネートされていない部分に金鍍金して50〔Ω〕の
ストリツプ線路６，７を形成し、全体の側周には
メタライズ膜を形成したものである。そして、こ
の電気端子４は基台１及びフレーム２に形成され
た穴若しくは切欠きに嵌挿され、前記側周に形成
されたメタライズ膜を介して固着される。この構
成に依り、電気端子４に於ける基体４Ａと駒体４
Ｂとがラミネートされた部分では周囲が基台１及
びフレーム２で囲まれた状態となつていて、基台
１及びフレーム２を外導体、メタライズ膜のラミ
ネート部分５を内導体、基体４Ａ及び駒体４Ｂを
誘導体とする擬似同軸線路と見ることができる。
しかも、その擬似同軸線路の両外方にはストリツ
プ線路６，７が連なる構成となつている。

サフアイア板３と電気端子４の基体４Ａとは厚
さが相違しているが、基台１を切削して適切な段
差１０を形成してあるので、サフアイア板３と電
気端子４とを配設した場合にはサフアイア板３と
基体４Ａの各上表面は同一面をなし、従つて、ス
トリツプ線路７とストリツプ線路８とをリボン９
で結合することは容易である。

このパツケージは、Ku帯までの周波数に於い
ては、挿入損失、電圧定在波比は極めて少なく、
その特性は優秀である。

しかしながら、それもKu帯迄であつて、それ
を越える周波数になると、前期段差１０の部分で
発生する電界の乱れが無視できなくなり、第４図
に見られるように、50〔Ω〕ストリツプ線路１１
に寄生容量１２が挿入されたことになり、前記段
差１０の部分で電力の反射及び電力の損失が起き
る。

電気端子４の基体４ＡはFET等の半導体素子
に用いられる規格品パツケージのそれにならい
0.6〔mm〕の厚さとし、また、サフアイア板３も電
気的な要請及び規格品であるところから厚さ0.3
〔mm〕のものを使用している。

発明の目的 本発明は、前記段差に起因する寄生容量の発生
を防止して、Ku帯以上の周波数に於いても電力
の反射及び電力の損失を生じないパツケージを提
供しようとするものである。

発明の実施例 第５図は第６図は本発明一実施例の要部切断側
面図及び要部切断正面図であり、第１図乃至第３
図に関して説明した部分と同部分は同記号で指示
してある。

本実施例では、電気端子４に於ける基体４Ａの
厚さがサフアイア板３のそれと同一であり、従つ
て、第３図に見られる如き基台１の段差１０は不
要であるから、第４図に見られる寄生容量１２が
発生する余地はない。

基体４Ａの厚さをサフアイア板３のそれと同じ
く0.3〔mm〕とすると、擬似同軸線路を構成する関
係上、駒体４Ｂを厚さも0.3〔mm〕としなければな
らない。駒体４Ｂが薄くなることは、パツケージ
として基体４Ａから上の高さが低くなることであ
り、これはパツケージを複数個連結する際に有用
である。即ち、その場合は電気端子４同志が対向
するようにパツケージを並列させて衝合し、スト
リツプ線路６，６の間をボンデイングすることに
なるが、そのようにすると、パツケージに於ける
フレーム２，２の間隔は僅か0.5〔mm〕であるか
ら、そこにボンデイングの為の治具を挿入するこ
とは容易な作業ではない。従つて、前記のよう
に、基体４Ａから上の高さが低くなることはボン
デイング作業を極めて容易にする。

ところで、電気端子４に於ける擬似同軸線路及
びストリツプ線路６，７の特性インピーダンス
は、メタライズ膜のラミネート部分５（内導体）
の幅とストリツプ線路６，７の幅と基体４Ａ及び
駒体４Ｂの幅に依存する。

今、基体４Ａ、駒体４Ｂの厚さが0.3〔mm〕であ
るとすると、50〔Ω〕の特性インピーダンスとす
るには、メタライズ膜のラミネート部分５の幅は
約0.15〔mm〕及びストリツプ線路６，７の幅は約
0.2〔mm〕程度である。しかしながら、それ等の幅
を狭くするとマイクロ波の電力損失は大になるか
ら無条件に狭くすることはできない。常用の装置
では、ラミネート部分５の幅として0.2〔mm〕、ス
トリツプ線路６，７の幅として0.25〔mm〕は欲し
いところである。そのようにして、なお且つ、50
〔Ω〕の特性インピーダンスを維持するには、基
体４Ａ及び駒体４Ｂの幅を大にしなければなら
ず、その為、本実施例では、第６図に表されてい
るように正面から見ると長方形をなしている。

発明の効果 本発明に依る半導体装置用パツケージに於いて
は、第一のストリツプ線路（例えばストリツプ線
路８）を有する誘電体基板が（例えばサフアイア
板３）が表面に固着された金属基台（例えば銅製
基台１）と、前記誘電体基板の外側方に於ける金
属基台に該誘電体基板と表面が同一になるよう埋
め込まれ且つ表面に擬似同軸線路の内導体となる
メタライズ膜のラミネート部分（例えばメタライ
ズ膜のラミネート部分５）及び該ラミネート部分
の両端から延在する第二のストリツプ線路（例え
ばストリツプ線路６或いは７）が形成されてなる
と共に該誘電体基体と同じ厚さを有して電気端子
の一部をなす誘電体基体（例えばアルミナ基体４
Ａ）と、前記誘電体基体に於ける前記メタライズ
膜のラミネート部分上近傍に設けられ且つ前記誘
電体基体と一体化されて電気端子の一部をなす誘
電体駒体（例えばアルミナ駒体４Ｂ）と、前記誘
電体駒体を切欠内に収容すると共に前記第一のス
トリツプ線路を有する誘電体基板を囲むように前
記金属基台表面に固着された金属フレーム（例え
ば銅製フレーム２）とを備えている構造に、なつ
ているので、前記誘電体基板と前記電気端子の基
体とは金属基台の同一面上にあり、その間に段差
は存在しないから寄生容量は発生しない。従つ
て、Ku帯以上の周波数でも優れた高周波特性を
示し、超高周波リニア集積回路装置用のみなら
ず、超高速デイジタル集積回路装置用としても有
効である。そして、電気端子に於ける基体が薄く
なつたことに起因して、駒体も薄くなるので、パ
ツケージとして、基体から上の高さが低くなり、
パツケージを複数個連結する際の作業が容易とな
る効果もある。

【図面の簡単な説明】

第１図は従来例の要部切断斜面図、第２図は要
部正面図、第３図は要部切断側面図、第４図は等
価回路図、第５図は本発明一実施例の要部切断側
面図、第６図は同じく要部切断正面図である。 図に於いて、１は銅製基台、２は銅製フレー
ム、３はサフアイア板、４は電気端子、４Ａは電
気端子４を構成するアルミナ基体、４Ｂは電気端
子４を構成するアルミナ駒体、５はメタライズ膜
のラミネート部分、６，７はストリツプ線路、８
はサフアイア板上に形成されたストリツプ線路、
９はストリツプ線路７とストリツプ線路８とを結
ぶ金のリボンである。

Claims (1)

1. 【特許請求の範囲】 １ 第一のストリツプ線路を有する誘電体基板が
   表面に固着された金属基台と、 前記誘電体基板の外側方に於ける金属基台に該
   誘電体基板と表面が同一になるよう埋め込まれ且
   つ表面に擬似同軸線路の内導体となるメタライズ
   膜のラミネート部分及び該ラミネート部分の両端
   から延在する第二のストリツプ線路が形成されて
   なると共に該誘電体基板と同じ厚さを有して電気
   端子の一部をなす誘電体基体と、 前記誘電体基体に於ける前記メタライズ膜のラ
   ミネート部分上近傍に設けられ且つ前記誘電体基
   体と一体化されて電気端子の一部をなす誘電体駒
   体と、 前記誘電体駒体を切欠内に収容すると共に前記
   第一のストリツプ線路を有する誘電体基板を囲む
   ように前記金属基台表面に固着された金属フレー
   ムと を備えてなることを特徴とする半導体装置用パツ
   ケージ。