JP3337016B2 - 高周波半導体パッケージ - Google Patents
高周波半導体パッケージInfo
- Publication number
- JP3337016B2 JP3337016B2 JP32632599A JP32632599A JP3337016B2 JP 3337016 B2 JP3337016 B2 JP 3337016B2 JP 32632599 A JP32632599 A JP 32632599A JP 32632599 A JP32632599 A JP 32632599A JP 3337016 B2 JP3337016 B2 JP 3337016B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- width
- semiconductor package
- strip line
- side strip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高周波半導体装置に
関し、特に外部回路基板に実装する高周波半導体パッケ
ージに関するものである。
関し、特に外部回路基板に実装する高周波半導体パッケ
ージに関するものである。
【０００２】
【従来の技術】高周波半導体装置の半導体パッケージと
して、ヒートシンク構造セラミックパッケージが用いら
れている。図６はこの種の半導体パッケージ１０Ａの一
例の外観斜視図であり、金属製のヒートシンク１上にセ
ラミックケース部２が一体に設けられ、このセラミック
ケース部内に図外の半導体素子が搭載されている。ま
た、前記セラミックケース部２には複数本のリード６Ｂ
が側方に突出形成されており、その内端部において前記
半導体素子に電気接続されている。さらに、前記セラミ
ックケース部２上にはセラミックあるいは金属等からな
るキャップ７が被せられ、前記半導体素子やリード内端
部を封止している。ここで、従来のこの種の半導体パッ
ケージにおいては、前記リード６Ｂとして、一部のリー
ドには、リードの極性を示す為に先端部の一辺を切り落
としたテーパ状に形成されているものがあるが、一般に
は細幅の方形をした短冊状、あるいはストリップ状に形
成されている。
して、ヒートシンク構造セラミックパッケージが用いら
れている。図６はこの種の半導体パッケージ１０Ａの一
例の外観斜視図であり、金属製のヒートシンク１上にセ
ラミックケース部２が一体に設けられ、このセラミック
ケース部内に図外の半導体素子が搭載されている。ま
た、前記セラミックケース部２には複数本のリード６Ｂ
が側方に突出形成されており、その内端部において前記
半導体素子に電気接続されている。さらに、前記セラミ
ックケース部２上にはセラミックあるいは金属等からな
るキャップ７が被せられ、前記半導体素子やリード内端
部を封止している。ここで、従来のこの種の半導体パッ
ケージにおいては、前記リード６Ｂとして、一部のリー
ドには、リードの極性を示す為に先端部の一辺を切り落
としたテーパ状に形成されているものがあるが、一般に
は細幅の方形をした短冊状、あるいはストリップ状に形
成されている。
【０００３】このような半導体パッケージ１０Ａは、図
７に示すように、外部回路基板２０に実装される。外部
回路基板２０は、絶縁基板２２の表面に導体膜を所要の
パターンに形成した基板側ストリップライン２３が形成
されており、前記半導体パッケージ１０Ａをこの外部回
路基板２０に搭載すれば、半導体パッケージ１０Ａの各
リード６Ｂがそれぞれ外部回路基板２０の基板側ストリ
ップライン２３上に載置されるため、半田等のソルダに
よってリード６Ｂと基板側ストリップライン２３を接続
することにより実装が行われる。
７に示すように、外部回路基板２０に実装される。外部
回路基板２０は、絶縁基板２２の表面に導体膜を所要の
パターンに形成した基板側ストリップライン２３が形成
されており、前記半導体パッケージ１０Ａをこの外部回
路基板２０に搭載すれば、半導体パッケージ１０Ａの各
リード６Ｂがそれぞれ外部回路基板２０の基板側ストリ
ップライン２３上に載置されるため、半田等のソルダに
よってリード６Ｂと基板側ストリップライン２３を接続
することにより実装が行われる。
【０００４】
【発明が解決しようとする課題】ところで、外部回路基
板２０を構成する絶縁基板２２は、特に決められた種類
の基板が用いられる訳では無く、様々な比誘電率の基板
が用いられる。したがって、絶縁基板２２上の基板側ス
トリップライン２３を所定の特性インピーダンスＺｘに
設計したときには、絶縁基板２２の厚さ、比誘電率の値
の違いにより、基板側ストリップライン２３のライン幅
Ｗｘは種々の幅寸法に設計する必要があることが予想さ
れる。そのため、場合によっては、図７に示すように、
リード６Ｂの幅寸法よりも基板側ストリップライン２３
の幅寸法が大きい状態で実装されることがあり、同図に
斜線Ｘに示すように、リード６Ｂよりも基板側ストリッ
プライン２３の幅寸法が外側に大きい領域は、外部回路
基板２０において基板側ストリップライン２３の実質的
な設計上の幅寸法を変えてしまう不用な部分となり、イ
ンピーダンスの不連続部分が発生する。
板２０を構成する絶縁基板２２は、特に決められた種類
の基板が用いられる訳では無く、様々な比誘電率の基板
が用いられる。したがって、絶縁基板２２上の基板側ス
トリップライン２３を所定の特性インピーダンスＺｘに
設計したときには、絶縁基板２２の厚さ、比誘電率の値
の違いにより、基板側ストリップライン２３のライン幅
Ｗｘは種々の幅寸法に設計する必要があることが予想さ
れる。そのため、場合によっては、図７に示すように、
リード６Ｂの幅寸法よりも基板側ストリップライン２３
の幅寸法が大きい状態で実装されることがあり、同図に
斜線Ｘに示すように、リード６Ｂよりも基板側ストリッ
プライン２３の幅寸法が外側に大きい領域は、外部回路
基板２０において基板側ストリップライン２３の実質的
な設計上の幅寸法を変えてしまう不用な部分となり、イ
ンピーダンスの不連続部分が発生する。
【０００５】ここで、半導体パッケージのリードでの特
性インピーダンスをＺ１、外部回路基板のストリップラ
インでの特性インピーダンスをＺ２とし、これらの特性
インピーダンスＺ１，Ｚ２が一致しないときには、接続
部分においてインピーダンスの不連続部分が発生し、式
（１）に示す電圧定在波ＶＳＷＲρが発生する要因とな
る。 ＶＳＷＲρ＝（１＋｜Γ１｜）／（１−｜Γ１｜） …（１） ここで、Γ１＝（Ｚ１−Ｚ２）／（Ｚ１＋Ｚ２） このようなインピーダンスの不連続部分が発生すると、
リードとストリップラインとの間での想定している高周
波電力の伝送を妨げる事になり、電力の反射を生じる原
因になり、半導体パッケージ（高周波半導体装置）の高
周波特性が低下されることになる。
性インピーダンスをＺ１、外部回路基板のストリップラ
インでの特性インピーダンスをＺ２とし、これらの特性
インピーダンスＺ１，Ｚ２が一致しないときには、接続
部分においてインピーダンスの不連続部分が発生し、式
（１）に示す電圧定在波ＶＳＷＲρが発生する要因とな
る。 ＶＳＷＲρ＝（１＋｜Γ１｜）／（１−｜Γ１｜） …（１） ここで、Γ１＝（Ｚ１−Ｚ２）／（Ｚ１＋Ｚ２） このようなインピーダンスの不連続部分が発生すると、
リードとストリップラインとの間での想定している高周
波電力の伝送を妨げる事になり、電力の反射を生じる原
因になり、半導体パッケージ（高周波半導体装置）の高
周波特性が低下されることになる。
【０００６】本発明の目的は、リードと外部回路基板の
ストリップラインとのインピーダンスの不連続部分の発
生を抑制し、高周波特性を改善した半導体パッケージを
提供するものである。
ストリップラインとのインピーダンスの不連続部分の発
生を抑制し、高周波特性を改善した半導体パッケージを
提供するものである。
【０００７】
【課題を解決するための手段】本発明は、少なくとも一
つのリードがパッケージ外方に向けて突出形成された高
周波半導体パッケージにおいて、前記リードは前記パッ
ケージから突出される部位である基部からリード先端部
に向けて当該リードの幅寸法が徐々に減少するくさび型
に形成されており、前記リードの基部の幅寸法は当該高
周波半導体パッケージが実装される外部回路基板に形成
された基板側ストリップラインのライン幅寸法よりも大
きく、前記リードの先端部の幅寸法は前記基板側ストリ
ップラインのライン幅寸法よりも小さくされていること
を特徴とする。ここで、前記リードの先端部の幅寸法は
零に形成される。あるいは、前記リードの先端部はリー
ドの長さ方向に垂直な方向に切り落とされており、当該
先端部の幅寸法は前記基板側ストリップラインのライン
幅寸法以下に形成される。
つのリードがパッケージ外方に向けて突出形成された高
周波半導体パッケージにおいて、前記リードは前記パッ
ケージから突出される部位である基部からリード先端部
に向けて当該リードの幅寸法が徐々に減少するくさび型
に形成されており、前記リードの基部の幅寸法は当該高
周波半導体パッケージが実装される外部回路基板に形成
された基板側ストリップラインのライン幅寸法よりも大
きく、前記リードの先端部の幅寸法は前記基板側ストリ
ップラインのライン幅寸法よりも小さくされていること
を特徴とする。ここで、前記リードの先端部の幅寸法は
零に形成される。あるいは、前記リードの先端部はリー
ドの長さ方向に垂直な方向に切り落とされており、当該
先端部の幅寸法は前記基板側ストリップラインのライン
幅寸法以下に形成される。
【０００８】本発明においては、リード形状がくさび型
をしているため、リードが外部回路基板の基板側ストリ
ップラインに接続されたときには、リードと基板側スト
リップラインの幅寸法が一致される箇所が、基板側スト
リップラインの幅寸法に追従されることになり、リード
と基板側ストリップラインの幅寸法の相違が要因となる
リードと基板側ストリップラインの特性インピーダンス
の差が低減でき、両者間での特性インピーダンスの不連
続の発生を抑制し、反射電力を最小にした高周波特性に
優れた半導体パッケージが実現される。
をしているため、リードが外部回路基板の基板側ストリ
ップラインに接続されたときには、リードと基板側スト
リップラインの幅寸法が一致される箇所が、基板側スト
リップラインの幅寸法に追従されることになり、リード
と基板側ストリップラインの幅寸法の相違が要因となる
リードと基板側ストリップラインの特性インピーダンス
の差が低減でき、両者間での特性インピーダンスの不連
続の発生を抑制し、反射電力を最小にした高周波特性に
優れた半導体パッケージが実現される。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の半導体パッケージ１
０の第１の実施形態の一部を破断した斜視図である。金
属製の板材を加工したヒートシンク１を有しており、こ
のヒートシンク１上にセラミックを矩形の枠状に形成し
たセラミックケース部２が一体に形成されている。前記
セラミックケース部２内の前記ヒートシンク１上には高
周波半導体素子３がマウントされており、また前記セラ
ミックケース部２の両側辺の表面には導体膜あるいはメ
タライズからなるパッケージ側ストリップライン４が形
成され、前記高周波半導体素子３は金属ワイヤ５により
前記パッケージ側ストリップライン４の内側端部に電気
接続されている。さらに、前記パッケージ側ストリップ
ライン４の外側端部には金属片で構成されるリード６
が、その基端部において図外のソルダ等により一体に接
続されている。前記リード６は、後述するように、先端
部に向けて幅寸法が縮小される楔型（テーパ型）に形成
されている。そして、前記セラミックケース部２の上に
はセラミック、金属等からなるキャップ７が被せられ、
セラミックケース部内を封止して半導体パッケージが構
成されている。
参照して説明する。図１は本発明の半導体パッケージ１
０の第１の実施形態の一部を破断した斜視図である。金
属製の板材を加工したヒートシンク１を有しており、こ
のヒートシンク１上にセラミックを矩形の枠状に形成し
たセラミックケース部２が一体に形成されている。前記
セラミックケース部２内の前記ヒートシンク１上には高
周波半導体素子３がマウントされており、また前記セラ
ミックケース部２の両側辺の表面には導体膜あるいはメ
タライズからなるパッケージ側ストリップライン４が形
成され、前記高周波半導体素子３は金属ワイヤ５により
前記パッケージ側ストリップライン４の内側端部に電気
接続されている。さらに、前記パッケージ側ストリップ
ライン４の外側端部には金属片で構成されるリード６
が、その基端部において図外のソルダ等により一体に接
続されている。前記リード６は、後述するように、先端
部に向けて幅寸法が縮小される楔型（テーパ型）に形成
されている。そして、前記セラミックケース部２の上に
はセラミック、金属等からなるキャップ７が被せられ、
セラミックケース部内を封止して半導体パッケージが構
成されている。
【００１０】前記半導体パッケージ１０は、図２に平面
図、図３に図２のＡＡ線断面図をそれぞれ示すように、
外部回路基板２０に実装される。前記外部回路基板２０
は、ここでは接地金属板２１の上に一対の絶縁基板２２
が所定の間隔を置いて配置されており、各絶縁基板２２
はそれぞれの表面に導体膜を所要のパターンに形成して
基板側ストリップライン２３を形成している。そして、
これまでと同様に、前記半導体パッケージ１０を前記絶
縁基板２２間の前記接地金属板２１の表面上に搭載すれ
ば、半導体パッケージ１０の各リード６がそれぞれ外部
回路基板２０の基板側ストリップライン２３上に載置さ
れるため、半田等のソルダによって前記リード６と基板
側ストリップライン２３を接続することにより実装が行
われる。
図、図３に図２のＡＡ線断面図をそれぞれ示すように、
外部回路基板２０に実装される。前記外部回路基板２０
は、ここでは接地金属板２１の上に一対の絶縁基板２２
が所定の間隔を置いて配置されており、各絶縁基板２２
はそれぞれの表面に導体膜を所要のパターンに形成して
基板側ストリップライン２３を形成している。そして、
これまでと同様に、前記半導体パッケージ１０を前記絶
縁基板２２間の前記接地金属板２１の表面上に搭載すれ
ば、半導体パッケージ１０の各リード６がそれぞれ外部
回路基板２０の基板側ストリップライン２３上に載置さ
れるため、半田等のソルダによって前記リード６と基板
側ストリップライン２３を接続することにより実装が行
われる。
【００１１】ここで、図２を参照して、前記半導体パッ
ケージ１０の各パッケージ側ストリップライン４の幅寸
法Ｗ１は、外部回路基板２０の基板側ストリップライン
２３のライン幅Ｗ２よりも大幅に形成されている。これ
は、基板側ストリップライン４を所定の特性インピーダ
ンスＺ１に設計したときには、外部回路基板２０に用い
られる絶縁基板２２の厚さ、比誘電率の値の違いによ
り、基板側ストリップライン２３のライン幅Ｗ２は種々
の幅寸法になるため、実際に実装を行う外部回路基板を
想定して設計したときのストリップラインのライン幅に
基づき、そのライン幅よりも若干大きな幅寸法となるよ
うにパッケージ側ストリップライン４の幅寸法、換言す
ればパッケージ側ストリップライン４に接続されるリー
ド６の基部の幅寸法Ｗ１を設計するためである。そし
て、前記リード６は前記パッケージ側ストリップライン
４に接続されている基部から先端部に向けて、その一方
の辺をリードの突出方向に対して斜めになるように、し
かもリードの先端部で幅寸法が零になるようにくさび型
に形成する。なお、この実施形態では、前記半導体パッ
ケージ１０の両側辺部においてそれぞれ２本のリード６
が設けられ、各リード６の内側の辺を斜めに形成してい
るが、必ずしもこのように形成する必要はない。すなわ
ち、半導体パッケージ１０を外部回路基板２０に実装し
たときに、各リード６の片方の辺が基板側ストリップラ
イン２３の片方の辺に沿って一致し、他方の辺が斜めに
なるようにすればよい。
ケージ１０の各パッケージ側ストリップライン４の幅寸
法Ｗ１は、外部回路基板２０の基板側ストリップライン
２３のライン幅Ｗ２よりも大幅に形成されている。これ
は、基板側ストリップライン４を所定の特性インピーダ
ンスＺ１に設計したときには、外部回路基板２０に用い
られる絶縁基板２２の厚さ、比誘電率の値の違いによ
り、基板側ストリップライン２３のライン幅Ｗ２は種々
の幅寸法になるため、実際に実装を行う外部回路基板を
想定して設計したときのストリップラインのライン幅に
基づき、そのライン幅よりも若干大きな幅寸法となるよ
うにパッケージ側ストリップライン４の幅寸法、換言す
ればパッケージ側ストリップライン４に接続されるリー
ド６の基部の幅寸法Ｗ１を設計するためである。そし
て、前記リード６は前記パッケージ側ストリップライン
４に接続されている基部から先端部に向けて、その一方
の辺をリードの突出方向に対して斜めになるように、し
かもリードの先端部で幅寸法が零になるようにくさび型
に形成する。なお、この実施形態では、前記半導体パッ
ケージ１０の両側辺部においてそれぞれ２本のリード６
が設けられ、各リード６の内側の辺を斜めに形成してい
るが、必ずしもこのように形成する必要はない。すなわ
ち、半導体パッケージ１０を外部回路基板２０に実装し
たときに、各リード６の片方の辺が基板側ストリップラ
イン２３の片方の辺に沿って一致し、他方の辺が斜めに
なるようにすればよい。
【００１２】したがって、前記したように外部回路基板
２０に半導体パッケージ１０を実装したときには、各リ
ード６は片方の辺では基板側ストリップライン２３の片
方の辺に沿って重なった状態となり、また各リード６の
他方の辺は基板側ストリップライン２３の他方の辺に交
差した状態となり、この状態でソルダにより接続され
る。すなわち、この接続状態では各リード６において
は、リードの突出長さ方向の一部において、リード６の
幅寸法と基板側ストリップライン２３の幅寸法が一致す
る部分が生じ、これよりもリード６の基端側ではリード
幅が大きく、リード６の先端側では基板側ストリップラ
イン幅が大きい状態になる。
２０に半導体パッケージ１０を実装したときには、各リ
ード６は片方の辺では基板側ストリップライン２３の片
方の辺に沿って重なった状態となり、また各リード６の
他方の辺は基板側ストリップライン２３の他方の辺に交
差した状態となり、この状態でソルダにより接続され
る。すなわち、この接続状態では各リード６において
は、リードの突出長さ方向の一部において、リード６の
幅寸法と基板側ストリップライン２３の幅寸法が一致す
る部分が生じ、これよりもリード６の基端側ではリード
幅が大きく、リード６の先端側では基板側ストリップラ
イン幅が大きい状態になる。
【００１３】ここで、一般的に、半導体パッケージや外
部回路基板の各ストリップライン幅をＷ、その下地とな
る半導体パッケージのセラミックケース部や外部回路基
板の絶縁基板の比誘電率をεｒ、セラミックケース部や
絶縁膜基板の厚さをｔとしたとき、各ストリップライン
における特性インピーダンスＺは次のように計算され
る。 Ｗ／ｔ≦１の場合 Ｚ＝60／√（εff）・ｌｎ（８×ｔ／Ｗ＋0.25×Ｗ／
ｔ） ここで、 εff=(εｒ＋1)／２＋ (εｒ−１）[(１＋12×ｔ／Ｗ)e
-1/2＋0.04×(1−Ｗ／ｔ)e2] Ｗ／ｔ≧１の場合 Ｚ＝120 ×π／√（εff）／〔Ｗ／ｔ＋1.393 ＋0.667
×ｌｎ（Ｗ／ｔ＋1.444)] ここで、 εff＝（εr ＋１）／２＋（εr −１）／２×（１＋12
×ｔ／Ｗ)e-1/2）
部回路基板の各ストリップライン幅をＷ、その下地とな
る半導体パッケージのセラミックケース部や外部回路基
板の絶縁基板の比誘電率をεｒ、セラミックケース部や
絶縁膜基板の厚さをｔとしたとき、各ストリップライン
における特性インピーダンスＺは次のように計算され
る。 Ｗ／ｔ≦１の場合 Ｚ＝60／√（εff）・ｌｎ（８×ｔ／Ｗ＋0.25×Ｗ／
ｔ） ここで、 εff=(εｒ＋1)／２＋ (εｒ−１）[(１＋12×ｔ／Ｗ)e
-1/2＋0.04×(1−Ｗ／ｔ)e2] Ｗ／ｔ≧１の場合 Ｚ＝120 ×π／√（εff）／〔Ｗ／ｔ＋1.393 ＋0.667
×ｌｎ（Ｗ／ｔ＋1.444)] ここで、 εff＝（εr ＋１）／２＋（εr −１）／２×（１＋12
×ｔ／Ｗ)e-1/2）
【００１４】したがって、この実施形態の半導体パッケ
ージ１０の２本のパッケージ側ストリップライン４、す
なわち、リード４の幅寸法Ｗ１、半導体パッケージ１０
のセラミックケース部２の比誘電率εｒ１、同じくセラ
ミックケース部２の厚さｔ１から各パッケージ側ストリ
ップライン４を含むリード６の特性インピーダンスＺ１
が計算される。また、外部回路基板２０の基板側ストリ
ップライン２３の幅寸法Ｗ２、外部回路基板の絶縁基板
２２の比誘電率εｒ２、同絶縁基板２２の厚さｔ２から
各基板側ストリップライン２３の特性インピーダンスＺ
２が計算される。なお、この実施形態では、２本のリー
ド６、基板側ストリップライン２３が間隔Ｌ１，Ｌ２で
並列配置されており、特性インピーダンスを高精度に計
算する際にはこれらライン間隔を考慮することが好まし
いが、ここではライン間隔については省略している。
ージ１０の２本のパッケージ側ストリップライン４、す
なわち、リード４の幅寸法Ｗ１、半導体パッケージ１０
のセラミックケース部２の比誘電率εｒ１、同じくセラ
ミックケース部２の厚さｔ１から各パッケージ側ストリ
ップライン４を含むリード６の特性インピーダンスＺ１
が計算される。また、外部回路基板２０の基板側ストリ
ップライン２３の幅寸法Ｗ２、外部回路基板の絶縁基板
２２の比誘電率εｒ２、同絶縁基板２２の厚さｔ２から
各基板側ストリップライン２３の特性インピーダンスＺ
２が計算される。なお、この実施形態では、２本のリー
ド６、基板側ストリップライン２３が間隔Ｌ１，Ｌ２で
並列配置されており、特性インピーダンスを高精度に計
算する際にはこれらライン間隔を考慮することが好まし
いが、ここではライン間隔については省略している。
【００１５】このように、前記した実装構造では、半導
体パッケージ１０の特性インピーダンスＺ１のリード６
と、外部回路基板２０の特性インピーダンスＺ２の基板
側ストリップライン２３を接続しているため、リード６
を通して伝送されてきた高周波電力を外部回路基板２０
の基板側ストリップライン２３に反射無く伝送させるた
めには、Ｚ１＝Ｚ２となるようにリード６又は基板側ス
トリップライン２３の特性インピーダンスを設計する必
要がある。ここで、従来の一般的な技術では、半導体パ
ッケージのリード幅はパッケージ寸法、リード数等によ
って制約を受けるため、外部回路基板の基板側ストリッ
プラインの幅を設計することになる。例えば、外部回路
基板２０の基板側ストリップライン２３の幅寸法Ｗ２を
パラメータとして特性インピーダンスＺ１＝Ｚ２に設計
するのが一般的である。しかしながらこのような技法で
は、半導体パッケージのリードの特性インピーダンスＺ
１に対応して外部回路基板の基板側ストリップラインを
設計する必要があり、外部回路基板の設計、製造が複雑
になることは否めない。
体パッケージ１０の特性インピーダンスＺ１のリード６
と、外部回路基板２０の特性インピーダンスＺ２の基板
側ストリップライン２３を接続しているため、リード６
を通して伝送されてきた高周波電力を外部回路基板２０
の基板側ストリップライン２３に反射無く伝送させるた
めには、Ｚ１＝Ｚ２となるようにリード６又は基板側ス
トリップライン２３の特性インピーダンスを設計する必
要がある。ここで、従来の一般的な技術では、半導体パ
ッケージのリード幅はパッケージ寸法、リード数等によ
って制約を受けるため、外部回路基板の基板側ストリッ
プラインの幅を設計することになる。例えば、外部回路
基板２０の基板側ストリップライン２３の幅寸法Ｗ２を
パラメータとして特性インピーダンスＺ１＝Ｚ２に設計
するのが一般的である。しかしながらこのような技法で
は、半導体パッケージのリードの特性インピーダンスＺ
１に対応して外部回路基板の基板側ストリップラインを
設計する必要があり、外部回路基板の設計、製造が複雑
になることは否めない。
【００１６】これに対し、前記実施形態では、半導体パ
ッケージ１０のリード６は、外部回路基板２０の基板側
ストリップライン２３の幅寸法Ｗ２よりも大きいリード
幅寸法Ｗ１から先端に向けてリード幅寸法が零になるよ
うなくさび型に形成されており、リード６の突出長さ方
向の一部において、リード６の幅寸法と基板側ストリッ
プライン２３の幅寸法が一致し、これよりもリード６の
基端側ではリード幅寸法が大きく、リード６の先端側で
は基板側ストリップライン２３の幅寸法が大きい構成と
されている。このため、リード６のくさび型をした形状
を一定に形成しておけば、リード６と基板側ストリップ
ライン２３の両幅寸法が一致する箇所は、基板側ストリ
ップライン２３の幅寸法Ｗ２に対して自己整合的に決定
されることになる。これにより、リード６の幅寸法が基
板側ストリップライン２３の幅寸法よりも大きくなる領
域は、基板側ストリップライン２３の幅寸法に追従変化
されることになり、図７に示したような基板側ストリッ
プライン２３に対して不要な部分となるリード領域が低
減でき、結果として、リード６の特性インピーダンスＺ
１と基板側ストリップライン２３の特性インピーダンス
Ｚ２の差を小さくし、あるいはＺ１＝Ｚ２とすることが
可能となる。したがって、リード６と基板側ストリップ
ライン２３との間での特性インピーダンスの不連続部分
の発生を解消して電圧定在波の発生を抑制し、リード６
と基板側ストリップライン２３との間で伝送される信号
の反射電力を最小にするように動作する。
ッケージ１０のリード６は、外部回路基板２０の基板側
ストリップライン２３の幅寸法Ｗ２よりも大きいリード
幅寸法Ｗ１から先端に向けてリード幅寸法が零になるよ
うなくさび型に形成されており、リード６の突出長さ方
向の一部において、リード６の幅寸法と基板側ストリッ
プライン２３の幅寸法が一致し、これよりもリード６の
基端側ではリード幅寸法が大きく、リード６の先端側で
は基板側ストリップライン２３の幅寸法が大きい構成と
されている。このため、リード６のくさび型をした形状
を一定に形成しておけば、リード６と基板側ストリップ
ライン２３の両幅寸法が一致する箇所は、基板側ストリ
ップライン２３の幅寸法Ｗ２に対して自己整合的に決定
されることになる。これにより、リード６の幅寸法が基
板側ストリップライン２３の幅寸法よりも大きくなる領
域は、基板側ストリップライン２３の幅寸法に追従変化
されることになり、図７に示したような基板側ストリッ
プライン２３に対して不要な部分となるリード領域が低
減でき、結果として、リード６の特性インピーダンスＺ
１と基板側ストリップライン２３の特性インピーダンス
Ｚ２の差を小さくし、あるいはＺ１＝Ｚ２とすることが
可能となる。したがって、リード６と基板側ストリップ
ライン２３との間での特性インピーダンスの不連続部分
の発生を解消して電圧定在波の発生を抑制し、リード６
と基板側ストリップライン２３との間で伝送される信号
の反射電力を最小にするように動作する。
【００１７】このように、リードをくさび型に形成する
ことで、リードの特性インピーダンスＺ１と、外部回路
基板の基板側ストリップラインの特性インピーダンスＺ
２を自己整合的に等しく、あるいは近似させることが可
能となるため、前記したように、半導体パッケージを構
成するセラミックケース部の比誘電率や厚み、あるいは
外部回路基板の絶縁基板の比誘電率や厚み等の相違にか
かわらず、基板側ストリップラインの設計、ないしは外
部回路基板の設計を一義的に行うことが可能になり、外
部回路基板の設計、製造を容易に行うことが可能にな
る。
ことで、リードの特性インピーダンスＺ１と、外部回路
基板の基板側ストリップラインの特性インピーダンスＺ
２を自己整合的に等しく、あるいは近似させることが可
能となるため、前記したように、半導体パッケージを構
成するセラミックケース部の比誘電率や厚み、あるいは
外部回路基板の絶縁基板の比誘電率や厚み等の相違にか
かわらず、基板側ストリップラインの設計、ないしは外
部回路基板の設計を一義的に行うことが可能になり、外
部回路基板の設計、製造を容易に行うことが可能にな
る。
【００１８】図４は本発明にかかる半導体パッケージの
第２の実施形態の外観斜視図であり、図５は当該半導体
パッケージを外部回路基板に実装した状態の平面図であ
る。なお、第１の実施形態と等価な部分には同一符号を
付して詳細な説明は省略する。この実施形態では、半導
体パッケージ１０のリード６Ａは、基部から先端部に向
けてくさび型に形成する点では前記実施形態と同様であ
るが、リード先端部のリード幅寸法を零にするのではな
く、実装が想定される外部回路基板２０の基板側ストリ
ップライン２３の最小のストリップライン幅と同等、も
しくはそれ以下の幅寸法で切り落とされた形状とされて
いる。このような幅寸法で先端を切り落とした形状を有
するリード６Ａにおいても、半導体パッケージ１０を外
部回路基板２０に実装したときには、リード６Ａのくさ
び型形状によって前記実施形態と同様にリード６Ａの特
性インピーダンスＺ１と、外部回路基板２０の基板側ス
トリップライン２３の特性インピーダンスＺ２の差を抑
制し、あるいは零にでき、リード６Ａと基板側ストリッ
プライン２３との間の反射電力を最小にすることが可能
となる。また、この実施形態では、先端を切り落とした
ことによりリード６Ａの長さを短くできるため、リード
６Ａにおける寄生容量が低減でき、高周波特性を改善す
る上で有利となる。
第２の実施形態の外観斜視図であり、図５は当該半導体
パッケージを外部回路基板に実装した状態の平面図であ
る。なお、第１の実施形態と等価な部分には同一符号を
付して詳細な説明は省略する。この実施形態では、半導
体パッケージ１０のリード６Ａは、基部から先端部に向
けてくさび型に形成する点では前記実施形態と同様であ
るが、リード先端部のリード幅寸法を零にするのではな
く、実装が想定される外部回路基板２０の基板側ストリ
ップライン２３の最小のストリップライン幅と同等、も
しくはそれ以下の幅寸法で切り落とされた形状とされて
いる。このような幅寸法で先端を切り落とした形状を有
するリード６Ａにおいても、半導体パッケージ１０を外
部回路基板２０に実装したときには、リード６Ａのくさ
び型形状によって前記実施形態と同様にリード６Ａの特
性インピーダンスＺ１と、外部回路基板２０の基板側ス
トリップライン２３の特性インピーダンスＺ２の差を抑
制し、あるいは零にでき、リード６Ａと基板側ストリッ
プライン２３との間の反射電力を最小にすることが可能
となる。また、この実施形態では、先端を切り落とした
ことによりリード６Ａの長さを短くできるため、リード
６Ａにおける寄生容量が低減でき、高周波特性を改善す
る上で有利となる。
【００１９】なお、前記実施形態では、半導体パッケー
ジの左右にそれぞれ２本のリードが配設した例を示して
いるが、各リードが十字型に配列されているような半導
体パッケージ、あるいは多数本のリードが配列されてい
るような半導体パッケージについても本発明を同様に適
用することが可能である。
ジの左右にそれぞれ２本のリードが配設した例を示して
いるが、各リードが十字型に配列されているような半導
体パッケージ、あるいは多数本のリードが配列されてい
るような半導体パッケージについても本発明を同様に適
用することが可能である。
【００２０】
【発明の効果】以上説明したように本発明は、パッケー
ジ外方に向けて突出形成された高周波半導体パッケージ
のリードの形状として、パッケージから突出される部位
である基部からリード先端部に向けて当該リードの幅寸
法が徐々に減少するくさび型に形成され、その上で、リ
ードの基部の幅寸法は当該高周波半導体パッケージが実
装される外部回路基板に形成された基板側ストリップラ
インのライン幅寸法よりも大きく、前記リードの先端部
の幅寸法は前記基板側ストリップラインのライン幅寸法
よりも小さくされているので、リードが外部回路基板の
基板側ストリップラインに接続されたときには、リード
と基板側ストリップラインの幅寸法が一致される箇所
が、基板側ストリップラインの幅寸法に追従されること
になり、リードと基板側ストリップラインの幅寸法の相
違が要因となるリードと基板側ストリップラインの特性
インピーダンスの差が低減でき、両者間での特性インピ
ーダンスの不連続の発生を抑制し、反射電力を最小にし
た高周波特性に優れた半導体パッケージが実現される。
また、これにより、基板側ストリップラインをリードの
特性インピーダンスに一致させるための設計、製造が不
要となり、外部回路基板の設計、製造を容易に行うこと
も可能となる。
ジ外方に向けて突出形成された高周波半導体パッケージ
のリードの形状として、パッケージから突出される部位
である基部からリード先端部に向けて当該リードの幅寸
法が徐々に減少するくさび型に形成され、その上で、リ
ードの基部の幅寸法は当該高周波半導体パッケージが実
装される外部回路基板に形成された基板側ストリップラ
インのライン幅寸法よりも大きく、前記リードの先端部
の幅寸法は前記基板側ストリップラインのライン幅寸法
よりも小さくされているので、リードが外部回路基板の
基板側ストリップラインに接続されたときには、リード
と基板側ストリップラインの幅寸法が一致される箇所
が、基板側ストリップラインの幅寸法に追従されること
になり、リードと基板側ストリップラインの幅寸法の相
違が要因となるリードと基板側ストリップラインの特性
インピーダンスの差が低減でき、両者間での特性インピ
ーダンスの不連続の発生を抑制し、反射電力を最小にし
た高周波特性に優れた半導体パッケージが実現される。
また、これにより、基板側ストリップラインをリードの
特性インピーダンスに一致させるための設計、製造が不
要となり、外部回路基板の設計、製造を容易に行うこと
も可能となる。
【図１】本発明の半導体パッケージの第１の実施形態の
外観斜視図である。
外観斜視図である。
【図２】図１の半導体パッケージを外部回路基板に実装
した状態の平面図である。
した状態の平面図である。
【図３】図２のＡＡ線に沿う断面図である。
【図４】本発明の半導体パッケージの第２の実施形態の
外観斜視図である。
外観斜視図である。
【図５】図４の半導体パッケージを外部回路基板に実装
した状態の平面図である。
した状態の平面図である。
【図６】従来の半導体パッケージの外観斜視図である。
【図７】図６の半導体パッケージを外部回路基板に実装
した状態の平面図である。
した状態の平面図である。
１ ヒートシンク ２ セラミックケース部 ３ 半導体素子 ４ パッケージ側ストリップライン ５ 金属ワイヤ ６，６Ａ リード ７ キャップ １０ 半導体パッケージ ２０ 外部回路基板 ２１ 接地金属板 ２２ 絶縁基板 ２３ 基板側ストリップライン
Claims (4)
- 【請求項１】 少なくとも一つのリードがパッケージ外
方に向けて突出形成された高周波半導体パッケージにお
いて、前記リードは前記パッケージから突出される部位
である基部からリード先端部に向けて当該リードの幅寸
法が徐々に減少するくさび型に形成され、前記リードの
基部の幅寸法は当該高周波半導体パッケージが実装され
る外部回路基板に形成された基板側ストリップラインの
ライン幅寸法よりも大きく、前記リードの先端部の幅寸
法は前記基板側ストリップラインのライン幅寸法よりも
小さくされていることを特徴とする高周波半導体パッケ
ージ。 - 【請求項２】 前記リードの先端部の幅寸法は零に形成
されていることを特徴とする請求項１に記載の高周波半
導体パッケージ。 - 【請求項３】 前記リードの先端部はリードの長さ方向
に垂直な方向に切り落とされており、当該先端部の幅寸
法は前記基板側ストリップラインのライン幅寸法以下で
あることを特徴とする請求項１に記載の高周波半導体パ
ッケージ。 - 【請求項４】 前記半導体パッケージは、ヒートシンク
と、前記ヒートシンク上に形成されたセラミックケース
部と、前記セラミックケース内に内装された半導体素子
と、前記セラミックケース部の表面に形成されたパッケ
ージ側ストリップラインと、前記パッケージ側ストリッ
プラインに基部が接続されたリードと、前記セラミック
ケースを封止するキャップとを備えて構成される請求項
１ないし３のいずれかに記載の高周波半導体パッケー
ジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32632599A JP3337016B2 (ja) | 1999-11-17 | 1999-11-17 | 高周波半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32632599A JP3337016B2 (ja) | 1999-11-17 | 1999-11-17 | 高周波半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144220A JP2001144220A (ja) | 2001-05-25 |
| JP3337016B2 true JP3337016B2 (ja) | 2002-10-21 |
Family
ID=18186519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32632599A Expired - Fee Related JP3337016B2 (ja) | 1999-11-17 | 1999-11-17 | 高周波半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3337016B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015029880A1 (ja) * | 2013-08-28 | 2015-03-05 | 京セラ株式会社 | 素子収納用パッケージおよび実装構造体 |
-
1999
- 1999-11-17 JP JP32632599A patent/JP3337016B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001144220A (ja) | 2001-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0503200B1 (en) | Package for microwave integrated circuit | |
| JPH07114323B2 (ja) | マイクロ波集積回路パツケ−ジ | |
| JPH10242716A (ja) | 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ | |
| JPH0786460A (ja) | 半導体装置 | |
| EP1585184B1 (en) | Direct current cut structure | |
| US6781488B2 (en) | Connected construction of a high-frequency package and a wiring board | |
| JP3337016B2 (ja) | 高周波半導体パッケージ | |
| JPH11214580A (ja) | 高周波素子収納用パッケージ | |
| JP2002185201A (ja) | 高周波用配線基板 | |
| JPH0575313A (ja) | 混成集積回路装置 | |
| JP3298604B2 (ja) | コプレーナガイド伝送線路 | |
| JPH05335815A (ja) | 導波管−マイクロストリップ変換器 | |
| JP2010068405A (ja) | 高周波伝送装置 | |
| JP3848616B2 (ja) | ガラス端子 | |
| JPH05199019A (ja) | 高周波回路パッケージ | |
| CA2231635C (en) | Dual-mode micrometer/millimeter wave integrated circuit package | |
| JP3395290B2 (ja) | 高周波用回路基板 | |
| JP3833426B2 (ja) | 高周波用配線基板 | |
| JP2002359443A (ja) | 高周波パッケ−ジと配線基板との接続構造 | |
| JP3463720B2 (ja) | 高周波回路用パッケージ | |
| JP2005130406A (ja) | 導波管部材および導波管ならびに高周波モジュール | |
| JP3305020B2 (ja) | キャビティダウンタイプの半導体装置の実装構造 | |
| JP2001053506A (ja) | 高周波用配線基板および接続構造 | |
| JP2846987B2 (ja) | 高周波用半導体装置 | |
| JP2966613B2 (ja) | 高周波用半導体パッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070809 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120809 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120809 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130809 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |