JPH0718449U - 電子素子搭載基板 - Google Patents

Abstract

(57)【要約】 【目的】 絶縁体基板上に形成された導電パターンのイ
ンピーダンスを低減することによって、高周波特性やノ
イズ特性の劣化を防止する。 【構成】 それぞれに導電パターンの形成された少なく
とも２枚の絶縁体基板の積層体からなる電子素子搭載基
板において、下側の絶縁体基板１上に電子素子６を搭載
するために、上側の絶縁体基板２に設けられたくり抜き
部分５に切り欠き部１０を設け、切り欠き部１０に導電
パターン１１を設けることにより、上側絶縁体基板２の
表面上に形成された導電パターン４１、４２、４３と下
側の絶縁体基板１の表面上に形成された導電パターン３
とを電気的に接続する構成。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、半導体素子、ＩＣ素子及び表面弾性波素子（ＳＡＷ素子）等の電子 素子を装着固定する基板又はパッケージ構造に関する。

【０００２】

【従来の技術】

従来、この種の電子素子搭載基板としては、図３及び図４に示すものが知られ ている。積層された絶縁体基板１及び２は、それぞれ厚さ０．３〜０．５mmのセ ラミック又は樹脂からなり、第１層目の絶縁体基板１の表面には導電パターン３ が形成され、その上に電子素子６がエポキシ樹脂等の接着剤７を用いて接着固定 されている。

【０００３】 第２層目の絶縁体基板２は、第１層目の絶縁体基板１の上に積層され、導電パ ターン３は両絶縁体基板１及び２の間に挟み込まれる。第２層目の絶縁体基板２ には、電子素子６を設置するために、長方形状のくり抜き部分５が形成され、そ のくり抜き部分５の周辺の基板表面には導電パターン４１、４２、４３が形成さ れている。これらの導電パターンのそれぞれと、電子素子６の各端子とは細い金 線８で接続される。また、第１層目の絶縁体基板１の表面の導電パターン３と、 第２層目の絶縁体基板２の表面に設けられた導電パターン４１、４２、４３とは 、図３及び図４に示すように外部接続端子９１及び９２で接続されている。

【０００４】

【考案が解決しようとする課題】

図３及び図４に示すような従来の電子素子搭載基板では、電子素子と外部回路 とを接続する第１層目及び第２層目の表面に形成した導電パターンのインピーダ ンス（抵抗）が高く、そのため高周波特性の劣化やノイズ特性の劣化等が起こる という不都合があった。

【０００５】 導電パターンのインピーダンスを低減する方法としては、（１）導電パターン を形成する材料として低抵抗率の材料を用いる方法、（２）導電パターンの厚み を厚くする方法がある。

【０００６】 上記（１）の方法では、第１層目、第２層目の基板材料として水分、湿気を透 過しにくいセラミックを用いた場合に、積層構造とするためには約１０００℃以 上の高温処理が必要となる。このため導電パターン材料はタングステン、モリブ デン等の高融点金属を用いることが必要となるため、低抵抗材料である銅、金等 の低融点金属を用いることが不可能となる不都合がある。また、もし第１層目及 び第２層目の基板材料として樹脂を用いる場合には、銅、金等の低抵抗金属を用 いて積層構造とすることができるが、反面外部の水分、湿気等を透過し易く、電 子素子を劣化させるという不都合がある。

【０００７】 次に（２）の方法の場合には、積層構造部の気密性が得られにくくなり、特に 気密性を必要とする場合には導電パターンの厚みに限界を生じ、導電パターンの インピーダンスを大幅に低減することは困難という不都合がある。

【０００８】 本考案は、このような従来技術の課題を解決して、電子素子を搭載する基板、 またはパッケージにおいて、導電パターンのインピーダンスを低減することを目 的とする。

【０００９】

【課題を解決するための手段】

本考案は上記目的を達成するために、それぞれに導電パターンの形成された少 なくとも２枚の絶縁体基板の積層体からなる電子素子搭載基板において、下側の 絶縁体基板上に電子素子を搭載するために、上側の絶縁体基板に設けられたくり 抜き部分に切り欠き部を設け、切り欠き部に導電パターンを設けることにより、 上側絶縁体基板の表面上に形成された導電パターンと下側の絶縁体基板の表面上 に形成された導電パターンとを電気的に接続可能とする構成とする。

【００１０】

【作用】 本考案によれば、従来の技術及び材料を用いながら、導電パターンの面積を拡 大する方法によって、電流経路を増大せしめ導電パターンのインピーダンスを低 減可能とし、高周波特性の劣化やノイズ特性の劣化を防止することが可能となる 。

【００１１】

【実施例】

以下、本考案の一実施例につき図１及び図２を参照して詳細に述べる。図１及 び図２において、図３及び図４で示した部材と同一若しくは同等の部材には同一 の参照符号を用いてその詳細な説明を省略する。

【００１２】 図３の従来例と相違するのは、長方形状のくり抜き部分５の角部に円筒状の切 り欠き部１０を形成する。さらにこの切り欠き部１０の側面に導電パターン１１ を形成する。この導電パターン１１によって、第１層目の絶縁体基板１表面に設 けられた導電パターン３と、第２層目の絶縁体基板２表面に設けられた導電パタ ーン４２とが相互に接続される。第１層目の絶縁体基板１表面の導電パターン３ と、第２層目の絶縁体基板２表面の導電パターン４２とは、従来例と同様に外部 接続端子９２によって互いに接続される。このように、導電パターン１１を設け たことにより、導電パターンの面積が拡大されるので、電子素子から外部接続端 子９２までの電流経路が大幅に増加することになり、その結果導電パターンのイ ンピーダンスが大幅に低減され得る。

【００１３】 以上述べた実施例では、くり抜き部分５の角部にのみ切り欠き部１１を設けた が、同様にくり抜き部分５の辺部にも設けることが有効であり、それによって導 電パターン３と、導電パターン４１や導電パターン４３との相互接続が可能とな る。また、切り欠き部の形状は、円筒形状に限らず楕円形状、四角形状としても 本考案の所期の効果が達成され得る。

【００１４】

【考案の効果】

以上述べた構成の本考案によれば、従来の技術及び材料を用いながら、導電パ ターンの面積を大幅に拡大することができるので、導電パターンのインピーダン スを著しく低減することが可能となり、それによって高周波特性の劣化やノイズ 特性の劣化を有効に防止することが可能となる。

【図面の簡単な説明】

【図１】本考案の一実施例を示す概略斜視図である。

【図２】図１の実施例の概略側面図である。

【図３】従来例としての電子素子搭載基板を示す概略斜
視図である。

【図４】従来例の概略側面図である。

【符号の説明】

１，２ 絶縁体基板 ３，１１，４１，４２，４３ 導電パターン ５ くり抜き部分 ６ 電子素子 ７ 接着剤 ８ 金線 ９１，９２ 外部接続端子 １０ 切り欠き部

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 それぞれに導電パターンの形成された少
   なくとも２枚の絶縁体基板の積層体からなる電子素子搭
   載基板において、 該下側の絶縁体基板上に電子素子を搭載するために、上
   側の絶縁体基板に設けられたくり抜き部分に切り欠き部
   を設け、該切り欠き部に導電パターンを設けることによ
   り、前記上側絶縁体基板の表面上に形成された導電パタ
   ーンと前記下側の絶縁体基板の表面上に形成された導電
   パターンとを電気的に接続することを特徴とする電子素
   子搭載基板。
2. 【請求項２】 請求項１において、該切り欠き部の導電
   パターンが、前記くり抜き部分の角部に設けられること
   を特徴とする電子素子搭載基板。
3. 【請求項３】 請求項１において、該切り欠き部の導電
   パターンが、前記くり抜き部分の辺部に設けられること
   を特徴とする電子素子搭載基板。