JP2001251024A - 多層集合基板および多層セラミック部品の製造方法 - Google Patents

多層集合基板および多層セラミック部品の製造方法

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Abstract

(57)【要約】 【課題】 ブレーク用溝に沿って分割することによって
複数の多層セラミック部品を取り出すようにした、多層
集合基板に対して、めっきや部品実装などの加工工程を
実施している途中で、ブレーク用溝に沿って不用意に割
れてしまうことがある。 【解決手段】 ブレーク用溝１３の両側に跨るように、
金属を含む割れ防止用導体膜１６を配置し、金属が有す
る延性によって、ブレーク用溝１３に沿って多層集合基
板１１が不用意に割れてしまうことを防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数の多層セラ
ミック部品を取り出すための多層集合基板およびこの多
層集合基板を用いて実施される多層セラミック部品の製
造方法に関するもので、特に、複数の多層セラミック部
品を取り出すための分割を容易にするためのブレーク用
溝が設けられた多層集合基板における強度の向上を図る
ための改良に関するものである。
【０００２】
【従来の技術】たとえば多層セラミック基板のような多
層セラミック部品は、その製造の能率化を図るため、し
ばしば、多層集合基板の状態で用意され、この多層集合
基板を分割することによって、複数の多層セラミック部
品を取り出すようにされる。
【０００３】図１０は、従来の多層集合基板１を概略的
に示す平面図である。
【０００４】多層集合基板１は、複数のセラミックグリ
ーンシートが積層された積層体を焼成することによって
得られたものであり、積層された複数のセラミック層を
もって構成された積層構造を有している。
【０００５】多層セラミック基板１の主面上には、格子
状に配置された複数のブレーク用溝２が設けられてい
る。これら複数のブレーク用溝２によって区画された複
数の領域３に、得ようとする多層セラミック部品４が構
成されている。そして、ブレーク用溝２に沿って分割す
ることによって、この多層集合基板１から複数の多層セ
ラミック部品を取り出すことができる。
【０００６】
【発明が解決しようとする課題】たとえば移動体通信機
において用いられる電子部品に対しては、低背化が要望
されており、これに対応するため、そこに用いられる多
層セラミック部品に対しても、低背化が要求されてい
る。
【０００７】再び図１０を参照して説明すると、多層セ
ラミック基板４が低背化されるに従って、多層集合基板
１の厚みを薄くする必要がある。
【０００８】他方、焼成工程を経て、多層集合基板１を
得た後、ここから個々の多層セラミック部品４を取り出
す前の段階で、多層セラミック部品４として必要なめっ
き、クリーム半田の印刷あるいは他の電子部品の実装と
いった加工工程を済ませておく方が、これら加工工程を
複数の多層セラミック部品４に対して同時に実施できる
ので、より能率的である。
【０００９】しかしながら、前述したように薄くされた
多層集合基板１に対して、部品実装等の加工工程を実施
しようとするとき、多層集合基板１に加わる圧力や熱等
によって、多層集合基板１がブレーク用溝２に沿って不
所望にも割れてしまうことがある。
【００１０】また、極端な場合には、多層集合基板１を
得るための焼成時に、不均一な収縮が生じたり、あるい
は降温時のサーマルショックが及ぼされたりすることに
よって、多層集合基板１が割れてしまうこともある。
【００１１】そこで、この発明の目的は、上述したよう
な問題を解決し得る多層集合基板、およびこの多層集合
基板を用いて実施される多層セラミック部品の製造方法
を提供しようとすることである。
【００１２】
【課題を解決するための手段】この発明は、複数のセラ
ミックグリーンシートが積層された積層体を焼成するこ
とによって得られたものであり、積層された複数のセラ
ミック層をもって構成された積層構造を有し、その主面
上には格子状に配置された複数のブレーク用溝が設けら
れ、これら複数のブレーク用溝によって区画された複数
の領域に多層セラミック部品が構成されていて、ブレー
ク用溝に沿って分割することによって複数の多層セラミ
ック部品を取り出すことができるようにされた、多層集
合基板にまず向けられるものであって、上述した技術的
課題を解決するため、少なくとも１つのブレーク用溝の
両側に跨るように、金属を含む割れ防止用導体を配置し
たことを特徴としている。
【００１３】この発明に係る多層集合基板において、好
ましくは、割れ防止用導体は、これが跨るブレーク用溝
の端部であって他のブレーク用溝との交差点より外側の
部分に配置され、多層セラミック部品は、４辺がブレー
ク用溝によって囲まれた各領域に構成されている。
【００１４】割れ防止用導体は、好ましくは、複数のセ
ラミック層の少なくとも１つに沿って形成された割れ防
止用導体膜をもって構成される。
【００１５】上述の割れ防止用導体膜は、複数のセラミ
ック層の間の少なくとも１つの界面に沿って形成される
ことが好ましい。
【００１６】割れ防止用導体膜は、好ましくは、多層集
合基板のマージン部に配置される。このように、マージ
ン部に配置される場合、割れ防止用導体膜は、互いに平
行な複数のブレーク用溝に跨るように形成されても、互
いに交差する２つのブレーク用溝の双方に跨るように形
成されてもよい。
【００１７】また、割れ防止用導体は、上述したような
割れ防止用導体膜ではなく、複数のセラミック層の少な
くとも１つを貫通するように形成された割れ防止用ビア
ホール導体をもって構成されてもよい。
【００１８】この場合、割れ防止用ビアホール導体は、
ブレーク用溝が形成されていない複数のセラミック層の
少なくとも１つを貫通するように形成されることが好ま
しい。
【００１９】また、割れ防止用導体は、好ましくは、積
層体の焼成と同時に焼成されることによって形成された
ものである。この場合、割れ防止用導体は、セラミック
層に含まれるセラミック成分と同じセラミック成分を含
んでいることがより好ましい。
【００２０】この発明は、また、上述したような多層集
合基板を用いて実施される多層セラミック部品の製造方
法にも向けられる。この多層セラミック部品の製造方法
は、上述のように構成された多層集合基板を用意する工
程と、ブレーク用溝に沿って多層集合基板を分割する工
程とを備えることを特徴としている。
【００２１】この発明に係る多層セラミック部品の製造
方法において、多層集合基板の各領域に他の電子部品を
実装する工程をさらに備えていてもよい。
【００２２】
【発明の実施の形態】図１は、この発明の第１の実施形
態による多層集合基板１１を概略的に示す平面図であ
る。図２は、図１の線ＩＩ−ＩＩに沿う拡大断面図であ
る。
【００２３】多層集合基板１１は、複数のセラミックグ
リーンシートが積層された積層体を焼成することによっ
て得られたものであり、積層された複数のセラミック層
１２をもって構成された積層構造を有している。
【００２４】多層集合基板１１の主面上には、格子状に
配置された複数のブレーク用溝１３が設けられている。
これら複数のブレーク用溝１３によって区画された複数
の領域１４には、多層セラミック基板のような多層セラ
ミック部品１５が構成されている。なお、多層セラミッ
ク部品１５は、そこに設けられる配線導体等の図示が省
略された状態で示されている。
【００２５】このような多層集合基板１１を、ブレーク
用溝１３に沿って分割することによって、複数の多層セ
ラミック部品１５を取り出すことができる。
【００２６】上述した多層セラミック部品１５が構成さ
れる複数の領域１４は、その４辺がブレーク用溝１３に
よって囲まれていて、多層集合基板１１の中央部に配置
されている。
【００２７】多層集合基板１１の、上述した中央部の周
囲に位置するマージン部には、この発明の特徴となる金
属を含む割れ防止用導体としての割れ防止用導体膜１６
が配置されている。割れ防止用導体膜１６は、ブレーク
用溝１３の各々の両側に跨るように形成されている。よ
り特定的には、割れ防止用導体膜１６は、これが跨るブ
レーク用溝１３の端部であって他のブレーク用溝１３と
の交差点より外側の部分に配置され、多層セラミック部
品１５のための領域１４内には位置しないようにされて
いる。
【００２８】また、割れ防止用導体膜１６は、多層集合
基板１１の主面上ではなく、複数のセラミック層１２の
間の少なくとも１つの界面に沿って形成されている。こ
れによって、図２によく示されているように、割れ防止
用導体膜１６がブレーク用溝１３によって分断されるこ
とがないようにされる。
【００２９】また、同じく図２によく示されているよう
に、この実施形態では、複数の割れ防止用導体膜１６が
積層方向に並ぶように配列されている。
【００３０】このような多層集合基板１１を得るため、
複数のセラミックグリーンシートが用意され、これらセ
ラミックグリーンシートの特定のものには、多層セラミ
ック部品１５において必要とする配線導体となるべき導
電性ペーストが印刷によって付与される。ビアホール導
体を設ける場合には、セラミックグリーンシートに貫通
孔が設けられ、この貫通孔に導電性ペーストを付与する
ことが行なわれる。
【００３１】また、特定のセラミックグリーンシート上
には、割れ防止用導体膜１６を形成するための導電性ペ
ーストがたとえば印刷によって付与される。この割れ防
止用導体膜１６のための導電性ペーストの印刷は、前述
した多層セラミック部品１５における配線導体のための
導電性ペーストの印刷と同時に行なうことが好ましい。
【００３２】次に、複数のセラミックグリーンシートを
積層し、圧着することによって、積層体を作製し、この
積層体の主面上に、ブレーク用溝１３を形成する。そし
て、この積層体を焼成することによって、多層集合基板
１１を得ることができる。
【００３３】このようにして得られた多層集合基板１１
を、ブレーク用溝１３に沿って分割することにより、複
数の多層セラミック部品１５が取り出されるが、このよ
うな分割を行なう前に、たとえば、多層セラミック部品
１５の表面に形成された電極にめっきを施したり、ベア
チップを搭載したり、ボンディングを行なったり、表面
実装部品を実装したりすることを済ませておくことが好
ましい。
【００３４】上述のような加工工程を終えた後、多層集
合基板１１が、ブレーク用溝１３に沿って分割され、複
数の多層セラミック部品１５が取り出される。その後、
必要に応じて、ケースの装着、特性測定などが、得られ
た多層セラミック部品１５に対して実施される。
【００３５】以上のように、この実施形態に係る多層集
合基板１１によれば、ブレーク用溝１３の両側に跨るよ
うに、金属を含む割れ防止用導体膜１６が配置されてい
るので、この割れ防止用導体膜１６に含まれる金属の延
性によって、多層集合基板１１が不用意にブレーク用溝
１３に沿って割れてしまうことを有利に防止することが
できる。また、セラミックをもって構成される多層集合
基板１１の一部に亀裂が入っても、割れ防止用導体膜１
６の部分で、このような亀裂が進展することを阻止する
ことができる。
【００３６】したがって、前述したような部品の実装等
の加工工程において加わる圧力や熱による多層集合基板
１１の不用意な割れや、焼成工程における不均一な収縮
あるいは降温時のサーマルショック等による多層集合基
板１１の不所望な割れを生じにくくすることができる。
【００３７】図３ないし図９は、それぞれ、この発明の
他の実施形態を説明するためのものである。これらの図
面において、図１または図２に示した要素に相当する要
素には同様の参照符号を付し、重複する説明は省略す
る。
【００３８】図３は、この発明の第２の実施形態による
多層集合基板１１ａを示す平面図である。
【００３９】図３に示した多層集合基板１１ａにおいて
は、割れ防止用導体膜１７が、互いに平行な複数のブレ
ーク用溝１３に跨るように形成されている。特に、この
実施形態では、多層集合基板１１ａの各辺に沿って、一
連の割れ防止用導体膜１７が形成されている。
【００４０】図４は、この発明の第３の実施形態による
多層集合基板１１ｂを示す平面図である。
【００４１】図４に示した多層集合基板１１ｂにおいて
は、割れ防止用導体膜１８が、互いに交差する２つのブ
レーク用溝１３の双方に跨るように形成されている。特
に、この実施形態では、多層集合基板１１ｂの４つの角
にのみ、Ｌ字状に延びる割れ防止用導体膜１８が配置さ
れている。
【００４２】図４に示した実施形態からわかるように、
割れ防止用導体膜は、すべてのブレーク用溝１３に関連
して設けられていなくてもよく、特に割れが生じやすい
箇所のみに設けられていてもよい。
【００４３】図５は、この発明の第４の実施形態による
多層集合基板１１ｃを示す平面図である。
【００４４】図５に示した多層集合基板１１ｃにおいて
は、互いに交差する２つのブレーク用溝１３の双方に跨
るように、Ｌ字状に延びる割れ防止用導体膜１８が形成
されているとともに、他のブレーク用溝１３には、図１
に示した多層集合基板１１の場合と同様の態様で、割れ
防止用導体膜１６が形成されている。
【００４５】図６は、この発明の第５の実施形態による
多層集合基板１１ｄを示す平面図である。
【００４６】図６に示した多層集合基板１１ｄにおいて
は、その４つの辺に沿って連続的に延びる割れ防止用導
体膜１９が形成されている。この割れ防止用導体膜１９
は、図３に示した割れ防止用導体膜１７の特徴と図４お
よび図５に示した割れ防止用導体膜１８の特徴とを備え
ている。すなわち、割れ防止用導体膜１９は、互いに平
行な複数のブレーク用溝１３に跨るように形成されると
ともに、互いに交差する２つのブレーク用溝の双方に跨
るように形成されている。
【００４７】図４、図５および図６にそれぞれ示した多
層集合基板１１ｂ、１１ｃおよび１１ｄによれば、互い
に交差する２つのブレーク用溝１３の双方に跨るよう
に、４つの角の部分に配置された割れ防止用導体膜１８
または１９を備えているので、多層集合基板１１ｂ、１
１ｃおよび１１ｄの各々において、角の部分での割れを
生じにくくすることができるとともに、角の部分でブレ
ーク用溝１３に沿って亀裂が入ることがあっても、この
ような亀裂は割れ防止用導体膜１８または１９の部分で
留まり、角の部分が欠け落ちることを防止することがで
きる。
【００４８】なお、この種の多層集合基板は、焼成した
とき、特に４つの角の部分で反りやすく、たとえば、半
田クリームを印刷する際に用いるメタルマスクの当接に
よって割れやすい。また、このような反りが生じていな
くても、４つの角の部分は、多層集合基板を取り扱う際
に、工具等に当たることによって割れてしまうことが多
い。図４ないし図６に示した各実施形態によれば、上述
のように割れやすい角の部分での補強を有利に図ること
ができる。
【００４９】図７は、この発明の第６の実施形態による
多層集合基板１１ｅを示す平面図である。図８は、図７
の線ＶＩＩＩ−ＶＩＩＩに沿う拡大断面図である。
【００５０】図７に示した多層集合基板１１ｅにおいて
は、割れ防止用導体として、上述した実施形態の場合の
ような割れ防止用導体膜ではなく、複数のセラミック層
１２の少なくとも１つを貫通するように形成された割れ
防止用ビアホール導体２０を備えていることを特徴とし
ている。この実施形態では、割れ防止用ビアホール導体
２０は、ブレーク用溝１３が形成されていないセラミッ
ク層１２を貫通するように形成されている。このような
割れ防止用ビアホール導体２０は、多層セラミック部品
１５において形成されることのある配線導体のためのビ
アホール導体と実質的に同様の方法によって形成するこ
とができる。
【００５１】図示した割れ防止用ビアホール導体２０
は、断面が円形であったが、断面形状は、任意に変更す
ることができる。また、図示の割れ防止用ビアホール導
体２０は、２つずつ並んで設けられたが、その数は任意
に変更することができる。
【００５２】割れ防止用ビアホール導体２０によれば、
前述したような割れ防止用導体膜１６〜１９の場合に比
べると、その厚みをより厚くすることが容易であるの
で、より高い補強効果を期待することができる。この補
強効果をさらに高めるため、以下のような実施形態を採
用してもよい。
【００５３】図９は、この発明の第７の実施形態による
多層集合基板１１ｆを示す、図８に相当する図である。
【００５４】図９に示した多層集合基板１１ｆにおいて
は、複数のセラミック層１２を貫通するように、割れ防
止用ビアホール導体２１が形成されている。
【００５５】以上説明した各実施形態においてそれぞれ
採用された割れ防止用導体としての割れ防止用導体膜１
６〜１９ならびに割れ防止用ビアホール導体２０および
２１は、それらを適宜組み合わせて、１つの多層集合基
板に設けられてもよい。たとえば、割れ防止用導体膜１
６〜１９のいずれかと割れ防止用ビアホール導体２０お
よび２１のいずれかとの双方が、１つの多層集合基板に
設けられてもよい。
【００５６】また、以上説明した各実施形態において、
割れ防止用導体膜１６〜１９ならびに割れ防止用ビアホ
ール導体２０および２１は、多層集合基板１１〜１１ｆ
を得るための積層体の焼成と同時に焼成されることによ
って形成されたものである。この場合、割れ防止用導体
膜１６〜１９ならびに割れ防止用ビアホール導体２０お
よび２１のような割れ防止用導体は、多層セラミック部
品１５において配線導体を形成するために用いた導電性
ペーストと同じ導電性ペーストを用いて形成することが
可能であるが、これら割れ防止用導体にあっては、電気
的性能を特に考慮する必要がないので、通常の導電性ペ
ースト中に重量比で数％ないし５０％程度の含有量をも
って、セラミック層１２に含まれるセラミック成分と同
じ成分のセラミック粉末を混合したものを用いてもよ
い。
【００５７】このように、割れ防止用導体を形成するた
め、セラミック成分を含む導電性ペーストを用いるよう
にすれば、次のような利点がもたらされる。
【００５８】すなわち、割れ防止用導体の形成のための
導電性ペーストにセラミック成分を含ませておくことに
より、その周囲のセラミック部分との間で焼結時の収縮
挙動をより近似させることができる。そのため、焼成後
の多層集合基板に内在する応力を緩和することができ、
多層集合基板に対して施される種々の加工工程におい
て、このような応力が原因となる割れを生じにくくする
ことができる。
【００５９】また、特に割れ防止用導体として割れ防止
用導体膜が形成される場合には、このような割れ防止用
導体膜は、多層集合基板のマージン部に配置されるの
で、多層集合基板全体に占める面積割合は比較的大きく
なる。そのため、割れ防止用導体膜とセラミック部分と
の間で、焼成時の収縮挙動が大きく異なっていると、得
られた多層集合基板の周囲にうねりが生じたり、多層集
合基板全体が反ったりすることがある。このようなうね
りや反りを抑制するため、割れ防止用導体膜を形成する
ための導電性ペーストにセラミック成分を含ませておく
ことが有効である。
【００６０】
【発明の効果】以上のように、この発明に係る多層集合
基板によれば、ブレーク用溝の両側に跨るように、金属
を含む割れ防止用導体が配置されているので、この金属
が有する延性によって、ブレーク用溝に沿って多層集合
基板が不用意に割れてしまうことを防止することができ
る。
【００６１】したがって、より具体的には、ブレーク用
溝に沿って分割して複数の多層セラミック部品を取り出
す前の段階で、多層集合基板に対して実施される種々の
加工工程の途中で多層集合基板が不用意に割れてしまう
ことを防止することができる。
【００６２】そして、このように不用意な割れが生じに
くくされることにより、多層集合基板の寸法を問題なく
大きくすることができ、その結果、ここから取り出され
る多層セラミック部品の個数を増やすことができ、多層
セラミック部品の製造コストを低減することができる。
【００６３】また、ブレーク溝に沿って分割する際の割
れの容易さはブレーク溝の深さや形状等によって制御す
るとともに、不用意な割れが生じにくくすることは割れ
防止用導体によって制御することができるので、多層集
合基板に対して実施される種々の加工工程での条件の設
定が容易になり、また、多層セラミック部品の製造の能
率を高めることが可能となる。
【００６４】この発明に係る多層集合基板において、割
れ防止用導体は、これが跨るブレーク用溝の端部であっ
て他のブレーク用溝との交差点より外側の部分に配置さ
れ、多層セラミック部品は、４辺がブレーク用溝によっ
て囲まれた各領域に構成されていると、割れ防止用導体
を、多層セラミック部品を取り出す領域に影響を及ぼす
ことなく形成することができる。
【００６５】また、割れ防止用導体を、割れ防止用導体
膜によって与えるようにすれば、比較的広い面積にわた
って、割れ防止効果を発揮させることができる。
【００６６】上述した割れ防止用導体膜が、複数のセラ
ミック層の間の少なくとも１つの界面に沿って形成され
ると、ブレーク用溝によって分断されることなく、割れ
防止用導体膜を形成することが可能になる。
【００６７】また、割れ防止用導体膜を、多層集合基板
のマージン部に配置するようにすれば、割れ防止用導体
膜によって干渉されることなく、多層セラミック部品を
取り出すための領域を広くとることができる。
【００６８】また、上述のようにマージン部に配置され
た割れ防止用導体膜が、互いに平行な複数のブレーク用
溝に跨るように形成されると、多層集合基板の辺の比較
的長い範囲にわたって割れ防止効果を発揮させることが
できる。
【００６９】また、マージン部に配置された割れ防止用
導体膜が、互いに交差する２つのブレーク用溝の双方に
跨るように形成されていると、多層集合基板の角の部分
における割れを効果的に防止することができる。
【００７０】また、この発明に係る多層集合基板におい
て、割れ防止用導体として、割れ防止用ビアホール導体
が形成されていると、上述した割れ防止用導体膜に比べ
て、厚み方向の寸法をより大きくすることが容易である
ので、補強効果をより高めることができる。特に、複数
のセラミック層を貫通するように割れ防止用ビアホール
導体を形成すれば、さらに厚み方向寸法を大きくするこ
とができるので、補強効果をより一層高めることができ
る。
【００７１】上述したような割れ防止用ビアホール導体
が、ブレーク用溝の形成されていないセラミック層を貫
通するように形成されると、ブレーク用溝によって割れ
防止用ビアホール導体が分断されることを防止すること
ができる。
【００７２】また、この発明に係る多層集合基板におい
て、割れ防止用導体が、複数のセラミックグリーンシー
トが積層された積層体の焼成と同時に焼成されることに
よって形成されたものである場合、この割れ防止用導体
が、セラミック層に含まれるセラミック成分と同じセラ
ミック成分を含んでいると、セラミック部分と割れ防止
用導体との間において、焼成時での収縮挙動を近似させ
ることができ、多層集合基板の内部応力を緩和すること
ができ、このような応力による割れの発生を抑えること
ができるとともに、多層集合基板においてうねりや反り
が生じにくくすることができる。
【００７３】したがって、上述のような多層集合基板を
用いて多層セラミック部品を製造するようにすれば、高
い歩留まりをもって、多層セラミック部品を得ることが
できる。
【００７４】また、このような多層セラミック部品の製
造方法において、多層集合基板の段階で、各領域に他の
電子部品を実装する工程をさらに備えている場合には、
このような工程において、ブレーク用溝に沿って多層集
合基板が不用意に割れる可能性があるが、この発明に係
る多層集合基板によれば、このような割れが有利に防止
され得るので、このような他の電子部品を実装する工程
を問題なく採用することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による多層集合基板
１１を示す平面図である。
【図２】図１の線ＩＩ−ＩＩに沿う拡大断面図である。
【図３】この発明の第２の実施形態による多層集合基板
１１ａを示す平面図である。
【図４】この発明の第３の実施形態による多層集合基板
１１ｂを示す平面図である。
【図５】この発明の第４の実施形態による多層集合基板
１１ｃを示す平面図である。
【図６】この発明の第５の実施形態による多層集合基板
１１ｄを示す平面図である。
【図７】この発明の第６の実施形態による多層集合基板
１１ｅを示す平面図である。
【図８】図７の線ＶＩＩＩ−ＶＩＩＩに沿う拡大断面図
である。
【図９】この発明の第７の実施形態による多層集合基板
１１ｆを示す、図８に相当する図である。
【図１０】従来の多層集合基板１を示す平面図である。
【符号の説明】
１１，１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１
ｆ 多層集合基板 １２ セラミック層 １３ ブレーク用溝 １４ 領域 １５ 多層セラミック部品 １６〜１９ 割れ防止用導体膜 ２０，２１ 割れ防止用ビアホール導体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 3/46 Ｈ０５Ｋ 3/46 Ｚ Ｘ Ｆターム(参考） 5E001 AB03 AF00 AH01 AH05 AH06 AH09 AJ01 AJ02 5E082 AA01 AB03 BC38 BC40 EE04 EE35 FG06 FG26 FG54 GG10 GG26 GG28 JJ15 JJ23 KK01 LL03 MM22 5E338 AA03 AA18 BB32 BB33 BB47 BB75 CC01 EE28 EE32 5E346 AA12 AA32 EE23 FF01 HH11 HH32 HH40

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 複数のセラミックグリーンシートが積層
    された積層体を焼成することによって得られたものであ
    り、積層された複数のセラミック層をもって構成された
    積層構造を有し、その主面上には格子状に配置された複
    数のブレーク用溝が設けられ、前記複数のブレーク用溝
    によって区画された複数の領域に多層セラミック部品が
    構成されていて、前記ブレーク用溝に沿って分割するこ
    とによって複数の多層セラミック部品を取り出すことが
    できるようにされた、多層集合基板であって、 少なくとも１つの前記ブレーク用溝の両側に跨るよう
    に、金属を含む割れ防止用導体を配置したことを特徴と
    する、多層集合基板。
  2. 【請求項２】 前記割れ防止用導体は、これが跨る前記
    ブレーク用溝の端部であって、他の前記ブレーク用溝と
    の交差点より外側の部分に配置され、前記多層セラミッ
    ク部品は、４辺が前記ブレーク用溝によって囲まれた各
    前記領域に構成されている、請求項１に記載の多層集合
    基板。
  3. 【請求項３】 前記割れ防止用導体は、複数の前記セラ
    ミック層の少なくとも１つに沿って形成された割れ防止
    用導体膜を含む、請求項１または２に記載の多層集合基
    板。
  4. 【請求項４】 前記割れ防止用導体膜は、複数の前記セ
    ラミック層の間の少なくとも１つの界面に沿って形成さ
    れる、請求項３に記載の多層集合基板。
  5. 【請求項５】 前記割れ防止用導体膜は、当該多層集合
    基板のマージン部に配置される、請求項３または４に記
    載の多層集合基板。
  6. 【請求項６】 前記割れ防止用導体膜は、互いに平行な
    複数の前記ブレーク用溝に跨るように形成される、請求
    項５に記載の多層集合基板。
  7. 【請求項７】 前記割れ防止用導体膜は、互いに交差す
    る２つの前記ブレーク用溝の双方に跨るように形成され
    る、請求項５または６に記載の多層集合基板。
  8. 【請求項８】 前記割れ防止用導体は、複数の前記セラ
    ミック層の少なくとも１つを貫通するように形成された
    割れ防止用ビアホール導体を含む、請求項１ないし７の
    いずれかに記載の多層集合基板。
  9. 【請求項９】 前記割れ防止用ビアホール導体は、ブレ
    ーク用溝が形成されていない複数の前記セラミック層の
    少なくとも１つを貫通するように形成される、請求項８
    に記載の多層集合基板。
  10. 【請求項１０】 前記割れ防止用導体は、前記積層体の
    焼成と同時に焼成されることによって形成されたもので
    ある、請求項１ないし９のいずれかに記載の多層集合基
    板。
  11. 【請求項１１】 前記割れ防止用導体は、前記セラミッ
    ク層に含まれるセラミック成分と同じセラミック成分を
    含む、請求項１０に記載の多層集合基板。
  12. 【請求項１２】 請求項１ないし１１のいずれかに記載
    の多層集合基板を用意する工程と、前記ブレーク用溝に
    沿って前記多層集合基板を分割する工程とを備える、多
    層セラミック部品の製造方法。
  13. 【請求項１３】 前記多層集合基板の各前記領域に他の
    電子部品を実装する工程をさらに備える、請求項１２に
    記載の多層セラミック部品の製造方法。
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SE0100413A SE524327C2 (sv) 2000-03-03 2001-02-09 Anordning och förfarande för att tillverka integrerade keramiska flerskiktssubstrat med brytspår och sprickförebyggande organ innefattande ledare
US09/783,922 US6621010B2 (en) 2000-03-03 2001-02-15 Multilayer integrated substrate and manufacturing method for multilayer ceramic element
FI20010401A FI118623B (fi) 2000-03-03 2001-02-28 Integroitu monikerrossubstraatti ja menetelmä keraamisen monikerroselementin ja keraamisen elementin valmistamiseksi
CNB011109793A CN1165209C (zh) 2000-03-03 2001-03-05 多层集成式基片和多层陶瓷元件的制造方法
US10/348,024 US7162794B2 (en) 2000-03-03 2003-01-22 Manufacturing method for multilayer ceramic elements

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007324277A (ja) * 2006-05-31 2007-12-13 Sumitomo Metal Electronics Devices Inc セラミック回路基板集合体

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL151164A0 (en) * 2000-03-06 2003-04-10 Acadia Pharm Inc Azacyclic compounds for use in the treatment of serotonin related diseases
JP2003110238A (ja) * 2001-09-28 2003-04-11 Murata Mfg Co Ltd ガラスセラミック多層基板の製造方法
JP4792726B2 (ja) * 2003-10-30 2011-10-12 日亜化学工業株式会社 半導体素子用支持体の製造方法
US7446827B2 (en) * 2004-10-15 2008-11-04 3M Innovative Properties Company Direct-lit liquid crystal displays with laminated diffuser plates
CN100455162C (zh) * 2004-11-05 2009-01-21 日月光半导体制造股份有限公司 电路板的制造方法
WO2008066133A1 (en) * 2006-11-30 2008-06-05 Tokuyama Corporation Method for manufacturing metallized ceramic substrate chip
JP5169086B2 (ja) * 2007-09-10 2013-03-27 山一電機株式会社 プローブコンタクトの製造方法
TWI458400B (zh) * 2008-10-31 2014-10-21 Taiyo Yuden Kk Printed circuit board and manufacturing method thereof
JP5567445B2 (ja) * 2010-10-08 2014-08-06 スタンレー電気株式会社 セラミック多層配線基板の製造方法
JP2013207065A (ja) * 2012-03-28 2013-10-07 Denso Corp セラミック基板の製造方法
EP3217428B1 (de) * 2016-03-07 2022-09-07 Infineon Technologies AG Mehrfachsubstrat sowie verfahren zu dessen herstellung

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS569008B2 (ja) 1973-06-25 1981-02-26
JPS60172357A (ja) 1984-02-18 1985-09-05 大西　久俊 ベストサンド
JPS61229389A (ja) * 1985-04-03 1986-10-13 イビデン株式会社 セラミツク配線板およびその製造方法
US5045141A (en) * 1988-07-01 1991-09-03 Amoco Corporation Method of making solderable printed circuits formed without plating
US5128737A (en) * 1990-03-02 1992-07-07 Silicon Dynamics, Inc. Semiconductor integrated circuit fabrication yield improvements
JPH09117910A (ja) 1995-10-25 1997-05-06 Murata Mfg Co Ltd 電子部品用基板の製造方法
US5994762A (en) * 1996-07-26 1999-11-30 Hitachi, Ltd. Semiconductor integrated circuit device including boron-doped phospho silicate glass layer and manufacturing method thereof
JPH1131881A (ja) 1997-07-11 1999-02-02 Sumitomo Kinzoku Electro Device:Kk セラミック多層基板
US6235612B1 (en) * 1998-06-10 2001-05-22 Texas Instruments Incorporated Edge bond pads on integrated circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007324277A (ja) * 2006-05-31 2007-12-13 Sumitomo Metal Electronics Devices Inc セラミック回路基板集合体

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US20030167629A1 (en) 2003-09-11
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CN1322105A (zh) 2001-11-14
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