JPWO2017110460A1 - 低背インダクタ - Google Patents

Abstract

表面電極による磁界形成の妨げが抑制された厚み０．５ｍｍ以下の低背インダクタを提供する。矩形薄板状の素体１と、素体１に内蔵された基材層の積層方向に巻回軸を有するループ状導体パターン３ａ〜３ｇと、素体１の一方主面に形成された４つの表面電極５ａ〜５ｄと、を備え、表面実装型であり、積層方向に透視した場合に、４つの表面電極５ａ〜５ｄの各中心が、それぞれ、ループ状導体パターン３ａ〜３ｇが形成された領域内に配置されるようにした。４つの表面電極５ａ〜５ｄは、たとえば、素体１の一方主面の４隅に分けて配置される。

Description

本発明は、表面実装型の超低背インダクタ（Ultra Thin Inductor）に関し、さらに詳しくは、表面電極による磁界形成の妨げが抑制された厚み０．５ｍｍ以下の低背インダクタに関する。

複数の基材層が積層された素体に、コイル導体が内蔵されたインダクタが、種々の電子機器に使用されている。

そのようなインダクタが、特許文献１（ＷＯ２０１３-１２８７０２号公報）に開示されている。

図７に、特許文献１に開示されたインダクタ（積層型インダクタ）５００を示す。

インダクタ５００は、複数の磁性体からなる基材層（磁性体層）１０１ａ〜１０１ｈが積層された素体１０１を備える。基材層１０１ｂ、１０１ｇは、図７から分かるように、他の基材層１０１ａ、１０１ｃ〜１０１ｆ、１０１ｈよりも厚みが大きい。

基材層１０１ａ〜１０１ｈの層間には、ループ状導体パターン（線状導体）１０２ａ〜１０２ｅや、配線導体１０３ａ、１０３ｂが配置されている。

また、基材層１０１ａ〜１０１ｇには、それぞれ、両主面間を貫通して、ビア導体（層間接続導体）１０４が形成されている。

素体１０１の一方主面（下側主面）には、１対の表面電極（外部接続導体）１０５ａ、１０５ｂが形成されている。

インダクタ５００は、表面電極１０５ａを起点にし、表面電極１０５を終点にして、ループ状導体パターン１０２ａ〜１０２ｅ、配線導体１０３ｂ、１０３ａを、順に、ビア導体１０４により接続することにより、コイルが形成されている。

ＷＯ２０１３-１２８７０２号公報

電子機器の小型化にともない、インダクタを含む電子部品においても、小型化が極めて重要な課題の１つになっている。

たとえば、ＩＣカード型デバイスでは、０．５ｍｍ以下の厚みの低背インダクタが求められている。

しかしながら、０．５ｍｍ以下の厚みのインダクタを、従来のインダクタの構造、たとえば特許文献１に開示されたインダクタ５００の構造で作製すると、大きなインダクタンス値や高いＱを有するインダクタを得ることが難しいという問題があった。

すなわち、特許文献１に開示されたインダクタ５００において、厚みを０．５ｍｍ以下にしようとした場合には、図７に示す、基材層１０１ｂ、１０１ｇの厚みを小さくすることが必要になる。すなわち、基材層１０１ｂ、１０１ｇの厚みを、少なくとも、他の基材層１０１ａ、１０１ｃ〜１０１ｆ、１０１ｈと同じ程度に小さくするか、あるいは、ループ状導体パターン１０２ａ〜１０２ｅの層数を減らさなければ、厚みが０．５ｍｍ以下のインダクタの作製は難しい。

しかしながら、ループ状導体パターン１０２ａ〜１０２ｅの層数を減らすと、大きなインダクタンス値を得ることが難しくなってしまう。

また、コイル開口に面した基材層１０１ｂ、１０１ｇの厚みを小さくすると、ループ状導体パターン１０２ａと、表面電極１０５ａ、１０５ｂとの距離が小さくなってしまう。そして、ループ状導体パターン１０２ａと、表面電極１０５ａ、１０５ｂとの距離が小さくなると、表面電極１０５ａ、１０５ｂが、ループ状導体パターン１０２ａ〜１０２ｅによる磁界形成を妨げ、インダクタ５００が高いＱ値を得ることができなくなってしまう。

特に、インダクタ５００は、表面電極１０５ａ、１０５ｂが、それぞれ、大きな面積を備えているため、ループ状導体パターン１０２ａと表面電極１０５ａ、１０５ｂとの距離が小さくなると、表面電極１０５ａ、１０５ｂが磁界形成を妨げる影響が大きかった。

また、インダクタ５００は、素体１の積層方向に透視した場合、表面電極１０５ａ、１０５ｂが、コイルの開口部（ループ状導体パターン１０２ａ〜１０２ｅが形成された領域の内側の領域）と大きく重なっているため、ループ状導体パターン１０２ａと表面電極１０５ａ、１０５ｂとの距離が小さくなると、表面電極１０５ａ、１０５ｂが磁界形成を妨げる影響が極めて大きかった。すなわち、コイルの開口部は、ループ状導体パターン１０２ａ〜１０２ｅが形成する磁束が最も集中する領域であり、この領域を表面電極１０５ａ、１０５ｂが塞いでしまうことにより、磁界形成が大きく妨げられ、Ｑ値が大きく低下してしまうという問題があった。

以上のように、従来の構造のインダクタにおいて、厚みを小さく（０．５ｍｍ以下に）すると、十分に大きなインダクタンス値やＱ値を得ることができないという問題があった。

本発明は、上述した従来の問題を解決するためになされたものであり、その手段として、本発明の低背インダクタは、複数の基材層が積層され、厚みが０．５ｍｍ以下である矩形薄板状の素体と、素体に内蔵され、基材層の積層方向に巻回軸を有するコイル導体と、素体の一方主面の面内に形成された４つの表面電極と、を備え、コイル導体の一端が表面電極の少なくとも１つに接続され、コイル導体の他端が表面電極の他の少なくとも１つに接続された表面実装型の低背インダクタであって、基材層の積層方向に透視した場合に、４つの表面電極の各中心が、それぞれ、コイル導体が形成された領域内に配置されたものとした。

なお、コイル導体が形成された領域とは、平面視した場合（基材層の積層方向に透視した場合）に、コイル導体の内周端と外周端との間の幅により形成される領域をいう。

なお、コイル導体は、１つのループ状導体パターンで構成される場合もあるが、複数のループ状導体パターンがビア導体などの層間接続導体により接続されて構成される場合もある。

また、低背インダクタは、少なくとも４つの表面電極を備えていれば良い。すなわち、低背インダクタの表面電極の個数は、４つには限られず、５つ、６つであっても良く、さらに多くであっても良い。

４つの表面電極が、素体の一方主面の４隅に分けてそれぞれ配置されることが好ましい。この場合には、低背インダクタを実装した場合に、素体の一方主面が安定する。

基材層の積層方向に透視した場合に、４つの表面電極が、それぞれ、コイル導体の開口と重なっていない、あるいは、コイル導体の開口と重なっているとしても、重なり面積が、表面電極の面積の１０％以下であることが好ましい。この場合には、表面電極が磁界形成を妨げる影響をさらに抑制することができ、Ｑ値の低下をより小さくすることができる。

また、コイル導体の一端が、表面電極の２つに接続され、コイル導体の他端が、表面電極の残りの２つに接続されたものとすることが好ましい。この場合には、コイル導体の両端が、それぞれ、２つの表面電極により外部（基板等）のランド電極に接続されるため電気的接続が確実になり、抵抗成分も小さくできる。

また、素体の一方主面近傍の、基材層の層間に、第１分配電極と第２分配電極とが設けられ、コイル導体の一端が第１分配電極に接続され、第１分配電極が表面電極の２つに接続され、コイル導体の他端が第２分配電極に接続され、第２分配電極が表面電極の残りの２つに接続されることが好ましい。この場合には、容易に、コイル導体の一端を２つの表面電極に接続し、コイル導体の他端を残りの２つの表面電極に接続することができる。

この場合において、第１分配電極および第２分配電極は、それぞれ、基材層の積層方向に透視した場合に、主にコイル導体が形成された領域内に配置されていることが好ましい。この場合には、第１分配電極および第２分配電極が磁界形成を妨げる影響を抑制することができる。

コイル導体の一端を、表面電極の１つに接続し、コイル導体の他端を、表面電極の他の１つに接続し、コイル導体が接続されなかった残りの２つの表面電極を、それぞれ、電気的接続をおこなわない、第１ダミー表面電極としても良い。この場合には、第１ダミー表面電極により、実装強度を高めることができる。

また、本発明の別の低背インダクタは、上述した課題を解決するために、複数の基材層が積層され、厚みが０．５ｍｍ以下である矩形薄板状の素体と、素体に内蔵され、基材層の積層方向に巻回軸を有するコイル導体と、素体の一方主面の面内に形成された４つの表面電極と、を備え、コイル導体の一端が４つの表面電極のうちの２つに接続され、コイル導体の他端が４つの表面電極のうちの他の２つに接続されており、４つの表面電極が素体の一方主面の４隅に分けてそれぞれ配置されたものとした。

さらに、素体の一方主面の中央近傍に、電気的接続をおこなわない、実装強度を高めるための、第２ダミー表面電極を形成することが好ましい。この場合には、第２ダミー表面電極により、プリント配線板への実装強度を高めることができる。なお、第２ダミー表面電極は、電気的接続をおこなわず、基板に実装した後も、信号ラインやグランドに接続されないため、素体の一方主面の中央近傍に設けられていても、磁界形成を大きく妨げない。

また、第２ダミー表面電極が、複数に分割されていることが好ましい。第２ダミー表面電極を分割せずに大面積で形成した場合には、第２ダミー表面電極を基板のランド電極等にはんだ付けをした際に、はんだ膜厚が大きくなり過ぎて、低背インダクタの実装不良の原因となる虞がある。しかしながら、このように、第２ダミー表面電極を複数に分割した場合には、分割された各第２ダミー表面電極の面積が小さくなるため、はんだ付けをした際のはんだ膜厚が小さくなり、実装不良の発生を抑制することができる。また、第２ダミー表面電極を複数に分割することで、磁界形成の妨げにもなりにくくなる。

また、素体がセラミックスからなり、素体の他方主面に、電気的接続をおこなわない、第３ダミー表面電極が形成されることが好ましい。素体がセラミックスからなる場合には、製造工程中に焼成工程が必要になるが、素体の一方主面にのみ電極（表面電極等）が形成され、素体の他方主面に電極が形成されていない場合には、両主面間で熱収縮率や焼成挙動が異なってしまい、特に極薄のセラミックスの場合、焼成後の素体（焼結体）に反りが発生しやすい。しかしながら、このように、素体の他方主面に第３ダミー表面電極を形成すれば、焼成工程において素体に反りが発生することを抑制することができる。

この場合において、第３ダミー表面電極が複数からなり、基材層の積層方向に透視した場合に、第３ダミー表面電極が、それぞれ、表面電極と重なる位置に形成されているか、または、表面電極および第１ダミー表面電極と重なる位置に形成されているか、または、表面電極および第２ダミー表面電極と重なる位置に形成されているか、または、表面電極、第１ダミー表面電極および第２ダミー表面電極と重なる位置に形成されていることが好ましい。この場合には、これらの電極による磁界形成の妨げを最小限にとどめることができる。すなわち、第３ダミー表面電極が、表面電極等と重ならない位置に形成されていると、コイル導体により形成された磁束の一部が、素体の一方主面において表面電極等により妨げられ、コイル導体により形成された磁束の他の一部が、素体の他方主面において第３ダミー表面電極により妨げられることにより、これらの電極による磁界形成の妨げが大きくなる。しかしながら、第３ダミー表面電極が、表面電極等と重なる位置に形成されていると、素体の一方主面において表面電極等により妨げられた磁束は、素体の他方主面において第３ダミー表面電極によっても妨げられてしまうが、素体の一方主面において表面電極等により妨げられなかった磁束は、素体の他方主面において第３ダミー表面電極によっても妨げられない。すなわち、素体の一方主面において表面電極等により妨げられる磁束と、素体の他方主面において第３ダミー表面電極により妨げられる磁束とを共通化することにより、素体の一方主面において表面電極等により妨げられず、かつ、素体の他方主面において第３ダミー表面電極に妨げられない磁束の量を十分に確保することができ、これらの電極による磁界形成の妨げを最小限にとどめることができる。

また、基材層が、複数の磁性体基材層と、少なくとも１層の非磁性体基材層とで構成され、素体において、非磁性基材層が、２層の磁性体基材層に挟まれて積層されていることが好ましい。素体が、全て磁性体基材層で形成されていると、大きな直流電流が流れた場合に磁気飽和が発生しやすく、インダクタンス値が急激に低下してしまう虞がある。しかしながら、このように、コイル導体間に、少なくとも１層の非磁性体基材層を積層しておくことにより、直流重畳特性が改善され、大きな直流電流が流れても、磁気飽和が発生しにくくなり、インダクタンス値が急激に低下してしまうことを抑制することができる。

また、素体がセラミックスからなり、素体の内部に、少なくとも１層の、基材層の積層方向に対して垂直方向に広がる空隙が形成され、基材層の積層方向に透視した場合に、空隙が、コイル導体が形成された領域と重なっていることが好ましい。素体がセラミックスからなる場合には、製造工程中に焼成工程が必要になるが、焼成した後の冷却時に、基材層とコイル導体との間に、熱収縮率の違いから応力が発生し、焼成後の素体に応力歪が生じて、磁気特性が低下（透磁率の低下等）してしまうという問題があった。しかしながら、このように、基材層の内部に少なくとも１層の空隙を形成しておくことにより、基材層とコイル導体との間に発生する応力を空隙によって緩和することができ、磁気特性の低下を抑制することができる。

本発明の低背インダクタは、基材層の積層方向に透視した場合に、４つの表面電極の各中心が、それぞれ、コイル導体が形成された領域内に配置されたものとしたため、厚みが０．５ｍｍ以下であっても、表面電極による磁界形成の妨げが最小限に抑制されている。

また、本発明のもう１つの低背インダクタは、コイル導体の一端が４つの表面電極のうちの２つに接続され、コイル導体の他端が４つの表面電極のうちの他の２つに接続され、４つの表面電極が、素体の一方主面の４隅に分けて配置されたものとしたため、厚みが０．５ｍｍ以下であっても、表面電極による磁界形成の妨げが最小限に抑制されている。

これらの本発明の低背インダクタは、個々の表面電極の面積が小さくなったとしても、４つの表面電極によりしっかりと外部の電極（基板のランド電極等）に固定されるため、実装強度の低下を最小限に抑制できる。

図１（Ａ）、（Ｂ）は、それぞれ、第１実施形態にかかる低背インダクタ１００を示す斜視図である。図１（Ａ）は、低背インダクタ１００を上側主面側（他方主面側）からみている。図１（Ｂ）は、低背インダクタ１００を下側主面側（一方主面側）からみている。 低背インダクタ１００を示す分解斜視図である。 図３（Ａ）、（Ｂ）は、それぞれ、低背インダクタ１００を下側主面側（一方主面側）からみた透視図である。 第２実施形態にかかる低背インダクタ２００を示す要部分解斜視図である。 第３実施形態にかかる低背インダクタ３００を示す分解斜視図である。 第４実施形態にかかる低背インダクタ４００を示す斜視図である。低背インダクタ４００を下側主面側（一方主面側）からみている。 特許文献１に開示されたインダクタ５００を示す分解斜視図である。

以下、図面とともに、本発明を実施するための形態について説明する。

なお、各実施形態は、本発明の実施の形態を例示的に示したものであり、本発明が実施形態の内容に限定されることはない。また、異なる実施形態に記載された内容を組合せて実施することも可能であり、その場合の実施内容も本発明に含まれる。また、図面は、実施形態の理解を助けるためのものであり、必ずしも厳密に描画されていない場合がある。たとえば、描画された構成要素ないし構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合等がある。

［第１実施形態］
図１（Ａ）、（Ｂ）、図２、図３（Ａ）、（Ｂ）に、第１実施形態にかかる低背インダクタ１００を示す。ただし、図１（Ａ）、（Ｂ）は、それぞれ、低背インダクタ１００を示す斜視図である。図２は、低背インダクタ１００の分解斜視図である。図３（Ａ）、（Ｂ）は、それぞれ、低背インダクタ１００を下側主面側（一方主面側）からみた透視図である。

低背インダクタ１００は、素体１を備える。本実施形態においては、図１に示す素体１の外形寸法を、幅Ｗ３．５ｍｍ、奥行Ｄ３．２ｍｍ、厚みＴ０．３５ｍｍとし、極めて薄型（低背）に構成した。本発明の低背インダクタは、厚みＴが０．５ｍｍ以下であるのに対し、幅Ｗおよび奥行Ｄが、それぞれ、２．０ｍｍ〜１０．０ｍｍ程度からなる、極めて薄型のインダクタを対象としている。

素体１は、下から順に、磁性体基材層１ａ〜１ｄ、非磁性体基材層１ｅ、磁性体基材層１ｆ〜１ｊが積層された構造からなる。非磁性体基材層１ｅは、低透磁率または非磁性のセラミックスにより形成されている。磁性体基材層１ａ〜１ｄ、１ｆ〜１ｊは、非磁性体基材層１ｅよりも透磁率が大きいフェライトなどの磁性セラミックスにより形成されている。

磁性体基材層１ａと磁性体基材層１ｂの層間には、第１分配電極２ａと、第２分配電極２ｂとが形成されている。

磁性体基材層１ｂと磁性体基材層１ｃの層間には、３ターンのループ状導体パターン３ａが形成されている。

磁性体基材層１ｃと磁性体基材層１ｄの層間には、３ターンのループ状導体パターン３ｂが形成されている。

磁性体基材層１ｄと非磁性体基材層１ｅの層間には、３ターンのループ状導体パターン３ｃが形成されている。

非磁性体基材層１ｅと磁性体基材層１ｆの層間には、３ターンのループ状導体パターン３ｄが形成されている。

磁性体基材層１ｆと磁性体基材層１ｇの層間には、ループ状導体パターンは形成されていない。代わりに、磁性体基材層１ｆと磁性体基材層１ｇの層間には、環状の空隙４が形成されている。

磁性体基材層１ｇと磁性体基材層１ｈの層間には、３ターンのループ状導体パターン３ｅが形成されている。

磁性体基材層１ｈと磁性体基材層１ｉの層間には、３ターンのループ状導体パターン３ｆが形成されている。

磁性体基材層１ｉと磁性体基材層１ｊの層間には、３ターン弱のループ状導体パターン３ｅが形成されている。

素体１の一方主面（下側主面）には、４隅に分散させて、４つの表面電極５ａ〜５ｄが形成されている。なお、素体の下側主面のみに実装用の電極が形成された電子部品を、ＬＧＡ（Land grid array）型と呼ぶ場合がある。

また、素体１の一方主面の中央近傍には、電気的接続をおこなわない、実装強度を高めるための、４つの第２ダミー表面電極６ａ〜６ｄが形成されている。第２ダミー表面電極は、プリント配線板に機械的には接合されるが、電気的接続をおこなわず、基板等に実装した後も、信号ラインやグランドに接続されないものであるため、素体１の一方主面に設けられているにもかかわらず、磁界形成を大きく妨げない。なお、第２ダミー表面電極６ａ〜６ｄは、本発明において必須の構成ではなく、省略することも可能である。

磁性体基材層１ａ〜１ｄ、非磁性体基材層１ｅ、磁性体基材層１ｆ〜１ｉには、それぞれ、両主面間を貫通して、ビア導体７が形成されている。

表面電極５ａ、５ｂが、ビア導体７により、第１分配電極２ａに接続されている。同様に、表面電極５ｃ、５ｄが、ビア導体７により、第２分配電極２ｂに接続されている。

そして、第１分配電極２ａ、ループ状導体パターン３ａ〜３ｇ、第２分配電極２ｂが、順に、ビア導体７により接続されている。なお、本実施形態においては、ループ状導体パターン３ａ〜３ｇがビア導体７により接続されて、コイル導体が構成されている。

この結果、低背インダクタ１００は、表面電極５ａ、５ｂと、表面電極５ｃ、５ｄとの間に、コイルが形成されている。

第１分配電極２ａ、第２分配電極２ｂ、ループ状導体パターン３ａ〜３ｇ、ビア導体７は、たとえば、銀を主成分としている。ただし、これらの材質は任意であり、銅や、その他の金属を主成分としても良い。また、複数の種類の金属が含まれていても良く、それらの金属が合金であっても良い。

以上の構造からなる、第１実施形態にかかる低背インダクタ１００は、次のような特徴を備える。

低背インダクタ１００は、図３（Ａ）に示すように、４つの表面電極５ａ〜５ｄが、素体１の一方主面（下側主面）の４隅に分散されて配置されている。そして、素体１の積層方向（基材層の積層方向）に透視した場合に、表面電極５ａ〜５ｄの各中心Ｐが、コイル導体（ループ状導体パターン３ａ〜３ｇ）が形成された領域Ｅ内に配置されている。

低背インダクタ１００は、一方の表面電極が２つの表面電極５ａ、５ｂに分割され、他方の表面電極が２つの表面電極５ｃ、５ｄに分割されたことにより、個々の表面電極５ａ〜５ｄの面積が小さくなっている。表面電極の面積が大きいほど、表面電極がコイルの磁界形成を妨げる影響は大きくなるが、低背インダクタ１００では、表面電極５ａ〜５ｄの面積を小さくすることにより、表面電極５ａ〜５ｄよる磁界形成の妨げを小さくしている。

また、素体１の積層方向（基材層の積層方向）に透視した場合に、表面電極５ａ〜５ｄが、コイルの開口Ｆ内にある場合の方が、コイル導体（ループ状導体パターン３ａ〜３ｇ）の形成領域Ｅ内にある場合よりも磁界形成を妨げる影響が大きい。低背インダクタ１００は、表面電極５ａ〜５ｄの各中心Ｐを領域Ｅ内に配置することにより、表面電極５ａ〜５ｄよる磁界形成の妨げを小さくしている。

さらに、低背インダクタ１００は、表面電極５ａ〜５ｄが、それぞれ、コイルの開口Ｆと僅かにしか重なっていない。本実施形態においては、表面電極５ａ〜５ｄとコイルの開口Ｆとの重なり面積は、表面電極５ａ〜５ｄの面積の３％以下である。表面電極５ａ〜５ｄとコイルの開口Ｆとは、重ならないことが最も良い。表面電極５ａ〜５ｄとコイルの開口Ｆとが重なる場合であっても、その面積はできるだけ小さい方が良く、磁界形成の妨げを考慮すると、表面電極５ａ〜５ｄの面積の１０％以下であることが好ましい。低背インダクタ１００は、表面電極５ａ〜５ｄとコイルの開口Ｆとの重なりを小さくすることにより、表面電極５ａ〜５ｄよる磁界形成の妨げを小さくしている。

以上により、低背インダクタ１００は、厚みが０．３５ｍｍと小さく、ループ状導体パターン３ａと表面電極５ａ〜５ｄとの距離が小さいにもかかわらず、表面電極５ａ〜５ｄによる、コイル導体（ループ状導体パターン３ａ〜３ｇ）による磁界形成の妨げが最小限に抑制されている。

なお、低背インダクタ１００は、表面電極５ａ〜５ｄの面積が小さいが、４つの表面電極５ａ〜５ｄを備えているため、外部の電極（基板のランド電極等）にしっかりと固定され、十分な実装強度を保つことができる。

また、低背インダクタ１００は、図３（Ｂ）に示すように、素体１の積層方向（基材層の積層方向）に透視した場合に、第１分配電極２ａ、第２分配電極２ｂが、それぞれ、主にコイル導体（ループ状導体パターン３ａ〜３ｇ）が形成された領域Ｅ内に配置されている。第１分配電極２ａ、第２分配電極２ｂが、コイルの開口Ｆ内にある場合の方が、コイル導体（ループ状導体パターン３ａ〜３ｇ）の形成領域Ｅ内にある場合よりも磁界形成を妨げる影響が大きい。低背インダクタ１００では、第１分配電極２ａ、第２分配電極２ｂを主に領域Ｅ内に配置することにより、第１分配電極２ａ、第２分配電極２ｂよる磁界形成の妨げを小さくしている。

また、低背インダクタ１００は、素体１が、磁性体基材層１ａ〜１ｄ、１ｆ〜１ｊと、非磁性体基材層１ｅとで構成されている。素体１が、全て磁性体基材層で形成されていると、大きな直流電流が流れた場合に磁気飽和が発生しやすく、インダクタンス値が急激に低下してしまう虞がある。しかしながら、低背インダクタ１００は、素体１が非磁性体基材層１ｅを備えているため、直流重畳特性が改善されており、大きな直流電流が流れても、磁気飽和が発生しにくく、インダクタンス値が急激に低下してしまうことがない。

また、低背インダクタ１００は、磁性体基材層１ｆと磁性体基材層１ｇの層間に、環状の空隙４が形成されている。素体１の積層方向（基材層の積層方向）に透視した場合に、空隙４は、コイル導体（ループ状導体パターン３ａ〜３ｇ）が形成された領域Ｅとほぼ重なって形成されている。本実施形態のように、素体１がセラミックスにより形成されている場合には、製造工程中に焼成工程が必要になるが、焼成した後の冷却時に、基材層（磁性体基材層１ａ〜１ｄ、１ｆ〜１ｊ、非磁性体基材層１ｅ）とループ状導体パターン３ａ〜３ｇとの間に、熱収縮率の違いから応力が発生し、焼成後の素体１に応力歪が生じて透磁率が低下するなど磁気特性が低下してしまう虞がある。しかしながら、素体１の内部に空隙を形成すれば、その空隙によって、基材層とループ状導体パターンとの間に発生する応力を緩和することができる。低背インダクタ１００は、空隙４を形成したことにより、基材層とループ状導体パターンとの間に発生する応力が緩和され、磁気特性の低下が抑制されている。

さらに、低背インダクタ１００は、第２ダミー表面電極６ａ〜６ｄが４つに分割されている。第２ダミー表面電極を分割せずに１つの大きな面積の電極とした場合には、第２ダミー表面電極を基板のランド電極等にはんだ付けをした際に、はんだ膜厚が大きくなり過ぎて、実装不良の原因となる虞がある。低背インダクタ１００は、第２ダミー表面電極を４つの第２ダミー表面電極６ａ〜６ｄに分割し、それぞれの面積を小さくすることにより、はんだ付けの際にはんだ膜厚が大きくなり過ぎないようにし、実装不良の発生を抑制している。

以上のような構造および特徴を備えた本実施形態にかかる低背インダクタ１００は、既存の、一般的な、複数の基材層が積層された素体にコイル導体が内蔵されたインダクタの製造方法により製造することができる。低背インダクタ１００は、たとえば、次の方法により製造することができる。

まず、磁性体基材層１ａ〜１ｄ、１ｆ〜１ｊを形成するための、磁性フェライト等からなるセラミックグリーンシートを準備する。また、非磁性体基材層１ｅを形成するための、非磁性フェライト等からなるセラミックグリーンシートを準備する。

次に、これらのセラミックグリーンシートに、必要に応じて、ビア導体７を形成するための孔を形成する。続いて、形成した孔に導電性ペーストを充填する。また、セラミックグリーンシートの主面に、必要に応じて、ループ状導体パターン３ａ〜３ｇ、表面電極５ａ〜５ｄ、第２ダミー表面電極６ａ〜６ｄを形成するための導電性ペーストを所定の形状に塗布する。

また、空隙４を形成するために、磁性体基材層１ｆを形成するためのセラミックグリーンシートの主面（上側主面）に、焼成により消失する材料を所定の形状に塗布する。焼成により消失する材料としては、たとえば、カーボンペーストを用いることができる。

セラミックグリーンシートを所定の順番に積層し、加圧して一体化させ、未焼成の素体を得る。続いて、未焼成の素体を、所定のプロファイルで焼成して、第１実施形態にかかる低背インダクタ１００を完成させる。なお、さらに、表面電極５ａ〜５ｄ、第２ダミー表面電極６ａ〜６ｄの表面に、めっきを施しても良い。

［第２実施形態］
図４に、第２実施形態にかかる低背インダクタ２００を示す。ただし、図４は、低背インダクタ２００の要部分解斜視図である。

低背インダクタ２００は、第１実施形態にかかる低背インダクタ１００の一部に変更を加えた。

低背インダクタ１００では、２つの表面電極５ａ、５ｂを第１分配電極２ａに接続し、２つの表面電極５ｃ、５ｄを第２分配電極２ｂに接続していた。

低背インダクタ２００では、第１実施形態の第１分配電極２ａを形状の異なる第１配線電極１２ａに置換え、第１実施形態の第２分配電極２ｂを形状の異なる第２配線電極１２ｂに置換えた。そして、表面電極５ａのみをビア導体７により第１配線電極１２ａに接続し、表面電極５ｃのみをビア導体７により第２配線電極１２ｂに接続した。

第１実施形態の表面電極５ｂは、第１配線電極１２ａには接続せず、電気的接続をおこなわない第１ダミー表面電極１６ａとした。第１実施形態の表面電極５ｄは、第２配線電極１２ｂには接続せず、電気的接続をおこなわない第１ダミー表面電極１６ｂとした。

低背インダクタ２００の他の構成については、第１実施形態にかかる低背インダクタ１００と同じにした。

［第３実施形態］
図５に、第３実施形態にかかる低背インダクタ３００を示す。ただし、図５は、低背インダクタ３００の分解斜視図である。

低背インダクタ３００は、第１実施形態にかかる低背インダクタ１００に構成を追加した。

低背インダクタ３００は、素体１（磁性体基材層１ｊ）の他方主面（上側主面）に、電気的接続をおこなわない８つの第３ダミー表面電極２６ａ〜２６ｈが追加されている。

第３ダミー表面電極２６ａ〜２６ｈは、焼成工程において、素体１に反りが発生しないように設けられたものである。すなわち、素体１がセラミックスからなる場合には、製造工程中に焼成工程が必要になるが、素体１の一方主面にのみ電極（表面電極５ａ〜５ｄ、第２ダミー表面電極６ａ〜６ｄ）が形成され、素体１の他方主面に電極が形成されない場合には、素体１の両主面間で熱収縮率が異なってしまい、焼成後の素体１に反りが発生してしまう虞がある。低背インダクタ３００は、素体１の他方主面に第３ダミー表面電極２６ａ〜２６ｈを形成することにより、素体１の両主面間の熱収縮率を均等にし、焼成工程において素体１に反りが発生することを抑制している。

なお、第３ダミー表面電極２６ａ〜２６ｈは、素体１を積層方向（基体の積層方向）に透視した場合、表面電極５ａ〜５ｄ、第２ダミー表面電極６ａ〜６ｄと重なる位置に形成されている。これは、磁界形成の妨げを最小限にとどめるためである。すなわち、第３ダミー表面電極２６ａ〜２６ｈが、表面電極５ａ〜５ｄ、第２ダミー表面電極６ａ〜６ｄと重ならない位置に形成された場合には、磁束の一部が、素体１の一方主面において表面電極５ａ〜５ｄ、第２ダミー表面電極６ａ〜６ｄにより妨げられ、磁束の他の一部が、素体１の他方主面において第３ダミー表面電極２６ａ〜２６ｈにより妨げられる。この結果、これらの電極により、磁界形成が大きく妨げられる。しかしながら、第３ダミー表面電極２６ａ〜２６ｈを、表面電極５ａ〜５ｄ、第２ダミー表面電極６ａ〜６ｄと重なる位置に形成すれば、素体１の一方主面において表面電極５ａ〜５ｄ、第２ダミー表面電極６ａ〜６ｄにより妨げられた磁束は、素体１の他方主面において第３ダミー表面電極２６ａ〜２６ｈによっても妨げられてしまうが、素体１の一方主面において表面電極５ａ〜５ｄ、第２ダミー表面電極６ａ〜６ｄより妨げられなかった磁束は、素体の他方主面において第３ダミー表面電極２６ａ〜２６ｈによっても妨げられない。すなわち、低背インダクタ３００は、素体１の一方主面において表面電極５ａ〜５ｄ、第２ダミー表面電極６ａ〜６ｄにより妨げられる磁束と、素体の他方主面において第３ダミー表面電極２６ａ〜２６ｈによって妨げられる磁束とを共通化することにより、素体の一方主面において表面電極５ａ〜５ｄ、第２ダミー表面電極６ａ〜６ｄにより妨げられず、かつ、素体の他方主面において第３ダミー表面電極２６ａ〜２６ｈによって妨げられない磁束の量を十分に確保することにより、表面電極５ａ〜５ｄ、第２ダミー表面電極６ａ〜６ｄ、第３ダミー表面電極２６ａ〜２６ｈによる磁界形成の妨げを最小限に抑制している。

低背インダクタ３００の他の構成については、第１実施形態にかかる低背インダクタ１００と同じにした。

［第４実施形態］
図６に、第４実施形態にかかる低背インダクタ４００を示す。ただし、図６は、低背インダクタ４００を下側主面側（一方主面側）からみた斜視図である。

低背インダクタ４００は、第１実施形態にかかる低背インダクタ１００の一部に変更を加えた。

すなわち、低背インダクタ１００では、４つの表面電極５ａ〜５ｄを、それぞれ、素体１の下側主面（一方主面）の４隅に分けて配置していた。

これに対し、低背インダクタ４００では、４つの表面電極５ａ’〜５ｄ’を、それぞれ、素体１の下側主面（一方主面）の４つの辺の中間部分に沿わせて配置した。

低背インダクタ４００の他の構成については、第１実施形態にかかる低背インダクタ１００と同じにした。

このように、表面電極の形成位置は、適宜、調整することができる。

以上、第１実施形態〜第４実施形態にかかる低背インダクタ１００〜４００について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って、種々の変更をなすことがきる。

たとえば、低背インダクタ１００〜４００は、厚みを０．３５ｍｍとしたが、厚みはこの大きさには限定されず、０．５ｍｍ以下の大きさから任意に設定することができる。

また、低背インダクタ１００〜４００では、素体１をセラミックスにより形成したが、素体１の材質は任意であり、たとえば、樹脂等により形成しても良い。

また、低背インダクタ１００〜４００では、ループ状導体パターン３ａ〜３ｇを、それぞれ３ターンまたは３ターン弱に形成したが、ループ状導体パターン３ａ〜３ｇのターン数や形状は任意である。たとえば、ターン数を、１ターンとしても良いし、２ターン、あるいは、４ターン以上としても良い。また、ループ状導体パターン３ａ〜３ｇの形状を変更させても良い。

さらに、素体１を形成する基材層（磁性体基材層１ａ〜１ｄ、１ｆ〜１ｊ、非磁性体基材層１ｅ）の層数や、ループ状導体パターン３ａ〜３ｇの層数は任意であり、上述した内容には限定されず、それぞれ、増減することができる。

１・・・素体
１ａ〜１ｄ、１ｆ〜１ｊ・・・磁性体基材層
１ｅ・・・非磁性体基材層
２ａ・・・第１分配電極
２ｂ・・・第２分配電極
３ａ〜３ｇ・・・ループ状導体パターン
４・・・空隙
５ａ〜５ｄ、５ａ’〜５ｄ’・・・表面電極
６ａ〜６ｄ・・・第２ダミー表面電極
７・・・ビア導体
１６ａ、１６ｂ・・・第１ダミー表面電極
２６ａ〜２６ｈ・・・第３ダミー表面電極
Ｅ・・・コイル導体（ループ状導体パターン３ａ〜３ｇ）が形成された領域
Ｆ・・・コイルの開口

本発明は、上述した従来の問題を解決するためになされたものであり、その手段として、本発明の低背インダクタは、複数の基材層が積層され、厚みが０．５ｍｍ以下である矩形薄板状の素体と、 素体に内蔵され、基材層の積層方向に巻回軸を有するコイル導体と、素体の一方主面の面内に形成された４つの表面電極と、素体の一方主面近傍の、基材層の層間に形成された、第１配線電極と第２配線電極と、を備え、コイル導体の一端が第１配線電極を介して表面電極の少なくとも１つに接続され、コイル導体の他端が第２配線電極を介して表面電極の他の少なくとも１つに接続された表面実装型の低背インダクタであって、基材層の積層方向に透視した場合に、４つの表面電極の各中心が、それぞれ、コイル導体が形成された領域内に配置され、基材層の積層方向に透視した場合に、第１配線電極および第２配線電極が、それぞれ、主にコイル導体が形成された領域内に配置されたものとした。

また、第１配線電極は第１分配電極を含み、第２配線電極は第２分配電極を含み、コイル導体の一端が第１分配電極に接続され、第１分配電極が表面電極の２つに接続され、コイル導体の他端が第２分配電極に接続され、第２分配電極が表面電極の残りの２つに接続されることが好ましい。この場合には、容易に、コイル導体の一端を２つの表面電極に接続し、コイル導体の他端を残りの２つの表面電極に接続することができる。

また、本発明の別の低背インダクタは、上述した課題を解決するために、複数の基材層が積層され、厚みが０．５ｍｍ以下である矩形薄板状の素体と、素体に内蔵され、基材層の積層方向に巻回軸を有するコイル導体と、素体の一方主面の面内に形成された４つの表面電極と、素体の一方主面近傍の、基材層の層間に形成された、第１分配電極と第２分配電極と、を備え、コイル導体の一端が４つの表面電極のうちの２つに接続され、コイル導体の他端が４つの表面電極のうちの他の２つに接続されており、４つの表面電極が素体の一方主面の４隅に分けてそれぞれ配置され、コイル導体の一端が第１分配電極に接続され、第１分配電極が表面電極の２つに接続され、コイル導体の他端が第２分配電極に接続され、第２分配電極が表面電極の残りの２つに接続され、基材層の積層方向に透視した場合に、第１分配電極および第２分配電極が、それぞれ、主にコイル導体が形成された領域内に配置されたものとした。

さらに、素体の一方主面のコイルの開口部に重なる位置に、電気的接続をおこなわない、実装強度を高めるための、第２ダミー表面電極を形成することが好ましい。この場合には、第２ダミー表面電極により、プリント配線板への実装強度を高めることができる。なお、第２ダミー表面電極は、電気的接続をおこなわず、基板に実装した後も、信号ラインやグランドに接続されないため、素体の一方主面の中央近傍に設けられていても、磁界形成を大きく妨げない。

また、素体がセラミックスからなり、素体の内部に、少なくとも１層の、基材層の積層方向に対して垂直方向に広がる空隙が形成され、基材層の積層方向に透視した場合に、空隙が、コイル導体が形成された領域と重なっていることが好ましい。素体がセラミックスからなる場合には、製造工程中に焼成工程が必要になるが、焼成した後の冷却時に、基材層とコイル導体との間に、熱収縮率の違いから応力が発生し、焼成後の素体に応力歪が生じて、磁気特性が低下（透磁率の低下等）してしまうという問題があった。しかしながら、このように、基材層の内部に少なくとも１層の空隙を形成しておくことにより、基材層とコイル導体との間に発生する応力を空隙によって緩和することができ、磁気特性の低下を抑制することができる。
また、本発明の更に別の低背インダクタは、上述した課題を解決するために、複数の基材層が積層され、厚みが０．５ｍｍ以下である矩形薄板状の素体と、素体に内蔵され、基材層の積層方向に巻回軸を有するコイル導体と、素体の一方主面の面内に形成された４つの表面電極と、を備え、コイル導体の一端が、表面電極の２つに接続され、コイル導体の他端が、表面電極の残りの２つに接続された表面実装型の低背インダクタであって、基材層の積層方向に透視した場合に、４つの表面電極の各中心が、それぞれ、コイル導体が形成された領域内に配置されたものとした。

本発明の低背インダクタは、基材層の積層方向に透視した場合に、４つの表面電極の各中心が、それぞれ、コイル導体が形成された領域内に配置され、基材層の積層方向に透視した場合に、第１配線電極および第２配線電極が、それぞれ、主にコイル導体が形成された領域内に配置されたものとしたため、厚みが０．５ｍｍ以下であっても、表面電極、第１配線電極および第２配線電極による磁界形成の妨げが最小限に抑制されている。

また、本発明のもう１つの低背インダクタは、コイル導体の一端が４つの表面電極のうちの２つに接続され、コイル導体の他端が４つの表面電極のうちの他の２つに接続され、４つの表面電極が、素体の一方主面の４隅に分けて配置され、コイル導体の一端が第１分配電極に接続され、第１分配電極が表面電極の２つに接続され、コイル導体の他端が第２分配電極に接続され、第２分配電極が表面電極の残りの２つに接続され、基材層の積層方向に透視した場合に、第１分配電極および第２分配電極が、それぞれ、主にコイル導体が形成された領域内に配置されたものとしたため、厚みが０．５ｍｍ以下であっても、表面電極、第１分配電極および第２分配電極による磁界形成の妨げが最小限に抑制されている。
また、本発明の更にもう１つの低背インダクタは、コイル導体の一端が、表面電極の２つに接続され、コイル導体の他端が、表面電極の残りの２つに接続され、基材層の積層方向に透視した場合に、４つの表面電極の各中心が、それぞれ、コイル導体が形成された領域内に配置されたものとしたため、厚みが０．５ｍｍ以下であっても、表面電極による磁界形成の妨げが最小限に抑制されている。

Claims (17)

1. 複数の基材層が積層され、厚みが０．５ｍｍ以下である矩形薄板状の素体と、
   前記素体に内蔵され、前記基材層の積層方向に巻回軸を有するコイル導体と、
   前記素体の一方主面の面内に形成された４つの表面電極と、を備え、
   前記コイル導体の一端が前記表面電極の少なくとも１つに接続され、前記コイル導体の他端が前記表面電極の他の少なくとも１つに接続された表面実装型の低背インダクタであって、
   前記基材層の積層方向に透視した場合に、４つの前記表面電極の各中心が、それぞれ、前記コイル導体が形成された領域内に配置されている、低背インダクタ。
2. ４つの前記表面電極が、前記素体の前記一方主面の４隅に分けてそれぞれ配置された、請求項１に記載された低背インダクタ。
3. 前記基材層の積層方向に透視した場合に、４つの前記表面電極が、それぞれ、前記コイル導体の開口と重なっていない、あるいは、前記コイル導体の開口と重なっているとしても、重なり面積が、前記表面電極の面積の１０％以下である、請求項１または２に記載された低背インダクタ。
4. 前記コイル導体の一端が、前記表面電極の２つに接続され、前記コイル導体の他端が、前記表面電極の残りの２つに接続された、請求項１ないし３のいずれか１項に記載された低背インダクタ。
5. 前記素体の前記一方主面近傍の、前記基材層の層間に、第１分配電極と第２分配電極とが設けられ、前記コイル導体の一端が前記第１分配電極に接続され、前記第１分配電極が前記表面電極の２つに接続され、前記コイル導体の他端が前記第２分配電極に接続され、前記第２分配電極が前記表面電極の残りの２つに接続された、請求項４に記載された低背インダクタ。
6. 前記基材層の積層方向に透視した場合に、前記第１分配電極および前記第２分配電極が、それぞれ、主に前記コイル導体が形成された領域内に配置されている、請求項５に記載された低背インダクタ。
7. 前記コイル導体の一端が、前記表面電極の１つに接続され、前記コイル導体の他端が、前記表面電極の他の１つに接続され、
   前記コイル導体が接続されなかった残りの２つの前記表面電極が、それぞれ、電気的接続をおこなわない、実装強度を高めるための第１ダミー表面電極である、請求項１ないし３のいずれか１項に記載された低背インダクタ。
8. 複数の基材層が積層され、厚みが０．５ｍｍ以下である矩形薄板状の素体と、
   前記素体に内蔵され、前記基材層の積層方向に巻回軸を有するコイル導体と、
   前記素体の一方主面の面内に形成された４つの表面電極と、を備え、
   前記コイル導体の一端が４つの前記表面電極のうちの２つに接続され、前記コイル導体の他端が４つの前記表面電極のうちの他の２つに接続されており、
   ４つの前記表面電極が前記素体の前記一方主面の４隅に分けてそれぞれ配置されている、低背インダクタ。
9. 前記基材層の積層方向に透視した場合に、４つの前記表面電極が、それぞれ、前記コイル導体の開口と重なっていない、あるいは、前記コイル導体の開口と重なっているとしても、重なり面積が、前記表面電極の面積の１０％以下である、請求項８に記載された低背インダクタ。
10. 前記素体の前記一方主面近傍の、前記基材層の層間に、第１分配電極と第２分配電極とが設けられ、前記コイル導体の一端が前記第１分配電極に接続され、前記第１分配電極が前記表面電極の２つに接続され、前記コイル導体の他端が前記第２分配電極に接続され、前記第２分配電極が前記表面電極の残りの２つに接続された、請求項８または９に記載された低背インダクタ。
11. 前記基材層の積層方向に透視した場合に、前記第１分配電極および前記第２分配電極が、それぞれ、主に前記コイル導体が形成された領域内に配置されている、請求項１０に記載された低背インダクタ。
12. さらに、前記素体の前記一方主面の中央近傍に、電気的接続をおこなわない、実装強度を高めるための、第２ダミー表面電極が形成された、請求項１ないし１１のいずれか１項に記載された低背インダクタ。
13. 前記第２ダミー表面電極が、複数に分割されている、請求項１２に記載された低背インダクタ。
14. 前記素体がセラミックスからなり、
    前記素体の他方主面に、電気的接続をおこなわない、第３ダミー表面電極が形成された、請求項１ないし１３のいずれか１項に記載された低背インダクタ。
15. 前記第３ダミー表面電極が複数からなり、
    前記基材層の積層方向に透視した場合に、前記第３ダミー表面電極が、それぞれ、
    前記表面電極と重なる位置に形成されているか、
    または、前記表面電極および前記第１ダミー表面電極と重なる位置に形成されているか、または、前記表面電極および前記第２ダミー表面電極と重なる位置に形成されているか、または、前記表面電極、前記第１ダミー表面電極および前記第２ダミー表面電極と重なる位置に形成されている、請求項１４に記載された低背インダクタ。
16. 前記基材層が、複数の磁性体基材層と、少なくとも１層の非磁性体基材層とで構成され、前記素体において、前記非磁性基材層が、２層の前記磁性体基材層に挟まれて積層されている、請求項１ないし１５のいずれか１項に記載された低背インダクタ。
17. 前記素体がセラミックスからなり、
    前記素体の内部に、少なくとも１層の、前記基材層の積層方向に対して垂直方向に広がる空隙が形成され、
    前記基材層の積層方向に透視した場合に、前記空隙が、前記コイル導体が形成された領域と重なっている、請求項１ないし１６のいずれか１項に記載された低背インダクタ。

Images