JP6406474B2 - 表面実装型シールド部材及び回路モジュール - Google Patents

表面実装型シールド部材及び回路モジュール Download PDF

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Description

本発明は、表面実装型シールド部材及び回路モジュールに関し、特には、汎用性を高めつつシールド効果を高めるための技術に関する。
従来、複数の電子部品が実装された回路基板において、複数の電子部品によって形成される機能ブロック間を遮蔽（シールド）するための仕切りを設ける構成が知られている（例えば、特許文献１及び２参照）。これらの構成では、複数の電子部品の全体を覆うシールドケースの内壁にリブ状の仕切りを設けたり、複数の電子部品を機能ブロック毎に覆う個別のシールドケースを設けたりすることにより、機能ブロック間をシールドしている。
しかし、このような構成では、機能ブロック間をシールドする仕切りとシールドケースとが一体物（すなわち連続体）として形成されている。このため、回路基板のサイズや電子部品のレイアウトが変更された場合に、サイズや形状等を変更する必要性があり、汎用性が低いという問題があった。
そこで、機能ブロック間をシールドする仕切りとして、表面実装可能な導電部材を用いる構成が知られている（例えば、特許文献３参照）。この構成によれば、回路基板のサイズや電子部品のレイアウトに変更に合わせて、回路基板への実装位置または実装個数等を適宜調整することにより、仕切り全体の形状を自由に変更することができる。
特開２００４−１４００３５号公報 特開２０１１−３５１６５号公報 特開２０１１−２５８８８６号公報
しかしながら、導電部材を仕切りとして用いる従来の構成では、十分なシールド効果が得られない場合がある。
そこで、本発明は、汎用性を高めつつシールド効果を高めることができる表面実装型シールド部材及び回路モジュールを提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る表面実装型シールド部材は、表面実装型シールド部材であって、厚み方向に直交して延在する磁性体層を有する板状部材と、前記板状部材が回路基板に立設するように前記表面実装型シールド部材を実装するための実装用の電極であって、前記厚み方向に平行な面である第１端面に設けられた第１表面電極と、前記厚み方向に見て前記板状部材の実質的に全面に設けられ、前記第１表面電極に接続されているシールド電極と、を有し、前記板状部材は、前記厚み方向に積層された複数の前記磁性体層を有する積層素体であり、前記シールド電極は、複数の前記磁性体層の間に設けられている。
このように、板状部材が回路基板に立設するように設けられた第１表面電極を有することにより、回路基板への実装位置等を適宜調整することができる。すなわち、高い汎用性を有する表面実装型シールド部材が実現される。また、磁性体層を有する板状部材の実質的に全面に設けられたシールド電極を有することにより、回路基板に実装された状態で、シールド電極及び磁性体層が並んで立設することになる。このため、シールド電極から漏れ出したノイズを磁性体層のビーズ効果によってシールドすることができるので、シールド効果を高めることができる。すなわち、本態様に係る表面実装型シールド部材によれば、汎用性を高めつつシールド効果を高めることができる。
また、シールド電極が複数の磁性体層の間に設けられていることにより、表面実装型シールド部材の一方主面側からのノイズ及び他方主面側からのノイズのいずれについても、シールド効果を発揮することができる。したがって、表面実装型シールド部材を実装する工程においてノイズ源に対して表面実装型シールド部材の向きを調整する必要がなくなるため、実装作業のハンドリングが簡素化される。
また、前記厚み方向に積層された複数の前記シールド電極を有することにしてもよい。
このように、複数のシールド電極を有することにより、シールド効果をさらに高めることができる。
また、前記板状部材は、さらに、前記磁性体層より透磁率が低く、かつ、複数の前記シールド電極の間に設けられた低透磁率磁性体層を有することにしてもよい。
このように、複数のシールド電極の間に低透磁率磁性体層を設けることにより、複数のシールド電極それぞれのインダクタンス成分の増加を抑制することができる。具体的には、複数のシールド電極を設けた場合、各シールド電極のみを周回する磁束（いわゆるマイナーループ）によって、各シールド電極のインダクタンス成分が増加する場合がある。このようなインダクタンス成分の増加は、シールド電極を介して回路基板にノイズを逃がす際の阻害要因となり得る。そこで、複数のシールド電極の間に低透磁率磁性体層を設けることにより、マイナーループを抑制してインダクタンス成分の増加を抑制することができるので、シールド効果をさらに高めることができる。
また、本発明の一態様に係る表面実装型シールド部材は、表面実装型シールド部材であって、厚み方向に直交して延在する磁性体層を有する板状部材と、前記板状部材が回路基板に立設するように前記表面実装型シールド部材を実装するための実装用の電極であって、前記厚み方向に平行な面である第１端面に設けられた第１表面電極と、前記厚み方向に見て前記板状部材の実質的に全面に設けられ、前記第１表面電極に接続されているシールド電極と、を有し、前記シールド電極には、前記厚み方向に直交する方向に沿って延在するスリットが設けられている。
このように、シールド電極にスリットが設けられていることにより、シールド電極から第１表面電極に向かうノイズの経路を囲むように磁性体層が配置されることになる。これにより、磁性体層がフェライトビーズとして機能することになり、回路基板に逃げるノイズを抑制することができる。よって、回路基板のグランド（安定電位面）の電気的変動を抑制することができるため、表面実装型シールド部材が搭載された部品の電気的特性の劣化を抑制することができる。
また、本発明の一態様に係る表面実装型シールド部材は、表面実装型シールド部材であって、厚み方向に直交して延在する磁性体層を有する板状部材と、前記板状部材が回路基板に立設するように前記表面実装型シールド部材を実装するための実装用の電極であって、前記厚み方向に平行な面である第１端面に設けられた第１表面電極と、前記厚み方向に見て前記板状部材の実質的に全面に設けられ、前記第１表面電極に接続されているシールド電極と、前記第１端面に対向する第２端面に設けられた第２表面電極と、を有し、前記板状部材は、さらに、前記厚み方向の両側に設けられた一対のセラミック非磁性体層を有する。
このように、板状部材の厚み方向の両側に一対のセラミック非磁性体層が設けられることにより、板状部材の全体的な強度、さらには表面実装型シールド部材の全体的な強度を高めることができる。
また、前記表面実装型シールド部材は、さらに、前記第１端面に対向する第２端面に設けられた第２表面電極を有し、前記シールド電極は、さらに、前記第２表面電極に接続されていることにしてもよい。
これにより、シールド電極が表面実装型シールド部材の実装面から反対側の面まで設けられているため、シールド効果を高めることができる。また、当該反対側の面には第２表面電極が設けられている。このため、当該反対側の面にシールドケース等の導電部材が当接された場合に、当該導電部材とシールド電極とを電気的に接続することができる。よって、当該導電部材を伝搬したノイズを、シールド電極を介して回路基板に逃がすことができる。これにより、シールド効果をさらに高めることができる。
また、本発明の一態様に係る表面実装型シールド部材は、厚み方向に直交して延在する磁性体層を有する板状部材と、前記板状部材が回路基板に立設するように前記表面実装型シールド部材を実装するための実装用の電極であって、前記厚み方向に平行な面である第１端面に設けられた第１表面電極と、前記厚み方向に見て前記板状部材の実質的に全面に設けられ、前記第１表面電極に接続されているシールド電極と、前記第１端面に対向する第２端面に設けられた第２表面電極と、を有し、前記シールド電極は、さらに、前記第２表面電極に接続されており、前記第２端面には、前記厚み方向に沿って延在し、前記シールド電極が露出する切り欠きが設けられ、前記第２表面電極は、前記切り欠きに設けられた導電性接合材である。
このように、第２表面電極が導電性接合材であることにより、表面実装型シールド部材とシールドケース等の導電部材との電気的及び構造的な接続を容易にとることができる。
また、前記磁性体層はセラミック磁性体層であることにしてもよい。
このように、磁性体層がセラミック磁性体層であることにより、磁性体層を焼成により一体の焼結体として得ることができる。さらに、板状部材が主にセラミックを基材とする場合、シールド電極と板状部材とを焼結により一体の焼結体として得ることができる。
また、本発明は、このような表面実装型シールド部材を備える回路モジュールとしても実現できる。すなわち、回路モジュールは、グランドを有する回路基板と、前記回路基板に実装された複数の電子部品と、前記複数の電子部品の間に位置するように前記回路基板に実装された表面実装型シールド部材と、を備え、前記表面実装型シールド部材は、上述した表面実装型シールド部材のうちのいずれか１つであり、前記表面実装型シールド部材の第１表面電極は前記グランドに接続されている。
このように、複数の電子部品の間に上述した表面実装型シールド部材が実装されていることにより、上述した効果が得られることに加えて、複数の電子部品の間の電磁干渉が低減される。つまり、一方の電子部品から他方の電子部品へのノイズをシールドすることができる。また、回路基板のサイズや電子部品のレイアウトに変更に合わせて、表面実装型シールド部材の配置位置を適宜調整することができる。
また、さらに、前記複数の電子部品及び前記表面実装型シールド部材を覆うように前記回路基板に設けられたシールドケースを備え、前記表面実装型シールド部材は、前記回路基板と反対側の端部が前記シールドケースの内壁に当接することにしてもよい。
このように、表面実装型シールド部材がシールドケースの内壁に当接することにより、シールドケースに伝搬したノイズを、表面実装型シールド部材を介して回路基板に逃がすことができる。これにより、シールドケースのシールド効果を高めることができる。
また、前記回路基板と前記シールドケースとで囲まれる空間を仕切る複数の前記表面実装型シールド部材を備えることにしてもよい。
これにより、回路基板のサイズや電子部品のレイアウトの変更に合わせて、複数の表面実装型シールド部材で構成される壁全体の形状を自由に変更できる。
また、複数の前記表面実装型シールド部材のうち所定の表面実装型シールド部材において、前記シールド電極には、前記所定方向に沿って延在するスリットが設けられており、前記所定の表面実装型シールド部材は、前記複数の電子部品のうち他の電子部品よりも電磁波を放射しやすい一の電子部品に近接して配置されていることにしてもよい。
このように、スリットが設けられたシールド電極を有する表面実装型シールド部材が電磁波を放射しやすい一の電子部品に近接して配置されていることにより、回路基板のグランドの電気的変動を抑制することができる。このため、回路モジュールの電気的特性の劣化を抑制することができる。
本発明に係る表面実装型シールド部材等によれば、汎用性を高めつつシールド効果を高めることができる。
図１は、実施の形態に係る表面実装型シールド部材を有する回路モジュールの斜視図である。 図２Ａは、実施の形態に係る回路モジュールの上面図である。 図２Ｂは、実施の形態に係る回路モジュールの断面構造を概念的に示す図である。 図３は、実施の形態に係る表面実装型シールド部材の構成を示す図である。 図４は、実施の形態に係る表面実装型シールド部材の積層方向における構成を示す図である。 図５は、実施の形態に係る表面実装型シールド部材の端部の構成を示す図である。 図６Ａは、比較例に係る表面実装型シールド部材単体でのシールド効果を示す図である。 図６Ｂは、比較例に係る表面実装型シールド部材とシールドケースとの組み合わせによるシールド効果を模式的に示す図である。 図７Ａは、実施の形態に係る表面実装型シールド部材によるシールド効果を示す図である。 図７Ｂは、実施の形態に係る表面実装型シールド部材とシールドケースとの組み合わせによるシールド効果を模式的に示す図である。 図８は、変形例１に係る表面実装型シールド部材の構成を示す図である。 図９は、変形例１に係る表面実装型シールド部材の積層方向における構成を示す図である。 図１０は、変形例２に係る表面実装型シールド部材の構成を示す図である。 図１１は、変形例３に係る表面実装型シールド部材の構成を示す図である。 図１２は、変形例４に係る表面実装型シールド部材の構成を示す図である。 図１３は、変形例５に係る表面実装型シールド部材の構成を示す図である。 図１４は、変形例５に係る表面実装型シールド部材を有する回路モジュールの上面図である。
以下、図面を参照しながら、本発明の実施の形態に係る表面実装型シールド部材及び回路モジュールについて説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、製造プロセス、及び、製造プロセスの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。
（実施の形態）
図１は、本実施の形態に係る表面実装型シールド部材３１を有する回路モジュール１の斜視図である。なお、同図では、シールドケース４０を他の部材から分離した状態で図示している。
同図では、回路モジュール１の厚さ方向をＺ軸方向、Ｚ軸方向に垂直かつ互いに直交する方向をそれぞれＸ軸方向及びＹ軸方向として説明し、Ｚ軸方向プラス側を回路モジュール１の天面（上面）側として説明する。しかし、実際の使用態様においては、回路モジュール１の厚さ方向が上下方向とはならない場合もある。このため、実際の使用態様においては、回路モジュール１の天面側は上面側には限定されない。
回路モジュール１は、携帯電話等の携帯端末機器に搭載され、電源回路、及び、この電源回路から電源が供給されるＲＦ（Radio Frequency）回路等の、所定の回路を構成するモジュール部品である。図１に示すように、回路モジュール１は、回路基板１０と、回路基板１０に実装された複数の電子部品２０と、複数の電子部品２０の間に位置するように回路基板１０に立設されたシールド壁３０とを備える。また、本実施の形態では、回路モジュール１はさらに、複数の電子部品２０及びシールド壁３０を覆うように回路基板１０に設けられたシールドケース４０を備える。
以下、回路モジュール１の各構成要素について、さらに図２Ａ及び図２Ｂを用いて説明する。図２Ａは、回路モジュール１の上面図である。図２Ｂは、回路モジュール１の断面構造を概念的に示す図であり、具体的には、図２ＡのIIB−IIB線における回路モジュール１の断面図である。なお、図２Ａでは、簡明のため、シールドケース４０について図示を省略している。また、図２Ｂでは、簡明のため、後述する第１電子部品２１及び第２電子部品２２については、側面視で示している。
回路基板１０は、複数の電子部品２０とともに所定の回路を構成する配線等が設けられた、例えばプリント配線板である。例えば、回路基板１０は、図２Ｂに示すように、複数の電子部品２０が実装された上面から下面まで貫通するビア導体１１と、下面に設けられてビア導体１１に接続されたグランド電極１２とを有する。ここで、グランド電極１２は、回路モジュール１によって構成される所定の回路のグランド（安定電位面）を構成する。
複数の電子部品２０は、上記の所定の回路の第１機能ブロックを構成する第１電子部品２１、及び、第１機能ブロックとは異なる機能を果たす第２機能ブロックを構成する第２電子部品２２を含む。ここで、機能ブロックとは、上記の所定の回路のうち、果たされる機能ごとに区分けされた部分を意味する。本実施の形態では、第１機能ブロックは、電源機能を果たす電源回路ブロックであり、第２機能ブロックは、ＲＦ信号処理機能を果たすＲＦ回路ブロックである。具体的には、第１電子部品２１は、電源回路としてＤＣＤＣコンバータ回路を構成するスイッチングＩＣ（Integrated Circuit）等の電源ＩＣ２０Ｐを含み、第２電子部品２２は、ＲＦ回路を構成するＲＦＩＣ２０ＲＦを含む。
シールド壁３０は、回路基板１０とシールドケース４０とで囲まれる空間を仕切る間仕切りであり、本実施の形態では、複数（ここでは７つ）の表面実装型シールド部材３１が並んで配置されることにより構成されている。
これら複数の表面実装型シールド部材３１のそれぞれは、回路基板１０に立設するように表面実装され、回路基板１０と反対側の端部がシールドケース４０の内壁に当接する。これにより、表面実装型シールド部材３１とシールドケース４０とは電気的に接続されることになる。また、表面実装型シールド部材３１の回路基板１０側の端部は、ビア導体１１を介してグランド電極１２に接続されている。したがって、シールドケース４０は、表面実装型シールド部材３１を介してグランド電極１２に接続されることになる。なお、表面実装型シールド部材３１の詳細な構成については、後述する。
シールドケース４０は、例えば金属等の導電部材により形成され、回路基板１０に立設して複数の電子部品２０を囲む壁部と、この壁部に蓋するように設けられた天面部とを有する。天面部の内壁は、例えば半田等の導電性接合材によって、シールド壁３０の上側端部（すなわち表面実装型シールド部材３１の上側端部）に、電気的及び構造的に接続している。
次に、表面実装型シールド部材３１の詳細な構成について説明する。
図３は、本実施の形態に係る表面実装型シールド部材３１の構成を示す図であり、具体的には、同図の（ａ）は外観斜視図であり、同図の（ｂ）は（ａ）のIIIb−IIIb線における断面図であり、同図の（ｃ）は（ａ）のIIIc−IIIc線における断面図である。
同図に示すように、表面実装型シールド部材３１は、表面実装型のチップ部品であり、積層素体１１０、第１表面電極１２１、第２表面電極１２２、及び、シールド電極１３１を有する。本実施の形態では、表面実装型シールド部材３１は、厚み方向に積層された複数（ここでは２つ）のシールド電極１３１を有する。
積層素体１１０は、厚み方向に直交して延在する磁性体層１１１を有する板状部材である。具体的には、積層素体１１０は、複数（本実施の形態では２つ）の磁性体層１１１を含み、シールド電極１３１は、複数の磁性体層１１１の間に設けられている。また、本実施の形態では、積層素体１１０は、さらに、磁性体層１１１より透磁率が低く、かつ、複数（ここでは２つ）のシールド電極１３１の間に設けられた非磁性体層１１２を有する。すなわち、本実施の形態では、積層素体１１０は、第１の磁性体層１１１と非磁性体層１１２と第２の磁性体層１１１とが、積層方向に順次積層された構造を有する。
磁性体層１１１は、具体的には、シールド電極１３１の積層方向両側に設けられ、表面実装型シールド部材３１が回路基板１０に実装されることにより、シールド電極１３１を挟んだ状態で回路基板１０に立設する。
非磁性体層１１２は、具体的には、積層方向両側から２つのシールド電極１３１で挟まれ、表面実装型シールド部材３１が回路基板１０に実装されることにより、２つのシールド電極１３１で挟まれた状態で回路基板１０に立設する。
このような積層素体１１０は、積層方向に平行な端面が面一に形成されている。
第１表面電極１２１は、板状部材（ここでは積層素体１１０）が回路基板１０に立設するように表面実装型シールド部材３１を実装するための実装用の電極であって、板状部材の厚み方向（すなわち積層素体１１０の積層方向）に平行な第１端面Ｓ１に設けられた、例えば平面電極である。具体的には、第１端面Ｓ１は、表面実装型シールド部材３１の実装面である。このため、第１表面電極１２１は、表面実装型シールド部材３１が回路基板１０に実装されることにより、回路基板１０のビア導体１１を介してグランド電極１２に接続される。
第２表面電極１２２は、上記の第１端面Ｓ１に対向する第２端面Ｓ２に設けられた、例えば平面電極である。具体的には、第２端面Ｓ２は、表面実装型シールド部材３１の実装面と反対側の面である。このため、第２表面電極１２２は、表面実装型シールド部材３１がシールドケース４０で覆われることにより、シールドケース４０の内壁に当接される。
シールド電極１３１は、積層素体１１０の厚み方向（すなわち積層方向）に見て積層素体１１０の実質的に全面に設けられ、第１表面電極１２１に接続されている。つまり、シールド電極１３１は、積層素体１１０の実装面側の第１端面Ｓ１、及び、第１端面Ｓ１に対向する第２端面Ｓ２に、両端部がそれぞれ露出する、いわゆるベタパターン導体である。
ここで、実質的に全面とは、完全に全面であることだけでなく、ほぼ全面であることも含まれる。つまり、積層素体１１０の実質的に全面に設けられるとは、積層素体１１０の例えば８０パーセント以上に設けられていればよい。なお、積層方向に見て積層素体１１０に対するシールド電極１３１の面積比を大きくするほど、表面実装型シールド部材３１のシールド効果は高まるものの、積層素体１１０のシールド電極１３１を挟み込む層同士の接合強度が弱くなるという別の問題が発生し得る。このため、上記の面積比は、特に限定されず、表面実装型シールド部材３１に要求されるシールド効果及び機械的強度等を考慮して適宜決定されるものとする。
本実施の形態では、シールド電極１３１は、図３の（ｃ）に示すように積層素体１１０の紙面左右方向の両端部を除く全面に設けられ、図３の（ｂ）及び（ｃ）に示すように第１表面電極１２１及び第２表面電極１２２に接続されている。これにより、シールド電極１３１は、表面実装型シールド部材３１が回路基板１０に実装されることにより、第１表面電極１２１とともに、回路基板１０のビア導体１１を介してグランド電極１２に接続される。
このような表面実装型シールド部材３１において、本実施の形態では、磁性体層１１１はセラミック磁性体層であり、例えば、磁性フェライトセラミックが用いられる。この磁性フェライトセラミックとしては、具体的には、酸化鉄を主成分とし、亜鉛、ニッケル及び銅のうち少なくとも１つ以上を含むフェライトが用いられる。
また、非磁性体層１１２は、本実施の形態では、セラミック非磁性体層であり、例えば、非磁性フェライトセラミックやアルミナ及びガラスを主成分とする絶縁性ガラスセラミックが用いられる。
また、シールド電極１３１ならびに第１表面電極１２１及び第２表面電極１２２としては、例えば、銅を主成分とする金属または合金が用いられる。なお、第１表面電極１２１及び第２表面電極１２２としては、例えば、ニッケル、パラジウムまたは金によるめっきが施されていてもよい。
なお、磁性体層１１１及び非磁性体層１１２を構成するセラミックとしては、焼成温度が銀の融点以下であるＬＴＣＣセラミックス（Low Temperature Co-fired Ceramics）を用いてもよい。これにより、シールド電極１３１を銀を用いて構成することが可能になる。抵抗率の低い銀を用いてシールド電極１３１を構成することで、シールド効果に優れた表面実装型シールド部材３１が形成される。また、シールド電極１３１に銀を用いることで、例えば大気などの酸化性雰囲気下で表面実装型シールド部材３１を焼成できる。
以上のように構成された表面実装型シールド部材３１は、例えば次のようにして製造することができる。図４は、本実施の形態に係る表面実装型シールド部材３１の積層方向における構成を示す図である。具体的には、同図の（ａ）は表面実装型シールド部材３１を要部ごとに分離して示す斜視図であり、同図の（ｂ）は（ａ）に示す一部の構成をさらに分離して示す斜視図である。なお、これらの図では、第１表面電極１２１及び第２表面電極１２２について図示を省略し、主に積層素体１１０及びシールド電極１３１からなる積層構造体について図示している。
まず、積層素体１１０となるセラミックグリーンシートを準備する。具体的には、磁性体層１１１となるセラミックグリーンシートは、磁性体セラミック粉末を含んだスラリーをシート成形することによって作製される。非磁性体層１１２となるセラミックグリーンシートは、非磁性体セラミック粉末を含んだスラリーをシート成形することによって作製される。
次いで、図４の（ａ）に示すように、セラミックグリーンシートの特定の位置に銀を主成分とする導体ペーストを印刷してシールド電極１３１となる導体ペーストを形成する。
次いで、導体ペーストが配置されたセラミックグリーンシートを、位置合わせをして積層、圧着し、未焼成の積層体ブロックに一体化する。その後、未焼成の積層体ブロックを一括して焼成する。
これにより、積層素体１１０及びシールド電極１３１が板状の焼結体ブロックとして一体に形成される。
次いで、焼結体ブロックの互いに対向する一対の端面に、第１表面電極１２１及び第２表面電極１２２をめっき等により形成することにより、図３に示す表面実装型シールド部材３１が得られる。なお、第１表面電極１２１及び第２表面電極１２２はめっきに限らず、例えば転写によって形成されてもかまわない。
ここで、本実施の形態では、図４の（ｂ）に示すように、磁性体層１１１は、複数の磁性体層１１１ａにより構成されている。上述した導体ペーストを形成する工程では、この複数の磁性体層１１１ａを形成する複数のセラミックグリーンシートのうち、シールド電極１３１となる導体ペーストを形成したセラミックグリーンシートとは異なるセラミックグリーンシートの両端部に導体ペーストを印刷して、第１表面電極１２１または第２表面電極１２２と接続される端部電極１３２となる導体ペーストを形成する。なお、非磁性体層１１２についても、磁性体層１１１と同様に、複数のセラミックグリーンシートにより構成され、端部電極１３２となる導体ペーストを形成してもかまわない。
このような端部電極１３２となる導体ペーストを形成することにより、第１表面電極１２１及び第２表面電極１２２をめっきにより容易に形成することができる。これについて、図５を用いて説明する。図５は、本実施の形態に係る表面実装型シールド部材３１の端部の構成を示す図であり、同図の（ｂ）は（ａ）の要部を拡大した断面斜視図である。なお、同図の（ｂ）では、第２表面電極１２２を透視して示している。
ここで、表面実装型シールド部材３１は、第１表面電極１２１側の構成と第２表面電極１２２側の構成とでは、第１表面電極１２１及び第２表面電極１２２を除いて同様の構成を有する。このため、以下では、第２表面電極１２２側の構成について説明し、第１表面電極１２１側の構成については、説明を省略する。
同図に示すように、導体ペーストにより形成された端部電極１３２は、積層素体１１０の端面１１０ａから露出する。これにより、第２表面電極１２２が形成される位置には、シールド電極１３１の端部、及び、端部電極１３２の端部が、例えばスジ状に複数露出することになる。これにより、第２表面電極１２２をめっきにより形成する工程において、第２表面電極１２２となる金属を容易に成長させることができるとともに、第２表面電極１２２と積層素体１１０との密着性を高めることができる。
なお、磁性体層１１１及び非磁性体層１１２の各々は、１つのセラミックグリーンシートにより形成されていてもかまわない。つまり、表面実装型シールド部材３１には、端部電極１３２が設けられていなくてもかまわない。
以下、本実施の形態に係る表面実装型シールド部材３１及び回路モジュール１によって奏される効果について、本実施の形態の比較例と対比して説明する。
図６Ａは、比較例に係る表面実装型シールド部材９１単体でのシールド効果を示す図である。具体的には、同図には、表面実装型シールド部材９１によって仕切られた空間の一方にノイズ源ＮＳが配置された状態での、他方の空間に漏れ出したノイズの強度分布が示されている。
ここで、表面実装型シールド部材９１としては、金属部材のみで形成された板状部材を用いた。また、ノイズ源ＮＳとしては、スイッチングＩＣ等に接続されて図６Ａの紙面奥行き方向に延在する配線を用いた。また、表面実装型シールド部材９１の紙面下方端部は、グランド（安定電位面）に接続されているものとした。
同図に示すように、比較例に係る表面実装型シールド部材９１では、ノイズ源ＮＳ側の空間と仕切られた空間に対して、ノイズが漏れ出してしまう場合がある。このことは、特に、グランドが理想的なグランドでない場合に顕著となる。また、例えば、磁気ノイズが大きくなる場合、すなわちノイズ源ＮＳで発生したノイズの周波数成分が低い場合に顕著となる。
図６Ｂは、比較例に係る表面実装型シールド部材９１とシールドケース４０との組み合わせによるシールド効果を模式的に示す図である。具体的には、同図には、実施の形態に係る表面実装型シールド部材３１に代わり比較例に係る表面実装型シールド部材９１を備える回路モジュール９０１において、ノイズが伝搬する様子が模式的に示されている。
同図に示すように、第１電子部品２１で発生したノイズは、シールドケース４０の天面に伝搬し、表面実装型シールド部材９１を介してグランドを構成するグランド電極１２へと流れる。このとき、金属部材のみで形成された表面実装型シールド部材９１をノイズが流れることにより、表面実装型シールド部材９１からノイズが漏れ出してしまう場合がある。このことは、特に、グランドが理想的なグランドでない場合に顕著となる。
これに対し、本実施の形態に係る表面実装型シールド部材３１によれば、第１表面電極１２１が磁性体層１１１を有する板状部材（本実施の形態では積層素体１１０）に設けられていることにより、ノイズの漏れを抑制する（シールドする）ことができる。
図７Ａは、本実施の形態に係る表面実装型シールド部材３１によるシールド効果を示す図である。具体的には、同図には、表面実装型シールド部材３１によって仕切られた空間の一方にノイズ源ＮＳが配置された状態での、他方の空間に漏れ出したノイズの強度分布が示されている。なお、図７Ａでのシミュレーション条件は、比較例に係る表面実装型シールド部材９１に代わり実施の形態に係る表面実装型シールド部材３１を用いた点を除いて、図６Ａと同様である。
図７Ａと図６Ａとを比較すると明らかなように、本実施の形態に係る表面実装型シールド部材３１によれば、比較例に係る表面実装型シールド部材９１に比べて、ノイズ源ＮＳ側の空間と仕切られた空間に漏れ出すノイズが顕著に抑制されている。これは、グランドが理想的なグランドでない場合であっても、シールド電極１３１から漏れ出したノイズを磁性体層１１１のビーズ効果（熱変換）によってシールドされることにより、表面実装型シールド部材３１の外部に漏れ出しにくくなるためである。また、例えば、磁性体層１１１が磁気シールドとして機能することで、シールド電極１３１による静電シールドに加え磁気シールドを施すことになり、シールド効果が高められるためである。
図７Ｂは、本実施の形態に係る表面実装型シールド部材３１とシールドケース４０との組み合わせによるシールド効果を模式的に示す図である。具体的には、同図には、実施の形態に係る回路モジュール１において、ノイズが伝搬する様子が模式的に示されている。
図６Ｂと図７Ｂとを比較してわかるように、本実施の形態であっても、比較例と同様に、第１電子部品２１で発生したノイズは、シールドケース４０の天面に伝搬し、表面実装型シールド部材３１を介してグランドを構成するグランド電極１２へと流れる。このとき、本実施の形態では、表面実装型シールド部材３１のシールド電極１３１をノイズが流れることにより、シールド電極１３１から漏れ出したノイズが磁性体層１１１のビーズ効果（熱変換）によってシールドされて、表面実装型シールド部材３１の外部に漏れ出しにくくなる。これにより、表面実装型シールド部材３１によってノイズ源である第１電子部品２１と仕切られた空間には、第１電子部品２１からのノイズが漏れ出しにくくなる。つまり、第１電子部品２１によって構成される第１機能ブロックと第２電子部品２２によって構成される第２機能ブロックとのアイソレーションを高めることができる。
以上説明したように、本実施の形態に係る表面実装型シールド部材３１によれば、板状部材（本実施の形態では積層素体１１０）が回路基板１０に立設するように設けられた第１表面電極１２１を有することにより、回路基板１０への実装位置等を適宜調整することができる。すなわち、高い汎用性を有する表面実装型シールド部材３１が実現される。また、磁性体層１１１を有する板状部材の実質的に全面に設けられたシールド電極１３１を有することにより、回路基板１０に実装された状態で、シールド電極１３１及び磁性体層１１１が並んで立設することになる。このため、シールド電極１３１から漏れ出したノイズを磁性体層１１１のビーズ効果によってシールドすることができるので、シールド効果を高めることができる。すなわち、本実施の形態に係る表面実装型シールド部材３１によれば、汎用性を高めつつシールド効果を高めることができる。
また、本実施の形態に係る表面実装型シールド部材３１によれば、シールド電極１３１が複数の磁性体層（本実施の形態では２つの磁性体層１１１）の間に設けられていることにより、表面実装型シールド部材３１の一方主面側からのノイズ及び他方主面側からのノイズのいずれについても、シールド効果を発揮することができる。
具体的には、１つのシールド電極１３１と１つの磁性体層１１１とを有する表面実装型シールド部材では、シールド電極１３１側からのノイズに対してシールド効果を発揮することができるものの、磁性体層１１１側からのノイズに対してはシールド効果を発揮できない場合がある。これに対して、本実施の形態に係る表面実装型シールド部材３１によれば、一方主面側から他方主面側に向かう第一方向と当該第一方向と逆の第二方向のいずれについても、シールド電極１３１と少なくとも１つの磁性体層１１１とがこの順で立設することになる。このため、表面実装型シールド部材３１は、一方主面側からのノイズ及び他方主面側からのノイズのいずれについても、シールド効果を発揮することができる。
したがって、表面実装型シールド部材３１を実装する工程においてノイズ源に対して表面実装型シールド部材３１の向きを調整する必要がなくなるため、実装作業のハンドリングが簡素化される。
また、本実施の形態に係る表面実装型シールド部材３１によれば、複数のシールド電極１３１を有することにより、シールド効果をさらに高めることができる。
また、本実施の形態に係る表面実装型シールド部材３１によれば、複数のシールド電極１３１の間に低透磁率磁性体層（本実施の形態では非磁性体層１１２）を設けることにより、複数のシールド電極１３１それぞれのインダクタンス成分の増加を抑制することができる。具体的には、複数のシールド電極１３１を設けた場合、各シールド電極１３１のみを周回する磁束（いわゆるマイナーループ）によって、各シールド電極１３１のインダクタンス成分が増加する場合がある。このようなインダクタンス成分の増加は、シールド電極１３１を介して回路基板１０にノイズを逃がす際の阻害要因となり得る。そこで、複数のシールド電極１３１の間に低透磁率磁性体層を設けることにより、マイナーループを抑制してインダクタンス成分の増加を抑制することができるので、シールド効果をさらに高めることができる。このような構成は、特に、シールド電極１３１のインダクタンス成分の増加が抵抗成分の増加に繋がりやすい高周波ノイズに対して有効である。
また、本実施の形態に係る表面実装型シールド部材３１によれば、第１表面電極１２１が設けられた第１端面Ｓ１に対向する第２端面Ｓ２に第２表面電極１２２が設けられ、シールド電極１３１が第２表面電極１２２に接続されている。すなわち、シールド電極１３１が表面実装型シールド部材３１の実装面から反対側の面まで設けられているため、シールド効果を高めることができる。また、当該反対側の面には第２表面電極１２２が設けられている。このため、当該反対側の面にシールドケース４０等の導電部材が当接された場合に、当該導電部材とシールド電極１３１とを電気的に接続することができる。よって、当該導電部材を伝搬したノイズを、シールド電極１３１を介して回路基板に逃がすことができる。これにより、シールド効果をさらに高めることができる。
また、本実施の形態に係る表面実装型シールド部材３１によれば、磁性体層１１１がセラミック磁性体層であることにより、磁性体層１１１を焼成により一体の焼結体として得ることができる。さらに、板状部材が主にセラミックを基材とする場合、シールド電極１３１と板状部材とを焼結により一体の焼結体として得ることができる。
また、本実施の形態に係る表面実装型シールド部材３１によれば、実装面側から見て、シールド電極１３１が表面実装型シールド部材３１から露出せずに磁性体層１１１で囲まれている。これにより、シールド電極１３１から漏れたノイズが表面実装型シールド部材３１の外部に漏れ出しにくくなり、シールド効果をさらに高めることができる。
また、本実施の形態に係る回路モジュール１によれば、複数の電子部品２０の間（本実施の形態では第１電子部品２１と第２電子部品２２との間）に表面実装型シールド部材３１が実装されていることにより、複数の電子部品２０の間の電磁干渉が低減される。つまり、一方の電子部品２０（本実施の形態では第１電子部品２１）から他方の電子部品２０（本実施の形態では第２電子部品２２）へのノイズをシールドすることができる。また、回路基板１０のサイズや電子部品２０のレイアウトに変更に合わせて、表面実装型シールド部材３１の配置位置を適宜調整することができる。
また、本実施の形態に係る回路モジュール１によれば、表面実装型シールド部材３１がシールドケース４０の内壁に当接することにより、シールドケース４０に伝搬したノイズを、表面実装型シールド部材３１を介して回路基板１０に逃がすことができる。これにより、シールドケース４０のシールド効果を高めることができる。
また、本実施の形態に係る回路モジュール１によれば、複数の表面実装型シールド部材３１を備えることにより、回路基板１０のサイズや電子部品２０のレイアウトの変更に合わせて、複数の表面実装型シールド部材３１で構成されるシールド壁３０全体の形状を自由に変更できる。
なお、表面実装型シールド部材の構成は、上記実施の形態に限定されない。そこで、以下、変形例１〜変形例５として、表面実装型シールド部材の各種の変形例について説明する。また、以下では、上記実施の形態と同様の構成については、同一の符号を付して説明を省略する場合がある。
（変形例１）
図８は、実施の形態の変形例１に係る表面実装型シールド部材３２の構成を示す図であり、具体的には、同図の（ａ）は外観斜視図であり、同図の（ｂ）は（ａ）のVIIIb−VIIIb線における断面図であり、同図の（ｃ）は（ａ）のVIIIc−VIIIc線における断面図である。
同図に示す表面実装型シールド部材３２は、図３に示した表面実装型シールド部材３１と比べて、積層素体１１０に代わり積層素体２１０を有する。積層素体２１０は、積層素体１１０の積層方向の両側に一対の非磁性体層２１３が設けられた構成である。この非磁性体層２１３は、非磁性体層１１２と同様に、セラミック非磁性体層である。つまり、積層素体２１０は、厚み方向の両側（積層方向の両側）に設けられた一対のセラミック非磁性体層を有する。
このような表面実装型シールド部材３２によれば、シールド電極１３１及び磁性体層１１１を有することにより、実施の形態に係る表面実装型シールド部材３１と同様の効果が奏される。
また、一般的に、非磁性体層は磁性体層と比べて機械的な強度が大きい。そこで、本変形例に係る表面実装型シールド部材３２によれば、積層素体２１０の厚み方向の両側に一対のセラミック非磁性体層（本変形例では非磁性体層２１３）が設けられることにより、積層素体２１０の全体的な強度、さらには表面実装型シールド部材３２の全体的な強度を高めることができる。
このような表面実装型シールド部材３２は、例えば次のようにして製造することができる。図９は、本変形例に係る表面実装型シールド部材３２の積層方向における構成を示す図である。具体的には、同図は表面実装型シールド部材３２を要部ごとに分離して示す斜視図である。なお、同図では、第１表面電極１２１及び第２表面電極１２２について図示を省略し、主に積層素体２１０及びシールド電極１３１からなる積層構造体について図示している。
同図に示すように、本変形例に係る表面実装型シールド部材３２の製造工程では、実施の形態の製造工程に比べて、セラミックグリーンシートを準備する工程において、さらに非磁性体層２１３となるセラミックグリーンシートを準備する。具体的には、非磁性体層２１３となるセラミックグリーンシートは、非磁性体層１１２となるセラミックグリーンシートと同様に、非磁性体セラミック粉末を含んだスラリーをシート成形することによって作製される。なお、非磁性体層２１３となるセラミックグリーンシートと非磁性体層１１２となるセラミックグリーンシートとは、同等のセラミック材料の成分及び成分の配合比であってもよいし、異なる成分及び成分の配合比であってもよい。以降、実施の形態と同様の工程を経て、図８に示す表面実装型シールド部材３２が得られる。
（変形例２）
図１０は、実施の形態の変形例２に係る表面実装型シールド部材３３の構成を示す図であり、具体的には、同図の（ａ）は外観斜視図であり、同図の（ｂ）は（ａ）のXb−Xb線における断面図であり、同図の（ｃ）は（ａ）のXc−Xc線における断面図である。
同図に示す表面実装型シールド部材３３は、図３に示した表面実装型シールド部材３１と比べて、積層素体１１０に代わり積層素体３１０を有し、第１表面電極１２１及び第２表面電極１２２に代わり島状の複数の第１表面電極３２１及び複数の第２表面電極３２２を有する。また、２層のシールド電極１３１に代わり３層のシールド電極３３１を有し、さらにシールド電極３３１同士を接続するビア導体３１４を有する。
積層素体３１０は、積層素体１１０に比べて、２層の非磁性体層１１２を有する。具体的には、本変形例では、積層素体３１０は、第１の磁性体層１１１と２層の非磁性体層１１２と第２の磁性体層１１１とが、積層方向に順次積層された構造を有する。
第１表面電極３２１及び第２表面電極３２２は、図３に示した第１表面電極１２１及び第２表面電極１２２が複数の島状（ここでは３つの島状）に分離された形状である。なお、第１表面電極３２１及び第２表面電極３２２それぞれの個数は特に限定されず、２または４以上であってもかまわない。また、第１表面電極３２１と第２表面電極３２２とは同じ個数に限らず、異なる個数であってもかまわない。
シールド電極３３１は、図３に示したシールド電極１３１と比べて、第１表面電極３２１及び第２表面電極３２２が島状に設けられていることに伴い、形状が異なる。具体的には、シールド電極３３１は、実装面側の端部（第１端面Ｓ１側の端部）及びその反対側の端部（第２端面Ｓ２側の端部）では、第１表面電極３２１及び第２表面電極３２２が設けられる部分のみに設けられている。つまり、シールド電極３３１は、表面実装型シールド部材３３から露出せずに第１表面電極３２１及び第２表面電極３２２と接続されている。このため、シールド電極３３１から漏れたノイズが表面実装型シールド部材３３の外部に漏れ出しにくくなり、シールド効果をさらに高めることができる。
ビア導体３１４は、非磁性体層１１２を積層方向に貫通して、シールド電極３３１同士を電気的に接続する。このようなビア導体３１４により、シールド電極３３１の電位の安定化が図られるため、シールド効果をさらに高めることができる。
このような表面実装型シールド部材３３によれば、シールド電極３３１及び磁性体層１１１を有することにより、実施の形態に係る表面実装型シールド部材３１と同様の効果が奏される。
なお、シールド電極３３１の個数は特に限定されず、３以上であってもかまわない。
（変形例３）
図１１は、実施の形態の変形例３に係る表面実装型シールド部材３４の構成を示す図であり、具体的には、同図の（ａ）は外観斜視図であり、同図の（ｂ）は（ａ）のXIb−XIb線における断面図であり、同図の（ｃ）は（ａ）のXIc−XIc線における断面図である。
同図に示す表面実装型シールド部材３４は、図１０に示した表面実装型シールド部材３３と比べて、積層素体３１０に代わり積層素体４１０を有し、第２表面電極１２２に代わり第２表面電極４２２を有する。
同図に示すように、本変形例に係る表面実装型シールド部材３４の第２端面Ｓ２には、厚み方向（すなわち積層方向）に沿って延在し、シールド電極３３１が露出する切り欠き４１０ａ（いわゆる端面スルーホール）が設けられている。具体的には、この切り欠き４１０ａは積層素体４１０の第２端面Ｓ２側の端部に設けられている。つまり、本変形例における積層素体４１０は、図１０に示した積層素体３１０に比べて、切り欠き４１０ａが設けられている点が異なる。なお、本変形例では、３つの切り欠き４１０ａが設けられているが、切り欠き４１０ａの個数は特に限定されない。
第２表面電極４２２は、切り欠き４１０ａに設けられた導電性接合材であり、例えば、半田材、導電性接着ペースト（ＳＣＰ）、導電性接着フィルム（ＳＣＦ）、または、異方性導電フィルム（ＡＣＦ）を用いることができる。第２表面電極４２２は、本変形例では略球形状である。
本変形例では、第２表面電極４２２は、積層素体４１０の第２端面Ｓ２側の端面の中央部を除く部分に設けられており、具体的には３つの切り欠き４１０ａのうち中央の切り欠き４１０ａを除く２つの切り欠き４１０ａに設けられている。これにより、表面実装型シールド部材３４の実装面側と反対側の面である第２端面Ｓ２について、第２表面電極４２２を設けることによる平坦性の劣化を抑制することができる。したがって、表面実装型シールド部材３４を実装する工程において、例えば、チップマウンター等の電子部品実装機器の吸着ノズルによって、表面実装型シールド部材３４を吸着することができる。つまり、一般的なチップ部品と同様に、電子部品実装機器を用いて表面実装型シールド部材３４を回路基板１０に実装することができる。
このような表面実装型シールド部材３４によれば、シールド電極３３１及び磁性体層１１１を有することにより、実施の形態に係る表面実装型シールド部材３１と同様の効果が奏される。
また、第２表面電極４２２が導電性接合材であることにより、表面実装型シールド部材３４とシールドケース４０との電気的及び構造的な接続を容易にとることができる。具体的には、表面実装型シールド部材３４を回路基板１０に実装した後にシールドケース４０を設けることにより、第２表面電極４２２がシールドケース４０と積層素体４１０とで押圧される。これにより、シールドケース４０、表面実装型シールド部材３４及び回路基板１０が接続されることになる。
（変形例４）
図１２は、実施の形態の変形例４に係る表面実装型シールド部材３５の構成を示す図であり、具体的には、同図の（ａ）は外観斜視図であり、同図の（ｂ）は（ａ）のXIIb−XIIb線における断面図であり、同図の（ｃ）は（ａ）のXIIc−XIIc線における断面図である。なお、同図の（ｃ）では、説明の都合上、紙面手前側の貫通孔５３１Ｂａ（後述する）についても図示している。
同図に示す表面実装型シールド部材３５は、図３に示した表面実装型シールド部材３１と比べて、シールド電極１３１に代わりシールド電極５３１（シールド電極５３１Ａ、５３１Ｂ）を有する。
シールド電極５３１は、図３に示したシールド電極１３１と比べて形状が異なり、具体的には、図１２の（ｃ）に示すように紙面左右方向の両端部まで設けられている。このため、図１２の（ａ）に示すように、本変形例では、シールド電極５３１が表面実装型シールド部材３５から露出することになる。
また、シールド電極５３１には貫通孔が形成されており、具体的には、シールド電極５３１Ａには貫通孔５３１Ａａが形成されており、シールド電極５３１Ｂには貫通孔５３１Ｂａが形成されている。これにより、積層素体１１０のシールド電極５３１を挟み込む層同士（本変形例では、磁性体層１１１と非磁性体層１１２）の接合強度の低下を抑制してクラック等の発生を抑制できる。
また、本変形例では、２層のシールド電極５３１の一方のシールド電極５３１Ａに形成された貫通孔５３１Ａａと、他方のシールド電極５３１Ｂに形成された貫通孔５３１Ｂａとが、積層方向に見て互いに異なる位置に配置されている。これにより、表面実装型シールド部材３５を厚み方向に見て、シールド電極５３１が全体にわたって設けられていることになる。これにより、表面実装型シールド部材３５のシールド効果を高めることができる。
このような表面実装型シールド部材３５によれば、シールド電極５３１及び磁性体層１１１を有することにより、実施の形態に係る表面実装型シールド部材３１と同様の効果が奏される。
（変形例５）
図１３は、実施の形態の変形例５に係る表面実装型シールド部材３６の構成を示す図であり、具体的には、同図の（ａ）は外観斜視図であり、同図の（ｂ）は（ａ）のXIIIb−XIIIb線における断面図であり、同図の（ｃ）は（ａ）のXIIIc−XIIIc線における断面図である。
同図に示す表面実装型シールド部材３６は、図３に示した表面実装型シールド部材３１と比べて、積層素体１１０に代わり積層素体６１０を有し、２層のシールド電極１３１に代わり１層のシールド電極６３１を有する。
積層素体６１０は、積層素体１１０に比べて、非磁性体層１１２を有さずに、２層の磁性体層１１１が積層された構造を有する。
シールド電極６３１には、図３に示したシールド電極１３１と比べて、所定方向（図１３の紙面上下方向）に沿って延在するスリット６３１ｓが設けられている。スリット６３１ｓは厚み方向に直交する方向に沿って延在している。本変形例では、シールド電極６３１には、所定方向に貫通する４つのスリット６３１ｓが設けられている。つまり、シールド電極６３１は、５つの導体に分割されている。
このシールド電極６３１は、２つの磁性体層１１１の界面に設けられている。つまり、シールド電極６３１は、第１表面電極１２１及び第２表面電極１２２と接続される部分を除いて、磁性体層１１１によって囲まれている。このため、シールド電極６３１は、表面実装型シールド部材３６から外部に露出しないことになる。
このような表面実装型シールド部材３６によれば、シールド電極６３１及び磁性体層１１１を有することにより、実施の形態に係る表面実装型シールド部材３１と同様の効果が奏される。
また、本変形例に係る表面実装型シールド部材３６によれば、シールド電極６３１にスリット６３１ｓが設けられていることにより、シールド電極６３１から第１表面電極１２１に向かうノイズの経路を囲むように磁性体層１１１が配置されることになる。これにより、磁性体層１１１がフェライトビーズとして機能することになり、回路基板１０に逃げるノイズを抑制することができる。よって、回路基板１０のグランドの電気的変動を抑制することができるため、表面実装型シールド部材３６が搭載された部品（例えば回路モジュール１）の電気的特性の劣化を抑制することができる。
なお、スリット６３１ｓは、所定方向に貫通する形状に限らず、所定方向に沿って延在する切り欠き形状であってもかまわないし、所定方向に沿って延在する開口形状であってもかまわない。また、スリット６３１ｓの個数は４つに限定されない。よって、スリット６３１ｓの形状及び個数は、表面実装型シールド部材３６に要求されるシールド効果またはビーズ効果等に応じて、適宜決定されるものとする。
このような表面実装型シールド部材３６は、特に、ＤＣＤＣコンバータ回路を構成するスイッチングＩＣ等の比較的大きなノイズを発生する部品に近しい位置に配置される表面実装型シールド部材として有用である。
図１４は、本変形例に係る表面実装型シールド部材３６を有する回路モジュール６の上面図である。
同図に示す回路モジュール６は、図２Ａに示した表面実装型シールド部材３１のみによって構成されるシールド壁３０に代わり、表面実装型シールド部材３６及び表面実装型シールド部材３１によって構成されるシールド壁３０Ａを備える。シールド壁３０Ａは、本変形例では、３つの表面実装型シールド部材３６及び４つの表面実装型シールド部材３１が並んで配置されることにより構成されている。
表面実装型シールド部材３６は、複数の電子部品２０のうち他の電子部品２０よりも電磁波を放射しやすい一の電子部品２０に近接して配置されており、本実施の形態では、電源ＩＣ２０Ｐに近接して配置されている。具体的には、表面実装型シールド部材３６は、他の電子部品２０よりも電磁波を放射しやすい電源ＩＣ２０Ｐと他の電子部品２０よりもノイズに弱いＲＦＩＣ２０ＲＦとの間に配置されている。
このような回路モジュール６によれば、回路基板１０に実装された表面実装型シールド部材３１、３６を備えることにより、実施の形態に係る回路モジュール１と同様の効果が奏される。
また、本変形例に係る回路モジュール６によれば、スリット６３１ｓが設けられたシールド電極６３１を有する表面実装型シールド部材３６が電磁波を放射しやすい一の電子部品２０（本変形例では電源ＩＣ２０Ｐ）に近接して配置されていることにより、回路基板１０のグランドの電気的変動を抑制することができる。このため、回路モジュール６の電気的特性の劣化を抑制することができる。
ここで、シールド電極６３１をフェライトビーズとして機能させることは、回路基板１０のグランドの電気的変動を抑制できるものの、シールド電極６３１のインダクタンス成分の増加に繋がるためシールドケース４０から回路基板１０に逃げるノイズを妨げる要因となり得る。
そこで、本変形例に係る回路モジュール６によれば、シールド壁３０Ａが表面実装型シールド部材３６及び表面実装型シールド部材３１によって構成されている。具体的には、グランドを大きく変動させる要因となる一の電子部品２０（本変形例では電源ＩＣ２０Ｐ）に近接した位置には表面実装型シールド部材３６が配置され、他の位置には表面実装型シールド部材３１が配置されている。これにより、回路モジュール６全体としては、シールドケース４０から回路基板１０にノイズを逃がしつつ、回路基板１０のグランドの電気的変動を抑制することができる。
なお、このような回路モジュール６は、表面実装型シールド部材３１に代わり、表面実装型シールド部材３２〜３５を用いた構成であっても、同様の効果が奏される。
（その他の変形例）
以上、本発明の実施の形態及び変形例に係る表面実装型シールド部材及び回路モジュールについて説明したが、本発明は、個々の実施の形態及び変形例には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態及びその変形例に施したものや、異なる実施の形態及びその変形例における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
例えば、板状部材は、積層素体に限らず、単層であってもかまわない。つまり、表面実装型シールド部材は、板状の磁性体層、及び、当該磁性体層に設けられたシールド電極を有する構成であってもかまわない。
ここで、シールド電極は、磁性体層に直接設けられていることが好ましい。つまり、シールド電極は、接着剤等により磁性体層と貼り合わせられた構成ではなく、例えば、磁性体層上に導体ペーストを印刷する、磁性体層上の導体をエッチングする、あるいは、磁性体層上に導体を析出することにより形成されていることが好ましい。
また、上記実施の形態及び変形例１〜４では、シールド電極は、複数層設けられているとしたが、１層のみ設けられていてもかまわない。一方、上記変形例５では、シールド電極６３１は、１層のみ設けられているとしたが、複数層設けられていてもかまわない。
また、上記実施の形態及び変形例１〜４では、複数のシールド電極の間には非磁性体層１１２が設けられているとしたが、非磁性体層１１２に限らず、磁性体層１１１より透磁率が低い低透磁率磁性体層が設けられていればよい。
また、表面実装型シールド部材は、第２表面電極を有さなくてもよく、例えば、第１表面電極が設けられた第１端面Ｓ１に対向する第２端面Ｓ２には、全体に積層素体が露出していてもかまわない。
また、磁性体層１１１は、セラミック磁性体層に限定されず、例えば磁性体フィラーを含有する樹脂層であってもかまわない。また、非磁性体層１１２，２１３は、セラミック非磁性体層に限定されず、例えば樹脂層であってもかまわない。
また、回路モジュールはシールドケース４０を備えなくてもよい。つまり、表面実装型シールド部材は、回路基板１０とシールドケース４０とで囲まれる空間を仕切らなくてもよく、複数の電子部品２０の間に配置されていればよい。また、シールド壁を構成する表面実装型シールド部材の個数は複数に限らず、１つであってもかまわない。
なお、本発明では、表面実装型シールド部材の各層の厚みや形状などの各種の寸法値は、特には限定されない。また、板状部材（上記説明では積層素体）の各層を構成するセラミック材料の成分及び成分の配合比、透磁率などの物性値、複合部品内の導体等に用いられる材料の成分及び成分の配合比、導電率などの物性値も特には限定されない。これらの数値は、表面実装型シールド部材に要求されるシールド効果及びビーズ効果等の各種の電気的特性、あるいは、機械的強度等を勘案して適宜決定されるものとする。
本発明は、表面実装型シールド部材及び回路モジュールとして、携帯電話等の携帯端末機器に広く利用できる。
１、６、９０１ 回路モジュール
１０ 回路基板
１１、３１４ ビア導体
１２ グランド電極
２０ 電子部品
２０Ｐ 電源ＩＣ
２０ＲＦ ＲＦＩＣ
２１ 第１電子部品
２２ 第２電子部品
３０、３０Ａ シールド壁
３１〜３６、９１ 表面実装型シールド部材
４０ シールドケース
１１０、２１０、３１０、４１０、６１０ 積層素体（板状部材）
１１０ａ 端面
１１１、１１１ａ 磁性体層
１１２、２１３ 非磁性体層
１２１、３２１ 第１表面電極
１２２、３２２、４２２ 第２表面電極
１３１、３３１、５３１、５３１Ａ、５３１Ｂ、６３１ シールド電極
１３２ 端部電極
４１０ａ 切り欠き
５３１Ａａ、５３１Ｂａ 貫通孔
６３１ｓ スリット
Ｓ１ 第１端面
Ｓ２ 第２端面

Claims (15)

  1. 表面実装型シールド部材であって、
    厚み方向に直交して延在する磁性体層を有する板状部材と、
    前記板状部材が回路基板に立設するように前記表面実装型シールド部材を実装するための実装用の電極であって、前記厚み方向に平行な面である第１端面に設けられた第１表面電極と、
    前記厚み方向に見て前記板状部材の実質的に全面に設けられ、前記第１表面電極に接続されているシールド電極と、を有し、
    前記板状部材は、前記厚み方向に積層された複数の前記磁性体層を有する積層素体であり、
    前記シールド電極は、複数の前記磁性体層の間に設けられている、
    表面実装型シールド部材。
  2. 前記厚み方向に積層された複数の前記シールド電極を有する、
    請求項１に記載の表面実装型シールド部材。
  3. 前記板状部材は、さらに、前記磁性体層より透磁率が低く、かつ、複数の前記シールド電極の間に設けられた低透磁率磁性体層を有する、
    請求項１に記載の表面実装型シールド部材。
  4. 表面実装型シールド部材であって、
    厚み方向に直交して延在する磁性体層を有する板状部材と、
    前記板状部材が回路基板に立設するように前記表面実装型シールド部材を実装するための実装用の電極であって、前記厚み方向に平行な面である第１端面に設けられた第１表面電極と、
    前記厚み方向に見て前記板状部材の実質的に全面に設けられ、前記第１表面電極に接続されているシールド電極と、を有し、
    前記シールド電極には、前記厚み方向に直交する方向に沿って延在するスリットが設けられている、
    表面実装型シールド部材。
  5. 表面実装型シールド部材であって、
    厚み方向に直交して延在する磁性体層を有する板状部材と、
    前記板状部材が回路基板に立設するように前記表面実装型シールド部材を実装するための実装用の電極であって、前記厚み方向に平行な面である第１端面に設けられた第１表面電極と、
    前記厚み方向に見て前記板状部材の実質的に全面に設けられ、前記第１表面電極に接続されているシールド電極と、
    前記第１端面に対向する第２端面に設けられた第２表面電極と、を有し、
    前記シールド電極は、さらに、前記第２表面電極に接続されており、
    前記第２端面には、前記厚み方向に沿って延在し、前記シールド電極が露出する切り欠きが設けられ、
    前記第２表面電極は、前記切り欠きに設けられた導電性接合材である、
    表面実装型シールド部材。
  6. 表面実装型シールド部材であって、
    厚み方向に直交して延在する磁性体層を有する板状部材と、
    前記板状部材が回路基板に立設するように前記表面実装型シールド部材を実装するための実装用の電極であって、前記厚み方向に平行な面である第１端面に設けられた第１表面電極と、
    前記厚み方向に見て前記板状部材の実質的に全面に設けられ、前記第１表面電極に接続されているシールド電極と、を有し、
    前記板状部材は、さらに、前記厚み方向の両側に設けられた一対のセラミック非磁性体層を有する、
    表面実装型シールド部材。
  7. 前記表面実装型シールド部材は、さらに、前記第１端面に対向する第２端面に設けられた第２表面電極を有し、
    前記シールド電極は、さらに、前記第２表面電極に接続されている、
    請求項１、４、または６に記載の表面実装型シールド部材。
  8. 前記磁性体層はセラミック磁性体層である、
    請求項１、４〜６のいずれか１項に記載の表面実装型シールド部材。
  9. グランドを有する回路基板と、
    前記回路基板に実装された複数の電子部品と、
    前記複数の電子部品の間に位置するように前記回路基板に実装された表面実装型シールド部材と、を備え、
    前記表面実装型シールド部材は、
    厚み方向に直交して延在する磁性体層を有する板状部材と、
    前記板状部材が前記回路基板に立設するように前記表面実装型シールド部材を実装するための実装用の電極であって、前記厚み方向に平行な面である第１端面に設けられた第１表面電極と、
    前記厚み方向に見て前記板状部材の実質的に全面に設けられ、前記第１表面電極に接続されているシールド電極と、を有し、
    前記第１表面電極は前記グランドに接続されており、
    前記板状部材は、前記厚み方向に積層された複数の前記磁性体層を有する積層素体であり、
    前記シールド電極は、複数の前記磁性体層の間に設けられている、
    回路モジュール。
  10. グランドを有する回路基板と、
    前記回路基板に実装された複数の電子部品と、
    前記複数の電子部品の間に位置するように前記回路基板に実装された表面実装型シールド部材と、を備え、
    前記表面実装型シールド部材は、
    厚み方向に直交して延在する磁性体層を有する板状部材と、
    前記板状部材が前記回路基板に立設するように前記表面実装型シールド部材を実装するための実装用の電極であって、前記厚み方向に平行な面である第１端面に設けられた第１表面電極と、
    前記厚み方向に見て前記板状部材の実質的に全面に設けられ、前記第１表面電極に接続されているシールド電極と、を有し、
    前記第１表面電極は前記グランドに接続されており、
    前記シールド電極には、前記厚み方向に直交する方向に沿って延在するスリットが設けられている、
    回路モジュール。
  11. グランドを有する回路基板と、
    前記回路基板に実装された複数の電子部品と、
    前記複数の電子部品の間に位置するように前記回路基板に実装された表面実装型シールド部材と、を備え、
    前記表面実装型シールド部材は、
    厚み方向に直交して延在する磁性体層を有する板状部材と、
    前記板状部材が前記回路基板に立設するように前記表面実装型シールド部材を実装するための実装用の電極であって、前記厚み方向に平行な面である第１端面に設けられた第１表面電極と、
    前記厚み方向に見て前記板状部材の実質的に全面に設けられ、前記第１表面電極に接続されているシールド電極と、
    前記第１端面に対向する第２端面に設けられた第２表面電極と、を有し、
    前記シールド電極は、さらに、前記第２表面電極に接続されており、
    前記第１表面電極は前記グランドに接続されており、
    前記第２端面には、前記厚み方向に沿って延在し、前記シールド電極が露出する切り欠きが設けられ、
    前記第２表面電極は、前記切り欠きに設けられた導電性接合材である、
    回路モジュール。
  12. グランドを有する回路基板と、
    前記回路基板に実装された複数の電子部品と、
    前記複数の電子部品の間に位置するように前記回路基板に実装された表面実装型シールド部材と、を備え、
    前記表面実装型シールド部材は、
    厚み方向に直交して延在する磁性体層を有する板状部材と、
    前記板状部材が前記回路基板に立設するように前記表面実装型シールド部材を実装するための実装用の電極であって、前記厚み方向に平行な面である第１端面に設けられた第１表面電極と、
    前記厚み方向に見て前記板状部材の実質的に全面に設けられ、前記第１表面電極に接続されているシールド電極と、を有し、
    前記第１表面電極は前記グランドに接続されており、
    前記板状部材は、さらに、前記厚み方向の両側に設けられた一対のセラミック非磁性体層を有する、
    回路モジュール。
  13. さらに、前記複数の電子部品及び前記表面実装型シールド部材を覆うように前記回路基板に設けられたシールドケースを備え、
    前記表面実装型シールド部材は、前記回路基板と反対側の端部が前記シールドケースの内壁に当接する、
    請求項９〜１２のいずれか１項に記載の回路モジュール。
  14. 前記回路基板と前記シールドケースとで囲まれる空間を仕切る複数の前記表面実装型シールド部材を備える、
    請求項１３に記載の回路モジュール。
  15. 複数の前記表面実装型シールド部材のうち所定の表面実装型シールド部材において、前記シールド電極には、前記厚み方向に直交する方向に沿って延在するスリットが設けられており、
    前記所定の表面実装型シールド部材は、前記複数の電子部品のうち他の電子部品よりも電磁波を放射しやすい一の電子部品に近接して配置されている、
    請求項９〜１２のいずれか１項に記載の回路モジュール。
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JP2005317935A (ja) * 2004-03-30 2005-11-10 Matsushita Electric Ind Co Ltd モジュール部品およびその製造方法
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