JPWO2008126365A1 - 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 761
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims abstract description 122
- 229910001936 tantalum oxide Inorganic materials 0.000 claims abstract description 122
- 229910003070 TaOx Inorganic materials 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims description 169
- 239000004065 semiconductor Substances 0.000 claims description 163
- 239000007787 solid Substances 0.000 claims 4
- 230000008859 change Effects 0.000 description 140
- 238000010586 diagram Methods 0.000 description 106
- 229910052760 oxygen Inorganic materials 0.000 description 82
- 239000000463 material Substances 0.000 description 80
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 78
- 239000001301 oxygen Substances 0.000 description 78
- 239000000203 mixture Substances 0.000 description 58
- 238000012986 modification Methods 0.000 description 58
- 230000004048 modification Effects 0.000 description 58
- 230000000052 comparative effect Effects 0.000 description 52
- 229910052751 metal Inorganic materials 0.000 description 46
- 238000004519 manufacturing process Methods 0.000 description 44
- 239000002184 metal Substances 0.000 description 44
- 230000015556 catabolic process Effects 0.000 description 42
- 238000004458 analytical method Methods 0.000 description 36
- 238000000034 method Methods 0.000 description 36
- 239000010408 film Substances 0.000 description 30
- 230000000694 effects Effects 0.000 description 20
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 18
- 230000002441 reversible effect Effects 0.000 description 18
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 18
- 238000004544 sputter deposition Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 14
- 238000005259 measurement Methods 0.000 description 12
- 239000007789 gas Substances 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 230000014759 maintenance of location Effects 0.000 description 10
- 229910052715 tantalum Inorganic materials 0.000 description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 8
- 238000002441 X-ray diffraction Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 230000003247 decreasing effect Effects 0.000 description 8
- 238000002474 experimental method Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910010413 TiO 2 Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 238000001552 radio frequency sputter deposition Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 229910000314 transition metal oxide Inorganic materials 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 229910017135 Fe—O Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910018279 LaSrMnO Inorganic materials 0.000 description 2
- 229910018553 Ni—O Inorganic materials 0.000 description 2
- 229910052774 Proactinium Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910003077 Ti−O Inorganic materials 0.000 description 2
- -1 WO 3 Inorganic materials 0.000 description 2
- 229910007746 Zr—O Inorganic materials 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 229910002056 binary alloy Inorganic materials 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052761 rare earth metal Inorganic materials 0.000 description 2
- 150000002910 rare earth metals Chemical class 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052720 vanadium Inorganic materials 0.000 description 2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/003—Cell access
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of the switching material, e.g. layer deposition
- H10N70/026—Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
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- G11C—STATIC STORES
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- G11C2213/70—Resistive array aspects
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
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Abstract
第１電極（１１１）と、第２電極（１１２）と、電極間に介在されて電極間に与えられる電気的信号に基づいて複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層（１１３）と、第１電極と接続された第１端子（１０３）と、第２電極と接続された第２端子（１０４）とを備え、可変抵抗層は、少なくともタンタル酸化物を含み、タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成され、低抵抗状態にあるときの電極間の抵抗値をＲＬとし、高抵抗状態にあるときの電極間の抵抗値をＲＨとし、第１端子から第１電極と可変抵抗層と第２電極とを経由して第２端子に至る電流経路のうち、可変抵抗層を除いた部分の抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たす不揮発性記憶装置とする。
Description
本発明は、不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイに関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイに関する。
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、可変抵抗層を記憶部の材料として用いる不揮発性記憶素子（抵抗変化型メモリ）の場合、単純な構造で実現可能であるため、さらなる微細化、高速化、および低消費電力化が期待されている。
可変抵抗層を記憶部の材料として用いる場合、例えば、電気的パルスの入力などによって、その抵抗値を高抵抗から低抵抗へ、または低抵抗から高抵抗へと変化させることになる。この場合、低抵抗および高抵抗の２値を明確に区別し、且つ低抵抗と高抵抗との間を高速に安定して変化させ、これら２値が不揮発的に保持されることが必要になる。このようなメモリ特性の安定および記憶素子の微細化を目的として、従来から、種々の提案がなされている。
そのような提案の一つとして、２つの電極と、それらの電極に挟まれた記録層とを備え、その記録層の抵抗値を可逆的に変化するように構成された抵抗変化素子によりメモリセルが構成された記憶素子が、特許文献１に開示されている。図２７は、そのような従来の記憶素子の構成を示す断面図である。
図２７に示すように、この記憶素子は、メモリセルを構成する複数の抵抗変化素子１０がアレイ状に配置されて構成されている。抵抗変化素子１０は、第２電極１と第１電極４との間に、高抵抗膜２とイオン源層３とが挟まれて構成されている。これら高抵抗膜２およびイオン源層３により記憶層が構成され、この記憶層によって、各メモリセルの抵抗変化素子１０に情報を記録することができる。
なお、それぞれの抵抗変化素子１０は、半導体基板１１上に形成されたMOSトランジスタ１８の上方に配設されている。このMOSトランジスタ１８は、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とからなる。また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線を兼ねている。
MOSトランジスタ１８のソース／ドレイン領域１３の一方と、抵抗変化素子１０の第２電極１とが、プラグ層１５、金属配線層１６、およびプラグ層１７を介して電気的に接続されている。また、MOSトランジスタ１８のソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線に接続される。
上記のように構成された抵抗変化素子１０の第２電極１と第１電極４との間に極性の異なる電位を印加することにより、記録層を構成するイオン源層３のイオン源を高抵抗層２へ移動させる。または、そのイオン源を、高抵抗層２から第１電極４へ移動させる。これにより、抵抗変化素子１０の抵抗値が高抵抗状態から低抵抗状態へ、または、低抵抗状態から高抵抗状態へと遷移して情報を記録することができる。
また、第１電極と第２電極とで挟まれた可変抵抗材料が、多結晶構造を有する第１の電気パルス変動抵抗層と、ナノ結晶またはアモルファス構造のいずれかを有する第２の電気パルス変動抵抗層とで構成された記憶素子（相変化型メモリ）も知られている。この可変抵抗材料を構成する抵抗層は、印加する電気パルスの電圧およびパルス幅に対応して抵抗値を変化させることによって調整された上で抵抗変化素子として動作することになる（例えば、特許文献２を参照。）。
ペロブスカイト材料（例えば、Pr（１−Ｘ）CaＸMnO３(PCMO)、LaSrMnO３(LSMO)、GdBaCoＸOＹ(GBCO)など）は与えられる電気的パルスに応じてその抵抗値が変化するため、不揮発性記憶素子の可変抵抗材料に用いることができる（特許文献３）。この不揮発性記憶素子では、ペロブスカイト材料に所定の電気的パルスを与えてその抵抗値を増大もしくは減少させ、その結果として変化する抵抗値により異なる数値を記憶する。PCMOについては、電気的パルスのパルス幅が１００ｎｓｅｃ以下での書き込みが可能で、高速な不揮発性記憶素子として動作することが期待されている（非特許文献１）。
しかしながら、これらのペロブスカイト材料は、組成が複雑で、必ずしもCMOSプロセスに適合した材料とは言えない。CMOSプロセスに適した構成としては、簡単な組成の遷移金属の酸化物（Ni-O, Ti-O, Hf-O, Zr-O）を可変抵抗材料として用いた不揮発性記憶素子が提案されている（非特許文献２）。特許文献４にも、可変抵抗材料としてＮｉＯ、Ｖ２Ｏ５、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、ＣｏＯが開示されている。これらの材料は、２元系であるため、組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるといえる。
また、特許文献５においては、タンタルを含む各種金属元素により構成されたｐ型酸化物半導体材料が急激な金属−絶縁体転移を伴うことによって得られる様々な可変抵抗材料が記載され、特にＧａ、Ａｓ、ＶＯ２などが具体的な実施例として開示されている。また、特許文献６および７においては、抵抗状態が異なる絶縁体として酸化チタンおよび酸化タンタルとしてＴａ２Ｏ５を実施例とした可変抵抗材料が記載されている。
ここで、素子を高抵抗状態から低抵抗状態へと変化させるための電気パルスを低抵抗化パルス、素子を低抵抗状態から高抵抗状態へと変化させるための電気パルスを高抵抗化パルスと呼ぶとする。
低抵抗状態にある抵抗変化型記憶素子に低抵抗化パルスを印加しても、抵抗値は変化しないことが望ましい。しかし、アモルファス希土類金属を可変抵抗材料に用いた場合、低抵抗状態にある抵抗変化型記憶素子に低抵抗化パルスを印加すると抵抗値が変化してしまうという問題があった。特許文献７はかかる問題を解決すべく、抵抗変化型記憶素子に負荷を接続する構成が示されている。
低抵抗化パルスの電圧と、高抵抗化パルスの電圧は、差（スイッチングウィンドウ）が大きい方が制御が容易となる。特許文献８は、抵抗変化型メモリ素子に抵抗部を設けることで、低抵抗化パルスの電圧と高抵抗化パルスの電圧との差を大きくしている。
特開２００６−４０９４６号公報
特開２００４−３４９６８９号公報
米国特許第６２０４１３９号明細書
特開２００４−３６３６０４号公報
特開２００６−３２８９８号公報
特開平７−２６３６４７号公報
特開２００５−２１６３８７号公報
特開２００６−２２９２２７号公報
Zuang, W. W.. et al., 2002, "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)", IEDM Technical Digest
Baek, J. G. et al., 2005, "Multi-layer Cross-point Binary Oxide Resistive Memory (OxRRAM) for Post-NAND Storage Application", IEDM Technical Digest
Baek, J.G. et al., 2004, "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses", IEDM Technical Digest, pp.587-590
Japanese Journal of Applied Physics, vol.45, no.11, 2006, pp.L310-L312, 図２
非特許文献２や特許文献４に示した可変抵抗材料を用いて不揮発性記憶素子を構成した場合には、以下のような問題がある。
まず、ＮｉＯなどの遷移金属酸化物を用いた場合、可変抵抗材料を低抵抗状態から高抵抗状態へ変化させるためには、μｓｅｃオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。
また、ＴｉＯ２を可変抵抗材料として用いた場合、ＴｉＮを４００℃酸素雰囲気で酸化処理して、ＴｉＯ２／ＴｉＮ膜構造にする必要があり、比較的高いプロセス温度を要するという問題がある。
さらに、Ｔａ２Ｏ５を遷移金属酸化物として用いた場合では、高抵抗状態から低抵抗状態への１回動作のみに利用可能なアンチヒューズとして機能し、書き換えができないという問題がある。
本発明は、このような事情に鑑みてなされたものであり、その目的は、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す、不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイを提供することにある。
本発明者らは、上記課題を解決すべく鋭意検討を行った。その結果、Ｔａの酸化物（ＴａＯｘ：０＜ｘ＜２．５）は、１００ｎｓｅｃ以下という短いパルス幅の電気的パルスを印加することにより、抵抗値が可逆的に変化することが判明した。よって、動作の高速化が測られる。また、Ｔａは半導体分野で使用する材料としてすでに実績があり、従来の半導体製造プロセスと親和性が高い。このことは、ＴａＯｘを可変抵抗材料に用いれば、高速で大容量の記憶素子および記憶素子アレイを安価に供給できる可能性があることを意味する。
ところで、ＴａＯｘでは、電気的パルスのパルス幅によって抵抗値の変化量が大きく変わることはなかった（詳細は後述：図１６参照）。また、高抵抗状態にあるときに高抵抗化パルスを印加しても抵抗値は変化せず、また低抵抗状態にあるときに低抵抗化パルスを印加しても抵抗値は変化しなかった（詳細は後述：図１７参照）。よって、電気的パルスを印加した後の抵抗値のばらつきを防止するという課題はなく、その点で特許文献７の構成は不要である。
また、ＴａＯｘでは、高抵抗状態から低抵抗状態へと変化させるための電圧（＋２．５Ｖ）と、低抵抗状態から高抵抗状態へと変化させるための電圧（−３Ｖ）の差は十分に大きかった（詳細は後述）。よって、書き込みパルスの電位という観点からは動作の確実性を向上させるという課題はなく、その点で特許文献８の構成は不要である。
一方、ＴａＯｘでは、単にＴａＯｘからなる層を電極で挟んだ構成では動作の安定性が不十分であることが分かった。すなわちかかる構成では、２万回以上の書き込みに耐えられるものがある一方で、数百回程度の書き込みで不可逆的に抵抗値が下がってしまう（絶縁破壊あるいはいわゆるブレークダウン、以下ブレークダウン）ものが相当の確率で生じることが明らかとなった。ブレークダウンを起した不揮発性記憶素子は、以後高抵抗化パルスを印加しても高抵抗状態には戻らない。ＴａＯｘを抵抗変化材料に用いた不揮発性素子を実用化するためには、多数回の書き込みによっても高抵抗状態と低抵抗状態とを安定して繰り返すようにする必要があった。
本発明者らはＴａＯｘを抵抗変化材料に用いた不揮発性素子の動作を安定化すべく、さらに鋭意検討を行った。その結果、不揮発性素子に直列に抵抗を設けることにより、ブレークダウンを有効に防止できることが判明した。
すなわち、上記課題を解決すべく、本発明の不揮発性記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層と、前記第１電極と接続された第１端子と、前記第２電極と接続された第２端子とを備え、前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成され、前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、前記第１端子から前記第１電極と前記可変抵抗層と前記第２電極とを経由して前記第２端子に至る電流経路のうち、前記可変抵抗層を除いた部分の抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たす。
かかる構成では、可変抵抗層を高抵抗状態から低抵抗状態に変化させたときのブレークダウンを抑制できる。よって、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶装置および不揮発性記憶素子が得られる。
上記不揮発性記憶装置において、前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ≦１．９を満足するように構成されていてもよい。
上記不揮発性記憶装置において、前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０．５≦ｘ≦１．９を満足するように構成されていてもよい。
上記不揮発性記憶装置において、前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０．８≦ｘ≦１．９を満足するように構成されていてもよい。
また、本発明の不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成され、前記可変抵抗層と直列に固定抵抗部が設けられている。
かかる構成でも、可変抵抗層を高抵抗状態から低抵抗状態に変化させたときのブレークダウンを抑制できる。よって、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶装置および不揮発性記憶素子が得られる。
上記不揮発性記憶装置において、前記電流経路において前記可変抵抗層と直列に抵抗器が設けられ、前記抵抗器の抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たしてもよい。
かかる構成では、抵抗器により電流経路の抵抗を容易に調整できる。
また、本発明の不揮発性記憶素子アレイは、半導体基板と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数の第１の電極配線と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線および前記複数の第２の電極配線の立体交差点に対応して設けられた不揮発性記憶素子とを備え、前記不揮発性記憶素子は、その対応する第１の電極配線と第２の電極配線とを接続するように直列に配設された、不揮発性記憶部と固定抵抗部とを備え、前記不揮発性記憶部は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、前記固定抵抗部の抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たす。
かかる構成では、クロスポイント型の不揮発性記憶素子アレイにより、大容量で小型の不揮発性記憶装置を実現できる。
また、本発明の不揮発性記憶素子アレイは、半導体基板と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数の第１の電極配線と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線および前記複数の第２の電極配線の立体交差点に対応して対応する第１の電極配線と第２の電極配線とを接続するように配設された不揮発性記憶素子と、前記複数の第１の電極配線および前記複数の第２の電極配線のいずれか一方のそれぞれに設けられた抵抗器とを備え、前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、前記抵抗器の抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たす。
かかる構成でも、クロスポイント型の不揮発性記憶素子アレイにより、大容量で小型の不揮発性記憶装置を実現できる。さらに、抵抗器をメモリセル毎に設ける必要がないため、製造が容易となる。
また、本発明の不揮発性記憶素子アレイは、半導体基板と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数のビット線と、前記半導体基板上に前記半導体基板の主面に平行な面内においてかつ前記複数のビット線と立体交差するように形成された複数のワード線と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数のワード線と一対一に対応するようにかつ前記複数のビット線と立体交差するように形成された複数のプレート線と、前記複数のビット線および前記複数のワード線の立体交差点に対応して、対応するビット線とプレート線とを接続するように直列に配設されたトランジスタおよび不揮発性記憶素子とを備え、前記トランジスタは少なくとも１個の制御端子と２個の主端子とを備え、前記制御端子は対応するワード線と接続され、２個の主端子はビット線とプレート線とを電気的に接続するように配設され、前記不揮発性記憶素子のそれぞれは、直列に接続された不揮発性記憶部と固定抵抗部とを備え、前記不揮発性記憶部は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、前記固定抵抗部の抵抗値をＲ０とするとき、
Ｒ０がＲＬ＜Ｒ０を満たす。
Ｒ０がＲＬ＜Ｒ０を満たす。
かかる構成では、１Ｔ１Ｒ型の不揮発性記憶素子アレイにより、クロストークやリーク電流を抑制することが可能となる。よって、動作の安定した不揮発性記憶素子アレイを容易に実現できる。
また、本発明の不揮発性記憶素子アレイは、半導体基板と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数のビット線と、前記半導体基板上に前記半導体基板の主面に平行な面内においてかつ前記複数のビット線と立体交差するように形成された複数のワード線と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数のワード線と一対一に対応するようにかつ前記複数のビット線と立体交差するように形成された複数のプレート線と、前記複数のビット線および前記複数のワード線の立体交差点に対応して、対応するビット線とプレート線とを接続するように直列に配設されたトランジスタおよび不揮発性記憶素子と、前記複数のビット線および前記複数のプレート線のいずれか一方のそれぞれに設けられた抵抗器とを備え、前記トランジスタは少なくとも１個の制御端子と２個の主端子とを備え、前記制御端子は対応するワード線と接続され、２個の主端子はビット線とプレート線とを電気的に接続するように配設され、前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、前記抵抗器の抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たす。
かかる構成でも、１Ｔ１Ｒ型の不揮発性記憶素子アレイにより、クロストークやリーク電流を抑制することが可能となる。よって、動作の安定した不揮発性記憶素子アレイを容易に実現できる。さらに、抵抗器をメモリセル毎に設ける必要がないため、製造が容易となる。
また、本発明の不揮発性記憶素子アレイは、半導体基板と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数のビット線と、前記半導体基板上に前記半導体基板の主面に平行な面内においてかつ前記複数のビット線と立体交差するように形成された複数のワード線と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数のワード線と一対一に対応するようにかつ前記複数のビット線と立体交差するように形成された複数のプレート線と、前記複数のビット線および前記複数のワード線の立体交差点に対応して、対応するビット線とプレート線とを接続するように直列に配設されたトランジスタおよび不揮発性記憶素子とを備え、前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、前記トランジスタのＯＮ状態における抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たす。
かかる構成でも、１Ｔ１Ｒ型の不揮発性記憶素子アレイにより、クロストークやリーク電流を抑制することが可能となる。よって、動作の安定した不揮発性記憶素子アレイを容易に実現できる。さらに、抵抗器の代わりにトランジスタのＯＮ抵抗を利用するため、構成が単純化され、製造が容易となる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す、不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイが得られる。
１００ 不揮発性記憶装置
１０１ 不揮発性記憶素子
１０２ 抵抗
１０３ 第１端子
１０４ 第２端子
１０５ 電源
１０６ 第１出力端子
１０７ 第２出力端子
１０８ 不揮発性記憶素子
１０９ 抵抗素子
１１１ 第１電極
１１２ 第２電極
１１３ 可変抵抗層
１１４ 金属層
１１５ 固定抵抗層
１２０ 基板
１３０ 不揮発性記憶装置
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリアレイ
２０３ 行選択回路／ドライバ
２０４ 列選択回路／ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
３００ 不揮発性記憶装置
３０１ メモリ本体部
３０２ メモリアレイ
３０３ 行選択回路／ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ セルプレート電源
３０９ アドレス入力回路
３１０ 制御回路
ＢＬ０、ＢＬ１、… ビット線
ＷＬ０、ＷＬ１、… ワード線
ＰＬ０、ＰＬ１、… プレート線
Ｍ１１１、Ｍ１１２、… メモリセル
Ｔ１１、Ｔ１２、… トランジスタ
ＶＲ１１１、ＶＲ１１２、… 不揮発性記憶部
ＦＲ１１１、ＦＲ１１２、… 固定抵抗部
ＶＲ１１１’、ＶＲ１１２’、… 不揮発性記憶素子
ＦＲ２０、ＦＲ２１、… 固定抵抗素子
Ｍ２１１、Ｍ２１２、… メモリセル
ＶＲ２１１、ＶＲ２１２、… 不揮発性記憶部
ＦＲ２１１、ＦＲ２１２、… 固定抵抗部
Ｄ２１１、Ｄ２１２、… 整流素子
ＶＲ２１１’、ＶＲ２１２’、… 不揮発性記憶素子
ＦＲ３０、ＦＲ３１、… 固定抵抗素子
１０１ 不揮発性記憶素子
１０２ 抵抗
１０３ 第１端子
１０４ 第２端子
１０５ 電源
１０６ 第１出力端子
１０７ 第２出力端子
１０８ 不揮発性記憶素子
１０９ 抵抗素子
１１１ 第１電極
１１２ 第２電極
１１３ 可変抵抗層
１１４ 金属層
１１５ 固定抵抗層
１２０ 基板
１３０ 不揮発性記憶装置
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリアレイ
２０３ 行選択回路／ドライバ
２０４ 列選択回路／ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
３００ 不揮発性記憶装置
３０１ メモリ本体部
３０２ メモリアレイ
３０３ 行選択回路／ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ セルプレート電源
３０９ アドレス入力回路
３１０ 制御回路
ＢＬ０、ＢＬ１、… ビット線
ＷＬ０、ＷＬ１、… ワード線
ＰＬ０、ＰＬ１、… プレート線
Ｍ１１１、Ｍ１１２、… メモリセル
Ｔ１１、Ｔ１２、… トランジスタ
ＶＲ１１１、ＶＲ１１２、… 不揮発性記憶部
ＦＲ１１１、ＦＲ１１２、… 固定抵抗部
ＶＲ１１１’、ＶＲ１１２’、… 不揮発性記憶素子
ＦＲ２０、ＦＲ２１、… 固定抵抗素子
Ｍ２１１、Ｍ２１２、… メモリセル
ＶＲ２１１、ＶＲ２１２、… 不揮発性記憶部
ＦＲ２１１、ＦＲ２１２、… 固定抵抗部
Ｄ２１１、Ｄ２１２、… 整流素子
ＶＲ２１１’、ＶＲ２１２’、… 不揮発性記憶素子
ＦＲ３０、ＦＲ３１、… 固定抵抗素子
以下、本発明の実施形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は省略する場合がある。
（第１実施形態）
［不揮発性記憶装置および不揮発性記憶素子の構成］
図１は、本発明の第１実施形態に係る不揮発性記憶装置の一構成例を示す回路図である。図２は、図１の不揮発性記憶素子の一構成例を示す断面図である。
［不揮発性記憶装置および不揮発性記憶素子の構成］
図１は、本発明の第１実施形態に係る不揮発性記憶装置の一構成例を示す回路図である。図２は、図１の不揮発性記憶素子の一構成例を示す断面図である。
図１に示すように、本実施形態の不揮発性記憶装置１００は、不揮発性記憶素子１０１と、抵抗１０２と、第１端子１０３と、第２端子１０４とを備えている。
図１に示すように、不揮発性記憶装置１００を使用する場合には、第１端子１０３と第２端子１０４との間に電源１０５（電気的パルス印加装置）が接続される。電源１０５は第１出力端子１０６と第２出力端子１０７とを備えている。第１出力端子１０６と第１端子１０３とが接続される。第２出力端子１０７と第２端子とが接続される。かかる構成により、電源１０５により第１出力端子１０６と第２出力端子１０７との間に出力された電気的パルスは、第１端子１０３および第２端子１０４を介して不揮発性記憶素子１０１および抵抗１０２に印加される。
図２に示すように、不揮発性記憶素子１０１は、基板１２０の上に層をなすように形成された第２電極１１２と、第２電極１１２の上に層をなすように形成された可変抵抗層１１３と、可変抵抗層１１３の上に層をなすように形成された第１電極１１１とを備えている。図２には示されていないが、例えば、第２電極１１２は第２端子１０４と接続されており、第１電極１１１は第１端子１０３と接続されている。かかる構成により、電源１０５から出力された電気的パルスは、第１電極１１１と第２電極１１２を介して可変抵抗層１１３に印加される。
第１電極１１１と第２電極１１２との間に所定の電気的パルスを印加することにより、可変抵抗層１１３は、抵抗値（電気抵抗の値、以下同じ）がＲＬである低抵抗状態と、抵抗値がＲＨである高抵抗状態との間を可逆的に遷移する。以下、電極の抵抗値は無視できるものとする。
抵抗１０２は、所定の抵抗値を有するものであればどのような構成でもよく、例えば固定抵抗素子やトランジスタのＯＮ抵抗などの抵抗器、配線抵抗などであってもよい。不揮発性記憶素子１０１のブレークダウンを抑制するためには、抵抗１０２の抵抗値Ｒ０をＲＬとほぼ等しい値以上とすることが望ましく、より具体的にはＲ０＞ＲＬとすることが望ましい。一方、Ｒ０を大きくすると、不揮発性記憶素子１０１および抵抗１０２の合計の抵抗値が大きくなり、高抵抗状態と低抵抗状態との差が縮まることになる。２つの状態での抵抗値の差が小さくなり過ぎると、抵抗状態の読み出しにエラーが発生し易くなり好ましくない。よって、Ｒ０は例えばＲＨの１／５以下にすることが望ましい。すなわち、ＲＬ＜Ｒ０＜（ＲＨ／５）を満たすことが望ましい。Ｒ０＝（ＲＨ／５）の場合は、不揮発性記憶素子１０１と抵抗１０２の抵抗値の合計は、低抵抗状態のときにはＲＬは十分に小さいのでＲＨのほぼ５分の１、高抵抗状態のときにはＲＨの５分の６となり、抵抗値の比として５倍以上の差が得られる。Ｒ０＜（ＲＨ／５）とすることにより、抵抗状態の読み出しにおけるエラーを抑制することが可能となる。
図３は、本発明の第１実施形態において固定抵抗部を同一基板上に形成した場合の不揮発性記憶装置の一構成例を示す回路図である。図４は、本発明の第１実施形態において固定抵抗部を同一基板上に形成した場合の不揮発性記憶素子の一構成例を示す断面図である。
図４に示すように、固定抵抗部を同一基板上に形成する場合には、例えば、固定抵抗部１０９と不揮発性記憶部１０８とが基板上に順次積層されるように不揮発性記憶素子１０１’が形成される。具体的には、不揮発性記憶素子１０１’は、基板１２０の上に層をなすように形成された第２電極１１２と、第２電極１１２の上に層をなすように形成された固定抵抗層１１５と、固定抵抗層１１５の上に層をなすように形成された金属層１１４と、金属層１１４の上に層をなすように形成された可変抵抗層１１３と、可変抵抗層１１３の上に層をなすように形成された第１電極１１１とを備えている。第１電極１１１と可変抵抗層１１３と金属層１１４とで不揮発性記憶部１０８が構成される。金属層１１４と固定抵抗層１１５と第２電極１１２とで固定抵抗部１０９が構成される。図４には示されていないが、例えば、第２電極１１２は第２端子１０４と接続されており、第１電極１１１は第１端子１０３と接続されている。かかる構成により、電源１０５から出力された電気的パルスは、第１電極１１１と第２電極１１２を介して可変抵抗層１１３および固定抵抗層１１５に印加される。
固定抵抗層１１５の抵抗値Ｒ０をＲＬとほぼ等しい値以上とすることで、不揮発性記憶素子１０１’（可変抵抗層１１３）のブレークダウンを抑制できる。よって、経験上ＲＬ＜Ｒ０を満たすことが望ましい。ＲＬ＜Ｒ０＜（ＲＨ／５）を満たすことがより望ましい。
図１および図２の不揮発性記憶素子１０１は、単独ではブレークダウン防止の効果を奏せず、抵抗１０２と結合して不揮発性記憶装置１００を構成することによりブレークダウン防止の効果を奏する。一方、図４の不揮発性記憶素子１０１’は単独でブレークダウン防止の効果を奏する。
電圧印加の方向に従い、不揮発性記憶素子１０１または１０１’の可変抵抗層１１３の抵抗値が、増加または減少する。例えば、所定の閾値電圧よりも大きなパルス電圧が可変抵抗層１１３（図２では第１電極１１１と第２電極１１２との間、図４では第１電極１１１と金属層１１４との間）に印加された場合、可変抵抗層１１３の抵抗値が増加または減少する一方で、その閾値電圧よりも小さなパルス電圧が可変抵抗層１１３に印加された場合、可変抵抗層１１３の抵抗値は変化しない。
第１電極１１１と第２電極１１２と金属層１１４の材料には、例えばＰｔ（白金）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などを用いることができる。第１電極１１１と第２電極１１２と金属層１１４の形成方法としては、例えばスパッタリングを用いることができる。第１電極１１１と第２電極１１２と金属層１１４の厚みはそれぞれ、例えば２００ｎｍとすることができる。第１電極１１１と第２電極１１２と金属層１１４の面積は、例えば３μｍ２とすることができる。
可変抵抗層１１３は、タンタル酸化物で構成されている。ここで、このタンタル酸化物は、ＴａＯｘと表した場合に０＜ｘ＜２．５を満足するものである。ｘがこの範囲内にある理由については後述する。可変抵抗層１１３は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に可変抵抗層１１３を形成することができる。可変抵抗層１１３の厚みは、例えば２０ｎｍとすることができる。
固定抵抗層１１５の材料には、例えばＮｉ−Ｆｅ−Ｏを用いることができる。固定抵抗層１１５の形成方法としては、例えばスパッタリングを用いることができる。固定抵抗層１１５の厚みは、例えば１００ｎｍとすることができる。固定抵抗層１１５の面積や厚みを変えることで抵抗値を調整できる。固定抵抗層１１５の抵抗値は例えば約１０００Ωである。固定抵抗層１１５は、ポリシリコンを材料として半導体プロセスにより作成してもよい。あるいはドーピングにより基板１２０の中に拡散抵抗部を形成し、該拡散抵抗部を固定抵抗層１１５としてもよい。
基板１２０としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。
［不揮発性記憶素子の製造方法］
次に、不揮発性記憶素子１０１の製造方法についてより詳細に説明する。
次に、不揮発性記憶素子１０１の製造方法についてより詳細に説明する。
シリコン基板上にＳｉＯ２被膜が形成された基板１２０（半導体基板）を用意する。基板１２０のＳｉＯ２被膜上に、ＲＦマグネトロンスパッタ法により、厚さ２００ｎｍのＰｔ薄膜（第２電極１１２）を形成する。電極の大きさは例えば３μｍ２である。第２電極１１２を形成する際の真空度は、例えば１．０Ｐａ、ＲＦパワーは２５０Ｗ、Ａｒ流量は１０ｓｃｃｍ、成膜時間は２０分とする。
次に、第２電極１１２上に、Ｔａターゲットを用いた反応性ＲＦスパッタ法により、厚さ２０ｎｍのタンタル酸化物膜（可変抵抗層１１３）を形成する。スパッタリングの条件を表１に示す。
最後に、可変抵抗層１１３上に、ＲＦスパッタ法により、厚さ２００ｎｍのＰｔ薄膜（第１電極１１１）を形成する。スパッタリングの条件は、第２電極１１２を形成する場合と同様とすることができる。
図５は、基板温度を３０℃とし、Ｏ２流量比（スパッタガス中の体積流量に占めるＯ２の体積流量の比率）を０．５％とした場合に得られた、膜厚が４０ｎｍのタンタル酸化物からなる可変抵抗層のＸＲＤ（Ｘ線回折）チャートである。図５に示すように、金属Ｔａのピークを確認することができないため、タンタル酸化物が得られたと推定される。また、２θが３０〜４０deg.において幅広いピークを確認することができることから、アモルファス状態であると考えることができる。なお、２θが５６deg.のピークは、シリコン基板に起因するものである。
なお、可変抵抗層１１３の形成において、タンタル酸化物をターゲットとすることによって、Ｏ２などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。
［不揮発性記憶素子の動作例］
次に、不揮発性記憶素子１０１のメモリとしての動作例、すなわち情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。
図６は、本発明の第１実施形態において第１電極と第２電極との間に印加される電気的パルスの一例を示す図である。図６に示すように、本実施形態で印加される電気的パルスの一例は矩形パルスである。図６において、Ｖは電気的パルスの電圧、δｔは電気的パルスのパルス幅である。δｔは例えば１００ｎｓｅｃ、Ｖの絶対値は例えば１．２Ｖから４Ｖの範囲である。電気的パルスの極性を異ならせることで、可変抵抗層１１３の抵抗状態を変化させることができる。
次に、不揮発性記憶素子１０１のメモリとしての動作例、すなわち情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。
図６は、本発明の第１実施形態において第１電極と第２電極との間に印加される電気的パルスの一例を示す図である。図６に示すように、本実施形態で印加される電気的パルスの一例は矩形パルスである。図６において、Ｖは電気的パルスの電圧、δｔは電気的パルスのパルス幅である。δｔは例えば１００ｎｓｅｃ、Ｖの絶対値は例えば１．２Ｖから４Ｖの範囲である。電気的パルスの極性を異ならせることで、可変抵抗層１１３の抵抗状態を変化させることができる。
図７は、情報を書き込む場合における不揮発性記憶素子１０１の動作例を示す図である。
第２電極１１２と第１電極１１１との間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、可変抵抗層１１３の抵抗値が図７に示すように変化する。すなわち、負電圧パルス（電圧Ｅ１、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、可変抵抗層１１３の抵抗値が、高抵抗値Ｒｂ（８．５×１０２Ω）から低抵抗値Ｒａ（１．５×１０２Ω）へ減少する。他方、正電圧パルス（電圧Ｅ２、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、可変抵抗層１１３の抵抗値が、低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。ここでは、電圧Ｅ１を−３．５Ｖとし、電圧Ｅ２を＋２．５Ｖとした例を示すが、電圧の極性および絶対値は、この例と異なる場合もある。電圧は、第２電極を基準とした第１電極の電位で定義する。
図７に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。そのため、可変抵抗層１１３の抵抗値が高抵抗値Ｒｂになるように正電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、また、低抵抗値Ｒａになるように負電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。
図８は、情報を読み出す場合における本発明の第１実施形態に係る不揮発性記憶素子の動作例を示す図である。
情報の読み出しを行う場合、可変抵抗層１１３の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい読み出し用電圧Ｅ３（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、可変抵抗層１１３の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読み出しが可能となる。
図８に示す例では、出力電流値Ｉａが抵抗値Ｒａに、出力電流値Ｉｂが抵抗値Ｒｂにそれぞれ対応しているので、出力電流値ｌａが検出された場合は情報「１」が、出力電流値ｌｂが検出された場合は情報「０」がそれぞれ読み出されることになる。
以上のように、第２電極１１２と第１電極１１１とに挟まれた領域において、可変抵抗層１１３が記憶部として機能することにより、不揮発性記憶素子１０１がメモリとして動作することになる。
［不揮発性記憶素子の電流−電圧特性］
次に、不揮発性記憶素子１０１における電流−電圧特性について、比較例と対比しながら説明する。
次に、不揮発性記憶素子１０１における電流−電圧特性について、比較例と対比しながら説明する。
図９は、不揮発性記憶素子の電気的な特性を示す図であって、（ａ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の電流−電圧特性を示す図、（ｂ）および（ｃ）は、比較例１および比較例２に係る不揮発性記憶素子の電流−電圧特性をそれぞれ示す図である。
ここで、比較例１は、金属Ｔａが第１電極層と第２電極層とに挟まれた構造の素子であり、比較例２は、酸化が進行したＴａ２Ｏ５が第１電極層と第２電極層とに挟まれた構造の素子である。
図９（ａ）に示すように、不揮発性記憶素子１０１の場合、電流−電圧特性にヒステリシス特性が見られる。これに対し、図９（ｂ）および（ｃ）に示すように、比較例１および比較例２に係る素子の場合、電流−電圧特性にヒステリシス特性は見られない。
以上のことより、可変抵抗層１１３を用いることによって、不揮発性記憶素子１０１が抵抗変化型の不揮発性記憶素子として機能することを確認することができる。
なお、実際に、比較例１および比較例２に対して電気的パルスを印加しても、抵抗変化現象は認められなかった。したがって、これら比較例１および比較例２を、可逆的な書き換え特性を有する抵抗変化型の不揮発性記憶素子として用いることはできない。
［可変抵抗層の組成］
次に、タンタル酸化物で構成される可変抵抗層１１３の組成について説明する。
次に、タンタル酸化物で構成される可変抵抗層１１３の組成について説明する。
図１０は、オージェ分析の結果を示す図であって、（ａ）は、上述したように抵抗変化現象を示す、本発明の第１の実施の形態に係る不揮発性記憶素子が備える可変抵抗層としての試料の深さ方向のオージェ分析の結果を示す図、（ｂ）は、上述したように抵抗変化現象を示さない金属Ｔａ試料の深さ方向のオージェ分析の結果を示す図である。
なお、この金属Ｔａ試料は、上述した比較例１におけるものと同一であり、その厚みは２０ｎｍである。この金属Ｔａ試料上に、厚み５０ｎｍのＰｔ第１電極を形成している。
図１０（ａ）と図１０（ｂ）とを比較すると明らかなように、抵抗変化現象を示す試料の方のみ、タンタルが酸化されていることが理解できる。ここでの本発明の第１実施形態に係る不揮発性記憶素子が備える可変抵抗層としての試料におけるＴａとＯとの原子比を分析すると、Ｏ／Ｔａ＝０．５／１であった。
以上に説明した本実施形態の不揮発性記憶素子における抵抗変化特性、電流−電圧特性、および可変抵抗層の組成によれば、良好な抵抗変化現象を示すために、タンタルがある範囲で酸化されていることが重要であると考えられる。そして、その範囲としては、Ｏ／Ｔａ＝０．５／１、すなわち、タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５であることが少なくとも必要であると考えられ、特に、本実施形態で示したＯ／Ｔａ＝０．５／１の組成比近傍で良好な特性が確認されたといえる。
さらに、より正確な組成分析をＲＢＳ（ラザフォード後方散乱）法により行った。その結果、オージェ分析で「Ｏ／Ｔａ＝０．５／１」原子比の試料の組成は、Ｏ／Ｔａ＝１．４／１であった。なお、ＲＢＳ法による組成分析は、膜全体の平均的な組成である。このように、オージェ分析結果とＲＢＳ分析結果が異なることは、文献でも報告されている（例えば、Journal of Vacuum Science A，Volume21,No3,(2003)P616-622, Pei-Chuen Jiang and J.S.Chen）。上記文献においては、オージェ分析では、材料ごとに感度係数を補正する必要があり、一般的にＲＢＳ分析の方がオージェ分析よりも信頼性があることが述べられている。
このＲＢＳ分析の結果は、図１０（ａ）のオージェ分析の結果ではタンタル酸化物の膜厚方向中央部分の組成に相当する。図１０（ａ）から、タンタル酸化物層の両界面（Ｐｔ層との界面）近傍では、酸素含有率が増加していることが読みとれる。従って、界面部分の酸素含有率はＲＢＳ法により分析された組成よりも高い可能性がある。
図１１は、スパッタガス中のＯ２流量比とＲＢＳ法で分析した可変抵抗層である酸化タンタル層の酸素含有率（原子比）との関係を示す図である。Ｏ２流量比が７％以上の条件では酸素含有率が飽和する傾向が見られるが、Ｏ２流量比により酸化タンタル層の組成を連続的に制御できることがわかる。つまり、タンタル酸化物層を反応性ＲＦスパッタ法により形成する際に、スパッタガス中のＯ２流量比を制御することにより、タンタル酸化物層の酸素含有率をタンタル酸化物層の厚み方向において所望の一定値に制御することができる。
以上に説明した本実施の形態の不揮発性記憶素子における抵抗変化特性、電流−電圧特性、および可変抵抗層の組成によれば、良好な抵抗変化現象を示すために、タンタルがある範囲で酸化されていることが重要であると考えられる。
［Ｏ２流量比と抵抗率との関係］
次に、不揮発性記憶素子１０１の可変抵抗層１１３の製造工程におけるＯ２流量比と抵抗率との関係について説明する。
次に、不揮発性記憶素子１０１の可変抵抗層１１３の製造工程におけるＯ２流量比と抵抗率との関係について説明する。
図１２は、本発明の第１実施形態に係る不揮発性記憶素子が備える可変抵抗層におけるＯ２流量比と抵抗率との関係を示す図である。なお、ここで示す抵抗率は、４端子法によるシート抵抗値に基づいて算出したものである。図１２の各プロットは、図１１の各プロットに対応するものである。両図において、Ｏ２流量比が等しいプロットは同一の実験の結果を示す。
図１２に示すように、Ｏ２流量比の値によって、可変抵抗層１１３の抵抗率は連続的に変化している。したがって、可変抵抗層１１３の酸素含有率により、可変抵抗層１１３の抵抗率を連続的に制御することができると考えられる。このことから、可変抵抗層１１３において良好な抵抗変化現象を得るためには、可変抵抗層１１３の酸素含有率が適切な範囲にある必要があることが考えられる。
本発明者等は、図１３に示す各酸素含有率を有する試料の抵抗率を測定し、その測定データの回帰曲線を求めた。図１３には、この測定データ（黒三角印で示す）とこの回帰曲線とを示す。図１３の各プロットは、図１１および図１２の各プロットに対応するものである。図１１と図１３において酸素含有量率が等しいプロットは同一の実験の結果を示す。図１２と図１３において抵抗率が同一が等しいプロットは同一の実験の結果を示す。また、本発明者等は、この各酸素含有率を有する試料に電気パルスを印加して抵抗変化特性が発現することを確認した。上記回帰曲線によれば、可変抵抗層をＴａＯｘと表記した場合のｘの範囲が０＜ｘ＜２．５の範囲で可変抵抗層が導体となり（導体として定義される抵抗率を有するものとなり）、各試料について確認したような抵抗変化現象を発現すると推認される。
図１４は、可変抵抗層の酸素含有率が４５〜６５ａｔｍ％の組成範囲における抵抗変化特性を説明する図であって、（ａ）は酸素含有率と抵抗率との関係を示す図、（ｂ）は酸素含有率が４５ａｔｍ％の場合におけるパルス印加回数と抵抗値との関係を示す図、（ｃ）は酸素含有率が６５ａｔｍ％の場合におけるパルス印加回数と抵抗値との関係を示す図である。
上述の抵抗変化特性の測定によれば、図１４（ａ）に示すα点（酸素含有率４５ａｔｍ％）からβ点（酸素含有率６５ａｔｍ％）の酸素含有率の範囲においては、高抵抗値が低抵抗値の５倍以上と良好であった。α点（酸素含有率４５ａｔｍ％）およびβ点（酸素含有率６５ａｔｍ％）の酸素含有率を有する試料についてのパルス印加回数に対する抵抗変化特性を、それぞれ、図１４（ｂ）および図１４（ｃ）に示す。図１４（ｂ）および図１４（ｃ）によれば、α点およびβ点の酸素含有率においては、共に、高抵抗値が低抵抗値の５倍以上と良好であることが判る。この測定結果から、可変抵抗層をＴａＯｘと表記した場合のＸの範囲が０＜ｘ≦１．９の範囲において、良好な抵抗変化現象が推認される。また、α点（酸素含有率４５ａｔｍ％）からβ点（酸素含有率６５ａｔｍ％）に渡る酸素含有率の範囲においては、高抵抗値が低抵抗値の５倍以上と良好であることから、この組成範囲は、記憶素子として安定した動作を実現できるより適切な組成範囲と考えられる。従って、酸素含有率が４５〜６５ａｔｍ％の組成範囲、即ち可変抵抗層をＴａＯｘと表記した場合におけるｘの範囲が０．８≦ｘ≦１．９の範囲がより適切な可変抵抗層の範囲である（酸素含有率＝４５ａｔｍ％がｘ＝０．８に、酸素含有率＝６５ａｔｍ％がｘ＝１．９にそれぞれ対応）。なお、ＲＢＳ法による組成分析では、酸素含有量の分析値は±５ａｔｍ％程度の精度である。従って、前記ｘの組成範囲もこの精度に起因する測定誤差を含んでおり、実際には、酸素含有率が４０〜７０ａｔｍ％の組成範囲までこの適切な組成範囲である可能性がある。この組成範囲以外でも抵抗変化現象は確認され又は推認されるが、この組成範囲内に比べると抵抗率が小さくなり又は大きくなることから高抵抗値が低抵抗値の５倍未満になると考えられ、記憶素子として動作の安定性にやや欠けると考えられる。
［スケーラビリティー］
図１５に、電極面積と素子の初期抵抗値の関係を、一例として抵抗率が６ｍΩｃｍの可変抵抗層の場合について示す。図１５から素子面積の減少にともなって抵抗値が増加することがわかる。素子の初期抵抗値が図示される１００〜１０００Ωの範囲で、抵抗変化現象が確認された。抵抗率が同じ可変抵抗膜を使用した場合、素子面積を小さくすると初期抵抗値が高くなり良好な抵抗変化現象が認められない。一方、素子面積が大きい場合には、初期抵抗値が低くなり素子に十分な電圧を印加することが難しくなる。以上のように、素子の初期抵抗値には、適切な範囲があると考えられる。図１４のβ点よりも酸素含有率が高い組成では、適切な初期抵抗値を得るためには素子面積を拡大する必要がある。しかし、記憶素子の面積を拡大させることはコスト面および電圧印加の点で課題がある。従って、現実的には可変抵抗層の酸素含有率には上限が設けられる。
図１５に、電極面積と素子の初期抵抗値の関係を、一例として抵抗率が６ｍΩｃｍの可変抵抗層の場合について示す。図１５から素子面積の減少にともなって抵抗値が増加することがわかる。素子の初期抵抗値が図示される１００〜１０００Ωの範囲で、抵抗変化現象が確認された。抵抗率が同じ可変抵抗膜を使用した場合、素子面積を小さくすると初期抵抗値が高くなり良好な抵抗変化現象が認められない。一方、素子面積が大きい場合には、初期抵抗値が低くなり素子に十分な電圧を印加することが難しくなる。以上のように、素子の初期抵抗値には、適切な範囲があると考えられる。図１４のβ点よりも酸素含有率が高い組成では、適切な初期抵抗値を得るためには素子面積を拡大する必要がある。しかし、記憶素子の面積を拡大させることはコスト面および電圧印加の点で課題がある。従って、現実的には可変抵抗層の酸素含有率には上限が設けられる。
一方、図１４のα点よりも酸素含有率が低い組成では、素子面積が微細化した場合には、素子の初期抵抗値が適切な範囲に含まれると予想される。将来、記憶素子サイズは電極面積０．００２μｍ２まで微細化されることが予想される。電極面積０．００２μｍ２素子の初期抵抗値は、図１５の実験値（実測値）から３×１０４Ωと推定される。この値は、適切な初期抵抗値の上限値よりも３０倍程度高い。従って、適切な初期抵抗値を得るためには、抵抗率を現状の６ｍΩｃｍよりも１／３０程度低下させた０．２ｍΩｃｍ程度である必要がある。図１３より、この抵抗率をもつ可変抵抗層の酸素含有率は３３ａｔｍ％（図１３の最低酸素含有率の測定点における酸素含有率）程度、即ち、可変抵抗層をＴａＯｘと表記した場合にはｘ＝０．５である。以上より、将来の本発明の不揮発性記憶素子の微細化を考慮すると、可変抵抗層を構成するＴａＯｘの組成範囲は、０．５≦ｘ≦１．９であることが適切と考えられる。
［印加する電気的パルスの幅と抵抗値との関係］
次に、不揮発性記憶素子１０１において電極間に印加する電気的パルスの幅と可変抵抗層１１３の抵抗値との関係について説明する。
次に、不揮発性記憶素子１０１において電極間に印加する電気的パルスの幅と可変抵抗層１１３の抵抗値との関係について説明する。
図１６は、本発明の第１実施形態に係る不揮発性記憶素子が動作する場合に、電極間に印加される電気的パルスの幅と可変抵抗層の抵抗値との関係を示す図である。なお、図１６において、ＲＨは高抵抗値を、ＲＬは低抵抗値をそれぞれ示している。また、このＲＨおよびＲＬは、各パルス幅の電気的パルスを１００回印加した場合における可変抵抗層１１３の抵抗値の平均値である。
図１６に示すように、印加する電気的パルスの幅が２０ｎｓｅｃのような高速パルスの場合であっても、抵抗変化現象を確認することができる。ＲＨの値は、２０ｎｓｅｃから３００ｎｓｅｃの間でほぼ一定である。ＲＬの値は、パルス幅が２０ｎｓｅｃの場合に高くなる傾向が見られるものの、５０ｎｓｅｃ以上の領域ではほぼ一定である。
［不揮発性記憶素子の抵抗値変化およびインプリント性］
次に、電極間に同極性の電気的パルスを連続して印加した場合における不揮発性記憶素子１０１の抵抗値変化およびインプリント性について説明する。
次に、電極間に同極性の電気的パルスを連続して印加した場合における不揮発性記憶素子１０１の抵抗値変化およびインプリント性について説明する。
図１７は、本発明の第１実施形態に係る不揮発性記憶素子において、電極間に電気的パルスを連続して印加した場合における可変抵抗層の抵抗変化特性を示す図であって、（ａ）は負の電気的パルスを印加した場合における可変抵抗層の抵抗変化特性を示す図、（ｂ）は、正の電気的パルスを印加した場合における可変抵抗層の抵抗変化特性を示す図である。
不揮発性記憶素子１０１が低抵抗状態にあるときは、負の同一極性の電気的パルス（低抵抗化パルス）を第１電極１１１と第２電極１１２との間に連続して２０回印加し、低抵抗の状態を連続的に発生させている。不揮発性記憶素子１０１が高抵抗状態にあるときは、正の同一極性の電気的パルス（高抵抗化パルス）を第１電極１１１と第２電極１１２との間に連続して２０回印加し、高抵抗の状態を連続的に発生させている。
図１７（ａ）に示すように、低抵抗状態にある不揮発性記憶素子に負の電気的パルスを連続して２０回印加しても、抵抗値はほとんど変化しない。その後で正の電気的パルスを印加すると問題なく高抵抗状態へと変化し、その後は正負の電気的パルスを交互に連続して印加すれば、安定して高抵抗状態と低抵抗状態とが繰り返し実現される。
図１７（ｂ）に示すように、高抵抗状態にある不揮発性記憶素子に正の電気的パルスを連続して２０回印加しても、抵抗値はほとんど変化しない。その後で負の電気的パルスを印加すると問題なく低抵抗状態へと変化し、その後は正負の電気的パルスを交互に連続して印加すれば、安定して高抵抗状態と低抵抗状態とが繰り返し実現される。
以上の結果から、不揮発性記憶素子１０１は、高抵抗化パルスあるいは低抵抗化パルスの一方のみを連続して印加しても抵抗値が変化しない。よって、事前に抵抗状態を読み出す必要がなく、いわゆる上書きが可能となる。また、いわゆるインプリント耐性が高く、安定した動作をすることが期待できる。
［不揮発性記憶素子のリテンション特性］
次に、本実施形態に係る不揮発性記憶素子のリテンション特性について説明する。
次に、本実施形態に係る不揮発性記憶素子のリテンション特性について説明する。
本発明の第１実施形態に係る不揮発性記憶素子において２１０℃および１８０℃の環境下で抵抗値の変化を測定した。低抵抗状態に設定した場合は初期の抵抗値と比較して殆ど変化が認められないのに対し、高抵抗に設定した場合は変化が見られた。従って、本発明の第１実施形態に係る不揮発性記憶素子のリテンション特性は、高抵抗値側の変化で律速されていることがわかる。初期状態における高抵抗値と低抵抗値の１／２の抵抗値を基準に、これに到達する時間は、２１０℃の場合約２００時間、１８０℃の場合１０００時間以上であった。
図１８は、本発明の第１実施形態に係る不揮発性記憶素子についてのアレニウスプロットを示す図である。図に示すように、８５℃以下の環境下では１０年以上のリテンション時間と推定される。このことから、本実施形態の不揮発性記憶素子は、非常に高いリテンション特性を有していると考えられる。
［変形例］
なお、本実施形態では、図１に示すとおり、可変抵抗層１１３が、下方に設けられた第２電極１１２と、上方に設けられた第１電極１１１とによって挟まれるように構成されており、しかも可変抵抗層１１３の両端部と第１電極１１１の両端部とが断面視で揃っているが、これは一例であり、本発明はこのような構成に限定されるわけではない。
なお、本実施形態では、図１に示すとおり、可変抵抗層１１３が、下方に設けられた第２電極１１２と、上方に設けられた第１電極１１１とによって挟まれるように構成されており、しかも可変抵抗層１１３の両端部と第１電極１１１の両端部とが断面視で揃っているが、これは一例であり、本発明はこのような構成に限定されるわけではない。
図１９（ａ）から（ｃ）は、本発明の第１実施形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、これらの図１９（ａ）から（ｃ）においては、基板および酸化物層を便宜上省略している。
図１９（ａ）に示す変形例では、第２電極１１２Ａ、可変抵抗層１１３Ａ、および第１電極１１１Ａがこの順に積層されて構成されており、これらの第２電極１１２Ａ、可変抵抗層１１３Ａ、および第１電極１１１Ａの両端部は断面視で揃っていない。これに対し、図１９（ｂ）に示す変形例では、同じく第２電極１１２Ｂ、可変抵抗層１１３Ｂ、および第１電極１１１Ｂが積層されて構成されているものの、これらの第２電極１１２Ｂ、可変抵抗層１１３Ｂ、および第１電極１１１Ｂの両端部が断面視ですべて揃っている。本発明の不揮発性記憶素子は、このように構成されていてもよい。
また、不揮発性記憶素子１０１、および上記の２つの変形例においては、いずれも可変抵抗層が上下に配された電極で挟まれるように構成されているが、可変抵抗層の両端面に電極を形成することによって、可変抵抗層の主面に平行な方向に電流を流すような構成であってもよい。すなわち、図１９（ｃ）に示すように、可変抵抗層１１３Ｃの一方の端面に第１電極１１１Ｃを、他方の端面に第２電極１１２Ｃをそれぞれ形成し、その可変抵抗層１１３Ｃの主面に平行な方向に電流を流すように構成されていてもよい。
ところで、図示していないが、本実施形態に係る不揮発性記憶素子は絶縁層を備えている。なお、ＣＶＤ法などによって弗素ドープの酸化膜を形成し、これを絶縁層とするようにしてもよい。また、絶縁層を備えない構成であってもよい。
また、同様にして、図示していないが、本実施形態に係る不揮発性記憶素子は配線層を備えている。配線材料としては、例えば、Ａｌ、Ｗ、Ｃｕなどを用いることができる。なお、この配線層を備えない構成であってもよい。
［比較例］
比較例として、図２に示す不揮発性記憶素子を作成し、抵抗を接続せずに電気的パルスを印加して動作の確認をした。第１電極および第２電極にはＰｔを用いた。第１電極および第２電極の厚さは２００ｎｍとした。第１電極および第２電極の大きさは約３μｍ２とした。可変抵抗層の厚さは２０ｎｍとした。可変抵抗層の形成のための条件は表１の通りとした。比較例において、可変抵抗層に含まれるタンタル酸化物をＴａＯｘと表した場合、Ｘは１．２であった。比較例では抵抗を接続せず、不揮発性記憶装置の構成としては図１の回路から抵抗１０２を取り除いたものとした。
比較例として、図２に示す不揮発性記憶素子を作成し、抵抗を接続せずに電気的パルスを印加して動作の確認をした。第１電極および第２電極にはＰｔを用いた。第１電極および第２電極の厚さは２００ｎｍとした。第１電極および第２電極の大きさは約３μｍ２とした。可変抵抗層の厚さは２０ｎｍとした。可変抵抗層の形成のための条件は表１の通りとした。比較例において、可変抵抗層に含まれるタンタル酸化物をＴａＯｘと表した場合、Ｘは１．２であった。比較例では抵抗を接続せず、不揮発性記憶装置の構成としては図１の回路から抵抗１０２を取り除いたものとした。
比較例において、低抵抗化パルスは、電圧を＋２．５Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスとした。高抵抗化パルスは、電圧を−３Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスとした。低抵抗化パルスまたは高抵抗化パルスを印加した後、５０ｍＶの電圧を印加して電流を測定し、抵抗値を求めた。
比較例において、製造直後の不揮発性記憶素子は抵抗値が約１０６Ω程度と高かった。この不揮発性記憶素子に低抵抗化パルスを数回印加すると、抵抗値が約３００Ωに下がった（以下、この操作をフォーミングと呼ぶ）。抵抗値が下がった後は、高抵抗化パルスと低抵抗化パルスとを交互に印加することで、低抵抗状態と高抵抗状態とが交互に繰り返された。高抵抗状態の抵抗値の平均値（ＲＨ）は約１０５Ωであり、低抵抗状態の抵抗値の平均値（ＲＬ）は約３００Ωであった。
図２０は、比較例の不揮発性記憶素子に電気的パルスを印加した場合の抵抗状態の変化を示す図である。図では、フォーミング後の抵抗値変化を示す。
図２０に示すように、比較例の不揮発性記憶素子は、当初は高抵抗状態と低抵抗状態との間を安定して変化していた。しかし、１３０回程度書き込みを繰り返すと、低抵抗化パルスを印加した際に抵抗値がＲＬを大きく下回り（約１００Ω）、その後は高抵抗化パルスを印加しても高抵抗状態に戻らなくなった（図２０において丸で示した部分）。これは、抵抗値が不可逆的に低くなってしまった（ブレークダウン）ことを意味する。
複数の不揮発性記憶素子を作成して同様に実験を繰り返したが、抵抗を接続せずに電気的パルスを印加すると、ほとんどの場合数百回程度でブレークダウンが発生し、書き込みを２万回以上も繰り返すことができる不揮発性記憶素子はごくまれにしか得られないことが分かった。
［実施例］
実施例として、図３および図４に示す不揮発性記憶装置を作成し、電気的パルスを印加して動作の確認をした。第１電極、第２電極および金属層にはＰｔを用いた。第１電極、第２電極および金属層の厚さは２００ｎｍとした。第１電極、第２電極および金属層の大きさは約３μｍ２とした。可変抵抗層の厚さは２０ｎｍとした。可変抵抗層の形成のための条件は比較例と同じとし、表１の通りとした。実施例において、可変抵抗層に含まれるタンタル酸化物をＴａＯｘと表した場合、Ｘは１．２であった。固定抵抗層の材料には、Ｎｉ−Ｆｅ−Ｏを用いた。固定抵抗層の抵抗値は約１０００Ωとなるように調整した。
実施例として、図３および図４に示す不揮発性記憶装置を作成し、電気的パルスを印加して動作の確認をした。第１電極、第２電極および金属層にはＰｔを用いた。第１電極、第２電極および金属層の厚さは２００ｎｍとした。第１電極、第２電極および金属層の大きさは約３μｍ２とした。可変抵抗層の厚さは２０ｎｍとした。可変抵抗層の形成のための条件は比較例と同じとし、表１の通りとした。実施例において、可変抵抗層に含まれるタンタル酸化物をＴａＯｘと表した場合、Ｘは１．２であった。固定抵抗層の材料には、Ｎｉ−Ｆｅ−Ｏを用いた。固定抵抗層の抵抗値は約１０００Ωとなるように調整した。
実施例において、低抵抗化パルスは、電圧を＋３Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスとした。高抵抗化パルスは、電圧を−３．５Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスとした。（実施例では不揮発性記憶素子に固定抵抗が含まれることを考慮して、低抵抗化パルスおよび高抵抗化パルスの電圧の絶対値を比較例よりも０．５Ｖ大きくした。）低抵抗化パルスまたは高抵抗化パルスを印加した後、５０ｍＶの電圧を印加して電流を測定し、抵抗値を求めた。
実施例においても、製造直後の不揮発性記憶部および固定抵抗部の合計の抵抗値は、約１０６Ω程度と高かった。不揮発性記憶部および固定抵抗部に低抵抗化パルスを数回印加すると、抵抗値が約１．７ｋΩに下がった（フォーミング）。抵抗値が下がった後は、高抵抗化パルスと低抵抗化パルスとを交互に印加することで、低抵抗状態と高抵抗状態とが交互に繰り返された。高抵抗状態の抵抗値の平均値（ＲＨ＋固定抵抗層の抵抗値）は約２５ｋΩであり、低抵抗状態の抵抗値の平均値（ＲＬ＋固定抵抗層の抵抗値）は約１．３ｋΩであった。
図２１は、実施例の不揮発性記憶素子に電気的パルスを印加した場合の抵抗状態の変化を示す図である。図では、フォーミング後の抵抗値変化を示す。
図２１に示すように、実施例の不揮発性記憶素子は、安定して高抵抗状態と低抵抗状態との間を変化し、約２００００回の書き込みを繰り返しても比較例のようなブレークダウンは見られなかった。
以上の結果から、実施例の不揮発性記憶装置ではブレークダウンを有効に抑制できることが分かった。実施例の不揮発性記憶装置では、低抵抗化パルスの印加によって不揮発性記憶部の抵抗値が固定抵抗部の抵抗値と同程度の抵抗値まで低下すると、分圧関係により、相当程度の電圧が固定抵抗部にも配分されることになる。その結果、不揮発性記憶部に印加される電圧（あるいは素子を流れる電流）が軽減され、不揮発性記憶素子のブレークダウンを抑制できると推察された。したがって、経験上、Ｒ０はＲＬ＜Ｒ０を満たすことが望ましいと推察された。
［効果］
本実施形態によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶装置および不揮発性記憶素子が得られる。
本実施形態によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶装置および不揮発性記憶素子が得られる。
（第２実施形態）
第２実施形態に係る不揮発性記憶装置は、第１実施形態に係る不揮発性記憶素子を備える不揮発性記憶装置であって、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
第２実施形態に係る不揮発性記憶装置は、第１実施形態に係る不揮発性記憶素子を備える不揮発性記憶装置であって、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
［第２実施形態に係る半導体装置の構成］
図２２は、本発明の第２実施形態に係る不揮発性記憶装置の構成を示すブロック図である。図２２に示すように、本実施形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、不揮発性記憶素子アレイ２０２（メモリセルアレイ）と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出しデータ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
図２２は、本発明の第２実施形態に係る不揮発性記憶装置の構成を示すブロック図である。図２２に示すように、本実施形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、不揮発性記憶素子アレイ２０２（メモリセルアレイ）と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出しデータ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
不揮発性記憶素子アレイ２０２は、図２２に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…（第１の電極配線）と、これらの複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…の上方または下方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…に立体交差するように形成された複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…（第２の電極配線）とを備えている。すなわち、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とビット線ＢＬ０、ＢＬ１、ＢＬ２、…とは、半導体基板の主面に平行な平面であって互いに異なる２つの平面にそれぞれ配設されている。
また、これらの複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…と複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１、Ｍ１１２、Ｍ１１３、Ｍ１２１、Ｍ１２２、Ｍ１２３、Ｍ１３１、Ｍ１３２、Ｍ１３３、…（以下、「メモリセルＭ１１１、Ｍ１１２、…」と表す）が設けられている。
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。アドレス信号は、複数のメモリセルＭ１１１、Ｍ１１２、…のうちの選択される特定のメモリセルのアドレスを示す信号である。行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号である。列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。制御回路２０９は、情報の読み出しサイクルにおいては、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。かかる動作により、選択されたワード線と選択されたビット線の両方に接続されているメモリセル（選択されたメモリセル）にのみ、電気的パルスが印加される。
センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
メモリセルＭ１１１、Ｍ１１２、…は、それぞれ整流素子Ｄ１１１、Ｄ１１２、Ｄ１１３、Ｄ１２２、Ｄ１２３、Ｄ１３１、Ｄ１３２、Ｄ１３３、…（以下、「整流素子Ｄ１１１、Ｄ１１２、…」と表す）と、第１実施形態に係る不揮発性記憶部１０８に相当する不揮発性記憶部ＶＲ１１１、ＶＲ１１２、ＶＲ１１３、ＶＲ１２２、ＶＲ１２３、ＶＲ１３１、ＶＲ１３２、ＶＲ１３３、…（以下、「不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…」と表す）と、第１実施形態に係る固定抵抗部１０９に相当する固定抵抗部ＦＲ１１１、ＦＲ１１２、ＦＲ１１３、ＦＲ１２２、ＦＲ１２３、ＦＲ１３１、ＦＲ１３２、ＦＲ１３３、…（以下、「固定抵抗部ＦＲ１１１、ＦＲ１１２、…」と表す）とを備えている。整流素子Ｄ１１１、Ｄ１１２、…と、不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…と、固定抵抗部ＦＲ１１１、ＦＲ１１２、…とは、それぞれが直列に接続されて、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、…とワード線ＷＬ０、ＷＬ１、ＷＬ２、…とを電気的に接続する。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…そのものの一部が図４の第２電極を構成していてもよい。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とは別個に図４の第２電極がそれぞれのメモリセルＭごとに設けられていてもよい。固定抵抗部ＦＲ１１１、ＦＲ１１２、…と、不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…と、整流素子Ｄ１１１、Ｄ１１２、…とが接続される順番や向きは限定されない。例えば、不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…がビット線ＢＬ０、ＢＬ１、ＢＬ２、…と接続されていてもよい。かかる場合にはビット線ＢＬ０、ＢＬ１、ＢＬ２、…そのものの一部が図４の第１電極を構成していてもよい。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…およびビット線ＢＬ０、ＢＬ１、ＢＬ２、…とは別個に図４の第１電極がそれぞれのメモリセルＭごとに設けられていてもよい。
不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…と固定抵抗部ＦＲ１１１、ＦＲ１１２、…とは、それぞれが対になって図４に示すような不揮発性記憶素子を構成している。不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…はタンタル酸化物を含む可変抵抗層を有しており、該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足する。固定抵抗部ＦＲ１１１、ＦＲ１１２、…は、それぞれ固定抵抗層を備えている。不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…の高抵抗状態ににおける抵抗値をＲＨ、低抵抗状態における抵抗値をＲＬ、固定抵抗部ＦＲ１１１、ＦＲ１１２、…の抵抗値をＲ０とすると、Ｒ０はＲＬ＜Ｒ０を満たす。具体的な数値の例を挙げると、ＲＬは３００Ω、ＲＨは１０５Ω、Ｒ０は１０００Ωとすることができる。
本実施形態において、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…のそれぞれが行選択回路／ドライバ２０３と接続される部分が図３の第１端子１０３に相当し、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…のそれぞれが列選択回路／ドライバ２０４と接続される部分が図３の第２端子１０４に相当する。なお、第１電極、第２電極、第１の電極配線、第２の電極配線、第１端子、第２端子などの名称は便宜的に付してあるものであって、対応関係や上下の位置関係は上述のものに限定されない（以下同じ）。
図２３は、本発明の第２実施形態に係る不揮発性記憶装置における整流素子Ｄ１１１、Ｄ１１２、…の電圧−電流特性を示す図である。図２３に示すように、整流素子Ｄ１１１、Ｄ１１２、…は双方向の電圧−電流特性を有し、電圧ＶがＶ＞Ｖ＋ｔｈもしくはＶ＜Ｖ−ｔｈとなる範囲では極めて抵抗が高くなり、実質的に絶縁体となる。クロスポイント型のメモリセルアレイでは、書き込みや読み出しの対象でないメモリセルへ電流が流れてしまったり（いわゆるリーク電流）、特定のメモリセルに書き込みや読み出しを行う際に隣接するメモリセルの影響を受けること（いわゆるクロストーク）が問題となる。本実施形態では、図２３のような特性を有する整流素子Ｄ１１１、Ｄ１１２、…を備えることにより、リーク電流やクロストークなどの障害を抑制できる。
本実施形態において、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とビット線ＢＬ０、ＢＬ１、ＢＬ２、…とを結ぶ電流経路のうち、各メモリセルＭ１１１、Ｍ１１２、…の不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…が備える可変抵抗層および固定抵抗部ＦＲ１１１、ＦＲ１１２、…が備える固定抵抗層の抵抗値のみを考慮するものとし、その他の部分の抵抗値は無視できるものとする。
［第２実施形態に係る半導体装置の動作］
次に、書き込み時および読み出し時における第２実施形態に係る不揮発性記憶装置の動作例について図２２を参照しつつ説明する。以下では、可変抵抗層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てるものとして説明するが、抵抗状態と情報との対応関係はこれに限られるものではない（以下同じ）。
次に、書き込み時および読み出し時における第２実施形態に係る不揮発性記憶装置の動作例について図２２を参照しつつ説明する。以下では、可変抵抗層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てるものとして説明するが、抵抗状態と情報との対応関係はこれに限られるものではない（以下同じ）。
読み出し時においては、外部から、情報を読み出すべきメモリセルのアドレスを示すアドレス信号がアドレス入力回路２０８に、情報を読み出す動作を行うべきことおよびそのタイミングを示すコントロール信号が制御回路２０９に、それぞれ入力される。
入力された信号に基づいて、行選択回路／ドライバ２０３および列選択回路／ドライバ２０４により、情報を読み出すべきメモリセルに対応したワード線ＷＬおよびビット線ＢＬが選択される。メモリセルの選択が完了すると、制御回路２０９の制御に基づいて所定のタイミングで、選択されたワード線ＷＬおよびビット線ＢＬに読み出し電圧が印加される。センスアンプ２０６は、選択されたビット線ＢＬに流れる電流量を検出する。検出された電流量に基づいて選択されたメモリセルの抵抗状態が高抵抗状態にあるか低抵抗状態にあるかが判定される。該メモリセルが高抵抗状態にあるときには該メモリセルに書き込まれている情報は「１」であると判定され、データ入出力回路２０７から「１」を示す出力データＤＯが出力される。該メモリセルが低抵抗状態にあるときには該メモリセルに書き込まれている情報は「０」であると判定され、データ入出力回路２０７から「０」を示す出力データＤＯが出力される。
書き込み時においては、外部から、情報を書き込むべきメモリセルのアドレスを示すアドレス信号がアドレス入力回路２０８に、情報を書き込む動作を行うべきことおよびそのタイミングを示すコントロール信号が制御回路２０９に、書き込まれるべき情報（「１」または「０」）を示す信号（Ｄｉｎ）がデータ入出力回路２０７に、それぞれ入力される。
入力された信号に基づいて、行選択回路／ドライバ２０３および列選択回路／ドライバ２０４により、情報を書き込むべきメモリセルに対応したワード線ＷＬおよびビット線ＢＬが選択される。メモリセルの選択が完了すると、制御回路２０９の制御に基づいて所定のタイミングで書き込み回路２０５により電気的パルスが印加される。
書き込まれるべき情報が「１」の場合には、不揮発性記憶部ＶＲを高抵抗状態にするため、書き込み回路２０５は高抵抗化パルスとして、例えば、電圧を−３．５Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスを出力する。高抵抗化パルスは、行選択回路／ドライバ２０３、選択されたワード線ＷＬ、列選択回路／ドライバ２０４、選択されたビット線ＢＬを介して選択されたメモリセルに印加される。該メモリセルに含まれる整流素子Ｄは、印加される電圧が十分高いために抵抗値を無視できる。よって、高抵抗化パルスは不揮発性記憶部ＶＲと固定抵抗部ＦＲとからなる不揮発性記憶素子の両端に印加される。電圧は不揮発性記憶部ＶＲと固定抵抗部ＦＲとの間で分圧され、所定の電圧が不揮発性記憶部ＶＲの可変抵抗層に印加される。かかる動作により、選択されたメモリセルに含まれる不揮発性記憶部ＶＲの可変抵抗層は高抵抗状態となる。可変抵抗層がすでに高抵抗状態にあるときには可変抵抗層の抵抗値は変化しない（図１７）。可変抵抗層が低抵抗状態にあるときには可変抵抗層の抵抗値は高抵抗状態の抵抗値へと変化する。
書き込まれるべき情報が「０」の場合には、不揮発性記憶部ＶＲを低抵抗状態にするため、書き込み回路２０５は低抵抗化パルスとして、例えば、電圧を＋３Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスを出力する。低抵抗化パルスは、行選択回路／ドライバ２０３、選択されたワード線ＷＬ、列選択回路／ドライバ２０４、選択されたビット線ＢＬを介して選択されたメモリセルに印加される。該メモリセルに含まれる整流素子Ｄは、印加される電圧が十分高いために抵抗値を無視できる。よって、低抵抗化パルスは不揮発性記憶部ＶＲと固定抵抗部ＦＲとからなる不揮発性記憶素子の両端に印加される。電圧は不揮発性記憶部ＶＲと固定抵抗部ＦＲとの間で分圧され、所定の電圧が不揮発性記憶部ＶＲの可変抵抗層に印加される。かかる動作により、選択されたメモリセルに含まれる不揮発性記憶部ＶＲの可変抵抗層は低抵抗状態となる。可変抵抗層がすでに低抵抗状態にあるときには可変抵抗層の抵抗値は変化しない（図１７）。可変抵抗層が高抵抗状態にあるときには可変抵抗層の抵抗値は低抵抗状態の抵抗値へと変化する。
［効果］
本実施形態では、各メモリセルの不揮発性記憶部ＶＲに固定抵抗部ＦＲが直列に接続されているため、可変抵抗層が低抵抗状態に変化した際のブレークダウンが防止できる。本実施形態によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶素子アレイおよび不揮発性記憶装置が得られる。
本実施形態では、各メモリセルの不揮発性記憶部ＶＲに固定抵抗部ＦＲが直列に接続されているため、可変抵抗層が低抵抗状態に変化した際のブレークダウンが防止できる。本実施形態によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶素子アレイおよび不揮発性記憶装置が得られる。
本実施形態では、クロスポイント型の不揮発性記憶素子アレイおよび不揮発性記憶装置であるため、各素子の面積が小さく、高集積化された大容量で小型の記憶装置が実現できる。
第１実施形態において説明したように、本発明におけるタンタル酸化物を含む可変抵抗層を用いた場合、電極間に印加する電気的パルスの幅が２０ｎｓｅｃ程度の高速パルスであっても、抵抗変化現象を確認することができる。したがって、パルス幅は５０ｎｓｅｃ程度に設定してもよい。パルス幅が５０ｎｓｅｃ程度の高速パルスを用いると、不揮発性記憶装置２００の制御回路などの周辺回路の動作時間などを考慮したとしても、１回の書き込みサイクル時間は８０ｎｓｅｃ程度に設定することができる。その場合、例えばデータ入出力回路２０７の端子ＤＱを介して、不揮発性記憶装置２００の外部とのデータの入出力を１６ビットで行う場合、情報の書き込みに要するデータ転送速度は、１秒間当たり２５Ｍバイトとなり、非常に高速な書き込み動作を実現することができる。さらに、公知のページモードまたはバーストモードなどの手法を用い、不揮発性記憶装置内部での並列の書き込みビット数を増やすことによって、より一層高速な書き込み動作を実現することも可能である。
従来の不揮発性メモリにおいて、比較的高速なデータ転送が可能であるとして知られているNANDフラッシュメモリの場合、上記のページモードを用いたとしても、書き込みに要するデータ転送速度は１秒間当たり１０Ｍバイト程度である。このことからも、本実施形態に係る不揮発性記憶装置の書き込み動作の高速性を確認することができる。
第１実施形態において説明したように、本発明におけるタンタル酸化物を含む可変抵抗層を用いた場合、インプリント性の低い不揮発性記憶素子を実現することができる。すなわち、同一のデータを繰り返し書き込んだ後に、それと逆のデータを書き込む場合であっても、１回の高速パルスで書き換えを行うことができる。そのため、一般的に不揮発性記憶素子で必要とされる消去サイクルまたはリセットサイクルに代表されるような、書き込み前に一方のデータに揃えるステップが不要となる。この点も、本実施形態における不揮発性記憶装置における書き込みの高速化に寄与する。かかるステップが不要であるため、書き込み動作を単純なステップで行うことが可能となる。
書き込み用電圧は２〜３Ｖ程度の低電圧で足りるため、低消費電力化を実現することもできる。
本実施形態においては示されていないが、一般にメモリ装置においては、不良メモリセルを救済するため、メモリセルと同一構成の冗長救済用メモリセルが設けられる。また、エラー訂正用のパリティビット用のメモリセルをメモリアレイの一部に用意したり、そのようなパリティビット用のメモリセルから構成されるメモリアレイを別途設けたりする。本実施形態においても、そのようなメモリセルを別途設けるような構成としてもよく、その場合、そのようなメモリセルとして、本発明の不揮発性記憶素子を用いることができる。また、高抵抗化パルスおよび低抵抗化パルスの電圧値を異ならせた場合の例で説明しているが、最適なパルス電圧値は高抵抗化パルス電圧値と低抵抗化パルス電圧値とで等しい場合がある。その場合は、高抵抗化パルスおよび低抵抗化パルスの電圧値を等しくしてもよい。
本実施形態においては、半導体基板上に集積したクロスポイント構造のみについて説明している。しかしながら、このような半導体基板上ではなく、プラスチック基板などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で積層化したメモリ装置に適用するようにしてもよい。
本実施形態において、不揮発性記憶素子アレイを積層してもよい。第１実施形態において説明したように、本発明における可変抵抗層は低温で成膜することが可能である。したがって、本実施形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明のタンタル酸化物を含む可変抵抗層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能となる。
［変形例］
本変形例に係る不揮発性記憶装置２００’は、不揮発性記憶装置２００において、各メモリセルＭ１１１、Ｍ１１２、…から固定抵抗部ＦＲ１１１、ＦＲ１１２、…を省き、その代わりにビット線ＢＬ０、ＢＬ１、ＢＬ２、…に固定抵抗素子ＦＲ２０、ＦＲ２１、ＦＲ２２、…を設けている。本変形例に係る不揮発性記憶装置において、その他の点は上述の不揮発性記憶装置２００と同様であるから、共通する部分については同一の符号および名称を付して説明を省略する。
本変形例に係る不揮発性記憶装置２００’は、不揮発性記憶装置２００において、各メモリセルＭ１１１、Ｍ１１２、…から固定抵抗部ＦＲ１１１、ＦＲ１１２、…を省き、その代わりにビット線ＢＬ０、ＢＬ１、ＢＬ２、…に固定抵抗素子ＦＲ２０、ＦＲ２１、ＦＲ２２、…を設けている。本変形例に係る不揮発性記憶装置において、その他の点は上述の不揮発性記憶装置２００と同様であるから、共通する部分については同一の符号および名称を付して説明を省略する。
図２４は、本発明の第２実施形態の変形例に係る不揮発性記憶装置の構成を示すブロック図である。図２４に示すように、本変形例に係る不揮発性記憶装置２００’は、半導体基板上に、メモリ本体部２０１’を備えており、このメモリ本体部２０１’は、不揮発性記憶素子アレイ２０２’（メモリセルアレイ）と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、書き込み回路２０５と、センスアンプ２０６と、データ入出力回路２０７とを具備している。また、不揮発性記憶装置２００’は、アドレス入力回路２０８と、制御回路２０９とをさらに備えている。
メモリセルＭ１１１、Ｍ１１２、…は、それぞれ整流素子Ｄ１１１、Ｄ１１２、…と、第１実施形態に係る不揮発性記憶素子１０１に相当する不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、ＶＲ１１３’、ＶＲ１２２’、ＶＲ１２３’、ＶＲ１３１’、ＶＲ１３２’、ＶＲ１３３’、…（以下、「不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…」と表す）とを備えている。整流素子Ｄ１１１、Ｄ１１２、…と、不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…とは、それぞれが直列に接続されて、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、…とワード線ＷＬ０、ＷＬ１、ＷＬ２、…とを電気的に接続する。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…そのものの一部が図２の第１電極または第２電極を構成していてもよい。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とは別個に図２の第１電極または第２電極がそれぞれのメモリセルＭごとに設けられていてもよい。不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…と、整流素子Ｄ１１１、Ｄ１１２、…とが接続される順番や向きは限定されない。例えば、不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…がビット線ＢＬ０、ＢＬ１、ＢＬ２、…と接続されていてもよい。かかる場合にはビット線ＢＬ０、ＢＬ１、ＢＬ２、…そのものの一部が図２の第１電極または第２電極を構成していてもよい。ビット線ＢＬ０、ＢＬ１、ＢＬ２、…とは別個に図２の第１電極または第２電極がそれぞれのメモリセルＭごとに設けられていてもよい。
ビット線ＢＬ０、ＢＬ１、ＢＬ２、…のそれぞれには、列選択回路／ドライバ２０４と接続される部分に、固定抵抗素子ＦＲ２０、ＦＲ２１、ＦＲ２２…（抵抗器）が設けられている。なお、固定抵抗素子ＦＲ２０、ＦＲ２１、ＦＲ２２、…は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…のそれぞれにおいて、行選択回路／ドライバ２０３と接続される部分に設けられていてもよい。
不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…はタンタル酸化物を含む可変抵抗層を有しており、該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足する。また、不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…の高抵抗状態における抵抗値をＲＨ、低抵抗状態における抵抗値をＲＬ、固定抵抗素子ＦＲ２０、ＦＲ２１、ＦＲ２２…の抵抗値をＲ０とすると、Ｒ０はＲＬ＜Ｒ０を満たす。具体的な数値の例を挙げると、ＲＬは３００Ω、ＲＨは１０５Ω、Ｒ０は１０００Ωとすることができる。
本実施形態において、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とビット線ＢＬ０、ＢＬ１、ＢＬ２、…とを結ぶ電流経路のうち、各メモリセルＭ１１１、Ｍ１１２、…の不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…が備える可変抵抗層および固定抵抗素子ＦＲ２０、ＦＲ２１、ＦＲ２２、…の抵抗値のみを考慮するものとし、その他の部分の抵抗値は無視できるものとする。
本変形例に係る不揮発性記憶装置２００’の動作については、上述の説明において「不揮発性記憶部」を「不揮発性記憶素子」と読み替え「固定抵抗部」を「固定抵抗素子」と読み替えれば不揮発性記憶装置２００の動作と同様であるので説明を省略する。
本変形例では、各メモリセルの不揮発性記憶素子ＶＲに固定抵抗素子ＦＲが直列に接続されているため、可変抵抗層が低抵抗状態に変化した際のブレークダウンが防止できる。本変形例によっても、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶素子アレイおよび不揮発性記憶装置が得られる。
本変形例では、各メモリセルＭに固定抵抗部を設ける構成に比べて抵抗を設ける数が少なくてすむため、製造が容易となる。
本変形例でも、上述した本実施形態の効果が得られることは言うまでもない。
（第３実施形態）
第３実施形態に係る不揮発性記憶装置は、第１実施形態に係る不揮発性記憶素子を備える不揮発性記憶装置であって、１トランジスタ／１不揮発性記憶部（１Ｔ／１Ｒ型）のものである。
第３実施形態に係る不揮発性記憶装置は、第１実施形態に係る不揮発性記憶素子を備える不揮発性記憶装置であって、１トランジスタ／１不揮発性記憶部（１Ｔ／１Ｒ型）のものである。
［第３実施形態に係る不揮発性記憶装置の構成］
図２５は、本発明の第３実施形態に係る不揮発性記憶装置の構成を示すブロック図である。図２５に示すように、本実施形態に係る不揮発性記憶装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、不揮発性記憶素子アレイ３０２（メモリセルアレイ）と、行選択回路／ドライバ３０３と、列選択回路／ドライバ３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
図２５は、本発明の第３実施形態に係る不揮発性記憶装置の構成を示すブロック図である。図２５に示すように、本実施形態に係る不揮発性記憶装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、不揮発性記憶素子アレイ３０２（メモリセルアレイ）と、行選択回路／ドライバ３０３と、列選択回路／ドライバ３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
不揮発性記憶素子アレイ３０２は、半導体基板の上に形成された、互いに立体交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…およびビット線ＢＬ０、ＢＬ１、ＢＬ２、…と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、…およびビット線ＢＬ０、ＢＬ１、ＢＬ２、…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ３１、Ｔ３２、Ｔ３３、…（以下、「トランジスタＴ１１、Ｔ１２、…」と表す）と、トランジスタＴ１１、Ｔ１２、…と１対１に設けられた複数のメモリセルＭ２１１、Ｍ２１２、Ｍ２１３、Ｍ２２１、Ｍ２２２、Ｍ２２３、Ｍ２３１、Ｍ２３２、Ｍ２３３（以下、「メモリセルＭ２１１、Ｍ２１２、…」と表す）とを備えている。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とビット線ＢＬ０、ＢＬ１、ＢＬ２、…とは、半導体基板の主面に平行な平面であって互いに異なる２つの平面にそれぞれ配設されている。
不揮発性記憶素子アレイ３０２はさらに、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…に平行して、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…と一対一に対応するように配列されている複数のプレート線ＰＬ０、ＰＬ１、ＰＬ２、…を備えている。プレート線ＰＬ０、ＰＬ１、ＰＬ２、…は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…が配設される平面（半導体基板の主面に平行な平面）と同じ平面に配設されてもよいし、別の平面（半導体基板の主面に平行な平面）に配設されてもよい。
図２５に示すように、トランジスタＴ１１、Ｔ１２、Ｔ１３、…のドレイン（第１主端子）はビット線ＢＬ０に、トランジスタＴ２１、Ｔ２２、Ｔ２３、…のドレインはビット線ＢＬ１に、トランジスタＴ３１、Ｔ３２、Ｔ３３、…のドレインはビット線ＢＬ２に、それぞれ接続されている。
トランジスタＴ１１、Ｔ２１、Ｔ３１、…のゲート（制御端子）はワード線ＷＬ０に、トランジスタＴ１２、Ｔ２２、Ｔ３２、…のゲートはワード線ＷＬ１に、トランジスタＴ１３、Ｔ２３、Ｔ３３、…のゲートはワード線ＷＬ２に、それぞれ接続されている。
トランジスタＴ１１、Ｔ１２、…のソース（第２主端子）はそれぞれ、メモリセルＭ２１１、Ｍ２１２、…と接続されている。なお、トランジスタのドレインとソースとは入れ替わっていてもよい。
メモリセルＭ２１１、Ｍ２２１、Ｍ２３１、…はプレート線ＰＬ０に、メモリセルＭ２１２、Ｍ２２２、Ｍ２３２、…はプレート線ＰＬ１に、メモリセルＭ２１３、Ｍ２２３、Ｍ２３３、…はプレート線ＰＬ２に、それぞれ接続されている。
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ３０４へ出力する。アドレス信号は、複数のメモリセルＭ２１１、Ｍ２１２、…のうちの選択される特定のメモリセルのアドレスを示す信号である。行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号である。列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ３０４へ出力する。
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧（ＯＮ電圧）を印加する。
列選択回路／ドライバ３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路／ドライバ３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。かかる動作により、選択されたワード線と選択されたビット線の両方に接続されているメモリセル（選択されたメモリセル）にのみ、電気的パルスが印加される。
センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
メモリセルＭ１１１、Ｍ１１２、…は、それぞれ第１実施形態に係る不揮発性記憶部１０８に相当する不揮発性記憶部ＶＲ２１１、ＶＲ２１２、ＶＲ２１３、ＶＲ２２２、ＶＲ２２３、ＶＲ２３１、ＶＲ２３２、ＶＲ２３３、…（以下、「不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…」と表す）と、固定抵抗部１０９に相当する固定抵抗部ＦＲ２１１、ＦＲ２１２、ＦＲ２１３、ＦＲ２２２、ＦＲ２２３、ＦＲ２３１、ＦＲ２３２、ＦＲ２３３、…（以下、「固定抵抗部ＦＲ２１１、ＦＲ２１２、…」と表す）とを備えた不揮発性記憶素子である。
トランジスタＴ１１、Ｔ１２、Ｔ３１、…の２つの主端子と、不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…と、固定抵抗部ＦＲ２１１、ＦＲ２１２、…とは、それぞれが直列に接続されて、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、…とワード線ＷＬ０、ＷＬ１、ＷＬ２、…とを電気的に接続する。プレート線ＰＬ０、ＰＬ１、ＰＬ２、…そのものの一部が図４の第２電極を構成していてもよい。プレート線ＰＬ０、ＰＬ１、ＰＬ２、…とは別個に図４の第２電極がそれぞれのメモリセルＭごとに設けられていてもよい。トランジスタＴ１１、Ｔ１２、Ｔ３１、…と、不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…と、固定抵抗部ＦＲ２１１、ＦＲ２１２、…とが接続される順番や向きは限定されない。例えば、不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…がビット線ＢＬ０、ＢＬ１、ＢＬ２、…と接続されていてもよい。かかる場合には、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…そのものの一部が図４の第１電極を構成していてもよい。ビット線ＢＬ０、ＢＬ１、ＢＬ２、…とは別個に図４の第１電極がそれぞれのメモリセルＭごとに設けられていてもよい。
不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…と固定抵抗部ＦＲ２１１、ＦＲ２１２、…とは、それぞれが対になって図４に示すような不揮発性記憶素子を構成している。不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…はタンタル酸化物を含む可変抵抗層を有しており、該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足する。固定抵抗部ＦＲ２１１、ＦＲ２１２、…は、それぞれ固定抵抗層を備えている。不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…の高抵抗状態における抵抗値をＲＨ、低抵抗状態における抵抗値をＲＬ、固定抵抗部ＦＲ２１１、ＦＲ２１２、…の抵抗値をＲ０とすると、Ｒ０はＲＬ＜Ｒ０を満たす。具体的な数値の例を挙げると、ＲＬは３００Ω、ＲＨは１０５Ω、Ｒ０は１０００Ωとすることができる。
本実施形態において、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…のそれぞれが行選択回路／ドライバ３０３と接続される部分が図３の第１端子１０３に相当し、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…のそれぞれが列選択回路／ドライバ３０４と接続される部分が図３の第２端子１０４に相当する。なお、第１電極、第２電極、第１の電極配線、第２の電極配線、第１端子、第２端子などの名称は便宜的に付してあるものであって、対応関係や上下の位置関係は上述のものに限定されない（以下同じ）。
［第３実施形態に係る半導体装置の動作］
次に、書き込み時および読み出し時における第３実施形態に係る不揮発性記憶装置の動作例について図２５を参照しつつ説明する。
次に、書き込み時および読み出し時における第３実施形態に係る不揮発性記憶装置の動作例について図２５を参照しつつ説明する。
読み出し時においては、外部から、情報を読み出すべきメモリセルのアドレスを示すアドレス信号がアドレス入力回路３０９に、情報を読み出す動作を行うべきことおよびそのタイミングを示すコントロール信号が制御回路３１０に、それぞれ入力される。
入力された信号に基づいて、行選択回路／ドライバ３０３および列選択回路／ドライバ３０４により、情報を読み出すべきメモリセルに対応したワード線ＷＬおよびビット線ＢＬが選択される。選択されたワード線ＷＬには、行選択回路／ドライバ３０３を介して所定の電圧が印加され、該ワード線ＷＬに接続されているトランジスタＴがＯＮ状態となる。メモリセルの選択が完了すると、制御回路３１０の制御に基づいて所定のタイミングで、選択されたビット線ＢＬに読み出し電圧が印加される。センスアンプ３０６は、選択されたビット線ＢＬに流れる電流量を検出する。検出された電流量に基づいて選択されたメモリセルの抵抗状態が高抵抗状態にあるか低抵抗状態にあるかが判定される。該メモリセルが高抵抗状態にあるときには該メモリセルに書き込まれている情報は「１」であると判定され、データ入出力回路３０７から「１」を示す出力データＤＯが出力される。該メモリセルが低抵抗状態にあるときには該メモリセルに書き込まれている情報は「０」であると判定され、データ入出力回路３０７から「０」を示す出力データＤＯが出力される。
書き込み時においては、外部から、情報を書き込むべきメモリセルのアドレスを示すアドレス信号がアドレス入力回路３０９に、情報を書き込む動作を行うべきことおよびそのタイミングを示すコントロール信号が制御回路３１０に、書き込まれるべき情報（「１」または「０」）を示す信号（Ｄｉｎ）がデータ入出力回路３０７に、それぞれ入力される。
入力された信号に基づいて、行選択回路／ドライバ３０３および列選択回路／ドライバ３０４により、情報を書き込むべきメモリセルに対応したワード線ＷＬおよびビット線ＢＬが選択される。選択されたワード線ＷＬには、行選択回路／ドライバ３０３を介して所定の電圧が印加され、該ワード線ＷＬに接続されているトランジスタＴがＯＮ状態となる。なお、本実施形態ではＯＮ状態のトランジスタの抵抗（ＯＮ抵抗）は無視できるものとする。メモリセルの選択が完了すると、制御回路３１０の制御に基づいて所定のタイミングで書き込み回路２０５により電気的パルスが印加される。
書き込まれるべき情報が「１」の場合には、不揮発性記憶部ＶＲを高抵抗状態にするため、書き込み回路３０５は高抵抗化パルスとして、例えば、電圧を−３．５Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスを出力する。高抵抗化パルスは、列選択回路／ドライバ３０４、選択されたビット線ＢＬ、プレート線ＰＬおよびＶＣＰ電源３０８を介して選択されたメモリセルに印加される。よって、高抵抗化パルスは不揮発性記憶部ＶＲと固定抵抗部ＦＲとからなる不揮発性記憶素子の両端に印加される。電圧は不揮発性記憶部ＶＲと固定抵抗部ＦＲとの間で分圧され、所定の電圧が不揮発性記憶部ＶＲの可変抵抗層に印加される。かかる動作により、選択されたメモリセルに含まれる不揮発性記憶部ＶＲの可変抵抗層は高抵抗状態となる。可変抵抗層がすでに高抵抗状態にあるときには可変抵抗層の抵抗値は変化しない（図１７）。可変抵抗層が低抵抗状態にあるときには可変抵抗層の抵抗値は高抵抗状態の抵抗値へと変化する。
書き込まれるべき情報が「０」の場合には、不揮発性記憶部ＶＲを低抵抗状態にするため、書き込み回路３０５は低抵抗化パルスとして、例えば、電圧を＋３Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスを出力する。低抵抗化パルスは、列選択回路／ドライバ３０４、選択されたビット線ＢＬ、プレート線ＰＬおよびＶＣＰ電源３０８を介して選択されたメモリセルに印加される。よって、低抵抗化パルスは不揮発性記憶部ＶＲと固定抵抗部ＦＲとからなる不揮発性記憶素子の両端に印加される。電圧は不揮発性記憶部ＶＲと固定抵抗部ＦＲとの間で分圧され、所定の電圧が不揮発性記憶部ＶＲの可変抵抗層に印加される。かかる動作により、選択されたメモリセルに含まれる不揮発性記憶部ＶＲの可変抵抗層は低抵抗状態となる。可変抵抗層がすでに低抵抗状態にあるときには可変抵抗層の抵抗値は変化しない（図１７）。可変抵抗層が高抵抗状態にあるときには可変抵抗層の抵抗値は低抵抗状態の抵抗値へと変化する。
なお、固定抵抗部ＦＲを省き、代わりにトランジスタＴ１１、Ｔ１２、Ｔ３１、…のＯＮ抵抗（ＯＮ状態における２つの主端子の間の抵抗値）を利用してもよい。この場合、該ＯＮ抵抗をＲ０とする。ＯＮ抵抗は、トランジスタＴ１１、Ｔ１２、Ｔ３１、…の具体的設計およびＯＮ電圧の大きさなどにより適宜調整が可能である。かかる構成では、固定抵抗部ＦＲを設ける必要がないため、構成が単純化される。
［効果］
本実施形態では、各メモリセルの不揮発性記憶部ＶＲに固定抵抗部ＦＲが直列に接続されているため、可変抵抗層が低抵抗状態に変化した際のブレークダウンが防止できる。本実施形態によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶素子アレイおよび不揮発性記憶装置が得られる。
本実施形態では、各メモリセルの不揮発性記憶部ＶＲに固定抵抗部ＦＲが直列に接続されているため、可変抵抗層が低抵抗状態に変化した際のブレークダウンが防止できる。本実施形態によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶素子アレイおよび不揮発性記憶装置が得られる。
本実施形態では、１Ｔ１Ｒ型の不揮発性記憶素子アレイおよび不揮発性記憶装置であるため、同一容量ではクロスポイント型に比べて装置は大きくなるものの、リーク電流やクロストークの問題が生じない。ＣＭＯＳプロセスに容易に組み合わせることができ、動作の制御も容易となる。
本実施形態においても、クロスポイント型の不揮発性記憶素子アレイおよび不揮発性記憶装置に特有の効果を除いて、第２実施形態と同様の効果が得られることは言うまでもない。本実施形態においても、クロスポイント型の不揮発性記憶素子アレイおよび不揮発性記憶装置に特有の構成を除いて、第２実施形態と同様の変形例が可能であることも言うまでもない。
［変形例］
本変形例に係る不揮発性記憶装置３００’は、不揮発性記憶装置３００において、各メモリセルＭ２１１、Ｍ２１２、…から固定抵抗部ＦＲ２１１、ＦＲ２１２、…を省き、その代わりにビット線ＢＬ０、ＢＬ１、ＢＬ２、…に固定抵抗素子ＦＲ３０、ＦＲ３１、ＦＲ３２、…を設けている。本変形例に係る不揮発性記憶装置において、その他の点は上述の不揮発性記憶装置３００と同様であるから、共通する部分については同一の符号および名称を付して説明を省略する。
本変形例に係る不揮発性記憶装置３００’は、不揮発性記憶装置３００において、各メモリセルＭ２１１、Ｍ２１２、…から固定抵抗部ＦＲ２１１、ＦＲ２１２、…を省き、その代わりにビット線ＢＬ０、ＢＬ１、ＢＬ２、…に固定抵抗素子ＦＲ３０、ＦＲ３１、ＦＲ３２、…を設けている。本変形例に係る不揮発性記憶装置において、その他の点は上述の不揮発性記憶装置３００と同様であるから、共通する部分については同一の符号および名称を付して説明を省略する。
図２６は、本発明の第３実施形態の変形例に係る不揮発性記憶装置の構成を示すブロック図である。図２６に示すように、本変形例に係る不揮発性記憶装置３００’は、半導体基板上に、メモリ本体部３０１’を備えており、このメモリ本体部３０１’は、不揮発性記憶素子アレイ３０２’（メモリセルアレイ）と、行選択回路／ドライバ３０３と、列選択回路／ドライバ３０４と、書き込み回路３０５と、センスアンプ３０６と、データ入出力回路３０７とを具備している。また、不揮発性記憶装置３００’は、ＶＣＰ電源３０８と、アドレス入力回路３０９と、制御回路３１０とをさらに備えている。
メモリセルＭ２１１、Ｍ２１２、…は、それぞれ図２の不揮発性記憶素子１０１に相当する不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、ＶＲ２１３’、ＶＲ２２２’、ＶＲ２２３’、ＶＲ２３１’、ＶＲ２３２’、ＶＲ２３３’、…（以下、「不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、…」と表す）である。
トランジスタＴ１１、Ｔ１２、…の２つの主端子と、不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…とは、それぞれが直列に接続されて、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、…とワード線ＷＬ０、ＷＬ１、ＷＬ２、…とを電気的に接続する。プレート線ＰＬ０、ＰＬ１、ＰＬ２、…そのものの一部が図４の第１電極または第２電極を構成していてもよい。プレート線ＰＬ０、ＰＬ１、ＰＬ２、…とは別個に図４の第１電極または第２電極がそれぞれのメモリセルＭごとに設けられていてもよい。トランジスタＴ１１、Ｔ１２、Ｔ３１、…と、不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、…とが接続される順番や向きは限定されない。例えば、不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、…がビット線ＢＬ０、ＢＬ１、ＢＬ２、…と接続されていてもよい。かかる場合には、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…そのものの一部が図４の第１電極または第２電極を構成していてもよい。ビット線ＢＬ０、ＢＬ１、ＢＬ２、…とは別個に図４の第１電極または第２電極がそれぞれのメモリセルＭごとに設けられていてもよい。
ビット線ＢＬ０、ＢＬ１、ＢＬ２、…のそれぞれには、列選択回路／ドライバ２０４と接続される部分に、固定抵抗素子ＦＲ３０、ＦＲ３１、ＦＲ３２…（抵抗器）が設けられている。なお、固定抵抗素子ＦＲ３０、ＦＲ３１、ＦＲ３２、…は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…のそれぞれにおいて、行選択回路／ドライバ３０３と接続される部分に設けられていてもよい。
不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、…はタンタル酸化物を含む可変抵抗層を有しており、該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足する。また、不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、…の高抵抗状態における抵抗値をＲＨ、低抵抗状態における抵抗値をＲＬ、固定抵抗素子ＦＲ３０、ＦＲ３１、ＦＲ３２…の抵抗値をＲ０とすると、Ｒ０はＲＬ＜Ｒ０を満たす。具体的な数値の例を挙げると、ＲＬは３００Ω、ＲＨは１０５Ω、Ｒ０は１０００Ωとすることができる。
本実施形態において、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とビット線ＢＬ０、ＢＬ１、ＢＬ２、…とを結ぶ電流経路のうち、各メモリセルＭ２１１、Ｍ２１２、…の不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、…が備える可変抵抗層および固定抵抗素子ＦＲ３０、ＦＲ３１、ＦＲ３２、…の抵抗値のみを考慮するものとし、その他の部分の抵抗値は無視できるものとする。
本変形例に係る不揮発性記憶装置３００’の動作については、上述の説明において「不揮発性記憶部」を「不揮発性記憶素子」と読み替え「固定抵抗部」を「固定抵抗素子」と読み替えれば不揮発性記憶装置３００の動作と同様であるので説明を省略する。
本変形例では、各メモリセルの不揮発性記憶素子ＶＲに固定抵抗素子ＦＲが直列に接続されているため、可変抵抗層が低抵抗状態に変化した際のブレークダウンが防止できる。本変形例によっても、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶素子アレイおよび不揮発性記憶装置が得られる。
本変形例では、各メモリセルＭに固定抵抗部を設ける構成に比べて抵抗を設ける数が少なくてすむため、製造が容易となる。
本変形例でも、上述した本実施形態の効果が得られることは言うまでもない。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイは、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す、不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイとして有用である。
本発明は、不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイに関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイに関する。
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、可変抵抗層を記憶部の材料として用いる不揮発性記憶素子（抵抗変化型メモリ）の場合、単純な構造で実現可能であるため、さらなる微細化、高速化、および低消費電力化が期待されている。
可変抵抗層を記憶部の材料として用いる場合、例えば、電気的パルスの入力などによって、その抵抗値を高抵抗から低抵抗へ、または低抵抗から高抵抗へと変化させることになる。この場合、低抵抗および高抵抗の２値を明確に区別し、且つ低抵抗と高抵抗との間を高速に安定して変化させ、これら２値が不揮発的に保持されることが必要になる。このようなメモリ特性の安定および記憶素子の微細化を目的として、従来から、種々の提案がなされている。
そのような提案の一つとして、２つの電極と、それらの電極に挟まれた記録層とを備え、その記録層の抵抗値を可逆的に変化するように構成された抵抗変化素子によりメモリセルが構成された記憶素子が、特許文献１に開示されている。図２７は、そのような従来の記憶素子の構成を示す断面図である。
図２７に示すように、この記憶素子は、メモリセルを構成する複数の抵抗変化素子１０がアレイ状に配置されて構成されている。抵抗変化素子１０は、第２電極１と第１電極４との間に、高抵抗膜２とイオン源層３とが挟まれて構成されている。これら高抵抗膜２およびイオン源層３により記憶層が構成され、この記憶層によって、各メモリセルの抵抗変化素子１０に情報を記録することができる。
なお、それぞれの抵抗変化素子１０は、半導体基板１１上に形成されたMOSトランジスタ１８の上方に配設されている。このMOSトランジスタ１８は、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とからなる。また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線を兼ねている。
MOSトランジスタ１８のソース／ドレイン領域１３の一方と、抵抗変化素子１０の第２電極１とが、プラグ層１５、金属配線層１６、およびプラグ層１７を介して電気的に接続されている。また、MOSトランジスタ１８のソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線に接続される。
上記のように構成された抵抗変化素子１０の第２電極１と第１電極４との間に極性の異なる電位を印加することにより、記録層を構成するイオン源層３のイオン源を高抵抗層２へ移動させる。または、そのイオン源を、高抵抗層２から第１電極４へ移動させる。これにより、抵抗変化素子１０の抵抗値が高抵抗状態から低抵抗状態へ、または、低抵抗状態から高抵抗状態へと遷移して情報を記録することができる。
また、第１電極と第２電極とで挟まれた可変抵抗材料が、多結晶構造を有する第１の電気パルス変動抵抗層と、ナノ結晶またはアモルファス構造のいずれかを有する第２の電気パルス変動抵抗層とで構成された記憶素子（相変化型メモリ）も知られている。この可変抵抗材料を構成する抵抗層は、印加する電気パルスの電圧およびパルス幅に対応して抵抗値を変化させることによって調整された上で抵抗変化素子として動作することになる（例えば、特許文献２を参照。）。
ペロブスカイト材料（例えば、Pr(1-X)CaXMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoＸOＹ(GBCO)など）は与えられる電気的パルスに応じてその抵抗値が変化するため、不揮発性記憶素子の可変抵抗材料に用いることができる（特許文献３）。この不揮発性記憶素子では、ペロブスカイト材料に所定の電気的パルスを与えてその抵抗値を増大もしくは減少させ、その結果として変化する抵抗値により異なる数値を記憶する。PCMOについては、電気的パルスのパルス幅が１００ｎｓｅｃ以下での書き込みが可能で、高速な不揮発性記憶素子として動作することが期待されている（非特許文献１）。
しかしながら、これらのペロブスカイト材料は、組成が複雑で、必ずしもCMOSプロセスに適合した材料とは言えない。CMOSプロセスに適した構成としては、簡単な組成の遷移金属の酸化物（Ni-O, Ti-O, Hf-O, Zr-O）を可変抵抗材料として用いた不揮発性記憶素子が提案されている（非特許文献２）。特許文献４にも、可変抵抗材料としてＮｉＯ、Ｖ2Ｏ5、ＺｎＯ、Ｎｂ2Ｏ5、ＴｉＯ2、ＷＯ3、ＣｏＯが開示されている。これらの材料は、２元系であるため、組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるといえる。
また、特許文献５においては、タンタルを含む各種金属元素により構成されたｐ型酸化物半導体材料が急激な金属−絶縁体転移を伴うことによって得られる様々な可変抵抗材料が記載され、特にＧａ、Ａｓ、ＶＯ2などが具体的な実施例として開示されている。また、特許文献６および７においては、抵抗状態が異なる絶縁体として酸化チタンおよび酸化タンタルとしてＴａ2Ｏ5を実施例とした可変抵抗材料が記載されている。
ここで、素子を高抵抗状態から低抵抗状態へと変化させるための電気パルスを低抵抗化パルス、素子を低抵抗状態から高抵抗状態へと変化させるための電気パルスを高抵抗化パルスと呼ぶとする。
低抵抗状態にある抵抗変化型記憶素子に低抵抗化パルスを印加しても、抵抗値は変化しないことが望ましい。しかし、アモルファス希土類金属を可変抵抗材料に用いた場合、低抵抗状態にある抵抗変化型記憶素子に低抵抗化パルスを印加すると抵抗値が変化してしまうという問題があった。特許文献７はかかる問題を解決すべく、抵抗変化型記憶素子に負荷を接続する構成が示されている。
低抵抗化パルスの電圧と、高抵抗化パルスの電圧は、差（スイッチングウィンドウ）が大きい方が制御が容易となる。特許文献８は、抵抗変化型メモリ素子に抵抗部を設けることで、低抵抗化パルスの電圧と高抵抗化パルスの電圧との差を大きくしている。
特開２００６−４０９４６号公報
特開２００４−３４９６８９号公報
米国特許第６２０４１３９号明細書
特開２００４−３６３６０４号公報
特開２００６−３２８９８号公報
特開平７−２６３６４７号公報
特開２００５−２１６３８７号公報
特開２００６−２２９２２７号公報
Zuang, W. W.. et al., 2002, "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)", IEDM Technical Digest
Baek, J. G. et al., 2005, "Multi-layer Cross-point Binary Oxide Resistive Memory (OxRRAM) for Post-NAND Storage Application", IEDM Technical Digest
Baek, J.G. et al., 2004, "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses", IEDM Technical Digest, pp.587-590
Japanese Journal of Applied Physics, vol.45, no.11, 2006, pp.L310-L312, 図２
非特許文献２や特許文献４に示した可変抵抗材料を用いて不揮発性記憶素子を構成した場合には、以下のような問題がある。
まず、ＮｉＯなどの遷移金属酸化物を用いた場合、可変抵抗材料を低抵抗状態から高抵抗状態へ変化させるためには、μｓｅｃオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。
また、ＴｉＯ2を可変抵抗材料として用いた場合、ＴｉＮを４００℃酸素雰囲気で酸化処理して、ＴｉＯ2／ＴｉＮ膜構造にする必要があり、比較的高いプロセス温度を要するという問題がある。
さらに、Ｔａ2Ｏ5を遷移金属酸化物として用いた場合では、高抵抗状態から低抵抗状態への１回動作のみに利用可能なアンチヒューズとして機能し、書き換えができないという問題がある。
本発明は、このような事情に鑑みてなされたものであり、その目的は、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す、不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイを提供することにある。
本発明者らは、上記課題を解決すべく鋭意検討を行った。その結果、Ｔａの酸化物（ＴａＯｘ：０＜ｘ＜２．５）は、１００ｎｓｅｃ以下という短いパルス幅の電気的パルスを印加することにより、抵抗値が可逆的に変化することが判明した。よって、動作の高速化が測られる。また、Ｔａは半導体分野で使用する材料としてすでに実績があり、従来の半導体製造プロセスと親和性が高い。このことは、ＴａＯｘを可変抵抗材料に用いれば、高速で大容量の記憶素子および記憶素子アレイを安価に供給できる可能性があることを意味する。
ところで、ＴａＯｘでは、電気的パルスのパルス幅によって抵抗値の変化量が大きく変わることはなかった（詳細は後述：図１６参照）。また、高抵抗状態にあるときに高抵抗化パルスを印加しても抵抗値は変化せず、また低抵抗状態にあるときに低抵抗化パルスを印加しても抵抗値は変化しなかった（詳細は後述：図１７参照）。よって、電気的パルスを印加した後の抵抗値のばらつきを防止するという課題はなく、その点で特許文献７の構成は不要である。
また、ＴａＯｘでは、高抵抗状態から低抵抗状態へと変化させるための電圧（＋２．５Ｖ）と、低抵抗状態から高抵抗状態へと変化させるための電圧（−３Ｖ）の差は十分に大きかった（詳細は後述）。よって、書き込みパルスの電位という観点からは動作の確実性を向上させるという課題はなく、その点で特許文献８の構成は不要である。
一方、ＴａＯｘでは、単にＴａＯｘからなる層を電極で挟んだ構成では動作の安定性が不十分であることが分かった。すなわちかかる構成では、２万回以上の書き込みに耐えられるものがある一方で、数百回程度の書き込みで不可逆的に抵抗値が下がってしまう（絶縁破壊あるいはいわゆるブレークダウン、以下ブレークダウン）ものが相当の確率で生じることが明らかとなった。ブレークダウンを起した不揮発性記憶素子は、以後高抵抗化パルスを印加しても高抵抗状態には戻らない。ＴａＯｘを抵抗変化材料に用いた不揮発性素子を実用化するためには、多数回の書き込みによっても高抵抗状態と低抵抗状態とを安定して繰り返すようにする必要があった。
本発明者らはＴａＯｘを抵抗変化材料に用いた不揮発性素子の動作を安定化すべく、さらに鋭意検討を行った。その結果、不揮発性素子に直列に抵抗を設けることにより、ブレークダウンを有効に防止できることが判明した。
すなわち、上記課題を解決すべく、本発明の不揮発性記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層と、前記第１電極と接続された第１端子と、前記第２電極と接続された第２端子とを備え、前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成され、前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、前記第１端子から前記第１電極と前記可変抵抗層と前記第２電極とを経由して前記第２端子に至る電流経路のうち、前記可変抵抗層を除いた部分の抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たす。
かかる構成では、可変抵抗層を高抵抗状態から低抵抗状態に変化させたときのブレークダウンを抑制できる。よって、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶装置および不揮発性記憶素子が得られる。
上記不揮発性記憶装置において、前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯxと表した場合に、０＜ｘ≦１．９を満足するように構成されていてもよい。
上記不揮発性記憶装置において、前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯxと表した場合に、０．５≦ｘ≦１．９を満足するように構成されていてもよい。
上記不揮発性記憶装置において、前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯxと表した場合に、０．８≦ｘ≦１．９を満足するように構成されていてもよい。
また、本発明の不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成され、前記可変抵抗層と直列に固定抵抗部が設けられている。
かかる構成でも、可変抵抗層を高抵抗状態から低抵抗状態に変化させたときのブレークダウンを抑制できる。よって、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶装置および不揮発性記憶素子が得られる。
上記不揮発性記憶装置において、前記電流経路において前記可変抵抗層と直列に抵抗器が設けられ、前記抵抗器の抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たしてもよい。
かかる構成では、抵抗器により電流経路の抵抗を容易に調整できる。
また、本発明の不揮発性記憶素子アレイは、半導体基板と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数の第１の電極配線と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線および前記複数の第２の電極配線の立体交差点に対応して設けられた不揮発性記憶素子とを備え、前記不揮発性記憶素子は、その対応する第１の電極配線と第２の電極配線とを接続するように直列に配設された、不揮発性記憶部と固定抵抗部とを備え、前記不揮発性記憶部は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、前記固定抵抗部の抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たす。
かかる構成では、クロスポイント型の不揮発性記憶素子アレイにより、大容量で小型の不揮発性記憶装置を実現できる。
また、本発明の不揮発性記憶素子アレイは、半導体基板と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数の第１の電極配線と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線および前記複数の第２の電極配線の立体交差点に対応して対応する第１の電極配線と第２の電極配線とを接続するように配設された不揮発性記憶素子と、前記複数の第１の電極配線および前記複数の第２の電極配線のいずれか一方のそれぞれに設けられた抵抗器とを備え、前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、前記抵抗器の抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たす。
かかる構成でも、クロスポイント型の不揮発性記憶素子アレイにより、大容量で小型の不揮発性記憶装置を実現できる。さらに、抵抗器をメモリセル毎に設ける必要がないため、製造が容易となる。
また、本発明の不揮発性記憶素子アレイは、半導体基板と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数のビット線と、前記半導体基板上に前記半導体基板の主面に平行な面内においてかつ前記複数のビット線と立体交差するように形成された複数のワード線と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数のワード線と一対一に対応するようにかつ前記複数のビット線と立体交差するように形成された複数のプレート線と、前記複数のビット線および前記複数のワード線の立体交差点に対応して、対応するビット線とプレート線とを接続するように直列に配設されたトランジスタおよび不揮発性記憶素子とを備え、前記トランジスタは少なくとも１個の制御端子と２個の主端子とを備え、前記制御端子は対応するワード線と接続され、２個の主端子はビット線とプレート線とを電気的に接続するように配設され、前記不揮発性記憶素子のそれぞれは、直列に接続された不揮発性記憶部と固定抵抗部とを備え、前記不揮発性記憶部は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、前記固定抵抗部の抵抗値をＲ０とするとき、
Ｒ０がＲＬ＜Ｒ０を満たす。
Ｒ０がＲＬ＜Ｒ０を満たす。
かかる構成では、１Ｔ１Ｒ型の不揮発性記憶素子アレイにより、クロストークやリーク電流を抑制することが可能となる。よって、動作の安定した不揮発性記憶素子アレイを容易に実現できる。
また、本発明の不揮発性記憶素子アレイは、半導体基板と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数のビット線と、前記半導体基板上に前記半導体基板の主面に平行な面内においてかつ前記複数のビット線と立体交差するように形成された複数のワード線と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数のワード線と一対一に対応するようにかつ前記複数のビット線と立体交差するように形成された複数のプレート線と、前記複数のビット線および前記複数のワード線の立体交差点に対応して、対応するビット線とプレート線とを接続するように直列に配設されたトランジスタおよび不揮発性記憶素子と、前記複数のビット線および前記複数のプレート線のいずれか一方のそれぞれに設けられた抵抗器とを備え、前記トランジスタは少なくとも１個の制御端子と２個の主端子とを備え、前記制御端子は対応するワード線と接続され、２個の主端子はビット線とプレート線とを電気的に接続するように配設され、前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、前記抵抗器の抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たす。
かかる構成でも、１Ｔ１Ｒ型の不揮発性記憶素子アレイにより、クロストークやリーク電流を抑制することが可能となる。よって、動作の安定した不揮発性記憶素子アレイを容易に実現できる。さらに、抵抗器をメモリセル毎に設ける必要がないため、製造が容易となる。
また、本発明の不揮発性記憶素子アレイは、半導体基板と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数のビット線と、前記半導体基板上に前記半導体基板の主面に平行な面内においてかつ前記複数のビット線と立体交差するように形成された複数のワード線と、前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数のワード線と一対一に対応するようにかつ前記複数のビット線と立体交差するように形成された複数のプレート線と、前記複数のビット線および前記複数のワード線の立体交差点に対応して、対応するビット線とプレート線とを接続するように直列に配設されたトランジスタおよび不揮発性記憶素子とを備え、前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、前記トランジスタのＯＮ状態における抵抗値をＲ０とするとき、Ｒ０がＲＬ＜Ｒ０を満たす。
かかる構成でも、１Ｔ１Ｒ型の不揮発性記憶素子アレイにより、クロストークやリーク電流を抑制することが可能となる。よって、動作の安定した不揮発性記憶素子アレイを容易に実現できる。さらに、抵抗器の代わりにトランジスタのＯＮ抵抗を利用するため、構成が単純化され、製造が容易となる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す、不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイが得られる。
以下、本発明の実施形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は省略する場合がある。
（第１実施形態）
［不揮発性記憶装置および不揮発性記憶素子の構成］
図１は、本発明の第１実施形態に係る不揮発性記憶装置の一構成例を示す回路図である。図２は、図１の不揮発性記憶素子の一構成例を示す断面図である。
［不揮発性記憶装置および不揮発性記憶素子の構成］
図１は、本発明の第１実施形態に係る不揮発性記憶装置の一構成例を示す回路図である。図２は、図１の不揮発性記憶素子の一構成例を示す断面図である。
図１に示すように、本実施形態の不揮発性記憶装置１００は、不揮発性記憶素子１０１と、抵抗１０２と、第１端子１０３と、第２端子１０４とを備えている。
図１に示すように、不揮発性記憶装置１００を使用する場合には、第１端子１０３と第２端子１０４との間に電源１０５（電気的パルス印加装置）が接続される。電源１０５は第１出力端子１０６と第２出力端子１０７とを備えている。第１出力端子１０６と第１端子１０３とが接続される。第２出力端子１０７と第２端子とが接続される。かかる構成により、電源１０５により第１出力端子１０６と第２出力端子１０７との間に出力された電気的パルスは、第１端子１０３および第２端子１０４を介して不揮発性記憶素子１０１および抵抗１０２に印加される。
図２に示すように、不揮発性記憶素子１０１は、基板１２０の上に層をなすように形成された第２電極１１２と、第２電極１１２の上に層をなすように形成された可変抵抗層１１３と、可変抵抗層１１３の上に層をなすように形成された第１電極１１１とを備えている。図２には示されていないが、例えば、第２電極１１２は第２端子１０４と接続されており、第１電極１１１は第１端子１０３と接続されている。かかる構成により、電源１０５から出力された電気的パルスは、第１電極１１１と第２電極１１２を介して可変抵抗層１１３に印加される。
第１電極１１１と第２電極１１２との間に所定の電気的パルスを印加することにより、可変抵抗層１１３は、抵抗値（電気抵抗の値、以下同じ）がＲＬである低抵抗状態と、抵抗値がＲＨである高抵抗状態との間を可逆的に遷移する。以下、電極の抵抗値は無視できるものとする。
抵抗１０２は、所定の抵抗値を有するものであればどのような構成でもよく、例えば固定抵抗素子やトランジスタのＯＮ抵抗などの抵抗器、配線抵抗などであってもよい。不揮発性記憶素子１０１のブレークダウンを抑制するためには、抵抗１０２の抵抗値Ｒ０をＲＬとほぼ等しい値以上とすることが望ましく、より具体的にはＲ０＞ＲＬとすることが望ましい。一方、Ｒ０を大きくすると、不揮発性記憶素子１０１および抵抗１０２の合計の抵抗値が大きくなり、高抵抗状態と低抵抗状態との差が縮まることになる。２つの状態での抵抗値の差が小さくなり過ぎると、抵抗状態の読み出しにエラーが発生し易くなり好ましくない。よって、Ｒ０は例えばＲＨの１／５以下にすることが望ましい。すなわち、ＲＬ＜Ｒ０＜（ＲＨ／５）を満たすことが望ましい。Ｒ０＝（ＲＨ／５）の場合は、不揮発性記憶素子１０１と抵抗１０２の抵抗値の合計は、低抵抗状態のときにはＲＬは十分に小さいのでＲＨのほぼ５分の１、高抵抗状態のときにはＲＨの５分の６となり、抵抗値の比として５倍以上の差が得られる。Ｒ０＜（ＲＨ／５）とすることにより、抵抗状態の読み出しにおけるエラーを抑制することが可能となる。
図３は、本発明の第１実施形態において固定抵抗部を同一基板上に形成した場合の不揮発性記憶装置の一構成例を示す回路図である。図４は、本発明の第１実施形態において固定抵抗部を同一基板上に形成した場合の不揮発性記憶素子の一構成例を示す断面図である。
図４に示すように、固定抵抗部を同一基板上に形成する場合には、例えば、固定抵抗部１０９と不揮発性記憶部１０８とが基板上に順次積層されるように不揮発性記憶素子１０１’が形成される。具体的には、不揮発性記憶素子１０１’は、基板１２０の上に層をなすように形成された第２電極１１２と、第２電極１１２の上に層をなすように形成された固定抵抗層１１５と、固定抵抗層１１５の上に層をなすように形成された金属層１１４と、金属層１１４の上に層をなすように形成された可変抵抗層１１３と、可変抵抗層１１３の上に層をなすように形成された第１電極１１１とを備えている。第１電極１１１と可変抵抗層１１３と金属層１１４とで不揮発性記憶部１０８が構成される。金属層１１４と固定抵抗層１１５と第２電極１１２とで固定抵抗部１０９が構成される。図４には示されていないが、例えば、第２電極１１２は第２端子１０４と接続されており、第１電極１１１は第１端子１０３と接続されている。かかる構成により、電源１０５から出力された電気的パルスは、第１電極１１１と第２電極１１２を介して可変抵抗層１１３および固定抵抗層１１５に印加される。
固定抵抗層１１５の抵抗値Ｒ０をＲＬとほぼ等しい値以上とすることで、不揮発性記憶素子１０１’（可変抵抗層１１３）のブレークダウンを抑制できる。よって、経験上ＲＬ＜Ｒ０を満たすことが望ましい。ＲＬ＜Ｒ０＜（ＲＨ／５）を満たすことがより望ましい。
図１および図２の不揮発性記憶素子１０１は、単独ではブレークダウン防止の効果を奏せず、抵抗１０２と結合して不揮発性記憶装置１００を構成することによりブレークダウン防止の効果を奏する。一方、図４の不揮発性記憶素子１０１’は単独でブレークダウン防止の効果を奏する。
電圧印加の方向に従い、不揮発性記憶素子１０１または１０１’の可変抵抗層１１３の抵抗値が、増加または減少する。例えば、所定の閾値電圧よりも大きなパルス電圧が可変抵抗層１１３（図２では第１電極１１１と第２電極１１２との間、図４では第１電極１１１と金属層１１４との間）に印加された場合、可変抵抗層１１３の抵抗値が増加または減少する一方で、その閾値電圧よりも小さなパルス電圧が可変抵抗層１１３に印加された場合、可変抵抗層１１３の抵抗値は変化しない。
第１電極１１１と第２電極１１２と金属層１１４の材料には、例えばＰｔ（白金）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などを用いることができる。第１電極１１１と第２電極１１２と金属層１１４の形成方法としては、例えばスパッタリングを用いることができる。第１電極１１１と第２電極１１２と金属層１１４の厚みはそれぞれ、例えば２００ｎｍとすることができる。第１電極１１１と第２電極１１２と金属層１１４の面積は、例えば３μｍ2とすることができる。
可変抵抗層１１３は、タンタル酸化物で構成されている。ここで、このタンタル酸化物は、ＴａＯｘと表した場合に０＜ｘ＜２．５を満足するものである。ｘがこの範囲内にある理由については後述する。可変抵抗層１１３は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に可変抵抗層１１３を形成することができる。可変抵抗層１１３の厚みは、例えば２０ｎｍとすることができる。
固定抵抗層１１５の材料には、例えばＮｉ−Ｆｅ−Ｏを用いることができる。固定抵抗層１１５の形成方法としては、例えばスパッタリングを用いることができる。固定抵抗層１１５の厚みは、例えば１００ｎｍとすることができる。固定抵抗層１１５の面積や厚みを変えることで抵抗値を調整できる。固定抵抗層１１５の抵抗値は例えば約１０００Ωである。固定抵抗層１１５は、ポリシリコンを材料として半導体プロセスにより作成してもよい。あるいはドーピングにより基板１２０の中に拡散抵抗部を形成し、該拡散抵抗部を固定抵抗層１１５としてもよい。
基板１２０としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。
［不揮発性記憶素子の製造方法］
次に、不揮発性記憶素子１０１の製造方法についてより詳細に説明する。
次に、不揮発性記憶素子１０１の製造方法についてより詳細に説明する。
シリコン基板上にＳｉＯ2被膜が形成された基板１２０（半導体基板）を用意する。基板１２０のＳｉＯ2被膜上に、ＲＦマグネトロンスパッタ法により、厚さ２００ｎｍのＰｔ薄膜（第２電極１１２）を形成する。電極の大きさは例えば３μｍ2である。第２電極１１２を形成する際の真空度は、例えば１．０Ｐａ、ＲＦパワーは２５０Ｗ、Ａｒ流量は１０ｓｃｃｍ、成膜時間は２０分とする。
次に、第２電極１１２上に、Ｔａターゲットを用いた反応性ＲＦスパッタ法により、厚さ２０ｎｍのタンタル酸化物膜（可変抵抗層１１３）を形成する。スパッタリングの条件を表１に示す。
図５は、基板温度を３０℃とし、Ｏ2流量比（スパッタガス中の体積流量に占めるＯ2の体積流量の比率）を０．５％とした場合に得られた、膜厚が４０ｎｍのタンタル酸化物からなる可変抵抗層のＸＲＤ（Ｘ線回折）チャートである。図５に示すように、金属Ｔａのピークを確認することができないため、タンタル酸化物が得られたと推定される。また、２θが３０〜４０deg.において幅広いピークを確認することができることから、アモルファス状態であると考えることができる。なお、２θが５６deg.のピークは、シリコン基板に起因するものである。
なお、可変抵抗層１１３の形成において、タンタル酸化物をターゲットとすることによって、Ｏ2などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。
［不揮発性記憶素子の動作例］
次に、不揮発性記憶素子１０１のメモリとしての動作例、すなわち情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。
次に、不揮発性記憶素子１０１のメモリとしての動作例、すなわち情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。
図６は、本発明の第１実施形態において第１電極と第２電極との間に印加される電気的パルスの一例を示す図である。図６に示すように、本実施形態で印加される電気的パルスの一例は矩形パルスである。図６において、Ｖは電気的パルスの電圧、δｔは電気的パルスのパルス幅である。δｔは例えば１００ｎｓｅｃ、Ｖの絶対値は例えば１．２Ｖから４Ｖの範囲である。電気的パルスの極性を異ならせることで、可変抵抗層１１３の抵抗状態を変化させることができる。
図７は、情報を書き込む場合における不揮発性記憶素子１０１の動作例を示す図である。
第２電極１１２と第１電極１１１との間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、可変抵抗層１１３の抵抗値が図７に示すように変化する。すなわち、負電圧パルス（電圧Ｅ１、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、可変抵抗層１１３の抵抗値が、高抵抗値Ｒｂ（８．５×１０2Ω）から低抵抗値Ｒａ（１．５×１０2Ω）へ減少する。他方、正電圧パルス（電圧Ｅ２、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、可変抵抗層１１３の抵抗値が、低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。ここでは、電圧Ｅ１を−３．５Ｖとし、電圧Ｅ２を＋２．５Ｖとした例を示すが、電圧の極性および絶対値は、この例と異なる場合もある。電圧は、第２電極を基準とした第１電極の電位で定義する。
図７に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。そのため、可変抵抗層１１３の抵抗値が高抵抗値Ｒｂになるように正電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、また、低抵抗値Ｒａになるように負電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。
図８は、情報を読み出す場合における本発明の第１実施形態に係る不揮発性記憶素子の動作例を示す図である。
情報の読み出しを行う場合、可変抵抗層１１３の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい読み出し用電圧Ｅ３（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、可変抵抗層１１３の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読み出しが可能となる。
図８に示す例では、出力電流値Ｉａが抵抗値Ｒａに、出力電流値Ｉｂが抵抗値Ｒｂにそれぞれ対応しているので、出力電流値ｌａが検出された場合は情報「１」が、出力電流値ｌｂが検出された場合は情報「０」がそれぞれ読み出されることになる。
以上のように、第２電極１１２と第１電極１１１とに挟まれた領域において、可変抵抗層１１３が記憶部として機能することにより、不揮発性記憶素子１０１がメモリとして動作することになる。
［不揮発性記憶素子の電流−電圧特性］
次に、不揮発性記憶素子１０１における電流−電圧特性について、比較例と対比しながら説明する。
次に、不揮発性記憶素子１０１における電流−電圧特性について、比較例と対比しながら説明する。
図９は、不揮発性記憶素子の電気的な特性を示す図であって、（ａ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の電流−電圧特性を示す図、（ｂ）および（ｃ）は、比較例１および比較例２に係る不揮発性記憶素子の電流−電圧特性をそれぞれ示す図である。
ここで、比較例１は、金属Ｔａが第１電極層と第２電極層とに挟まれた構造の素子であり、比較例２は、酸化が進行したＴａ2Ｏ5が第１電極層と第２電極層とに挟まれた構造の素子である。
図９（ａ）に示すように、不揮発性記憶素子１０１の場合、電流−電圧特性にヒステリシス特性が見られる。これに対し、図９（ｂ）および（ｃ）に示すように、比較例１および比較例２に係る素子の場合、電流−電圧特性にヒステリシス特性は見られない。
以上のことより、可変抵抗層１１３を用いることによって、不揮発性記憶素子１０１が抵抗変化型の不揮発性記憶素子として機能することを確認することができる。
なお、実際に、比較例１および比較例２に対して電気的パルスを印加しても、抵抗変化現象は認められなかった。したがって、これら比較例１および比較例２を、可逆的な書き換え特性を有する抵抗変化型の不揮発性記憶素子として用いることはできない。
［可変抵抗層の組成］
次に、タンタル酸化物で構成される可変抵抗層１１３の組成について説明する。
次に、タンタル酸化物で構成される可変抵抗層１１３の組成について説明する。
図１０は、オージェ分析の結果を示す図であって、（ａ）は、上述したように抵抗変化現象を示す、本発明の第１の実施の形態に係る不揮発性記憶素子が備える可変抵抗層としての試料の深さ方向のオージェ分析の結果を示す図、（ｂ）は、上述したように抵抗変化現象を示さない金属Ｔａ試料の深さ方向のオージェ分析の結果を示す図である。
なお、この金属Ｔａ試料は、上述した比較例１におけるものと同一であり、その厚みは２０ｎｍである。この金属Ｔａ試料上に、厚み５０ｎｍのＰｔ第１電極を形成している。
図１０（ａ）と図１０（ｂ）とを比較すると明らかなように、抵抗変化現象を示す試料の方のみ、タンタルが酸化されていることが理解できる。ここでの本発明の第１実施形態に係る不揮発性記憶素子が備える可変抵抗層としての試料におけるＴａとＯとの原子比を分析すると、Ｏ／Ｔａ＝０．５／１であった。
以上に説明した本実施形態の不揮発性記憶素子における抵抗変化特性、電流−電圧特性、および可変抵抗層の組成によれば、良好な抵抗変化現象を示すために、タンタルがある範囲で酸化されていることが重要であると考えられる。そして、その範囲としては、Ｏ／Ｔａ＝０．５／１、すなわち、タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５であることが少なくとも必要であると考えられ、特に、本実施形態で示したＯ／Ｔａ＝０．５／１の組成比近傍で良好な特性が確認されたといえる。
さらに、より正確な組成分析をＲＢＳ（ラザフォード後方散乱）法により行った。その結果、オージェ分析で「Ｏ／Ｔａ＝０．５／１」原子比の試料の組成は、Ｏ／Ｔａ＝１．４／１であった。なお、ＲＢＳ法による組成分析は、膜全体の平均的な組成である。このように、オージェ分析結果とＲＢＳ分析結果が異なることは、文献でも報告されている（例えば、Journal of Vacuum Science A，Volume21,No3,(2003)P616-622, Pei-Chuen Jiang and J.S.Chen）。上記文献においては、オージェ分析では、材料ごとに感度係数を補正する必要があり、一般的にＲＢＳ分析の方がオージェ分析よりも信頼性があることが述べられている。
このＲＢＳ分析の結果は、図１０（ａ）のオージェ分析の結果ではタンタル酸化物の膜厚方向中央部分の組成に相当する。図１０（ａ）から、タンタル酸化物層の両界面（Ｐｔ層との界面）近傍では、酸素含有率が増加していることが読みとれる。従って、界面部分の酸素含有率はＲＢＳ法により分析された組成よりも高い可能性がある。
図１１は、スパッタガス中のＯ2流量比とＲＢＳ法で分析した可変抵抗層である酸化タンタル層の酸素含有率（原子比）との関係を示す図である。Ｏ2流量比が７％以上の条件では酸素含有率が飽和する傾向が見られるが、Ｏ2流量比により酸化タンタル層の組成を連続的に制御できることがわかる。つまり、タンタル酸化物層を反応性ＲＦスパッタ法により形成する際に、スパッタガス中のＯ2流量比を制御することにより、タンタル酸化物層の酸素含有率をタンタル酸化物層の厚み方向において所望の一定値に制御することができる。
以上に説明した本実施の形態の不揮発性記憶素子における抵抗変化特性、電流−電圧特性、および可変抵抗層の組成によれば、良好な抵抗変化現象を示すために、タンタルがある範囲で酸化されていることが重要であると考えられる。
［Ｏ2流量比と抵抗率との関係］
次に、不揮発性記憶素子１０１の可変抵抗層１１３の製造工程におけるＯ2流量比と抵抗率との関係について説明する。
次に、不揮発性記憶素子１０１の可変抵抗層１１３の製造工程におけるＯ2流量比と抵抗率との関係について説明する。
図１２は、本発明の第１実施形態に係る不揮発性記憶素子が備える可変抵抗層におけるＯ2流量比と抵抗率との関係を示す図である。なお、ここで示す抵抗率は、４端子法によるシート抵抗値に基づいて算出したものである。図１２の各プロットは、図１１の各プロットに対応するものである。両図において、Ｏ2流量比が等しいプロットは同一の実験の結果を示す。
図１２に示すように、Ｏ2流量比の値によって、可変抵抗層１１３の抵抗率は連続的に変化している。したがって、可変抵抗層１１３の酸素含有率により、可変抵抗層１１３の抵抗率を連続的に制御することができると考えられる。このことから、可変抵抗層１１３において良好な抵抗変化現象を得るためには、可変抵抗層１１３の酸素含有率が適切な範囲にある必要があることが考えられる。
本発明者等は、図１３に示す各酸素含有率を有する試料の抵抗率を測定し、その測定データの回帰曲線を求めた。図１３には、この測定データ（黒三角印で示す）とこの回帰曲線とを示す。図１３の各プロットは、図１１および図１２の各プロットに対応するものである。図１１と図１３において酸素含有量率が等しいプロットは同一の実験の結果を示す。図１２と図１３において抵抗率が同一が等しいプロットは同一の実験の結果を示す。また、本発明者等は、この各酸素含有率を有する試料に電気パルスを印加して抵抗変化特性が発現することを確認した。上記回帰曲線によれば、可変抵抗層をＴａＯｘと表記した場合のｘの範囲が０＜ｘ＜２．５の範囲で可変抵抗層が導体となり（導体として定義される抵抗率を有するものとなり）、各試料について確認したような抵抗変化現象を発現すると推認される。
図１４は、可変抵抗層の酸素含有率が４５〜６５ａｔｍ％の組成範囲における抵抗変化特性を説明する図であって、（ａ）は酸素含有率と抵抗率との関係を示す図、（ｂ）は酸素含有率が４５ａｔｍ％の場合におけるパルス印加回数と抵抗値との関係を示す図、（ｃ）は酸素含有率が６５ａｔｍ％の場合におけるパルス印加回数と抵抗値との関係を示す図である。
上述の抵抗変化特性の測定によれば、図１４（ａ）に示すα点（酸素含有率４５ａｔｍ％）からβ点（酸素含有率６５ａｔｍ％）の酸素含有率の範囲においては、高抵抗値が低抵抗値の５倍以上と良好であった。α点（酸素含有率４５ａｔｍ％）およびβ点（酸素含有率６５ａｔｍ％）の酸素含有率を有する試料についてのパルス印加回数に対する抵抗変化特性を、それぞれ、図１４（ｂ）および図１４（ｃ）に示す。図１４（ｂ）および図１４（ｃ）によれば、α点およびβ点の酸素含有率においては、共に、高抵抗値が低抵抗値の５倍以上と良好であることが判る。この測定結果から、可変抵抗層をＴａＯｘと表記した場合のＸの範囲が０＜ｘ≦１．９の範囲において、良好な抵抗変化現象が推認される。また、α点（酸素含有率４５ａｔｍ％）からβ点（酸素含有率６５ａｔｍ％）に渡る酸素含有率の範囲においては、高抵抗値が低抵抗値の５倍以上と良好であることから、この組成範囲は、記憶素子として安定した動作を実現できるより適切な組成範囲と考えられる。従って、酸素含有率が４５〜６５ａｔｍ％の組成範囲、即ち可変抵抗層をＴａＯｘと表記した場合におけるｘの範囲が０．８≦ｘ≦１．９の範囲がより適切な可変抵抗層の範囲である（酸素含有率＝４５ａｔｍ％がｘ＝０．８に、酸素含有率＝６５ａｔｍ％がｘ＝１．９にそれぞれ対応）。なお、ＲＢＳ法による組成分析では、酸素含有量の分析値は±５ａｔｍ％程度の精度である。従って、前記ｘの組成範囲もこの精度に起因する測定誤差を含んでおり、実際には、酸素含有率が４０〜７０ａｔｍ％の組成範囲までこの適切な組成範囲である可能性がある。この組成範囲以外でも抵抗変化現象は確認され又は推認されるが、この組成範囲内に比べると抵抗率が小さくなり又は大きくなることから高抵抗値が低抵抗値の５倍未満になると考えられ、記憶素子として動作の安定性にやや欠けると考えられる。
［スケーラビリティー］
図１５に、電極面積と素子の初期抵抗値の関係を、一例として抵抗率が６ｍΩｃｍの可変抵抗層の場合について示す。図１５から素子面積の減少にともなって抵抗値が増加することがわかる。素子の初期抵抗値が図示される１００〜１０００Ωの範囲で、抵抗変化現象が確認された。抵抗率が同じ可変抵抗膜を使用した場合、素子面積を小さくすると初期抵抗値が高くなり良好な抵抗変化現象が認められない。一方、素子面積が大きい場合には、初期抵抗値が低くなり素子に十分な電圧を印加することが難しくなる。以上のように、素子の初期抵抗値には、適切な範囲があると考えられる。図１４のβ点よりも酸素含有率が高い組成では、適切な初期抵抗値を得るためには素子面積を拡大する必要がある。しかし、記憶素子の面積を拡大させることはコスト面および電圧印加の点で課題がある。従って、現実的には可変抵抗層の酸素含有率には上限が設けられる。
図１５に、電極面積と素子の初期抵抗値の関係を、一例として抵抗率が６ｍΩｃｍの可変抵抗層の場合について示す。図１５から素子面積の減少にともなって抵抗値が増加することがわかる。素子の初期抵抗値が図示される１００〜１０００Ωの範囲で、抵抗変化現象が確認された。抵抗率が同じ可変抵抗膜を使用した場合、素子面積を小さくすると初期抵抗値が高くなり良好な抵抗変化現象が認められない。一方、素子面積が大きい場合には、初期抵抗値が低くなり素子に十分な電圧を印加することが難しくなる。以上のように、素子の初期抵抗値には、適切な範囲があると考えられる。図１４のβ点よりも酸素含有率が高い組成では、適切な初期抵抗値を得るためには素子面積を拡大する必要がある。しかし、記憶素子の面積を拡大させることはコスト面および電圧印加の点で課題がある。従って、現実的には可変抵抗層の酸素含有率には上限が設けられる。
一方、図１４のα点よりも酸素含有率が低い組成では、素子面積が微細化した場合には、素子の初期抵抗値が適切な範囲に含まれると予想される。将来、記憶素子サイズは電極面積０．００２μｍ2まで微細化されることが予想される。電極面積０．００２μｍ2素子の初期抵抗値は、図１５の実験値（実測値）から３×１０4Ωと推定される。この値は、適切な初期抵抗値の上限値よりも３０倍程度高い。従って、適切な初期抵抗値を得るためには、抵抗率を現状の６ｍΩｃｍよりも１／３０程度低下させた０．２ｍΩｃｍ程度である必要がある。図１３より、この抵抗率をもつ可変抵抗層の酸素含有率は３３ａｔｍ％（図１３の最低酸素含有率の測定点における酸素含有率）程度、即ち、可変抵抗層をＴａＯｘと表記した場合にはｘ＝０．５である。以上より、将来の本発明の不揮発性記憶素子の微細化を考慮すると、可変抵抗層を構成するＴａＯxの組成範囲は、０．５≦ｘ≦１．９であることが適切と考えられる。
［印加する電気的パルスの幅と抵抗値との関係］
次に、不揮発性記憶素子１０１において電極間に印加する電気的パルスの幅と可変抵抗層１１３の抵抗値との関係について説明する。
次に、不揮発性記憶素子１０１において電極間に印加する電気的パルスの幅と可変抵抗層１１３の抵抗値との関係について説明する。
図１６は、本発明の第１実施形態に係る不揮発性記憶素子が動作する場合に、電極間に印加される電気的パルスの幅と可変抵抗層の抵抗値との関係を示す図である。なお、図１６において、ＲＨは高抵抗値を、ＲＬは低抵抗値をそれぞれ示している。また、このＲＨおよびＲＬは、各パルス幅の電気的パルスを１００回印加した場合における可変抵抗層１１３の抵抗値の平均値である。
図１６に示すように、印加する電気的パルスの幅が２０ｎｓｅｃのような高速パルスの場合であっても、抵抗変化現象を確認することができる。ＲＨの値は、２０ｎｓｅｃから３００ｎｓｅｃの間でほぼ一定である。ＲＬの値は、パルス幅が２０ｎｓｅｃの場合に高くなる傾向が見られるものの、５０ｎｓｅｃ以上の領域ではほぼ一定である。
［不揮発性記憶素子の抵抗値変化およびインプリント性］
次に、電極間に同極性の電気的パルスを連続して印加した場合における不揮発性記憶素子１０１の抵抗値変化およびインプリント性について説明する。
次に、電極間に同極性の電気的パルスを連続して印加した場合における不揮発性記憶素子１０１の抵抗値変化およびインプリント性について説明する。
図１７は、本発明の第１実施形態に係る不揮発性記憶素子において、電極間に電気的パルスを連続して印加した場合における可変抵抗層の抵抗変化特性を示す図であって、（ａ）は負の電気的パルスを印加した場合における可変抵抗層の抵抗変化特性を示す図、（ｂ）は、正の電気的パルスを印加した場合における可変抵抗層の抵抗変化特性を示す図である。
不揮発性記憶素子１０１が低抵抗状態にあるときは、負の同一極性の電気的パルス（低抵抗化パルス）を第１電極１１１と第２電極１１２との間に連続して２０回印加し、低抵抗の状態を連続的に発生させている。不揮発性記憶素子１０１が高抵抗状態にあるときは、正の同一極性の電気的パルス（高抵抗化パルス）を第１電極１１１と第２電極１１２との間に連続して２０回印加し、高抵抗の状態を連続的に発生させている。
図１７（ａ）に示すように、低抵抗状態にある不揮発性記憶素子に負の電気的パルスを連続して２０回印加しても、抵抗値はほとんど変化しない。その後で正の電気的パルスを印加すると問題なく高抵抗状態へと変化し、その後は正負の電気的パルスを交互に連続して印加すれば、安定して高抵抗状態と低抵抗状態とが繰り返し実現される。
図１７（ｂ）に示すように、高抵抗状態にある不揮発性記憶素子に正の電気的パルスを連続して２０回印加しても、抵抗値はほとんど変化しない。その後で負の電気的パルスを印加すると問題なく低抵抗状態へと変化し、その後は正負の電気的パルスを交互に連続して印加すれば、安定して高抵抗状態と低抵抗状態とが繰り返し実現される。
以上の結果から、不揮発性記憶素子１０１は、高抵抗化パルスあるいは低抵抗化パルスの一方のみを連続して印加しても抵抗値が変化しない。よって、事前に抵抗状態を読み出す必要がなく、いわゆる上書きが可能となる。また、いわゆるインプリント耐性が高く、安定した動作をすることが期待できる。
［不揮発性記憶素子のリテンション特性］
次に、本実施形態に係る不揮発性記憶素子のリテンション特性について説明する。
次に、本実施形態に係る不揮発性記憶素子のリテンション特性について説明する。
本発明の第１実施形態に係る不揮発性記憶素子において２１０℃および１８０℃の環境下で抵抗値の変化を測定した。低抵抗状態に設定した場合は初期の抵抗値と比較して殆ど変化が認められないのに対し、高抵抗に設定した場合は変化が見られた。従って、本発明の第１実施形態に係る不揮発性記憶素子のリテンション特性は、高抵抗値側の変化で律速されていることがわかる。初期状態における高抵抗値と低抵抗値の１／２の抵抗値を基準に、これに到達する時間は、２１０℃の場合約２００時間、１８０℃の場合１０００時間以上であった。
図１８は、本発明の第１実施形態に係る不揮発性記憶素子についてのアレニウスプロットを示す図である。図に示すように、８５℃以下の環境下では１０年以上のリテンション時間と推定される。このことから、本実施形態の不揮発性記憶素子は、非常に高いリテンション特性を有していると考えられる。
［変形例］
なお、本実施形態では、図１に示すとおり、可変抵抗層１１３が、下方に設けられた第２電極１１２と、上方に設けられた第１電極１１１とによって挟まれるように構成されており、しかも可変抵抗層１１３の両端部と第１電極１１１の両端部とが断面視で揃っているが、これは一例であり、本発明はこのような構成に限定されるわけではない。
なお、本実施形態では、図１に示すとおり、可変抵抗層１１３が、下方に設けられた第２電極１１２と、上方に設けられた第１電極１１１とによって挟まれるように構成されており、しかも可変抵抗層１１３の両端部と第１電極１１１の両端部とが断面視で揃っているが、これは一例であり、本発明はこのような構成に限定されるわけではない。
図１９（ａ）から（ｃ）は、本発明の第１実施形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、これらの図１９（ａ）から（ｃ）においては、基板および酸化物層を便宜上省略している。
図１９（ａ）に示す変形例では、第２電極１１２Ａ、可変抵抗層１１３Ａ、および第１電極１１１Ａがこの順に積層されて構成されており、これらの第２電極１１２Ａ、可変抵抗層１１３Ａ、および第１電極１１１Ａの両端部は断面視で揃っていない。これに対し、図１９（ｂ）に示す変形例では、同じく第２電極１１２Ｂ、可変抵抗層１１３Ｂ、および第１電極１１１Ｂが積層されて構成されているものの、これらの第２電極１１２Ｂ、可変抵抗層１１３Ｂ、および第１電極１１１Ｂの両端部が断面視ですべて揃っている。本発明の不揮発性記憶素子は、このように構成されていてもよい。
また、不揮発性記憶素子１０１、および上記の２つの変形例においては、いずれも可変抵抗層が上下に配された電極で挟まれるように構成されているが、可変抵抗層の両端面に電極を形成することによって、可変抵抗層の主面に平行な方向に電流を流すような構成であってもよい。すなわち、図１９（ｃ）に示すように、可変抵抗層１１３Ｃの一方の端面に第１電極１１１Ｃを、他方の端面に第２電極１１２Ｃをそれぞれ形成し、その可変抵抗層１１３Ｃの主面に平行な方向に電流を流すように構成されていてもよい。
ところで、図示していないが、本実施形態に係る不揮発性記憶素子は絶縁層を備えている。なお、ＣＶＤ法などによって弗素ドープの酸化膜を形成し、これを絶縁層とするようにしてもよい。また、絶縁層を備えない構成であってもよい。
また、同様にして、図示していないが、本実施形態に係る不揮発性記憶素子は配線層を備えている。配線材料としては、例えば、Ａｌ、Ｗ、Ｃｕなどを用いることができる。なお、この配線層を備えない構成であってもよい。
［比較例］
比較例として、図２に示す不揮発性記憶素子を作成し、抵抗を接続せずに電気的パルスを印加して動作の確認をした。第１電極および第２電極にはＰｔを用いた。第１電極および第２電極の厚さは２００ｎｍとした。第１電極および第２電極の大きさは約３μｍ2とした。可変抵抗層の厚さは２０ｎｍとした。可変抵抗層の形成のための条件は表１の通りとした。比較例において、可変抵抗層に含まれるタンタル酸化物をＴａＯxと表した場合、Ｘは１．２であった。比較例では抵抗を接続せず、不揮発性記憶装置の構成としては図１の回路から抵抗１０２を取り除いたものとした。
比較例として、図２に示す不揮発性記憶素子を作成し、抵抗を接続せずに電気的パルスを印加して動作の確認をした。第１電極および第２電極にはＰｔを用いた。第１電極および第２電極の厚さは２００ｎｍとした。第１電極および第２電極の大きさは約３μｍ2とした。可変抵抗層の厚さは２０ｎｍとした。可変抵抗層の形成のための条件は表１の通りとした。比較例において、可変抵抗層に含まれるタンタル酸化物をＴａＯxと表した場合、Ｘは１．２であった。比較例では抵抗を接続せず、不揮発性記憶装置の構成としては図１の回路から抵抗１０２を取り除いたものとした。
比較例において、低抵抗化パルスは、電圧を＋２．５Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスとした。高抵抗化パルスは、電圧を−３Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスとした。低抵抗化パルスまたは高抵抗化パルスを印加した後、５０ｍＶの電圧を印加して電流を測定し、抵抗値を求めた。
比較例において、製造直後の不揮発性記憶素子は抵抗値が約１０6Ω程度と高かった。この不揮発性記憶素子に低抵抗化パルスを数回印加すると、抵抗値が約３００Ωに下がった（以下、この操作をフォーミングと呼ぶ）。抵抗値が下がった後は、高抵抗化パルスと低抵抗化パルスとを交互に印加することで、低抵抗状態と高抵抗状態とが交互に繰り返された。高抵抗状態の抵抗値の平均値（ＲＨ）は約１０5Ωであり、低抵抗状態の抵抗値の平均値（ＲＬ）は約３００Ωであった。
図２０は、比較例の不揮発性記憶素子に電気的パルスを印加した場合の抵抗状態の変化を示す図である。図では、フォーミング後の抵抗値変化を示す。
図２０に示すように、比較例の不揮発性記憶素子は、当初は高抵抗状態と低抵抗状態との間を安定して変化していた。しかし、１３０回程度書き込みを繰り返すと、低抵抗化パルスを印加した際に抵抗値がＲＬを大きく下回り（約１００Ω）、その後は高抵抗化パルスを印加しても高抵抗状態に戻らなくなった（図２０において丸で示した部分）。これは、抵抗値が不可逆的に低くなってしまった（ブレークダウン）ことを意味する。
複数の不揮発性記憶素子を作成して同様に実験を繰り返したが、抵抗を接続せずに電気的パルスを印加すると、ほとんどの場合数百回程度でブレークダウンが発生し、書き込みを２万回以上も繰り返すことができる不揮発性記憶素子はごくまれにしか得られないことが分かった。
［実施例］
実施例として、図３および図４に示す不揮発性記憶装置を作成し、電気的パルスを印加して動作の確認をした。第１電極、第２電極および金属層にはＰｔを用いた。第１電極、第２電極および金属層の厚さは２００ｎｍとした。第１電極、第２電極および金属層の大きさは約３μｍ2とした。可変抵抗層の厚さは２０ｎｍとした。可変抵抗層の形成のための条件は比較例と同じとし、表１の通りとした。実施例において、可変抵抗層に含まれるタンタル酸化物をＴａＯxと表した場合、Ｘは１．２であった。固定抵抗層の材料には、Ｎｉ−Ｆｅ−Ｏを用いた。固定抵抗層の抵抗値は約１０００Ωとなるように調整した。
実施例として、図３および図４に示す不揮発性記憶装置を作成し、電気的パルスを印加して動作の確認をした。第１電極、第２電極および金属層にはＰｔを用いた。第１電極、第２電極および金属層の厚さは２００ｎｍとした。第１電極、第２電極および金属層の大きさは約３μｍ2とした。可変抵抗層の厚さは２０ｎｍとした。可変抵抗層の形成のための条件は比較例と同じとし、表１の通りとした。実施例において、可変抵抗層に含まれるタンタル酸化物をＴａＯxと表した場合、Ｘは１．２であった。固定抵抗層の材料には、Ｎｉ−Ｆｅ−Ｏを用いた。固定抵抗層の抵抗値は約１０００Ωとなるように調整した。
実施例において、低抵抗化パルスは、電圧を＋３Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスとした。高抵抗化パルスは、電圧を−３．５Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスとした。（実施例では不揮発性記憶素子に固定抵抗が含まれることを考慮して、低抵抗化パルスおよび高抵抗化パルスの電圧の絶対値を比較例よりも０．５Ｖ大きくした。）低抵抗化パルスまたは高抵抗化パルスを印加した後、５０ｍＶの電圧を印加して電流を測定し、抵抗値を求めた。
実施例においても、製造直後の不揮発性記憶部および固定抵抗部の合計の抵抗値は、約１０6Ω程度と高かった。不揮発性記憶部および固定抵抗部に低抵抗化パルスを数回印加すると、抵抗値が約１．７ｋΩに下がった（フォーミング）。抵抗値が下がった後は、高抵抗化パルスと低抵抗化パルスとを交互に印加することで、低抵抗状態と高抵抗状態とが交互に繰り返された。高抵抗状態の抵抗値の平均値（ＲＨ＋固定抵抗層の抵抗値）は約２５ｋΩであり、低抵抗状態の抵抗値の平均値（ＲＬ＋固定抵抗層の抵抗値）は約１．３ｋΩであった。
図２１は、実施例の不揮発性記憶素子に電気的パルスを印加した場合の抵抗状態の変化を示す図である。図では、フォーミング後の抵抗値変化を示す。
図２１に示すように、実施例の不揮発性記憶素子は、安定して高抵抗状態と低抵抗状態との間を変化し、約２００００回の書き込みを繰り返しても比較例のようなブレークダウンは見られなかった。
以上の結果から、実施例の不揮発性記憶装置ではブレークダウンを有効に抑制できることが分かった。実施例の不揮発性記憶装置では、低抵抗化パルスの印加によって不揮発性記憶部の抵抗値が固定抵抗部の抵抗値と同程度の抵抗値まで低下すると、分圧関係により、相当程度の電圧が固定抵抗部にも配分されることになる。その結果、不揮発性記憶部に印加される電圧（あるいは素子を流れる電流）が軽減され、不揮発性記憶素子のブレークダウンを抑制できると推察された。したがって、経験上、Ｒ０はＲＬ＜Ｒ０を満たすことが望ましいと推察された。
［効果］
本実施形態によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶装置および不揮発性記憶素子が得られる。
本実施形態によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶装置および不揮発性記憶素子が得られる。
（第２実施形態）
第２実施形態に係る不揮発性記憶装置は、第１実施形態に係る不揮発性記憶素子を備える不揮発性記憶装置であって、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
第２実施形態に係る不揮発性記憶装置は、第１実施形態に係る不揮発性記憶素子を備える不揮発性記憶装置であって、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
［第２実施形態に係る半導体装置の構成］
図２２は、本発明の第２実施形態に係る不揮発性記憶装置の構成を示すブロック図である。図２２に示すように、本実施形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、不揮発性記憶素子アレイ２０２（メモリセルアレイ）と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出しデータ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
図２２は、本発明の第２実施形態に係る不揮発性記憶装置の構成を示すブロック図である。図２２に示すように、本実施形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、不揮発性記憶素子アレイ２０２（メモリセルアレイ）と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出しデータ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
不揮発性記憶素子アレイ２０２は、図２２に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…（第１の電極配線）と、これらの複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…の上方または下方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…に立体交差するように形成された複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…（第２の電極配線）とを備えている。すなわち、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とビット線ＢＬ０、ＢＬ１、ＢＬ２、…とは、半導体基板の主面に平行な平面であって互いに異なる２つの平面にそれぞれ配設されている。
また、これらの複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…と複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１、Ｍ１１２、Ｍ１１３、Ｍ１２１、Ｍ１２２、Ｍ１２３、Ｍ１３１、Ｍ１３２、Ｍ１３３、…（以下、「メモリセルＭ１１１、Ｍ１１２、…」と表す）が設けられている。
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。アドレス信号は、複数のメモリセルＭ１１１、Ｍ１１２、…のうちの選択される特定のメモリセルのアドレスを示す信号である。行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号である。列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。制御回路２０９は、情報の読み出しサイクルにおいては、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。かかる動作により、選択されたワード線と選択されたビット線の両方に接続されているメモリセル（選択されたメモリセル）にのみ、電気的パルスが印加される。
センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
メモリセルＭ１１１、Ｍ１１２、…は、それぞれ整流素子Ｄ１１１、Ｄ１１２、Ｄ１１３、Ｄ１２２、Ｄ１２３、Ｄ１３１、Ｄ１３２、Ｄ１３３、…（以下、「整流素子Ｄ１１１、Ｄ１１２、…」と表す）と、第１実施形態に係る不揮発性記憶部１０８に相当する不揮発性記憶部ＶＲ１１１、ＶＲ１１２、ＶＲ１１３、ＶＲ１２２、ＶＲ１２３、ＶＲ１３１、ＶＲ１３２、ＶＲ１３３、…（以下、「不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…」と表す）と、第１実施形態に係る固定抵抗部１０９に相当する固定抵抗部ＦＲ１１１、ＦＲ１１２、ＦＲ１１３、ＦＲ１２２、ＦＲ１２３、ＦＲ１３１、ＦＲ１３２、ＦＲ１３３、…（以下、「固定抵抗部ＦＲ１１１、ＦＲ１１２、…」と表す）とを備えている。整流素子Ｄ１１１、Ｄ１１２、…と、不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…と、固定抵抗部ＦＲ１１１、ＦＲ１１２、…とは、それぞれが直列に接続されて、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、…とワード線ＷＬ０、ＷＬ１、ＷＬ２、…とを電気的に接続する。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…そのものの一部が図４の第２電極を構成していてもよい。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とは別個に図４の第２電極がそれぞれのメモリセルＭごとに設けられていてもよい。固定抵抗部ＦＲ１１１、ＦＲ１１２、…と、不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…と、整流素子Ｄ１１１、Ｄ１１２、…とが接続される順番や向きは限定されない。例えば、不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…がビット線ＢＬ０、ＢＬ１、ＢＬ２、…と接続されていてもよい。かかる場合にはビット線ＢＬ０、ＢＬ１、ＢＬ２、…そのものの一部が図４の第１電極を構成していてもよい。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…およびビット線ＢＬ０、ＢＬ１、ＢＬ２、…とは別個に図４の第１電極がそれぞれのメモリセルＭごとに設けられていてもよい。
不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…と固定抵抗部ＦＲ１１１、ＦＲ１１２、…とは、それぞれが対になって図４に示すような不揮発性記憶素子を構成している。不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…はタンタル酸化物を含む可変抵抗層を有しており、該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足する。固定抵抗部ＦＲ１１１、ＦＲ１１２、…は、それぞれ固定抵抗層を備えている。不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…の高抵抗状態ににおける抵抗値をＲＨ、低抵抗状態における抵抗値をＲＬ、固定抵抗部ＦＲ１１１、ＦＲ１１２、…の抵抗値をＲ０とすると、Ｒ０はＲＬ＜Ｒ０を満たす。具体的な数値の例を挙げると、ＲＬは３００Ω、ＲＨは１０5Ω、Ｒ０は１０００Ωとすることができる。
本実施形態において、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…のそれぞれが行選択回路／ドライバ２０３と接続される部分が図３の第１端子１０３に相当し、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…のそれぞれが列選択回路／ドライバ２０４と接続される部分が図３の第２端子１０４に相当する。なお、第１電極、第２電極、第１の電極配線、第２の電極配線、第１端子、第２端子などの名称は便宜的に付してあるものであって、対応関係や上下の位置関係は上述のものに限定されない（以下同じ）。
図２３は、本発明の第２実施形態に係る不揮発性記憶装置における整流素子Ｄ１１１、Ｄ１１２、…の電圧−電流特性を示す図である。図２３に示すように、整流素子Ｄ１１１、Ｄ１１２、…は双方向の電圧−電流特性を有し、電圧ＶがＶ＞Ｖ＋ｔｈもしくはＶ＜Ｖ−ｔｈとなる範囲では極めて抵抗が高くなり、実質的に絶縁体となる。クロスポイント型のメモリセルアレイでは、書き込みや読み出しの対象でないメモリセルへ電流が流れてしまったり（いわゆるリーク電流）、特定のメモリセルに書き込みや読み出しを行う際に隣接するメモリセルの影響を受けること（いわゆるクロストーク）が問題となる。本実施形態では、図２３のような特性を有する整流素子Ｄ１１１、Ｄ１１２、…を備えることにより、リーク電流やクロストークなどの障害を抑制できる。
本実施形態において、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とビット線ＢＬ０、ＢＬ１、ＢＬ２、…とを結ぶ電流経路のうち、各メモリセルＭ１１１、Ｍ１１２、…の不揮発性記憶部ＶＲ１１１、ＶＲ１１２、…が備える可変抵抗層および固定抵抗部ＦＲ１１１、ＦＲ１１２、…が備える固定抵抗層の抵抗値のみを考慮するものとし、その他の部分の抵抗値は無視できるものとする。
［第２実施形態に係る半導体装置の動作］
次に、書き込み時および読み出し時における第２実施形態に係る不揮発性記憶装置の動作例について図２２を参照しつつ説明する。以下では、可変抵抗層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てるものとして説明するが、抵抗状態と情報との対応関係はこれに限られるものではない（以下同じ）。
次に、書き込み時および読み出し時における第２実施形態に係る不揮発性記憶装置の動作例について図２２を参照しつつ説明する。以下では、可変抵抗層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てるものとして説明するが、抵抗状態と情報との対応関係はこれに限られるものではない（以下同じ）。
読み出し時においては、外部から、情報を読み出すべきメモリセルのアドレスを示すアドレス信号がアドレス入力回路２０８に、情報を読み出す動作を行うべきことおよびそのタイミングを示すコントロール信号が制御回路２０９に、それぞれ入力される。
入力された信号に基づいて、行選択回路／ドライバ２０３および列選択回路／ドライバ２０４により、情報を読み出すべきメモリセルに対応したワード線ＷＬおよびビット線ＢＬが選択される。メモリセルの選択が完了すると、制御回路２０９の制御に基づいて所定のタイミングで、選択されたワード線ＷＬおよびビット線ＢＬに読み出し電圧が印加される。センスアンプ２０６は、選択されたビット線ＢＬに流れる電流量を検出する。検出された電流量に基づいて選択されたメモリセルの抵抗状態が高抵抗状態にあるか低抵抗状態にあるかが判定される。該メモリセルが高抵抗状態にあるときには該メモリセルに書き込まれている情報は「１」であると判定され、データ入出力回路２０７から「１」を示す出力データＤＯが出力される。該メモリセルが低抵抗状態にあるときには該メモリセルに書き込まれている情報は「０」であると判定され、データ入出力回路２０７から「０」を示す出力データＤＯが出力される。
書き込み時においては、外部から、情報を書き込むべきメモリセルのアドレスを示すアドレス信号がアドレス入力回路２０８に、情報を書き込む動作を行うべきことおよびそのタイミングを示すコントロール信号が制御回路２０９に、書き込まれるべき情報（「１」または「０」）を示す信号（Ｄｉｎ）がデータ入出力回路２０７に、それぞれ入力される。
入力された信号に基づいて、行選択回路／ドライバ２０３および列選択回路／ドライバ２０４により、情報を書き込むべきメモリセルに対応したワード線ＷＬおよびビット線ＢＬが選択される。メモリセルの選択が完了すると、制御回路２０９の制御に基づいて所定のタイミングで書き込み回路２０５により電気的パルスが印加される。
書き込まれるべき情報が「１」の場合には、不揮発性記憶部ＶＲを高抵抗状態にするため、書き込み回路２０５は高抵抗化パルスとして、例えば、電圧を−３．５Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスを出力する。高抵抗化パルスは、行選択回路／ドライバ２０３、選択されたワード線ＷＬ、列選択回路／ドライバ２０４、選択されたビット線ＢＬを介して選択されたメモリセルに印加される。該メモリセルに含まれる整流素子Ｄは、印加される電圧が十分高いために抵抗値を無視できる。よって、高抵抗化パルスは不揮発性記憶部ＶＲと固定抵抗部ＦＲとからなる不揮発性記憶素子の両端に印加される。電圧は不揮発性記憶部ＶＲと固定抵抗部ＦＲとの間で分圧され、所定の電圧が不揮発性記憶部ＶＲの可変抵抗層に印加される。かかる動作により、選択されたメモリセルに含まれる不揮発性記憶部ＶＲの可変抵抗層は高抵抗状態となる。可変抵抗層がすでに高抵抗状態にあるときには可変抵抗層の抵抗値は変化しない（図１７）。可変抵抗層が低抵抗状態にあるときには可変抵抗層の抵抗値は高抵抗状態の抵抗値へと変化する。
書き込まれるべき情報が「０」の場合には、不揮発性記憶部ＶＲを低抵抗状態にするため、書き込み回路２０５は低抵抗化パルスとして、例えば、電圧を＋３Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスを出力する。低抵抗化パルスは、行選択回路／ドライバ２０３、選択されたワード線ＷＬ、列選択回路／ドライバ２０４、選択されたビット線ＢＬを介して選択されたメモリセルに印加される。該メモリセルに含まれる整流素子Ｄは、印加される電圧が十分高いために抵抗値を無視できる。よって、低抵抗化パルスは不揮発性記憶部ＶＲと固定抵抗部ＦＲとからなる不揮発性記憶素子の両端に印加される。電圧は不揮発性記憶部ＶＲと固定抵抗部ＦＲとの間で分圧され、所定の電圧が不揮発性記憶部ＶＲの可変抵抗層に印加される。かかる動作により、選択されたメモリセルに含まれる不揮発性記憶部ＶＲの可変抵抗層は低抵抗状態となる。可変抵抗層がすでに低抵抗状態にあるときには可変抵抗層の抵抗値は変化しない（図１７）。可変抵抗層が高抵抗状態にあるときには可変抵抗層の抵抗値は低抵抗状態の抵抗値へと変化する。
［効果］
本実施形態では、各メモリセルの不揮発性記憶部ＶＲに固定抵抗部ＦＲが直列に接続されているため、可変抵抗層が低抵抗状態に変化した際のブレークダウンが防止できる。本実施形態によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶素子アレイおよび不揮発性記憶装置が得られる。
本実施形態では、各メモリセルの不揮発性記憶部ＶＲに固定抵抗部ＦＲが直列に接続されているため、可変抵抗層が低抵抗状態に変化した際のブレークダウンが防止できる。本実施形態によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶素子アレイおよび不揮発性記憶装置が得られる。
本実施形態では、クロスポイント型の不揮発性記憶素子アレイおよび不揮発性記憶装置であるため、各素子の面積が小さく、高集積化された大容量で小型の記憶装置が実現できる。
第１実施形態において説明したように、本発明におけるタンタル酸化物を含む可変抵抗層を用いた場合、電極間に印加する電気的パルスの幅が２０ｎｓｅｃ程度の高速パルスであっても、抵抗変化現象を確認することができる。したがって、パルス幅は５０ｎｓｅｃ程度に設定してもよい。パルス幅が５０ｎｓｅｃ程度の高速パルスを用いると、不揮発性記憶装置２００の制御回路などの周辺回路の動作時間などを考慮したとしても、１回の書き込みサイクル時間は８０ｎｓｅｃ程度に設定することができる。その場合、例えばデータ入出力回路２０７の端子ＤＱを介して、不揮発性記憶装置２００の外部とのデータの入出力を１６ビットで行う場合、情報の書き込みに要するデータ転送速度は、１秒間当たり２５Ｍバイトとなり、非常に高速な書き込み動作を実現することができる。さらに、公知のページモードまたはバーストモードなどの手法を用い、不揮発性記憶装置内部での並列の書き込みビット数を増やすことによって、より一層高速な書き込み動作を実現することも可能である。
従来の不揮発性メモリにおいて、比較的高速なデータ転送が可能であるとして知られているNANDフラッシュメモリの場合、上記のページモードを用いたとしても、書き込みに要するデータ転送速度は１秒間当たり１０Ｍバイト程度である。このことからも、本実施形態に係る不揮発性記憶装置の書き込み動作の高速性を確認することができる。
第１実施形態において説明したように、本発明におけるタンタル酸化物を含む可変抵抗層を用いた場合、インプリント性の低い不揮発性記憶素子を実現することができる。すなわち、同一のデータを繰り返し書き込んだ後に、それと逆のデータを書き込む場合であっても、１回の高速パルスで書き換えを行うことができる。そのため、一般的に不揮発性記憶素子で必要とされる消去サイクルまたはリセットサイクルに代表されるような、書き込み前に一方のデータに揃えるステップが不要となる。この点も、本実施形態における不揮発性記憶装置における書き込みの高速化に寄与する。かかるステップが不要であるため、書き込み動作を単純なステップで行うことが可能となる。
書き込み用電圧は２〜３Ｖ程度の低電圧で足りるため、低消費電力化を実現することもできる。
本実施形態においては示されていないが、一般にメモリ装置においては、不良メモリセルを救済するため、メモリセルと同一構成の冗長救済用メモリセルが設けられる。また、エラー訂正用のパリティビット用のメモリセルをメモリアレイの一部に用意したり、そのようなパリティビット用のメモリセルから構成されるメモリアレイを別途設けたりする。本実施形態においても、そのようなメモリセルを別途設けるような構成としてもよく、その場合、そのようなメモリセルとして、本発明の不揮発性記憶素子を用いることができる。また、高抵抗化パルスおよび低抵抗化パルスの電圧値を異ならせた場合の例で説明しているが、最適なパルス電圧値は高抵抗化パルス電圧値と低抵抗化パルス電圧値とで等しい場合がある。その場合は、高抵抗化パルスおよび低抵抗化パルスの電圧値を等しくしてもよい。
本実施形態においては、半導体基板上に集積したクロスポイント構造のみについて説明している。しかしながら、このような半導体基板上ではなく、プラスチック基板などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で積層化したメモリ装置に適用するようにしてもよい。
本実施形態において、不揮発性記憶素子アレイを積層してもよい。第１実施形態において説明したように、本発明における可変抵抗層は低温で成膜することが可能である。したがって、本実施形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明のタンタル酸化物を含む可変抵抗層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能となる。
［変形例］
本変形例に係る不揮発性記憶装置２００’は、不揮発性記憶装置２００において、各メモリセルＭ１１１、Ｍ１１２、…から固定抵抗部ＦＲ１１１、ＦＲ１１２、…を省き、その代わりにビット線ＢＬ０、ＢＬ１、ＢＬ２、…に固定抵抗素子ＦＲ２０、ＦＲ２１、ＦＲ２２、…を設けている。本変形例に係る不揮発性記憶装置において、その他の点は上述の不揮発性記憶装置２００と同様であるから、共通する部分については同一の符号および名称を付して説明を省略する。
本変形例に係る不揮発性記憶装置２００’は、不揮発性記憶装置２００において、各メモリセルＭ１１１、Ｍ１１２、…から固定抵抗部ＦＲ１１１、ＦＲ１１２、…を省き、その代わりにビット線ＢＬ０、ＢＬ１、ＢＬ２、…に固定抵抗素子ＦＲ２０、ＦＲ２１、ＦＲ２２、…を設けている。本変形例に係る不揮発性記憶装置において、その他の点は上述の不揮発性記憶装置２００と同様であるから、共通する部分については同一の符号および名称を付して説明を省略する。
図２４は、本発明の第２実施形態の変形例に係る不揮発性記憶装置の構成を示すブロック図である。図２４に示すように、本変形例に係る不揮発性記憶装置２００’は、半導体基板上に、メモリ本体部２０１’を備えており、このメモリ本体部２０１’は、不揮発性記憶素子アレイ２０２’（メモリセルアレイ）と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、書き込み回路２０５と、センスアンプ２０６と、データ入出力回路２０７とを具備している。また、不揮発性記憶装置２００’は、アドレス入力回路２０８と、制御回路２０９とをさらに備えている。
メモリセルＭ１１１、Ｍ１１２、…は、それぞれ整流素子Ｄ１１１、Ｄ１１２、…と、第１実施形態に係る不揮発性記憶素子１０１に相当する不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、ＶＲ１１３’、ＶＲ１２２’、ＶＲ１２３’、ＶＲ１３１’、ＶＲ１３２’、ＶＲ１３３’、…（以下、「不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…」と表す）とを備えている。整流素子Ｄ１１１、Ｄ１１２、…と、不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…とは、それぞれが直列に接続されて、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、…とワード線ＷＬ０、ＷＬ１、ＷＬ２、…とを電気的に接続する。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…そのものの一部が図２の第１電極または第２電極を構成していてもよい。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とは別個に図２の第１電極または第２電極がそれぞれのメモリセルＭごとに設けられていてもよい。不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…と、整流素子Ｄ１１１、Ｄ１１２、…とが接続される順番や向きは限定されない。例えば、不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…がビット線ＢＬ０、ＢＬ１、ＢＬ２、…と接続されていてもよい。かかる場合にはビット線ＢＬ０、ＢＬ１、ＢＬ２、…そのものの一部が図２の第１電極または第２電極を構成していてもよい。ビット線ＢＬ０、ＢＬ１、ＢＬ２、…とは別個に図２の第１電極または第２電極がそれぞれのメモリセルＭごとに設けられていてもよい。
ビット線ＢＬ０、ＢＬ１、ＢＬ２、…のそれぞれには、列選択回路／ドライバ２０４と接続される部分に、固定抵抗素子ＦＲ２０、ＦＲ２１、ＦＲ２２…（抵抗器）が設けられている。なお、固定抵抗素子ＦＲ２０、ＦＲ２１、ＦＲ２２、…は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…のそれぞれにおいて、行選択回路／ドライバ２０３と接続される部分に設けられていてもよい。
不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…はタンタル酸化物を含む可変抵抗層を有しており、該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足する。また、不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…の高抵抗状態における抵抗値をＲＨ、低抵抗状態における抵抗値をＲＬ、固定抵抗素子ＦＲ２０、ＦＲ２１、ＦＲ２２…の抵抗値をＲ０とすると、Ｒ０はＲＬ＜Ｒ０を満たす。具体的な数値の例を挙げると、ＲＬは３００Ω、ＲＨは１０5Ω、Ｒ０は１０００Ωとすることができる。
本実施形態において、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とビット線ＢＬ０、ＢＬ１、ＢＬ２、…とを結ぶ電流経路のうち、各メモリセルＭ１１１、Ｍ１１２、…の不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…が備える可変抵抗層および固定抵抗素子ＦＲ２０、ＦＲ２１、ＦＲ２２、…の抵抗値のみを考慮するものとし、その他の部分の抵抗値は無視できるものとする。
本変形例に係る不揮発性記憶装置２００’の動作については、上述の説明において「不揮発性記憶部」を「不揮発性記憶素子」と読み替え「固定抵抗部」を「固定抵抗素子」と読み替えれば不揮発性記憶装置２００の動作と同様であるので説明を省略する。
本変形例では、各メモリセルの不揮発性記憶素子ＶＲに固定抵抗素子ＦＲが直列に接続されているため、可変抵抗層が低抵抗状態に変化した際のブレークダウンが防止できる。本変形例によっても、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶素子アレイおよび不揮発性記憶装置が得られる。
本変形例では、各メモリセルＭに固定抵抗部を設ける構成に比べて抵抗を設ける数が少なくてすむため、製造が容易となる。
本変形例でも、上述した本実施形態の効果が得られることは言うまでもない。
（第３実施形態）
第３実施形態に係る不揮発性記憶装置は、第１実施形態に係る不揮発性記憶素子を備える不揮発性記憶装置であって、１トランジスタ／１不揮発性記憶部（１Ｔ／１Ｒ型）のものである。
第３実施形態に係る不揮発性記憶装置は、第１実施形態に係る不揮発性記憶素子を備える不揮発性記憶装置であって、１トランジスタ／１不揮発性記憶部（１Ｔ／１Ｒ型）のものである。
［第３実施形態に係る不揮発性記憶装置の構成］
図２５は、本発明の第３実施形態に係る不揮発性記憶装置の構成を示すブロック図である。図２５に示すように、本実施形態に係る不揮発性記憶装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、不揮発性記憶素子アレイ３０２（メモリセルアレイ）と、行選択回路／ドライバ３０３と、列選択回路／ドライバ３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
図２５は、本発明の第３実施形態に係る不揮発性記憶装置の構成を示すブロック図である。図２５に示すように、本実施形態に係る不揮発性記憶装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、不揮発性記憶素子アレイ３０２（メモリセルアレイ）と、行選択回路／ドライバ３０３と、列選択回路／ドライバ３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
不揮発性記憶素子アレイ３０２は、半導体基板の上に形成された、互いに立体交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…およびビット線ＢＬ０、ＢＬ１、ＢＬ２、…と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、…およびビット線ＢＬ０、ＢＬ１、ＢＬ２、…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ３１、Ｔ３２、Ｔ３３、…（以下、「トランジスタＴ１１、Ｔ１２、…」と表す）と、トランジスタＴ１１、Ｔ１２、…と１対１に設けられた複数のメモリセルＭ２１１、Ｍ２１２、Ｍ２１３、Ｍ２２１、Ｍ２２２、Ｍ２２３、Ｍ２３１、Ｍ２３２、Ｍ２３３（以下、「メモリセルＭ２１１、Ｍ２１２、…」と表す）とを備えている。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とビット線ＢＬ０、ＢＬ１、ＢＬ２、…とは、半導体基板の主面に平行な平面であって互いに異なる２つの平面にそれぞれ配設されている。
不揮発性記憶素子アレイ３０２はさらに、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…に平行して、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…と一対一に対応するように配列されている複数のプレート線ＰＬ０、ＰＬ１、ＰＬ２、…を備えている。プレート線ＰＬ０、ＰＬ１、ＰＬ２、…は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…が配設される平面（半導体基板の主面に平行な平面）と同じ平面に配設されてもよいし、別の平面（半導体基板の主面に平行な平面）に配設されてもよい。
図２５に示すように、トランジスタＴ１１、Ｔ１２、Ｔ１３、…のドレイン（第１主端子）はビット線ＢＬ０に、トランジスタＴ２１、Ｔ２２、Ｔ２３、…のドレインはビット線ＢＬ１に、トランジスタＴ３１、Ｔ３２、Ｔ３３、…のドレインはビット線ＢＬ２に、それぞれ接続されている。
トランジスタＴ１１、Ｔ２１、Ｔ３１、…のゲート（制御端子）はワード線ＷＬ０に、トランジスタＴ１２、Ｔ２２、Ｔ３２、…のゲートはワード線ＷＬ１に、トランジスタＴ１３、Ｔ２３、Ｔ３３、…のゲートはワード線ＷＬ２に、それぞれ接続されている。
トランジスタＴ１１、Ｔ１２、…のソース（第２主端子）はそれぞれ、メモリセルＭ２１１、Ｍ２１２、…と接続されている。なお、トランジスタのドレインとソースとは入れ替わっていてもよい。
メモリセルＭ２１１、Ｍ２２１、Ｍ２３１、…はプレート線ＰＬ０に、メモリセルＭ２１２、Ｍ２２２、Ｍ２３２、…はプレート線ＰＬ１に、メモリセルＭ２１３、Ｍ２２３、Ｍ２３３、…はプレート線ＰＬ２に、それぞれ接続されている。
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ３０４へ出力する。アドレス信号は、複数のメモリセルＭ２１１、Ｍ２１２、…のうちの選択される特定のメモリセルのアドレスを示す信号である。行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号である。列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ３０４へ出力する。
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧（ＯＮ電圧）を印加する。
列選択回路／ドライバ３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路／ドライバ３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。かかる動作により、選択されたワード線と選択されたビット線の両方に接続されているメモリセル（選択されたメモリセル）にのみ、電気的パルスが印加される。
センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
メモリセルＭ１１１、Ｍ１１２、…は、それぞれ第１実施形態に係る不揮発性記憶部１０８に相当する不揮発性記憶部ＶＲ２１１、ＶＲ２１２、ＶＲ２１３、ＶＲ２２２、ＶＲ２２３、ＶＲ２３１、ＶＲ２３２、ＶＲ２３３、…（以下、「不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…」と表す）と、固定抵抗部１０９に相当する固定抵抗部ＦＲ２１１、ＦＲ２１２、ＦＲ２１３、ＦＲ２２２、ＦＲ２２３、ＦＲ２３１、ＦＲ２３２、ＦＲ２３３、…（以下、「固定抵抗部ＦＲ２１１、ＦＲ２１２、…」と表す）とを備えた不揮発性記憶素子である。
トランジスタＴ１１、Ｔ１２、Ｔ３１、…の２つの主端子と、不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…と、固定抵抗部ＦＲ２１１、ＦＲ２１２、…とは、それぞれが直列に接続されて、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、…とワード線ＷＬ０、ＷＬ１、ＷＬ２、…とを電気的に接続する。プレート線ＰＬ０、ＰＬ１、ＰＬ２、…そのものの一部が図４の第２電極を構成していてもよい。プレート線ＰＬ０、ＰＬ１、ＰＬ２、…とは別個に図４の第２電極がそれぞれのメモリセルＭごとに設けられていてもよい。トランジスタＴ１１、Ｔ１２、Ｔ３１、…と、不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…と、固定抵抗部ＦＲ２１１、ＦＲ２１２、…とが接続される順番や向きは限定されない。例えば、不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…がビット線ＢＬ０、ＢＬ１、ＢＬ２、…と接続されていてもよい。かかる場合には、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…そのものの一部が図４の第１電極を構成していてもよい。ビット線ＢＬ０、ＢＬ１、ＢＬ２、…とは別個に図４の第１電極がそれぞれのメモリセルＭごとに設けられていてもよい。
不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…と固定抵抗部ＦＲ２１１、ＦＲ２１２、…とは、それぞれが対になって図４に示すような不揮発性記憶素子を構成している。不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…はタンタル酸化物を含む可変抵抗層を有しており、該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足する。固定抵抗部ＦＲ２１１、ＦＲ２１２、…は、それぞれ固定抵抗層を備えている。不揮発性記憶部ＶＲ２１１、ＶＲ２１２、…の高抵抗状態における抵抗値をＲＨ、低抵抗状態における抵抗値をＲＬ、固定抵抗部ＦＲ２１１、ＦＲ２１２、…の抵抗値をＲ０とすると、Ｒ０はＲＬ＜Ｒ０を満たす。具体的な数値の例を挙げると、ＲＬは３００Ω、ＲＨは１０5Ω、Ｒ０は１０００Ωとすることができる。
本実施形態において、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…のそれぞれが行選択回路／ドライバ３０３と接続される部分が図３の第１端子１０３に相当し、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…のそれぞれが列選択回路／ドライバ３０４と接続される部分が図３の第２端子１０４に相当する。なお、第１電極、第２電極、第１の電極配線、第２の電極配線、第１端子、第２端子などの名称は便宜的に付してあるものであって、対応関係や上下の位置関係は上述のものに限定されない（以下同じ）。
［第３実施形態に係る半導体装置の動作］
次に、書き込み時および読み出し時における第３実施形態に係る不揮発性記憶装置の動作例について図２５を参照しつつ説明する。
次に、書き込み時および読み出し時における第３実施形態に係る不揮発性記憶装置の動作例について図２５を参照しつつ説明する。
読み出し時においては、外部から、情報を読み出すべきメモリセルのアドレスを示すアドレス信号がアドレス入力回路３０９に、情報を読み出す動作を行うべきことおよびそのタイミングを示すコントロール信号が制御回路３１０に、それぞれ入力される。
入力された信号に基づいて、行選択回路／ドライバ３０３および列選択回路／ドライバ３０４により、情報を読み出すべきメモリセルに対応したワード線ＷＬおよびビット線ＢＬが選択される。選択されたワード線ＷＬには、行選択回路／ドライバ３０３を介して所定の電圧が印加され、該ワード線ＷＬに接続されているトランジスタＴがＯＮ状態となる。メモリセルの選択が完了すると、制御回路３１０の制御に基づいて所定のタイミングで、選択されたビット線ＢＬに読み出し電圧が印加される。センスアンプ３０６は、選択されたビット線ＢＬに流れる電流量を検出する。検出された電流量に基づいて選択されたメモリセルの抵抗状態が高抵抗状態にあるか低抵抗状態にあるかが判定される。該メモリセルが高抵抗状態にあるときには該メモリセルに書き込まれている情報は「１」であると判定され、データ入出力回路３０７から「１」を示す出力データＤＯが出力される。該メモリセルが低抵抗状態にあるときには該メモリセルに書き込まれている情報は「０」であると判定され、データ入出力回路３０７から「０」を示す出力データＤＯが出力される。
書き込み時においては、外部から、情報を書き込むべきメモリセルのアドレスを示すアドレス信号がアドレス入力回路３０９に、情報を書き込む動作を行うべきことおよびそのタイミングを示すコントロール信号が制御回路３１０に、書き込まれるべき情報（「１」または「０」）を示す信号（Ｄｉｎ）がデータ入出力回路３０７に、それぞれ入力される。
入力された信号に基づいて、行選択回路／ドライバ３０３および列選択回路／ドライバ３０４により、情報を書き込むべきメモリセルに対応したワード線ＷＬおよびビット線ＢＬが選択される。選択されたワード線ＷＬには、行選択回路／ドライバ３０３を介して所定の電圧が印加され、該ワード線ＷＬに接続されているトランジスタＴがＯＮ状態となる。なお、本実施形態ではＯＮ状態のトランジスタの抵抗（ＯＮ抵抗）は無視できるものとする。メモリセルの選択が完了すると、制御回路３１０の制御に基づいて所定のタイミングで書き込み回路２０５により電気的パルスが印加される。
書き込まれるべき情報が「１」の場合には、不揮発性記憶部ＶＲを高抵抗状態にするため、書き込み回路３０５は高抵抗化パルスとして、例えば、電圧を−３．５Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスを出力する。高抵抗化パルスは、列選択回路／ドライバ３０４、選択されたビット線ＢＬ、プレート線ＰＬおよびＶＣＰ電源３０８を介して選択されたメモリセルに印加される。よって、高抵抗化パルスは不揮発性記憶部ＶＲと固定抵抗部ＦＲとからなる不揮発性記憶素子の両端に印加される。電圧は不揮発性記憶部ＶＲと固定抵抗部ＦＲとの間で分圧され、所定の電圧が不揮発性記憶部ＶＲの可変抵抗層に印加される。かかる動作により、選択されたメモリセルに含まれる不揮発性記憶部ＶＲの可変抵抗層は高抵抗状態となる。可変抵抗層がすでに高抵抗状態にあるときには可変抵抗層の抵抗値は変化しない（図１７）。可変抵抗層が低抵抗状態にあるときには可変抵抗層の抵抗値は高抵抗状態の抵抗値へと変化する。
書き込まれるべき情報が「０」の場合には、不揮発性記憶部ＶＲを低抵抗状態にするため、書き込み回路３０５は低抵抗化パルスとして、例えば、電圧を＋３Ｖ、パルス幅を１００ｎｓｅｃとする矩形パルスを出力する。低抵抗化パルスは、列選択回路／ドライバ３０４、選択されたビット線ＢＬ、プレート線ＰＬおよびＶＣＰ電源３０８を介して選択されたメモリセルに印加される。よって、低抵抗化パルスは不揮発性記憶部ＶＲと固定抵抗部ＦＲとからなる不揮発性記憶素子の両端に印加される。電圧は不揮発性記憶部ＶＲと固定抵抗部ＦＲとの間で分圧され、所定の電圧が不揮発性記憶部ＶＲの可変抵抗層に印加される。かかる動作により、選択されたメモリセルに含まれる不揮発性記憶部ＶＲの可変抵抗層は低抵抗状態となる。可変抵抗層がすでに低抵抗状態にあるときには可変抵抗層の抵抗値は変化しない（図１７）。可変抵抗層が高抵抗状態にあるときには可変抵抗層の抵抗値は低抵抗状態の抵抗値へと変化する。
なお、固定抵抗部ＦＲを省き、代わりにトランジスタＴ１１、Ｔ１２、Ｔ３１、…のＯＮ抵抗（ＯＮ状態における２つの主端子の間の抵抗値）を利用してもよい。この場合、該ＯＮ抵抗をＲ０とする。ＯＮ抵抗は、トランジスタＴ１１、Ｔ１２、Ｔ３１、…の具体的設計およびＯＮ電圧の大きさなどにより適宜調整が可能である。かかる構成では、固定抵抗部ＦＲを設ける必要がないため、構成が単純化される。
［効果］
本実施形態では、各メモリセルの不揮発性記憶部ＶＲに固定抵抗部ＦＲが直列に接続されているため、可変抵抗層が低抵抗状態に変化した際のブレークダウンが防止できる。本実施形態によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶素子アレイおよび不揮発性記憶装置が得られる。
本実施形態では、各メモリセルの不揮発性記憶部ＶＲに固定抵抗部ＦＲが直列に接続されているため、可変抵抗層が低抵抗状態に変化した際のブレークダウンが防止できる。本実施形態によれば、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶素子アレイおよび不揮発性記憶装置が得られる。
本実施形態では、１Ｔ１Ｒ型の不揮発性記憶素子アレイおよび不揮発性記憶装置であるため、同一容量ではクロスポイント型に比べて装置は大きくなるものの、リーク電流やクロストークの問題が生じない。ＣＭＯＳプロセスに容易に組み合わせることができ、動作の制御も容易となる。
本実施形態においても、クロスポイント型の不揮発性記憶素子アレイおよび不揮発性記憶装置に特有の効果を除いて、第２実施形態と同様の効果が得られることは言うまでもない。本実施形態においても、クロスポイント型の不揮発性記憶素子アレイおよび不揮発性記憶装置に特有の構成を除いて、第２実施形態と同様の変形例が可能であることも言うまでもない。
［変形例］
本変形例に係る不揮発性記憶装置３００’は、不揮発性記憶装置３００において、各メモリセルＭ２１１、Ｍ２１２、…から固定抵抗部ＦＲ２１１、ＦＲ２１２、…を省き、その代わりにビット線ＢＬ０、ＢＬ１、ＢＬ２、…に固定抵抗素子ＦＲ３０、ＦＲ３１、ＦＲ３２、…を設けている。本変形例に係る不揮発性記憶装置において、その他の点は上述の不揮発性記憶装置３００と同様であるから、共通する部分については同一の符号および名称を付して説明を省略する。
本変形例に係る不揮発性記憶装置３００’は、不揮発性記憶装置３００において、各メモリセルＭ２１１、Ｍ２１２、…から固定抵抗部ＦＲ２１１、ＦＲ２１２、…を省き、その代わりにビット線ＢＬ０、ＢＬ１、ＢＬ２、…に固定抵抗素子ＦＲ３０、ＦＲ３１、ＦＲ３２、…を設けている。本変形例に係る不揮発性記憶装置において、その他の点は上述の不揮発性記憶装置３００と同様であるから、共通する部分については同一の符号および名称を付して説明を省略する。
図２６は、本発明の第３実施形態の変形例に係る不揮発性記憶装置の構成を示すブロック図である。図２６に示すように、本変形例に係る不揮発性記憶装置３００’は、半導体基板上に、メモリ本体部３０１’を備えており、このメモリ本体部３０１’は、不揮発性記憶素子アレイ３０２’（メモリセルアレイ）と、行選択回路／ドライバ３０３と、列選択回路／ドライバ３０４と、書き込み回路３０５と、センスアンプ３０６と、データ入出力回路３０７とを具備している。また、不揮発性記憶装置３００’は、ＶＣＰ電源３０８と、アドレス入力回路３０９と、制御回路３１０とをさらに備えている。
メモリセルＭ２１１、Ｍ２１２、…は、それぞれ図２の不揮発性記憶素子１０１に相当する不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、ＶＲ２１３’、ＶＲ２２２’、ＶＲ２２３’、ＶＲ２３１’、ＶＲ２３２’、ＶＲ２３３’、…（以下、「不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、…」と表す）である。
トランジスタＴ１１、Ｔ１２、…の２つの主端子と、不揮発性記憶素子ＶＲ１１１’、ＶＲ１１２’、…とは、それぞれが直列に接続されて、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、…とワード線ＷＬ０、ＷＬ１、ＷＬ２、…とを電気的に接続する。プレート線ＰＬ０、ＰＬ１、ＰＬ２、…そのものの一部が図４の第１電極または第２電極を構成していてもよい。プレート線ＰＬ０、ＰＬ１、ＰＬ２、…とは別個に図４の第１電極または第２電極がそれぞれのメモリセルＭごとに設けられていてもよい。トランジスタＴ１１、Ｔ１２、Ｔ３１、…と、不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、…とが接続される順番や向きは限定されない。例えば、不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、…がビット線ＢＬ０、ＢＬ１、ＢＬ２、…と接続されていてもよい。かかる場合には、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…そのものの一部が図４の第１電極または第２電極を構成していてもよい。ビット線ＢＬ０、ＢＬ１、ＢＬ２、…とは別個に図４の第１電極または第２電極がそれぞれのメモリセルＭごとに設けられていてもよい。
ビット線ＢＬ０、ＢＬ１、ＢＬ２、…のそれぞれには、列選択回路／ドライバ２０４と接続される部分に、固定抵抗素子ＦＲ３０、ＦＲ３１、ＦＲ３２…（抵抗器）が設けられている。なお、固定抵抗素子ＦＲ３０、ＦＲ３１、ＦＲ３２、…は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…のそれぞれにおいて、行選択回路／ドライバ３０３と接続される部分に設けられていてもよい。
不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、…はタンタル酸化物を含む可変抵抗層を有しており、該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足する。また、不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、…の高抵抗状態における抵抗値をＲＨ、低抵抗状態における抵抗値をＲＬ、固定抵抗素子ＦＲ３０、ＦＲ３１、ＦＲ３２…の抵抗値をＲ０とすると、Ｒ０はＲＬ＜Ｒ０を満たす。具体的な数値の例を挙げると、ＲＬは３００Ω、ＲＨは１０5Ω、Ｒ０は１０００Ωとすることができる。
本実施形態において、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…とビット線ＢＬ０、ＢＬ１、ＢＬ２、…とを結ぶ電流経路のうち、各メモリセルＭ２１１、Ｍ２１２、…の不揮発性記憶素子ＶＲ２１１’、ＶＲ２１２’、…が備える可変抵抗層および固定抵抗素子ＦＲ３０、ＦＲ３１、ＦＲ３２、…の抵抗値のみを考慮するものとし、その他の部分の抵抗値は無視できるものとする。
本変形例に係る不揮発性記憶装置３００’の動作については、上述の説明において「不揮発性記憶部」を「不揮発性記憶素子」と読み替え「固定抵抗部」を「固定抵抗素子」と読み替えれば不揮発性記憶装置３００の動作と同様であるので説明を省略する。
本変形例では、各メモリセルの不揮発性記憶素子ＶＲに固定抵抗素子ＦＲが直列に接続されているため、可変抵抗層が低抵抗状態に変化した際のブレークダウンが防止できる。本変形例によっても、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す不揮発性記憶素子アレイおよび不揮発性記憶装置が得られる。
本変形例では、各メモリセルＭに固定抵抗部を設ける構成に比べて抵抗を設ける数が少なくてすむため、製造が容易となる。
本変形例でも、上述した本実施形態の効果が得られることは言うまでもない。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイは、半導体製造プロセスと親和性の高い材料を用いて、動作の高速化を図ることができ、かつ安定して可逆的な書き換え特性を示す、不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイとして有用である。
１００ 不揮発性記憶装置
１０１ 不揮発性記憶素子
１０２ 抵抗
１０３ 第１端子
１０４ 第２端子
１０５ 電源
１０６ 第１出力端子
１０７ 第２出力端子
１０８ 不揮発性記憶素子
１０９ 抵抗素子
１１１ 第１電極
１１２ 第２電極
１１３ 可変抵抗層
１１４ 金属層
１１５ 固定抵抗層
１２０ 基板
１３０ 不揮発性記憶装置
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリアレイ
２０３ 行選択回路／ドライバ
２０４ 列選択回路／ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
３００ 不揮発性記憶装置
３０１ メモリ本体部
３０２ メモリアレイ
３０３ 行選択回路／ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ セルプレート電源
３０９ アドレス入力回路
３１０ 制御回路
ＢＬ０、ＢＬ１、… ビット線
ＷＬ０、ＷＬ１、… ワード線
ＰＬ０、ＰＬ１、… プレート線
Ｍ１１１、Ｍ１１２、… メモリセル
Ｔ１１、Ｔ１２、… トランジスタ
ＶＲ１１１、ＶＲ１１２、… 不揮発性記憶部
ＦＲ１１１、ＦＲ１１２、… 固定抵抗部
ＶＲ１１１’、ＶＲ１１２’、… 不揮発性記憶素子
ＦＲ２０、ＦＲ２１、… 固定抵抗素子
Ｍ２１１、Ｍ２１２、… メモリセル
ＶＲ２１１、ＶＲ２１２、… 不揮発性記憶部
ＦＲ２１１、ＦＲ２１２、… 固定抵抗部
Ｄ２１１、Ｄ２１２、… 整流素子
ＶＲ２１１’、ＶＲ２１２’、… 不揮発性記憶素子
ＦＲ３０、ＦＲ３１、… 固定抵抗素子
１０１ 不揮発性記憶素子
１０２ 抵抗
１０３ 第１端子
１０４ 第２端子
１０５ 電源
１０６ 第１出力端子
１０７ 第２出力端子
１０８ 不揮発性記憶素子
１０９ 抵抗素子
１１１ 第１電極
１１２ 第２電極
１１３ 可変抵抗層
１１４ 金属層
１１５ 固定抵抗層
１２０ 基板
１３０ 不揮発性記憶装置
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリアレイ
２０３ 行選択回路／ドライバ
２０４ 列選択回路／ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
３００ 不揮発性記憶装置
３０１ メモリ本体部
３０２ メモリアレイ
３０３ 行選択回路／ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ セルプレート電源
３０９ アドレス入力回路
３１０ 制御回路
ＢＬ０、ＢＬ１、… ビット線
ＷＬ０、ＷＬ１、… ワード線
ＰＬ０、ＰＬ１、… プレート線
Ｍ１１１、Ｍ１１２、… メモリセル
Ｔ１１、Ｔ１２、… トランジスタ
ＶＲ１１１、ＶＲ１１２、… 不揮発性記憶部
ＦＲ１１１、ＦＲ１１２、… 固定抵抗部
ＶＲ１１１’、ＶＲ１１２’、… 不揮発性記憶素子
ＦＲ２０、ＦＲ２１、… 固定抵抗素子
Ｍ２１１、Ｍ２１２、… メモリセル
ＶＲ２１１、ＶＲ２１２、… 不揮発性記憶部
ＦＲ２１１、ＦＲ２１２、… 固定抵抗部
Ｄ２１１、Ｄ２１２、… 整流素子
ＶＲ２１１’、ＶＲ２１２’、… 不揮発性記憶素子
ＦＲ３０、ＦＲ３１、… 固定抵抗素子
Claims (11)
- 第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配置され、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層と、
前記第１電極と接続された第１端子と、
前記第２電極と接続された第２端子とを備え、
前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成され、
前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、
前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、
前記第１端子から前記第１電極と前記可変抵抗層と前記第２電極とを経由して前記第２端子に至る電流経路のうち、前記可変抵抗層を除いた部分の抵抗値をＲ０とするとき、
Ｒ０がＲＬ＜Ｒ０を満たす、不揮発性記憶装置。 -
前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ≦１．９を満足するように構成されている、請求項１に記載の不揮発性記憶装置。
-
前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０．５≦ｘ≦１．９を満足するように構成されている、請求項１に記載の不揮発性記憶装置。
-
前記可変抵抗層は、少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０．８≦ｘ≦１．９を満足するように構成されている、請求項１に記載の不揮発性記憶装置。
- 第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配置され、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層とを備え、
前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成され、
前記可変抵抗層と直列に固定抵抗部が設けられている、不揮発性記憶素子。 - 前記電流経路において前記可変抵抗層と直列に抵抗器が設けられ、
前記抵抗器の抵抗値をＲ０とするとき、
Ｒ０がＲＬ＜Ｒ０を満たす、請求項１に記載の不揮発性記憶装置。 - 半導体基板と、
前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数の第１の電極配線と、
前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、
前記複数の第１の電極配線および前記複数の第２の電極配線の立体交差点に対応して設けられた不揮発性記憶素子とを備え、
前記不揮発性記憶素子は、その対応する第１の電極配線と第２の電極配線とを接続するように直列に配設された、不揮発性記憶部と固定抵抗部とを備え、
前記不揮発性記憶部は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、
前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、
前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、
前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、
前記固定抵抗部の抵抗値をＲ０とするとき、
Ｒ０がＲＬ＜Ｒ０を満たす、不揮発性記憶素子アレイ。 - 半導体基板と、
前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数の第１の電極配線と、
前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、
前記複数の第１の電極配線および前記複数の第２の電極配線の立体交差点に対応して対応する第１の電極配線と第２の電極配線とを接続するように配設された不揮発性記憶素子と、
前記複数の第１の電極配線および前記複数の第２の電極配線のいずれか一方のそれぞれに設けられた抵抗器とを備え、
前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、
前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、
前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、
前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、
前記抵抗器の抵抗値をＲ０とするとき、
Ｒ０がＲＬ＜Ｒ０を満たす、不揮発性記憶素子アレイ。 - 半導体基板と、
前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数のビット線と、
前記半導体基板上に前記半導体基板の主面に平行な面内においてかつ前記複数のビット線と立体交差するように形成された複数のワード線と、
前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数のワード線と一対一に対応するようにかつ前記複数のビット線と立体交差するように形成された複数のプレート線と、
前記複数のビット線および前記複数のワード線の立体交差点に対応して、対応するビット線とプレート線とを接続するように直列に配設されたトランジスタおよび不揮発性記憶素子とを備え、
前記トランジスタは少なくとも１個の制御端子と２個の主端子とを備え、前記制御端子は対応するワード線と接続され、２個の主端子はビット線とプレート線とを電気的に接続するように配設され、
前記不揮発性記憶素子のそれぞれは、直列に接続された不揮発性記憶部と固定抵抗部とを備え、
前記不揮発性記憶部は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、
前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、
前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、
前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、
前記固定抵抗部の抵抗値をＲ０とするとき、
Ｒ０がＲＬ＜Ｒ０を満たす、不揮発性記憶素子アレイ。 - 半導体基板と、
前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数のビット線と、
前記半導体基板上に前記半導体基板の主面に平行な面内においてかつ前記複数のビット線と立体交差するように形成された複数のワード線と、
前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数のワード線と一対一に対応するようにかつ前記複数のビット線と立体交差するように形成された複数のプレート線と、
前記複数のビット線および前記複数のワード線の立体交差点に対応して、対応するビット線とプレート線とを接続するように直列に配設されたトランジスタおよび不揮発性記憶素子と、
前記複数のビット線および前記複数のプレート線のいずれか一方のそれぞれに設けられた抵抗器とを備え、
前記トランジスタは少なくとも１個の制御端子と２個の主端子とを備え、前記制御端子は対応するワード線と接続され、２個の主端子はビット線とプレート線とを電気的に接続するように配設され、
前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、
前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、
前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、
前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、
前記抵抗器の抵抗値をＲ０とするとき、
Ｒ０がＲＬ＜Ｒ０を満たす、不揮発性記憶素子アレイ。 - 半導体基板と、
前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行に形成された複数のビット線と、
前記半導体基板上に前記半導体基板の主面に平行な面内においてかつ前記複数のビット線と立体交差するように形成された複数のワード線と、
前記半導体基板上に前記半導体基板の主面に平行な面内において互いに平行にかつ前記複数のワード線と一対一に対応するようにかつ前記複数のビット線と立体交差するように形成された複数のプレート線と、
前記複数のビット線および前記複数のワード線の立体交差点に対応して、対応するビット線とプレート線とを接続するように直列に配設されたトランジスタおよび不揮発性記憶素子とを備え、
前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて低抵抗状態と低抵抗状態よりも抵抗値が高い高抵抗状態とを含む複数の抵抗状態の間で可逆的に抵抗値が変化する可変抵抗層とを備え、
前記可変抵抗層は、タンタル酸化物を含み、当該タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５を満足するように構成されており、
前記可変抵抗層が低抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＬとし、
前記可変抵抗層が高抵抗状態にあるときの第１電極と第２電極との間の抵抗値をＲＨとし、
前記トランジスタのＯＮ状態における抵抗値をＲ０とするとき、
Ｒ０がＲＬ＜Ｒ０を満たす、不揮発性記憶素子アレイ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007086514 | 2007-03-29 | ||
| JP2007086514 | 2007-03-29 | ||
| PCT/JP2008/000766 WO2008126365A1 (ja) | 2007-03-29 | 2008-03-27 | 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP4252110B2 JP4252110B2 (ja) | 2009-04-08 |
| JPWO2008126365A1 true JPWO2008126365A1 (ja) | 2010-07-22 |
Family
ID=39863525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008535812A Active JP4252110B2 (ja) | 2007-03-29 | 2008-03-27 | 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US8058636B2 (ja) |
| JP (1) | JP4252110B2 (ja) |
| WO (1) | WO2008126365A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR101493874B1 (ko) * | 2008-11-12 | 2015-02-16 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
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- 2008-03-27 JP JP2008535812A patent/JP4252110B2/ja active Active
- 2008-03-27 US US12/302,468 patent/US8058636B2/en active Active
-
2011
- 2011-09-27 US US13/246,483 patent/US8217489B2/en active Active
-
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- 2012-05-30 US US13/483,808 patent/US8492875B2/en active Active
Also Published As
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|---|---|
| WO2008126365A1 (ja) | 2008-10-23 |
| US8058636B2 (en) | 2011-11-15 |
| JP4252110B2 (ja) | 2009-04-08 |
| US20120235111A1 (en) | 2012-09-20 |
| US20090250678A1 (en) | 2009-10-08 |
| US8492875B2 (en) | 2013-07-23 |
| US20120074369A1 (en) | 2012-03-29 |
| US8217489B2 (en) | 2012-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081224 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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| R350 | Written notification of registration of transfer |
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