JPWO2003106743A1 - n型半導体ダイヤモンド製造方法及び半導体ダイヤモンド - Google Patents

n型半導体ダイヤモンド製造方法及び半導体ダイヤモンド Download PDF

Info

Publication number
JPWO2003106743A1
JPWO2003106743A1 JP2004513544A JP2004513544A JPWO2003106743A1 JP WO2003106743 A1 JPWO2003106743 A1 JP WO2003106743A1 JP 2004513544 A JP2004513544 A JP 2004513544A JP 2004513544 A JP2004513544 A JP 2004513544A JP WO2003106743 A1 JPWO2003106743 A1 JP WO2003106743A1
Authority
JP
Japan
Prior art keywords
diamond
type
type semiconductor
single crystal
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004513544A
Other languages
English (en)
Other versions
JP4218639B2 (ja
Inventor
難波 暁彦
暁彦 難波
今井 貴浩
貴浩 今井
西林 良樹
良樹 西林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of JPWO2003106743A1 publication Critical patent/JPWO2003106743A1/ja
Application granted granted Critical
Publication of JP4218639B2 publication Critical patent/JP4218639B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02Elements
    • C30B29/04Diamond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02376Carbon, e.g. diamond-like carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02428Structure
    • H01L21/0243Surface structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/02444Carbon, e.g. diamond-like carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02527Carbon, e.g. diamond-like carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02576N-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02609Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02658Pretreatments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/041Making n- or p-doped regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66015Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66022Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66015Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本発明は、n型半導体ダイヤモンドの製造方法、n型半導体ダイヤモンド、pn接合型半導体ダイヤモンド、pnp接合型半導体ダイヤモンド、npn接合型半導体ダイヤモンド、及びpin接合型半導体ダイヤモンドに関する。本発明において、ダイヤモンド{100}単結晶基板(10)を加工し、ダイヤモンド{111}面を形成後、ダイヤモンド{111}面上にn型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させてn型ダイヤモンドエピタキシャル層(20)を形成する。また、上記のようにして得られるn型半導体ダイヤモンドとp型半導体ダイヤモンド、及びノンドープダイヤモンドを組み合わせること、p型半導体ダイヤモンド{100}単結晶基板を用いること等により、pn接合型、pnp接合型、npn接合型及びpin接合型の半導体ダイヤモンドが得られる。

Description

【0001】 技術分野
【0002】 本発明は、n型半導体ダイヤモンドの製造方法、n型半導体ダイヤモンド、pn接合型半導体ダイヤモンド、pnp接合型半導体ダイヤモンド、npn接合型半導体ダイヤモンド、及びpin接合型半導体ダイヤモンドに関する。
【0003】 背景技術
【0004】 現在、ダイヤモンドを半導体デバイス材料として利用するための研究が精力的に行われている。ダイヤモンドを使用した半導体デバイスは、高温環境下、宇宙環境下でも安定に動作し、且つ高速、高出力な動作にも耐え得るので、その必要性は高まっている。
【0005】 ダイヤモンドを半導体デバイスの材料として利用するには、p型又はn型の電気伝導型制御が必要である。p型半導体ダイヤモンドは、例えば、ダイヤモンドの化学気相成長(CVD)時に、チャンバ内にホウ素を含む化合物を不純物源として導入することにより容易に得ることができる。
【0006】 一方、これまで合成は困難とされてきたn型半導体ダイヤモンドは、近年、ダイヤモンド{111}単結晶基板上にn型ドーパントとしてリンをドープしながらダイヤモンドをエピタキシャル成長させることで得られるようになった。また、導電性を有するダイヤモンド{111}単結晶基板上に形成したホウ素ドープp型半導体ダイヤモンド薄膜の表面にn型層としてリンドープn型半導体ダイヤモンド薄膜が積層されたpn接合構造を有するダイヤモンド紫外線発光素子が提案されている(非特許文献1)。
【0007】
【非特許文献1】
【0008】 「NEW DIAMOND」、ニューダイヤモンドフォーラム、2001年、Vol.17、No.4、p.10−16
【0009】 発明の開示
【0010】 近年、ダイヤモンドを紫外線発光素子等の半導体デバイスとして利用する観点から、エピタキシャル成長において用いられる単結晶基板が良質かつ大面積であることが望まれている。
【0011】 気相合成によって得られるダイヤモンド単結晶の安定自形面は{111}及び{100}であるため、ホモエピタキシャル成長によってダイヤモンド単結晶薄膜を得ようとする場合、使用することができる単結晶基板の基板面は{111}または{100}に限られる。
【0012】 しかしながら、ダイヤモンド{111}単結晶基板は、高圧合成法及び気相合成法によっても、大面積で良質のものが得られないという問題を有していた。これに対して、立方晶窒化ホウ素、イリジウム及びシリコン等の{111}単結晶基板を用いて、その上にダイヤモンド単結晶薄膜をヘテロエピタキシャル成長させる方法が考えられる。しかし、この方法も、半導体デバイスへの応用の観点からは、大面積成膜や結晶性の点で不十分である。他に、{111}結晶面が支配的な多結晶ダイヤモンドを基板とする方法も考えられるが、この方法では低コスト化や大面積化が望める一方で結晶粒界の影響のために所望のデバイス特性を得ることができないという大きな問題がある。
【0013】 一方で、ダイヤモンド{100}単結晶基板は、厚さ数百ミクロン、大きさ数ミリ角に切り出した高圧合成ダイヤモンド{100}単結晶薄板を隙間無くマトリックス状に並べ、60kWのパワーを投入可能なマイクロ波プラズマCVD装置を用いてホモエピタキシャル成長させることにより、大面積かつ良質なものが得られる。しかしながら、ダイヤモンド{100}単結晶基板上にn型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させると、エピタキシャル層のn型ドーパントのドーピング効率が非常に低く、導電性ダイヤモンドとして有効なキャリア密度を得ることができないという問題を有していた。
【0014】 本発明は、上記問題を解決するためになされたものであり、キャリア密度が大きく良質であり、かつ、大型のn型半導体ダイヤモンドを得ることのできるn型半導体ダイヤモンド製造方法、n型半導体ダイヤモンド、pn接合型半導体ダイヤモンド、pnp接合型半導体ダイヤモンド、npn接合型半導体ダイヤモンド、及びpin接合型半導体ダイヤモンドを提供することを目的とする。
【0015】 本発明者は、上記目的を達成するために鋭意検討した結果、ダイヤモンド{100}単結晶基板の表面を微細加工することで{111}面を形成し、このダイヤモンド{100}単結晶基板上にn型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させることによって、ダイヤモンド{100}単結晶基板を用いて好適にn型半導体ダイヤモンドが得られることを見出した。
【0016】 また、本発明者は、さらなる鋭意研究を重ねた結果、上記のn型半導体ダイヤモンドとp型半導体ダイヤモンド、及びノンドープダイヤモンドを適宜組み合わせること、又はダイヤモンド{100}単結晶基板をp型半導体ダイヤモンド{100}単結晶基板とすること等により、pn接合あるいはpnp接合、npn接合、pin接合を有する半導体ダイヤモンドが得られることを見出した。
【0017】 すなわち、本発明のn型半導体ダイヤモンド製造方法は、ダイヤモンド{100}単結晶基板を加工し、ダイヤモンド{111}面を形成する工程と、ダイヤモンド{111}面上にn型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させてn型ダイヤモンドエピタキシャル層を形成する工程とを有することを特徴とする。
【0018】 本発明によれば、ダイヤモンド{111}面上にn型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させるので、キャリア密度が大きく良質のn型半導体ダイヤモンドを得ることができる。また、ダイヤモンド{111}単結晶基板を使用するのではなく、大面積のダイヤモンド{100}単結晶基板をもとにしてダイヤモンド{111}面を形成するため、大面積のn型半導体ダイヤモンドを得ることができる。
【0019】 本発明において、ダイヤモンド{100}単結晶基板を加工することにより、断面が三角状で一方向に延びるダイヤモンドの三角状隆起を形成し、三角状隆起の表面が上記ダイヤモンド{111}面であることが好ましい。面積が大きいダイヤモンド{100}単結晶基板をもとにして上記三角状隆起を形成することにより、容易に大面積のダイヤモンド{111}面を形成することができる。
【0020】 上記の三角状隆起は、ダイヤモンド{100}単結晶基板の表層部を加工することにより、断面が矩形状で一方向に延びるダイヤモンドの矩形隆起を形成した後、矩形隆起上にダイヤモンドを成長させることによって形成することが好ましい。これにより、表面が{111}面であるダイヤモンドの三角状隆起を容易に形成することができる。
【0021】 本発明において、n型ダイヤモンドエピタキシャル層の表層を上記三角状隆起の頂部まで除去する工程を更に有することが好ましい。三角状隆起の表面であるダイヤモンド{111}面上に、ダイヤモンドが<111>方向に優先的に成長する条件で、n型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させると、{111}面の面積は、ダイヤモンドの成長とともに小さくなる。やがてエピタキシャル層の表面は平らな{100}面となり、ダイヤモンドは<100>方向にのみ成長する。ここで、<100>方向に成長しながらn型ドーパントがドープされたエピタキシャル層は、ドーピング効率が低いので、キャリア密度が低くなる。そこで、エピタキシャル層の表層を{111}面が存在していた三角状隆起の頂部まで除去することによって、{100}面であって、キャリア密度が大きく良質のn型半導体の表面積が最大のダイヤモンドを得ることができる。また、上述のように、ダイヤモンドの成長と共に{111}面の面積は小さくなり{100}面の面積は大きくなっていくが、完全に平らな{100}面になる前に成長を止めると{111}面と{100}面が双方表面に存在する状態になる。このような表面においては、{100}面では高品質なノンドープダイヤモンド層やホウ素ドープp型ダイヤモンド層がエピタキシャル成長する気相合成条件が見出されていることから、デバイス形成により適した全面が{100}面とするために、研磨等により表面を完全に{100}単結晶基板と平行な面とする工程を有することが好ましい。
【0022】 上記矩形隆起は、ダイヤモンド{100}単結晶基板に対して、化学気相合成又はエッチング加工を施すことにより形成することが好ましい。これにより、容易に上記矩形隆起を形成することができる。
【0023】 上記三角状隆起は、複数存在し、各三角状隆起は延び方向と直行する方向に隙間なく並列していることが好ましい。表面が{111}面である複数の三角状隆起が隙間をおいて並列していると、ダイヤモンド{100}単結晶基板の表面にはダイヤモンド{111}面とダイヤモンド{100}面とが交互に並ぶことになる。この上にn型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させると、ダイヤモンド{111}面とダイヤモンド{100}面とでは、ドーピング効率が大きく異なるため、一様なキャリア密度のn型半導体ダイヤモンドが得られない。ここで、ダイヤモンド{111}面上におけるn型ダイヤモンドエピタキシャル層の方がドーピング効率が高いので、キャリア密度が大きく均質であるn型半導体ダイヤモンドを得るためには、表面が{111}面である各三角状隆起は隙間なく並列していることが好ましい。
【0024】 本発明において、ダイヤモンド{100}単結晶基板を加工することにより、四角錐形状をなすダイヤモンドの四角錐状隆起を形成し、四角錐状隆起の各側面が上記ダイヤモンド{111}面であることが好ましい。大面積のダイヤモンド{100}単結晶基板をもとにして上記四角錐状隆起を形成することにより、容易に大面積のダイヤモンド{111}面を形成することができる。四角錐状隆起は四角錐状凹部であっても全く同様の効果がある。
【0025】 上記の四角錐状隆起は、ダイヤモンド{100}単結晶基板の表層部をエッチング加工することにより、ダイヤモンドの柱状隆起を形成した後、柱状隆起上にダイヤモンドを成長させることによって形成することが好ましい。これにより、容易に各側面が{111}面である四角錐状隆起を形成することができる。四角錐状凹部は、ダイヤモンド{100}単結晶基板の表層部をエッチング加工することにより柱状の穴を形成した後にダイヤモンドを成長させることによって形成することができる。
【0026】 本発明において、n型ダイヤモンドエピタキシャル層の表層を四角錐状隆起の頂部まで除去する工程を更に有することが好ましい。四角錐状隆起の各側面であるダイヤモンド{111}面上に、ダイヤモンドが<111>方向に優先的に成長する条件で、n型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させると、{111}面の面積は、ダイヤモンドの成長とともに小さくなる。やがてエピタキシャル層の表面は平らな{100}面となり、ダイヤモンドは<100>方向にのみ成長することになる。ここで、<100>方向に成長しながらn型ドーパントがドープされたエピタキシャル層は、ドーピング効率が低く、キャリア密度が低くなる。そこで、エピタキシャル層の表層を{111}面が存在していた四角錐状隆起の頂部まで削ることによって、キャリア密度が大きく良質のn型半導体ダイヤモンドを得ることができる。また、上述のように、ダイヤモンドの成長と共に{111}面の面積は小さくなり{100}面の面積は大きくなっていくが、完全に平らな{100}面になる前に成長を止めると{111}面と{100}面が双方表面に存在する状態になる。このような表面においては、{100}面では高品質なノンドープダイヤモンド層やホウ素ドープp型ダイヤモンド層がエピタキシャル成長する気相合成条件が見出されていることから、デバイス形成により適した全面が{100}面とするために、研磨等により表面を完全に{100}単結晶基板と平行な面とする工程を有することが好ましい。
【0027】 上記柱状隆起又は柱状の穴は、前記ダイヤモンド{100}単結晶基板に対して化学気相合成を施すことによっても形成することが可能である。
【0028】 上記四角錐状隆起は、複数存在し、底辺が相互に接するように行列配列されていることが好ましい。各側面が{111}面である複数の四角錐状隆起が隙間をおいて配列されていると、ダイヤモンド{100}単結晶基板の表面にはダイヤモンド{111}面とダイヤモンド{100}面とが交互に並ぶことになる。この上にn型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させると、ダイヤモンド{111}面とダイヤモンド{100}面とでは、ドーピング効率が大きく異なるため、一様なキャリア密度のn型半導体ダイヤモンドが得られない。ここで、ダイヤモンド{111}面上におけるn型ダイヤモンドエピタキシャル層の方がドーピング効率が高いので、キャリア密度が大きく均質であるn型半導体ダイヤモンドを得るためには、各側面が{111}面である四角錐状隆起を隙間なく相互の底辺が接するように行列状に配列することが好ましい。上記四角錐状凹部においても、複数存在し、上辺が相互に接するように行列配置されていることが好ましい。各側面が{111}面である複数の四角錐状凹部が隙間をおいて配列されていると、ダイヤモンド{100}単結晶基板の表面にはダイヤモンド{111}面とダイヤモンド{100}面とが交互に並ぶことになる。ドーピング効率の高いn型ダイヤモンドエピタキシャル層の面積を最大とするためにも、各側面が{111}面である四角錐状凹部を隙間なく相互の上辺が接するように行列状に配列することが好ましい。
【0029】 本発明において、n型ドーパントは、リチウムやナトリウム等のIa族元素、リンや砒素等のVb族元素、硫黄やセレン等のVIb族元素、又は塩素等のVIIb族元素のうち少なくとも1つを含むことが好ましい。これらは、ダイヤモンドに効率よくドープされ、n型キャリアとして機能する。したがって、これらをn型ドーパントとしてダイヤモンドにドープすると、キャリア密度の高い良質のn型半導体ダイヤモンドを得ることができる。
【0030】 本発明のn型半導体ダイヤモンドは、ダイヤモンド{100}単結晶上に形成されたダイヤモンド{111}面上に、n型ドーパントがドープされたn型ダイヤモンドエピタキシャル層が形成されていることを特徴とする。本発明のn型半導体ダイヤモンドは、ダイヤモンド{111}面上にn型ドーパントをドープしながらエピタキシャル成長させたn型ダイヤモンドエピタキシャル層を有し、ドーピング効率が良いので、半導体デバイス材料として優れている。また、ダイヤモンド{100}単結晶基板をもとに製造されるので大面積のものを得ることができる。
【0031】 ここで、上記ダイヤモンド{111}面は、複数形成されていることを特徴としてもよい。この場合、複数のダイヤモンド{111}面にまたがるn型ダイヤモンドエピタキシャル層を形成できるため、大面積のn型半導体ダイヤモンドが得られる。
【0032】 本発明によるpn接合型半導体ダイヤモンドは、p型半導体ダイヤモンド{100}単結晶基板上に形成された複数のダイヤモンド{111}面上に、n型ドーパントがドープされたn型ダイヤモンドエピタキシャル層が形成されていることを特徴とする。
【0033】 pn接合型半導体ダイヤモンドは、ダイヤモンド{100}単結晶基板上に形成された複数のダイヤモンド{111}面上に、n型ドーパントがドープされたn型ダイヤモンドエピタキシャル層が形成され、n型ダイヤモンドエピタキシャル層上に、p型ドーパントがドープされたp型ダイヤモンドエピタキシャル層が形成されていることを特徴としてもよい。
【0034】 本発明のpnp接合型半導体ダイヤモンドは、p型半導体ダイヤモンド{100}単結晶基板上に形成された複数のダイヤモンド{111}面上に、n型ドーパントがドープされたn型ダイヤモンドエピタキシャル層が形成され、n型ダイヤモンドエピタキシャル層上に、p型ドーパントがドープされたp型ダイヤモンドエピタキシャル層が形成されていることを特徴とする。
【0035】 本発明のnpn接合型半導体ダイヤモンドは、ダイヤモンド{100}単結晶基板上に形成された複数のダイヤモンド{111}面上に、n型ドーパントがドープされた第1のn型ダイヤモンドエピタキシャル層が形成され、第1のn型ダイヤモンドエピタキシャル層上に、p型ドーパントがドープされたp型ダイヤモンドエピタキシャル層が形成され、p型ダイヤモンドエピタキシャル層上に、n型ドーパントがドープされた第2のn型ダイヤモンドエピタキシャル層が形成されていることを特徴とする。
【0036】 本発明のpin接合型半導体ダイヤモンドは、p型半導体ダイヤモンド{100}単結晶基板上に形成された複数のダイヤモンド{111}面上に、ノンドープダイヤモンド層が形成され、ノンドープダイヤモンド層上に、n型ドーパントがドープされたn型ダイヤモンドエピタキシャル層が形成されていることを特徴とする。
【0037】 pin接合型半導体ダイヤモンドは、ダイヤモンド{100}単結晶基板上に形成された複数のダイヤモンド{111}面上に、n型ドーパントがドープされたn型ダイヤモンドエピタキシャル層が形成され、n型ダイヤモンドエピタキシャル層上に、ノンドープダイヤモンド層が形成され、ノンドープダイヤモンド層上に、p型ドーパントがドープされたp型ダイヤモンドエピタキシャル層が形成されていることを特徴としてもよい。
【0038】 上記したpn接合型半導体ダイヤモンド、pnp接合型半導体ダイヤモンド、npn接合型半導体ダイヤモンド、及びpin接合型半導体ダイヤモンドにおいては、n型ダイヤモンドエピタキシャル層が、ダイヤモンド{111}面上に形成されているため、n型ドーパントが効率良くドーピングされている。これにより、キャリア密度が大きく良質なn型ダイヤモンドエピタキシャル層が形成される。一方で、基板としては、大面積かつ良質なものが得られるダイヤモンド{100}単結晶基板を用いているため、高品質かつ大型な半導体ダイヤモンドを得ることができる。このため、低コストな半導体ダイヤモンドが実現される。
【0039】 本発明によるn型半導体ダイヤモンドは、例えば、ダイヤモンドn型ショットキーダイオードやダイヤモンドn型ショットキーLED、及びダイヤモンドn型電子放出素子として用いることができる。また、pn接合型半導体ダイヤモンドは、ダイヤモンドpn接合ダイオード、ダイヤモンド紫外線発光デバイス、ダイヤモンド紫外線検出器、及びダイヤモンドpn接合構造を有する電子放出素子として用いることができる。また、pnp接合型半導体ダイヤモンド及びnpn接合型半導体ダイヤモンドは、いずれもダイヤモンドトランジスタ、ダイヤモンドpnp接合構造あるいはnpn接合構造を有する電子放出素子として用いることができる。また、pin接合型半導体ダイヤモンドは、ダイヤモンドpinフォトダイオード、ダイヤモンド紫外線発光デバイス、及びダイヤモンドpin接合構造を有する電子放出素子として用いることができる。
【0040】 本発明において、ダイヤモンド{100}単結晶基板上に形成される{111}面と、基板面とのなす角度は、54.7°±10°の範囲内にあることが好ましい。ダイヤモンド{100}単結晶基板にはoff角が存在する場合があり、その場合、基板上に形成される{111}面と基板面とのなす角度には幅が存在するが、上記範囲内であれば{111}面上に良質なn型半導体ダイヤモンドが形成される。
【0063】 発明を実施するための最良の形態
【0064】 以下、添付図面を参照して、本発明に係るn型半導体ダイヤモンドの製造方法、n型半導体ダイヤモンド、pn接合型半導体ダイヤモンド、pnp接合型半導体ダイヤモンド、npn接合型半導体ダイヤモンド、及びpin接合型半導体ダイヤモンドの好適な実施形態について詳細に説明する。尚、同一要素には同一符号を用いるものとし、重複する説明は省略する。
【0065】 [第1実施形態]
【0066】 図1A〜図1D及び図2A〜図2Eを参照して、第1実施形態のn型半導体ダイヤモンドの製造方法を説明する。第1実施形態のn型半導体ダイヤモンド製造方法は、その概略を述べると、(1)ダイヤモンド{100}単結晶基板上に、表面が{111}面であるダイヤモンドの三角状隆起を形成し、(2)三角状隆起上にn型ダイヤモンドエピタキシャル層を形成することによりn型半導体ダイヤモンドを得るものである。
【0067】 まず、図1Aの斜視図に示すような表面及び側面方位が{100}にカットされたダイヤモンド{100}単結晶基板10を用意する。
【0068】 次に、図1Bに示すように、フォトリソグラフィ法によって、ダイヤモンド{100}単結晶基板10の表面の一部分に<110>方向にラインとスペースとが等間隔に交互に並ぶパターンの薄膜マスク12を形成する。図1Cに、ダイヤモンド{100}単結晶基板10の{100}表面に薄膜マスク12をパターンニングした状態の平面図を示し、図1Dに、薄膜マスク12をパターンニングしたダイヤモンド{100}単結晶基板10の断面図を示す。なお、図中の<110>方向にライン&スペースパターンの薄膜マスク12を形成したが、該<110>方向に垂直な方向にライン&スペースパターンの薄膜マスク12を形成してもよい。また、ダイヤモンド{100}単結晶基板10の表面の全体に薄膜マスク12をパターンニングしてもよい。
【0069】 次に、薄膜マスク12をパターニングしたダイヤモンド{100}単結晶基板10をドライエッチング装置に移送して、反応性イオンエッチングを行う。その後、薄膜マスク12を除去する。これにより、図2Aの断面図に示すように、ダイヤモンド{100}単結晶基板10の表層には、断面が矩形状で、且つ、図中奥方向に延びるダイヤモンドの矩形隆起14が複数形成される。このとき各矩形隆起14は、<110>方向に並列している。なお、フォトリソグラフィ法により薄膜マスクをパターンニングした後に、化学気相合成によりダイヤモンドを成長させた後、薄膜マスクを除去することによって、矩形隆起を形成してもよい。このとき、エッチング加工により形成される矩形隆起14と全く同じパターンで矩形隆起を形成したい場合は、ライン&スペースパターンを薄膜マスク12に対して反転させた薄膜マスクを用いればよい。また、エッチング加工のようなトップダウン的な加工と、化学気相合成のようなボトムアップ的な加工とを組み合わせることによって、矩形隆起14を形成してもよい。
【0070】 続いて、マイクロ波プラズマCVD装置を使用して、矩形隆起14にノンドープダイヤモンド層16を成長させる。すると、図2Bに示すように、ノンドープダイヤモンド層16の上層部は、矩形隆起14がシードとなって、表面が{111}であり、且つ、断面が三角状で図中奥方向に延びる三角状隆起18となる。このとき、複数の矩形隆起14が等間隔に並列して形成されているため、各三角状隆起18は複数隙間なく並列して形成される。各三角状隆起18は隙間をおいて並列していてもよいが、この場合、ダイヤモンド{100}単結晶基板10の表面にはダイヤモンド{111}面とダイヤモンド{100}面とが交互に並ぶことになる。この上にn型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させると、ダイヤモンド{111}面とダイヤモンド{100}面とでは、ドーピング効率が大きく異なるため、一様なキャリア密度のn型半導体ダイヤモンドが得られない。ここで、ダイヤモンド{111}面上におけるn型ダイヤモンドエピタキシャル層20aの方がドーピング効率が高いので、キャリア密度が大きく均質であるn型半導体ダイヤモンドを得るためには、表面が{111}面である三角状隆起18を隙間なく並列させることが好ましい。エピタキシャルダイヤモンドを成膜するCVD法としては、(1)直流又は交流電界により放電をおこし、原料を活性化させる方法、(2)熱電子放射材を加熱し、原料を活性化させる方法、(3)ダイヤモンドを成長させる表面をイオンで衝撃する方法、(4)原料ガスを燃焼させる方法、又は(5)レーザ等の光によって、原料ガスを活性化させる方法等がある。
【0071】 ここで、上記ノンドープダイヤモンド層16は、矩形隆起14にダイヤモンド{111}面を形成するために成長させる層であるので、{111}面が形成され得る成長条件下で成長させる。ここで、矩形隆起14上において、ダイヤモンドが<100>方向に成長する速度をV<100>、<111>方向に成長する速度をV<111>としたとき、{111}面を形成するためには、
【数1】
Figure 2003106743
を満たす成長条件でダイヤモンドをエピタキシャル成長させる必要がある。
【0072】 また、上記関係を満たすのであれば、{111}面を形成させるためのダイヤモンド層はノンドープダイヤモンド成長条件に拘泥する必要はない。例えば、ノンドープダイヤモンドの代わりに窒素ドープダイヤモンドを成長させても良い。マイクロ波プラズマCVD装置を使用し、水素ガス流量0.1l/min(100sccm)、メタンガス流量4×10−3l/min(4sccm)、水素希釈窒素ガス(N1%)流量5×10−3l/min(5sccm)、圧力1.3×10Pa、マイクロ波パワー300W、基板温度870℃の成長条件で窒素ドープダイヤモンド層を成長させることにより、{111}面を形成することもできる。なお、窒素はダイヤモンドに対してn型ドーパントとなるが、ドナー準位は、ダイヤモンドのバンドギャップ(約5.5eV)に対して約1.7eVと非常に深く、ほとんど活性化しない。しかも、上記条件において窒素のドープ量は10ppm以下であり、窒素ドープダイヤモンドの電気特性は、ノンドープダイヤモンドとほとんど同じとみなして良い。
【0073】 次に、{111}面を表面とする三角状隆起18が複数並列したダイヤモンド{100}単結晶基板10を下地として、マイクロ波プラズマCVD装置を使用して、n型ドーパントとしてリンをドープしながらダイヤモンドをエピタキシャル成長させてリンドープダイヤモンド層20(n型ダイヤモンドエピタキシャル層)を形成する。ここで、n型ドーパントとして、リンの他に硫黄、リチウム、ナトリウム、窒素、砒素、塩素、セレン等を用いることができる。
【0074】 表面が{111}面である三角状隆起18上にホモエピタキシャル成長させてリンドープダイヤモンド層20を得るためには、{111}面上にエピタキシャルダイヤモンドを成膜するために{111}面が{100}面に比べて優先的に成長する条件で成膜を行う必要がある。ここで、三角状隆起18上においてダイヤモンドが<100>方向に成長する速度をV<100>、<111>方向に成長する速度をV<111>とすると、{111}面が{100}面に対して優先的に成長するためには、
【数2】
Figure 2003106743
の成長条件を満たすことが必要である。
さらに、
【数3】
Figure 2003106743
の成長条件を満たすことが好適である。
【0075】 上記条件で三角状隆起18上にリンドープダイヤモンド層20を成長させると、ダイヤモンドは、<111>方向に優先的に成長する。したがって、図2Cのように、{111}面の面積は、ダイヤモンドの成長とともに小さくなる。やがて図2Dのようにリンドープダイヤモンド層20の表面は平らな{100}面となり、本実施形態のn型半導体ダイヤモンドが得られる。
【0076】 本実施形態によれば、ダイヤモンド{111}面にn型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させるので、キャリア密度が大きく良質であるn型半導体ダイヤモンドを提供することができる。また、大面積のダイヤモンド{100}単結晶基板10をもとにダイヤモンド{111}面が形成されるので、大型のn型半導体ダイヤモンドを提供することができる。本実施形態のn型半導体ダイヤモンドの製造方法によれば、安価で大量生産が可能なダイヤモンド{100}単結晶基板10をもとにn型半導体ダイヤモンドを製造することができるので、量産化、低コスト化への対応が可能となる。
【0077】 さらに、本実施形態において、リンドープダイヤモンド層20の表層を除去することにより、n型ドーパントのドーピング効率が良い部分を表面とする。図2C及び図2Dのように、三角状隆起18上にリンドープダイヤモンド層20を成長させると、<111>成長セクター20aと<100>成長セクター20bとが形成される。ここで、<111>成長セクター20aとは、三角状隆起18の表面から<111>方向に成長した部分をいう。また、<100>成長セクター20bとは、三角状隆起18の頂部18aから<100>方向に成長した部分をいう。これらのうち、<100>成長セクター20bは、n型ドーパントのドーピング効率が悪い。そこで、図2Eに示すように、反応性イオンエッチングや研磨等によって、リンドープダイヤモンド層20の表層を{111}面が存在していた三角状隆起18の頂部18aまで除去する。これによって、よりキャリア密度が大きく良質のn型半導体の表面積が最大のダイヤモンドを得ることができると共に、表面は{100}単結晶基板面に平行で平坦な{100}面となるためによりデバイス形成に適した構造となる。デバイス形成に適した構造とするために表面が平坦な{100}面とするという意味では、図2Cと図2Dの中間の形状であって、表面に{100}面と{111}面が双方存在するような形状にまで成長した時点で、表面を研磨等により平坦化させる手法も好ましい。
【0078】 本実施形態においては、三角状隆起18を形成することによって、ダイヤモンド{100}単結晶基板10の表面に複数の{111}面を形成している。これにより、複数の{111}面にまたがる大面積のリンドープダイヤモンド層20が形成されており、さらに、表面に複数の{111}面を形成したダイヤモンド{100}単結晶基板と同面積のダイヤモンド{111}単結晶基板と比べて、{111}面は実効的に大きな面積が取れる。また、三角状隆起18の場合、四角錐状隆起に比して、各々の{111}面の面積を大きくとれるので、基板10の表面を少数の{111}面で構成することができる。このため、結晶性の良好なn型半導体ダイヤモンドが作製される。あるいは、n型半導体ダイヤモンド部分の体積が大きなものが得られるため、さらには、{111}面上にn型半導体ダイヤモンドをエピタキシャル成長させる場合、成長速度は非常に遅い条件としなければならないが、三角状隆起18の場合、凹入角効果により成長速度が速くなることが見出されたため、n型半導体ダイヤモンドの製造効率は三角状隆起18の場合の方がよく実用的である。つまり、n型半導体ダイヤモンドエピタキシャル層は、平面上に成長させるよりも凹状の角度のついた面上に成長させる方が成長速度が速くなる。
【0079】 また、三角状隆起18は、ダイヤモンド{100}単結晶基板10の表層部を微細加工して形成された矩形隆起14上にダイヤモンドを成長させることによって形成されている。これにより、表面が{111}面であるダイヤモンドの三角状隆起18を容易に形成することができる。ただし、三角状隆起18は、ダイヤモンド{100}単結晶基板10の表層部を微細加工することによって直接形成してもよい。あるいは、三角状隆起18は、ダイヤモンド{100}単結晶基板10を微細加工することなく、気相合成により直接形成してもよい。
【0080】 また、三角状隆起18は、複数存在し、各三角状隆起18は延び方向と直行する方向に隙間なく並列している。これにより、ダイヤモンド{100}単結晶基板10の表面には隙間なく{111}面が並ぶことになるため、キャリア密度が大きく均質であるn型半導体ダイヤモンドを得ることができる。ここで、三角状隆起18の配列ピッチ(稜線どうしの距離)は、好ましくは150μm以下、より好ましくは1〜50μmである。また、三角状隆起18の高さは、好ましくは、100μm以下、より好ましくは1〜35μmである。
【0081】 [第2実施形態]
【0082】 図3A〜図3D及び図4A〜図4Eを参照して第2実施形態のn型半導体ダイヤモンドの製造方法を説明する。第2実施形態のn型半導体ダイヤモンド製造方法は、その概略を述べると、(1)ダイヤモンド{100}単結晶基板上に、各側面が{111}面であるダイヤモンドの四角錐状隆起を形成し、(2)四角錐状隆起上にn型ダイヤモンドエピタキシャル層を形成することによりn型半導体ダイヤモンドを得るものである。
【0083】 まず、図3Aの斜視図に示すような表面及び側面方位が{100}にカットされたダイヤモンド{100}単結晶基板10を用意する。
【0084】 次に、図3Bに示すように、フォトリソグラフィ法によって、ダイヤモンド{100}単結晶基板10の表面において、行列状に複数の円形の薄膜マスク12を形成する。なお、ダイヤモンド{100}単結晶基板10の表面の全体に薄膜マスク12をパターンニングしてもよい。
次に、円形の薄膜マスク12をパターニングしたダイヤモンド{100}単結晶基板10をドライエッチング装置に移送して、反応性イオンエッチングを行う。その後、薄膜マスク12を除去する。これにより、図3Cに示すように、ダイヤモンド{100}単結晶基板10の表面に、行列状に並んだ複数の円柱状隆起(柱状隆起)22が形成される。図4Aに円柱状隆起22が複数形成されたダイヤモンド{100}単結晶基板10の表層の断面図を示す。なお、フォトリソグラフィ法によりパターニングをした後に、ダイヤモンド{100}単結晶基板10上に化学気相合成によりダイヤモンドを成長させ、薄膜マスクを除去することによって、円柱状隆起を形成してもよい。このとき、マスクパターンを薄膜マスク12に対して反転させた薄膜マスクを用いることにより、円柱状隆起22と同じパターンで円柱状隆起を形成することができる。また、エッチング加工のようなトップダウン的な加工と、化学気相合成のようなボトムアップ的な加工とを組み合わせることによって、円柱状隆起22を形成してもよい。
【0085】 続いて、マイクロ波プラズマCVD装置を使用して、円柱状隆起22にノンドープダイヤモンド層16を成長させる。すると、図4Bの断面図に示すように、ノンドープダイヤモンド層16の上層部は、円柱状隆起22がシードとなって、各側面が{111}面である四角錐状隆起24となる。なお、円柱状隆起22は、四角錐状隆起24を形成するシードとなり得るものであれば、多角柱状隆起等の他の柱状隆起であってもよい。図3Dに、四角錐状隆起24が形成されたときのダイヤモンド{100}単結晶基板10の平面図を示す。図3Cのように、複数の円柱状隆起22が行列状に並んでいるため、図3Dのように、隣り合う各四角錐状隆起24は底辺が接するように行列状に並ぶ。各四角錐状隆起が隙間をおいて配列されていてもよいが、この場合、ダイヤモンド{100}単結晶基板10の表面にはダイヤモンド{111}面とダイヤモンド{100}面とが交互に並ぶことになる。この上にn型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させると、ダイヤモンド{111}面とダイヤモンド{100}面とでは、ドーピング効率が大きく異なるため、一様なドーピング効率のn型半導体ダイヤモンドが得られない。また、ダイヤモンド{111}面上におけるn型ダイヤモンドエピタキシャル層20の方がドーピング効率が高いので、キャリア密度が大きく均質であるn型半導体ダイヤモンドを得るためには、表面が{111}面である四角錐状隆起24を隙間なく相互の底辺が接するように行列状に配列することが好ましい。ここで、円柱状隆起22においてダイヤモンドを成長させる条件は、第1実施形態で矩形隆起14に対してダイヤモンドを成長させる条件と同じである。
【0086】 次に、図4Cに示すように、{111}面を表面とする四角錐状隆起24が複数並列したダイヤモンド{100}単結晶基板10を下地として、マイクロ波プラズマCVD装置を使用して、n型ドーパントとしてリンをドープしながらダイヤモンドをエピタキシャル成長させてリンドープダイヤモンド層20(n型ダイヤモンドエピタキシャル層)を形成する。ここで、n型ドーパントとして、リンの他に硫黄、リチウム、ナトリウム、窒素、砒素、塩素、セレン等を用いることができる。
【0087】 表面が{111}面である四角錐状隆起24上にホモエピタキシャル成長させてリンドープダイヤモンド層20を得るためには、{111}面上にエピタキシャルダイヤモンドを成膜するために{111}面が{100}面に比べて優先的に成長する条件で成膜を行う必要がある。ここで、四角錐状隆起24上においてダイヤモンドを成長させる条件は、第1実施形態において三角状隆起18上にダイヤモンドを成長させる条件と同じである。
【0088】 上記条件で四角錐状隆起24上にリンドープダイヤモンド層20を成長させると、ダイヤモンドは、<111>方向に優先的に成長する。したがって、図4Cのように、{111}面の面積は、ダイヤモンドの成長とともに小さくなる。やがて図4Dのようにリンドープダイヤモンド層20の表面は平らな{100}面となり、n型半導体ダイヤモンドが得られる。
【0089】 本実施形態によれば、第1実施形態と同様に、ダイヤモンド{111}面にn型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させるので、キャリア密度が大きく良質のn型半導体ダイヤモンドを提供することができる。また、大面積のダイヤモンド{100}単結晶基板10をもとにダイヤモンド{111}面が形成されるので、大型のn型半導体ダイヤモンドを提供することができる。
【0090】 さらに、本実施形態において、リンドープダイヤモンド層20の表層を除去することにより、n型ドーパントのドーピング効率が高い部分を表面とする。図4C及び図4Dのように、四角錐状隆起24上にリンドープダイヤモンド層20を成長させると、<111>成長セクター20aと<100>成長セクター20bとが形成される。ここで、<111>成長セクター20aとは、四角錐状隆起24の表面から<111>方向に成長した部分をいう。また、<100>成長セクター20bとは、四角錐状隆起24の頂部24aから<100>方向に成長した部分をいう。これらのうち、<100>成長セクター20bは、n型ドーパントのドーピング効率が悪い。そこで、図4Eに示すように、反応性イオンエッチングや研磨等によって、リンドープダイヤモンド層20の表層を{111}面が存在していた四角錐状隆起24の頂部24aまで除去する。これによって、よりキャリア密度が大きく良質のn型半導体の表面積が最大のダイヤモンドを得ることができると共に、表面は{100}単結晶基板面に平行で平坦な{100}面となるためによりデバイス形成に適した構造となる。デバイス形成に適した構造とするために表面が平坦な{100}面とするという意味では、図4Cと図4Dの中間の形状であって、表面に{100}面と{111}面が双方存在するような形状にまで成長した時点で、表面を研磨等により平坦化させる手法も好ましい。
【0091】 本実施形態においては、四角錐状隆起24を形成することによって、ダイヤモンド{100}単結晶基板10の表面に複数の{111}面を形成している。これにより、複数の{111}面にまたがる大面積のリンドープダイヤモンド層20が形成されており、さらに、表面に複数の{111}面を形成したダイヤモンド{100}単結晶基板と同面積のダイヤモンド{111}単結晶基板と比べて、{111}面は実効的に大きな面積が取れる。また、四角錐状隆起24の場合、ダイヤモンド{100}単結晶基板10に薄膜マスク12を形成する際に、三角状隆起18を形成する際には必要となるラインの基板面内方位合わせをする必要がなく、ダイヤモンド{100}単結晶基板10の表面に複数の{111}面を容易に形成することができる。四角錐状隆起24の場合についても、凹入角効果により成長速度が速くなることが見出されたため、n型半導体ダイヤモンドの製造効率は四角錐状隆起24の場合も良く実用的である。
【0092】 また、四角錐状隆起24は、ダイヤモンド{100}単結晶基板10の表層部を微細加工して形成された円柱状隆起22上にダイヤモンドを成長させることによって形成されている。これにより、表面が{111}面であるダイヤモンドの四角錐状隆起24を容易に形成することができる。ただし、四角錐状隆起24は、ダイヤモンド{100}単結晶基板10の表層部を微細加工することによって直接形成してもよい。あるいは、四角錐状隆起24は、ダイヤモンド{100}単結晶基板10を微細加工することなく、気相合成により直接形成してもよい。
【0093】 また、四角錐状隆起24は、複数存在し、隣り合う四角錐状隆起24は底辺が接するように行列状に並んでいる。これにより、ダイヤモンド{100}単結晶基板10の表面には隙間なく{111}面が並ぶことになるため、キャリア密度が大きく均質であるn型半導体ダイヤモンドを得ることができる。ここで、四角錐状隆起24の配列ピッチ(頂点どうしの距離)は、好ましくは150μm以下、より好ましくは1〜50μmである。また、四角錐状隆起24の高さは、好ましくは、100μm以下、より好ましくは1〜35μmである。
【0094】 以上、本発明によるn型半導体ダイヤモンドの好適な実施形態を説明した。ダイヤモンド{100}単結晶基板上に形成した複数の{111}面上に、n型ダイヤモンドエピタキシャル層を形成するという上述の思想を応用することによって、さらにpn接合型半導体ダイヤモンド、pnp接合型半導体ダイヤモンド、npn接合型半導体ダイヤモンド、及びpin接合型半導体ダイヤモンドを好適に作製することができる。
【0095】 例えば、図2C又は図4Cに示すn型半導体ダイヤモンド上に、さらにp型ダイヤモンドエピタキシャル層を形成すれば、pn接合型半導体ダイヤモンドを得ることができる。また、表面に複数の{111}面が形成されたpn接合型半導体ダイヤモンド上に、n型ダイヤモンドエピタキシャル層を形成すれば、npn接合型半導体ダイヤモンドを得ることができる。また、図2C又は図4Cに示すn型半導体ダイヤモンド上に、ノンドープダイヤモンドエピタキシャル層を形成し、ノンドープダイヤモンドエピタキシャル層上にp型ダイヤモンドエピタキシャル層を形成すれば、pin接合型半導体ダイヤモンドを得ることができる。
【0096】 あるいは、基板として複数の{111}面が形成されたp型半導体ダイヤモンド{100}単結晶基板を用いて、その基板上にn型ダイヤモンドエピタキシャル層を形成してもpn接合型半導体ダイヤモンドを得ることができる。また、このpn接合型半導体ダイヤモンド上に、さらにp型ダイヤモンドエピタキシャル層を形成すれば、pnp接合型半導体ダイヤモンドを得ることができる。さらに、複数の{111}面が形成されたp型半導体ダイヤモンド{100}単結晶基板上にノンドープダイヤモンドエピタキシャル層を形成し、ノンドープダイヤモンドエピタキシャル層上にn型ダイヤモンドエピタキシャル層を形成すれば、pin接合型半導体ダイヤモンドを得ることができる。これらのpn接合型半導体ダイヤモンド、pnp接合型半導体ダイヤモンド、npn接合型半導体ダイヤモンド、及びpin接合型半導体ダイヤモンドの具体的な実施例については後述する。
【0097】 図6A〜図6Cは、本発明によるn型半導体ダイヤモンドの構造例を示す図である。各図とも、ダイヤモンド{100}単結晶基板10に形成された三角状隆起18上に、n型ダイヤモンドエピタキシャル層20が形成されたものである。図6Aにおいては、エピタキシャル層20の表面が、基板10の{100}面と平行な面からなる平らな形状をしているとともに、三角状隆起18の頂部18aよりも高い位置にある。また、エピタキシャル層20の表面には、<111>成長セクター20aと<100>成長セクター20bとが、ともに露出している。図6Bにおいては、エピタキシャル層20の表面が、基板10の{100}面と平行な面からなる平らな形状をしているとともに、頂部18aと略同じ高さにある。また、エピタキシャル層20の表面には、<111>成長セクター20aのみが露出している。図6Cにおいては、エピタキシャル層20の表面が、基板10の表面と同様に複数の{111}面を有する形状をしている。これら複数の{111}面は、三角状隆起18上に成長した<111>成長セクター20aから構成されるものである。一方、エピタキシャル層20の表面は、三角状隆起18の頂部18aから成長した<100>成長セクター20bから構成される{100}面を有する。なお、図6A〜図6Cにおいて、三角状隆起18は、四角錐状隆起24であっても良い。
【0098】 図7A〜図7Cは、本発明によるpn接合型半導体ダイヤモンドの構造例を示す図である。各図とも、p型半導体ダイヤモンド{100}単結晶基板13上に形成された三角状隆起18上に、n型ダイヤモンドエピタキシャル層20が形成されたものである。p型半導体ダイヤモンド{100}単結晶基板の構成については、後述する。図7Aにおいては、エピタキシャル層20の表面が、基板13の{100}面と平行な面からなる平らな形状をしているとともに、三角状隆起18の頂部18aよりも高い位置にある。また、エピタキシャル層20の表面には、<111>成長セクター20aと<100>成長セクター20bとが、ともに露出している。図7Bにおいては、エピタキシャル層20の表面が、基板13の{100}面と平行な面からなる平らな形状をしているとともに、頂部18aと略同じ高さにある。また、エピタキシャル層20の表面には、<111>成長セクター20aのみが露出している。図7Cにおいては、エピタキシャル層20の表面が、基板13の表面と同様に複数の{111}面を有する形状をしている。これら複数の{111}面は、三角状隆起18上に成長した<111>成長セクター20aから構成されるものである。一方、エピタキシャル層20の表面は、三角状隆起18の頂部18aから成長した<100>成長セクター20bから構成される{100}面を有する。なお、図7A〜図7Cにおいて、三角状隆起18は、四角錐状隆起24であっても良い。
【0099】 図8A〜図8Dは、本発明によるpn接合型半導体ダイヤモンドの構造例を示す図である。図8A及び図8Bに示すpn接合型半導体ダイヤモンドは、それぞれ図6A及び図6Bに示すn型半導体ダイヤモンドのn型ダイヤモンドエピタキシャル層20上に、p型ダイヤモンドエピタキシャル層17が形成されたものである。図8A及び図8Bにおいては、p型ダイヤモンドエピタキシャル層17の表面は、いずれも基板10の{100}面と平行な面からなる平らな形状をしている。図8C及び図8Dに示すpn接合型半導体ダイヤモンドは、いずれも図6Cに示すn型半導体ダイヤモンドのn型ダイヤモンドエピタキシャル層20上に、p型ダイヤモンドエピタキシャル層17が形成されたものである。図8Cにおいては、p型ダイヤモンドエピタキシャル層17の表面が、基板10の{100}面と平行な面からなる平らな形状をしているとともに、n型ダイヤモンドエピタキシャル層20の表面よりも高い位置にある。図8Dにおいては、p型ダイヤモンドエピタキシャル層17の表面が、基板10の表面と同様に複数の{111}面を有する形状をしている。これら複数の{111}面は、<111>成長セクター20aの表面から<111>方向に成長したp型ダイヤモンドエピタキシャル層17から構成されるものである。一方、p型ダイヤモンドエピタキシャル層17の表面は、<100>成長セクター20bの表面から<100>方向に成長したp型ダイヤモンドエピタキシャル層17から構成される{100}面を有する。なお、図8A〜図8Dにおいて、三角状隆起18は、四角錐状隆起24であっても良い。
【0100】 図9A〜図9Dは、本発明によるpnp接合型半導体ダイヤモンドの構造例を示す図である。図9A及び図9Bに示すpnp接合型半導体ダイヤモンドは、それぞれ図7A及び図7Bに示すpn接合型半導体ダイヤモンドのn型ダイヤモンドエピタキシャル層20上に、p型ダイヤモンドエピタキシャル層17が形成されたものである。図9A及び図9Bにおいては、p型ダイヤモンドエピタキシャル層17の表面は、いずれも基板13の{100}面と平行な面からなる平らな形状をしている。図9C及び図9Dに示すpnp接合型半導体ダイヤモンドは、いずれも図7Cに示すpn接合型半導体ダイヤモンドのn型ダイヤモンドエピタキシャル層20上に、p型ダイヤモンドエピタキシャル層17が形成されたものである。図9Cにおいては、p型ダイヤモンドエピタキシャル層17の表面が、基板13の{100}面と平行な面からなる平らな形状をしているとともに、n型ダイヤモンドエピタキシャル層20の表面よりも高い位置にある。図9Dにおいては、p型ダイヤモンドエピタキシャル層17の表面が、基板13の表面と同様に複数の{111}面を有する形状をしている。なお、図9A〜図9Dにおいて、三角状隆起18は、四角錐状隆起24であっても良い。
【0101】 図10A及び図10Bは、本発明によるnpn接合型半導体ダイヤモンドの構造例を示す図である。図10A及び図10Bに示すnpn接合型半導体ダイヤモンドは、いずれも図8Dに示すpn接合型半導体ダイヤモンドのp型ダイヤモンドエピタキシャル層17上に、さらにn型ダイヤモンドエピタキシャル層21が形成されたものである。図10Aにおいては、n型ダイヤモンドエピタキシャル層21の表面が、基板10の{100}面と平行な面からなる平らな形状をしているとともに、p型ダイヤモンドエピタキシャル層17の表面よりも高い位置にある。また、エピタキシャル層21の表面には、<111>成長セクター21aと<100>成長セクター21bとが、ともに露出している。図10Bにおいては、n型ダイヤモンドエピタキシャル層21の表面が、基板10の表面と同様に複数の{111}面を有する形状をしている。これら複数の{111}面は、p型ダイヤモンドエピタキシャル層17の{111}面上に成長した<111>成長セクター21aから構成されるものである。一方、n型ダイヤモンドエピタキシャル層21の表面は、p型ダイヤモンドエピタキシャル層17の{100}面から成長した<100>成長セクター21bから構成される{100}面を有する。なお、図10A及び図10Bにおいて、三角状隆起18は、四角錐状隆起24であっても良い。
【0102】 図11A〜図11Dは、本発明によるpin接合型半導体ダイヤモンドの構造例を示す図である。図11A及び図11Bに示すpin接合型半導体ダイヤモンドは、いずれも図6Cに示すn型半導体ダイヤモンドのn型ダイヤモンドエピタキシャル層20上に、ノンドープダイヤモンドエピタキシャル層19(i層)が形成され、さらにその上にp型ダイヤモンドエピタキシャル層17が形成されたものである。図11Aにおいては、ノンドープダイヤモンドエピタキシャル層19及びp型ダイヤモンドエピタキシャル層17の表面は、ともにn型ダイヤモンドエピタキシャル層20の表面と同様に複数の{111}面を有する形状をしている。図11Bにおいては、ノンドープダイヤモンドエピタキシャル層19の表面は、n型ダイヤモンドエピタキシャル層20の表面と同様に複数の{111}面を有する形状をしており、p型ダイヤモンドエピタキシャル層17の表面は、基板10の{100}面と平行な面からなる平らな形状をしている。また、図11C及び図11Dに示すpin接合型半導体ダイヤモンドは、いずれもp型半導体ダイヤモンド{100}単結晶基板13上に形成された三角状隆起18上に、ノンドープダイヤモンドエピタキシャル層19が形成され、さらにその上にn型ダイヤモンドエピタキシャル層20が形成されたものである。図11Cにおいては、ノンドープダイヤモンドエピタキシャル層19及びn型ダイヤモンドエピタキシャル層20の表面は、ともに複数の{111}面を有する形状をしている。図11Dにおいては、ノンドープダイヤモンドエピタキシャル層19の表面は、複数の{111}面を有する形状をしており、n型ダイヤモンドエピタキシャル層20の表面は、基板13の{100}面と平行な面からなる平らな形状をしている。また、図11C及び図11Dにおいて、n型ダイヤモンドエピタキシャル層20の表面には、<111>成長セクター20aと<100>成長セクター20bとが、ともに露出している。なお、図11A〜図11Dにおいて、三角状隆起18は、四角錐状隆起24であってもよい。
【0103】 図12A〜図12Cは、本発明において用いられるp型半導体ダイヤモンド{100}単結晶基板の構造例を示す図である。p型半導体ダイヤモンド{100}単結晶基板としては、高温高圧合成IIb基板もしくは高温高圧合成Ibボロン入り基板を用いることができる。または、気相成長によって、高温高圧合成Ib基板もしくは高温高圧合成IIa基板上にボロンドープダイヤモンド薄膜を形成したものであってもよい。図12Aに示すp型半導体ダイヤモンド{100}単結晶基板は、図2Aに示す矩形隆起14上に三角状隆起18を形成する際に、ノンドープダイヤモンド層16の代わりにボロンドープダイヤモンド層17をエピタキシャル成長させたものである。ここで、矩形隆起14及び三角状隆起18の組合わせは、円柱状隆起22及び四角錐状隆起24の組合わせであっても良い。図12Bに示すp型半導体ダイヤモンド{100}単結晶基板は、ダイヤモンド{100}単結晶基板10上に、ボロンドープダイヤモンド層17からなる三角状隆起18を、気相合成によって直接形成したものである。ここで、三角状隆起18は、四角錐状隆起24であっても良い。また、図12Cに示すp型半導体ダイヤモンド{100}単結晶基板は、表面に三角状隆起18が形成されたダイヤモンド{100}単結晶基板10上に、ボロンドープダイヤモンド層17を極短時間エピタキシャル成長させたものである。ここで、三角状隆起18は、四角錐状隆起24であっても良い。
【0104】 なお、上記のn型半導体ダイヤモンド、pn接合型半導体ダイヤモンド、pnp接合型半導体ダイヤモンド、npn接合型半導体ダイヤモンド、及びpin接合型半導体ダイヤモンドにおいて、基板上に形成されたn型ダイヤモンドエピタキシャル層と基板との界面を確認するためには、例えば、適当なへき開面についてカソードルミネッセンス(CL)又はフォトルミネッセンス(PL)により発光スペクトルの面内分布を調べればよい。
【0105】
【実施例】
【0106】 本発明のn型半導体ダイヤモンドの製造方法、n型半導体ダイヤモンド、pn接合型半導体ダイヤモンド、pnp接合型半導体ダイヤモンド、npn接合型半導体ダイヤモンド、及びpin接合型半導体ダイヤモンドについて、実施例に基づいてさらに具体的に説明する。
【0107】 <実施例1>
【0108】 図1Aに示すような表面及び側面方位が{100}にカットされたダイヤモンド{100}単結晶基板を用意した。図1Bに示すように、フォトリソグラフィ法によって、ダイヤモンド{100}単結晶基板の表面の一部分に<110>方向に線幅5μm、間隔5μmのライン&スペースパターンのAl薄膜マスク12(膜厚0.5μm)を形成した。
【0109】 次に、Al薄膜マスク12をパターニングしたダイヤモンド{100}単結晶基板をドライエッチング装置に移送して、エッチングガス:O99%,CF1%、RFパワー200W、圧力6.6Pa、エッチング時間40分、エッチング深さ7μmの条件で反応性イオンエッチングを行った。その後、セミコクリーンを用いてAl薄膜マスク12を除去した。これにより、図2Aの断面図に示すように、ダイヤモンド{100}単結晶基板10の表層に断面が矩形状で一方向に延びるダイヤモンドの矩形隆起14が形成された。
【0110】 マイクロ波プラズマCVD装置を使用して、水素ガス流量0.1l/min(100sccm)、メタンガス流量5×10−3l/min(5sccm)、圧力1.3×10Pa、マイクロ波パワー300W、基板温度850℃、成長時間3時間の条件で、矩形隆起14上にノンドープダイヤモンド層16を形成した。これにより、矩形隆起14上に{111}面の三角状隆起18が形成された。
【0111】 次に、マイクロ波プラズマCVD装置を使用して、水素ガス流量0.195l/min(195sccm)、メタンガス流量1×10−3l/min(1sccm)、水素希釈ホスフィン(PH;1000ppm)流量5×10−3l/min(5sccm)、圧力1.3×10Pa、マイクロ波パワー350W、基板温度900℃、成長時間12時間の条件で図2Cに示すような三角状隆起18上にリンドープエピタキシャル層20を形成した。
【0112】 さらに、上記条件でn型ダイヤモンドエピタキシャル層を18時間成長させたところ、図2Dに示すような断面形状を持つn型ダイヤモンドエピタキシャル層が得られた。
【0113】 図5Aのダイヤモンド{100}単結晶基板10の平面図において、三角状隆起18上にリンドープダイヤモンド層20を形成した第1領域30と、三角状隆起18を形成しないでリンドープダイヤモンド層20を形成した第2領域32とにおいて、SIMS(Secondary Ion Mass Spectrometry)を用いてリンのドーピング濃度を調べた。
【0114】 その結果、第1領域30及び第2領域32のリン濃度は、ともに1.8×1017cm−3(1ppm)以下であった。このとき、第1領域30の表面には、図2Dに示すように、<100>成長セクター20bが露出していると考えられる。これより、<100>方向に成長したダイヤモンドにはリンがほとんどドーピングされないことが確認された。
【0115】 次に、図2Eに示すように、ドライエッチング装置を使用して、第1領域30において矩形隆起14を形成したときと同条件の反応性イオンエッチングによって、リンドープダイヤモンド層20の表層を三角状隆起18の頂部18aまで除去した。これにより、リンのドーピング効率の低い<100>方向に成長したダイヤモンドを含む層を除去した。エッチング時間は20分であった。
【0116】 <100>方向に成長したダイヤモンドを含む層を除去後の第1領域30のリンドープダイヤモンド層20についてSIMSを用いて分析をした結果、リン濃度は4.2×1019cm−3(240ppm)であった。これより、リンドープダイヤモンド層20において<100>方向に成長したダイヤモンドを含む層を除去することにより、リンドープダイヤモンド層20のドーピング効率が高い<111>方向に成長した部分が表面に現れることが確認された。
【0117】 同時に、<100>方向に成長したダイヤモンドを含む層を除去後の三角状隆起18上に形成されたリンドープダイヤモンド層20について、走査型トンネル分光法(STS:Scanning Tunneling Spectroscopy)による電流電圧測定から、キャリアの伝導型を調べた。その結果、I−V曲線からリンドープダイヤモンド層20は、n型特性を示すことがわかった。
【0118】 三角状隆起18の配列ピッチを1μm〜150μm、高さを1μm〜100μmとしても同様の構造が形成されることが確認された。そして、リンドープダイヤモンド層20を形成する際の合成条件を、メタン濃度(メタンガス流量/水素ガス流量)0.001%〜1%、ホスフィン濃度(ホスフィンガス流量/メタンガス流量)100ppm〜20000ppm、圧力2.6×10Pa〜2.6×10Pa、温度800℃〜1200℃の間としたが、図2C〜図2Dと同様の構造が形成され、リンドープダイヤモンド20はn型特性を示すことが確認された。また、上記合成条件範囲内においてリンドープダイヤモンド層20を形成する際に、ダイヤモンド{111}単結晶基板面上に同時にリンドープダイヤモンド成長を行い、リンドープダイヤモンドの成長レートをそれぞれ測定した。その結果、リンドープダイヤモンド層20が形成されるレートの方が、ダイヤモンド{111}単結晶基板面上の成長レートよりも2〜4倍速いことがわかった。これにより、図2Bの構造上におけるリンドープダイヤモンド成長の凹入角効果があることがわかり、この構造での有効性がわかった。また、水素ガス流量0.195l/min(195sccm)、メタンガス流量1×10−3l/min(1sccm)、水素希釈ホスフィン(PH;1000ppm)流量5×10−3l/min(5sccm)、圧力1.3×10Pa、マイクロ波パワー350W、基板温度900℃、のリンドープダイヤモンド層20成長条件で、図2Cと図2Dの中間の形状で成長を止め、表面に{100}面と{111}面が双方存在するような形状の時点で、表面を研磨により平坦化し{100}面と平行とした。そして、平坦化した表面をSIMS分析した結果、リン濃度2.1×1019cm−3(120ppm)を検出した。表面にはドーピング効率の低い<100>成長セクターとドーピング効率の高い<111>成長セクターが半々現れていると考えられるが、表面に電極を形成し、電気特性を測定したところ、良好なn型特性が測定され、このような形成手法を用いてもデバイスへの応用が可能であることが確認された。三角状隆起の場合は、四角錐状隆起と比べて{111}面の数が少ないために、リンドープダイヤモンド層20のセクター数が少なく、全体として良好な結晶性を持つリンドープダイヤモンド層20が成長することも確認した。
【0119】 <実施例2>
【0120】 実施例1と同様に、図3Aに示すような表面及び側面方位が{100}にカットされたダイヤモンド{100}単結晶基板10を用意した。次に、図3Bに示すように、フォトリソグラフィ法によって、ダイヤモンド{100}単結晶基板10の表面において、行列状に複数の直径5μm、中心間隔10μmの円形のAl薄膜マスク12を形成した。
【0121】 次に、Al薄膜マスク12をパターニングしたダイヤモンド{100}単結晶基板10をドライエッチング装置に移送して、実施例1と同様の条件で反応性イオンエッチングを行った。その後、セミコクリーンを用いてAl薄膜マスク12を除去した。これにより、図3Cに示すように、ダイヤモンド{100}単結晶基板10の表面に円柱状のダイヤモンドの円柱状隆起22が行列状に並列して形成された。
【0122】 そして、マイクロ波プラズマCVD装置を使用して、実施例1を同様の条件で円柱状隆起22上にノンドープダイヤモンド層16を形成した。これにより、図3Dのダイヤモンド{100}単結晶基板10の平面図に示すように、円柱状隆起22上に各側面が{111}面である四角錐状隆起24が形成された。
【0123】 四角錐状隆起24上にマイクロ波プラズマCVD装置を使用して、実施例1と同様の条件(水素ガス流量0.195l/min(195sccm)、メタンガス流量1×10−3l/min(1sccm)、水素希釈ホスフィン(PH;1000ppm)流量5×10−3l/min(5sccm)、圧力1.3×10Pa、マイクロ波パワー350W、基板温度900℃)でダイヤモンド{100}単結晶基板10上にリンドープダイヤモンド層を形成した。30時間成長させたところ、図4Dの断面図に示すように、四角錐状隆起24上にリンドープダイヤモンド層20が得られた。
【0124】 ここで、図5Bに示すダイヤモンド{100}単結晶基板10の平面図において、四角錐状隆起24上にリンドープダイヤモンド層20を形成した第1領域30と、四角錐状隆起24を形成しないリンドープダイヤモンド層20を形成した第2領域32とにおいて、それぞれについてSIMSを用いてリンのドーピング濃度を調べた。
【0125】 その結果、第1領域30及び第2領域32のリン濃度は、ともに1.8×1017cm−3(1ppm)以下であった。これより、実施例1と同様に、基板10の{100}平面からなる第2領域32上に成長したリンドープダイヤモンド、及び第1領域30の表面に露出している<100>成長セクター20bには、リンがほとんどドーピングされないことが確認された。
【0126】 次に、図4Eのように、ドライエッチング装置を使用して、第1領域30において、円柱状隆起22を形成したときと同条件の反応性イオンエッチングによってリンドープダイヤモンド層20の表層を四角錐状隆起24の頂部24aまで除去した。これにより、リンのドーピング効率の低い<100>方向に成長したダイヤモンドを含む層を除去した。エッチング時間は20分であった。
【0127】 <100>方向に成長したダイヤモンドを含む層を除去後の第1領域30のリンドープダイヤモンド層20についてSIMSを用いて分析をした結果、リン濃度は4.2×1019cm−3(240ppm)であった。これより、リンドープダイヤモンド層20において<100>方向に成長したダイヤモンドを含む層を除去することにより、リンドープダイヤモンド層20のドーピング効率が高い部分が表面に現れることが確認された。
【0128】 同時に、<100>方向に成長したダイヤモンドを含む層を除去後の第1領域30のリンドープダイヤモンド層20について、STSによる電流電圧測定から、キャリアの伝導型を調べた。その結果、I−V曲線からリンドープダイヤモンド層20は、n型特性を示すことがわかった。
【0129】 四角錐状隆起24の配列ピッチを1μm〜150μm、高さを1μm〜100μmとしても同様の構造が形成されることが確認された。そして、リンドープダイヤモンド層20を形成する際の合成条件を、メタン濃度(メタンガス流量/水素ガス流量)0.001%〜1%、ホスフィン濃度(ホスフィンガス流量/メタンガス流量)100ppm〜20000ppm、圧力2.6×10Pa〜2.6×10Pa、温度800℃〜1200℃の間としたが、図4C〜図4Dと同様の構造が形成され、リンドープダイヤモンド層20はn型特性を示すことが確認された。ここで、図4Bの構造から、ダイヤモンドn型電子放出素子を形成しようとする場合、四角錐状隆起24の頂部24aから成長したリンドープダイヤモンドは、図4C〜図4Dのように平坦にならないほうが良い。そこで、上記リンドープダイヤモンド層20の合成条件範囲について、ホスフィン濃度を30000ppm以上としたところ、<100>方向の成長速度V<100>が速くなり、四角錐状隆起24の頂部24a上には頂点が残り、平坦化することはないまま(の形状が保存されたまま)リンドープダイヤモンド層20が形成された。電子放出特性を測定したところ、四角錐状隆起24の頂部24aがリンドープダイヤモンド層20の表面においても保存されたままの構造では、良好な電子放出特性が測定された。
【0130】 <実施例3>
【0131】 表面及び側面方位が{100}にカットされたダイヤモンド{100}単結晶基板10に対して、実施例1と同様に、フォトリソグラフィー法及び反応性イオンエッチングを施した。これにより、ダイヤモンド{100}単結晶基板10の表層に、<110>の一方向に延びる矩形隆起14を形成した。図13Aには、この矩形隆起14の延在方向に垂直な平面での断面が示されている。この矩形隆起14の断面の大きさは、幅が5μm、高さが7μmである。また、隣り合う矩形隆起14どうしの間隔は、5μmである。
【0132】 次に、マイクロ波プラズマCVD装置を使用して、矩形隆起14上にノンドープダイヤモンド層16を形成した。このときのノンドープダイヤモンド合成条件は、水素ガス流量を0.1l/min(100sccm)、メタンガス流量を5×10−3l/min(5sccm)、圧力を1.3×10Pa、マイクロ波パワーを300W、基板温度を850℃、成長時間を3時間とした。これにより、矩形隆起14上に、表面が複数の{111}面から構成される三角状隆起18が形成された。これらの{111}面と基板10の基板面とのなす角度を測定したところ、55°±2°の範囲内であった。
【0133】 続いて、マイクロ波プラズマCVD装置を使用して、図13Bに示すように、三角状隆起18上にリンドープダイヤモンド層20を形成した。このときのリンドープダイヤモンド合成条件は、水素ガス流量を0.499l/min(499sccm)、メタンガス流量を5×10−4l/min(0.5sccm)、水素希釈ホスフィン(PH;1000ppm)流量を1×10−3l/min(1sccm)、圧力を1.3×10Pa、マイクロ波パワーを320W、基板温度を870℃、成長時間を2時間とした。リンドープダイヤモンド層20は、<111>成長セクター20aと<100>成長セクター20bとから構成される。<111>成長セクター20aとは、三角状隆起18の表面から<111>方向に成長した部分をいう。また、<100>成長セクター20bとは、三角状隆起18の頂部18aから<100>方向に成長した部分をいう。<100>成長セクター20bは、リンがドープされにくいため、リンがドープされやすい<111>成長セクター20aと比べて高抵抗である。
【0134】 なお、上記と同じ条件で、高温高圧合成IIaダイヤモンド{111}単結晶基板上に形成されるリンドープダイヤモンド層は、SIMSとホール効果測定の結果から、次の特性を示すことがわかっている。すなわち、この場合のリンドープダイヤモンド層は、膜厚が1μm、リン濃度が1.2×1019cm−3(68ppm)、伝導型がn型、活性化エネルギーが0.58eV、室温(300K)における抵抗率が8.8×10Ωcmとなる。
【0135】 作製したリンドープダイヤモンド層20がn型半導体特性を示すことを確認するために、<111>成長セクター全体の電気特性を測定した。この測定のために、リンドープダイヤモンド層20の表面を酸素終端した後、図13Cに示すように、Alオーミック電極42及びAuショットキー電極44を形成した。そして、直流電源の−側をAlオーミック電極42に、+側をAuショットキー電極44に接続して電圧電流特性を測定した。その結果、I−V曲線は、電圧2.0V以上で急激な順方向電流の立ち上がりを示した。一方、逆方向には50V以上の負電圧を印加しても逆方向電流がほとんど流れなかった。つまり、リンドープダイヤモンド層20が整流性を示すことが観測された。これにより、n型半導体ダイヤモンドn型ショットキーダイオードが作製されたことを確認した。また、このn型半導体を使用してショットキーLED特性を測定したところ、良好な発光特性が観測された。
【0136】 <実施例4>
【0137】 表面及び側面方位が{100}にカットされたダイヤモンド{100}単結晶基板10に対して、実施例2と同様に、フォトリソグラフィー法及び反応性イオンエッチングを施した。これにより、ダイヤモンド{100}単結晶基板10の表層に、円柱状隆起22を行列状に並列して形成した。図14Aには、円柱状隆起22の中心線を含む平面での断面が示されている。この円柱状隆起22は、直径が5μm、高さが7μmである。また、円柱状隆起22どうしの中心間隔は、10μmである。
【0138】 次に、マイクロ波プラズマCVD装置を使用して、実施例3と同じノンドープダイヤモンド合成条件で、円柱状隆起22上にノンドープダイヤモンド層16を形成した。これにより、円柱状隆起22上に、表面が複数の{111}面から構成される四角錐状隆起24が形成された。これらの{111}面と基板10の基板面とのなす角度を測定したところ、55°±3°の範囲内であった。
【0139】 続いて、マイクロ波プラズマCVD装置を使用して、図14Bに示すように、四角錐状隆起24上にリンドープダイヤモンド層20を形成した。リンドープダイヤモンド合成条件は、成長時間を30時間とした以外は実施例3と同じである。このとき、リンドープダイヤモンド層20の表面全体に、リンがドープされない<100>成長セクター20bが露出している。そこで、リンがドープされている<111>成長セクター20aがリンドープダイヤモンド層20の表面に露出するまで、<100>成長セクター20bを反応性イオンエッチングによりエッチングした。エッチング条件は、エッチングガスをO、RFパワーを400W、圧力を6.6Pa、エッチング時間を20分とした。これにより、図14Cに示すように、<100>成長セクター20bと<111>成長セクター20aとが、ともにリンドープダイヤモンド層20の表面に露出した。
【0140】 なお、本実施例のようにリンドープダイヤモンド層20を四角錐状隆起24上に形成する場合、<111>成長セクター20aとは、四角錐状隆起24の表面から<111>方向に成長した部分をいう。また、<100>成長セクター20bとは、四角錐状隆起24の頂部24aから<100>方向に成長した部分をいう。
【0141】 作製したリンドープダイヤモンド層20に対して、図14Dに示すように、Alオーミック電極42及びAuショットキー電極44を形成した。そして、実施例3と同様に、電圧電流特性を観測したところ、リンドープダイヤモンド層20が整流性を示すことが観測された。これにより、n型半導体ダイヤモンドn型ショットキーダイオードが作製されたことを確認した。
【0142】 <実施例5>
【0143】 図15Aに示すように、ダイヤモンド{100}単結晶基板10上に矩形隆起14を形成し、その矩形隆起14上に三角状隆起18を形成した。矩形隆起14及び三角状隆起18の形成方法は、実施例3と同様である。さらに、本実施例においては、マイクロ波プラズマCVD装置を使用して、三角状隆起18上にボロンドープダイヤモンド層(p型ダイヤモンドエピタキシャル層)17を形成した。このときのボロンドープダイヤモンド合成条件は、水素ガス流量を0.495l/min(495sccm)、メタンガス流量を5×10−4l/min(0.5sccm)、水素希釈ジボラン(B;10ppm)流量を5×10−3l/min(5sccm)、圧力を1.3×10Pa、マイクロ波パワーを320W、基板温度を870℃、成長時間を2時間とした。これにより、表面に複数の{111}面が形成されたp型半導体ダイヤモンド{100}単結晶基板13を作製した。これらの{111}面と基板10の基板面とのなす角度を測定したところ、55°±1°の範囲内であった。
【0144】 なお、上記と同じ条件で、高温高圧合成IIaダイヤモンド{111}単結晶基板上に形成されるボロンドープダイヤモンド層は、SIMSとホール効果測定の結果から、次の特性を示すことがわかっている。すなわち、この場合のボロンドープエピタキシャル層は、膜厚が1μm、ボロン濃度が3.1×1017cm−3(2ppm)、伝導型がp型、活性化エネルギーが0.36eV、室温(300K)における抵抗率が400Ωcmとなる。ボロンドープダイヤモンド層については、リンドープダイヤモンド層とは異なり、成長セクターによる電気特性の違いは無視できる。
【0145】 図15Bに示すように、マイクロ波プラズマCVD装置を使用して、実施例3と同じリンドープダイヤモンド合成条件で、p型半導体ダイヤモンド{100}単結晶基板13上にリンドープダイヤモンド層20を形成した。
【0146】 作製したp型半導体ダイヤモンド{100}単結晶基板13及びリンドープダイヤモンド層20がpn接合型の半導体特性を示すことを確認するために、これらの電気特性を測定した。そこで、p型半導体ダイヤモンド{100}単結晶基板13及びリンドープダイヤモンド層20のそれぞれに電極を形成するために、リンドープダイヤモンド層20の一部をエッチングにより除去した。エッチングには、フォトリソグラフィー法及び反応性イオンエッチングを組み合わせた手法を用いた。これにより、リンドープダイヤモンド層20が除去された部分には、p型半導体ダイヤモンド{100}単結晶基板13が露出した。
【0147】 図15Cに示すように、p型半導体ダイヤモンド{100}単結晶基板13にTi/Pt/Auオーミック電極43を形成した。また、リンドープダイヤモンド層20には、その表面を酸化処理した後、Alオーミック電極42を形成した。ここで、Alオーミック電極42を形成した際には、実施例3と同様に、ドープされるリン濃度が<111>成長セクターと<100>成長セクターとで異なるということを考慮した。そして、Ti/Pt/Auオーミック電極43に直流電源の+側を、Alオーミック電極42に直流電源の−側を接続し、電圧電流特性を測定した。
【0148】 その結果、I−V曲線は、電圧5.0V以上で急激な順方向電流の立ち上がりを示した。一方、逆方向には、50V以上の負電圧を印加しても逆方向電流がほとんど流れなかった。つまり、p型半導体ダイヤモンド{100}単結晶基板13及びリンドープダイヤモンド層20は整流性を示すことが観測された。これにより、pn接合構造を有する半導体ダイヤモンド(ダイヤモンドpn接合ダイオード)が作製されたことを確認した。また、この半導体ダイヤモンドは、順方向電流が200μA以上になると発光することを観測した。分光測定による発光スペクトルを測定した結果、500nm付近のバンドA発光と共に、ピーク中心が235nmの紫外発光を観測した。この紫外発光は、ダイヤモンドの自由励起子発光であると考えられる。したがって、作製した半導体ダイヤモンドは、ダイヤモンド紫外線発光デバイスであることも確認した。さらに、この半導体ダイヤモンドがダイヤモンド紫外線検出器として動作することを確認した。
【0149】 <実施例6>
【0150】 図16Aに示すように、ダイヤモンド{100}単結晶基板10上に円柱状隆起22を形成し、その円柱状隆起22上に四角錐状隆起24を形成した。円柱状隆起22及び四角錐状隆起24の形成方法は、実施例4と同様である。さらに、本実施例においては、マイクロ波プラズマCVD装置を使用して、四角錐状隆起24上にボロンドープダイヤモンド層17を形成した。これにより、表面に複数の{111}面が形成されたp型半導体ダイヤモンド{100}単結晶基板13を作製した。これらの{111}面と基板10の基板面とのなす角度を測定したところ、55°±3°の範囲内であった。また、このp型半導体ダイヤモンド{100}単結晶基板13上には、実施例4と同様のリンドープダイヤモンド合成条件で、リンドープダイヤモンド層20を形成した。
【0151】 図16Bに示すように、実施例4と同様に、反応性イオンエッチングによって、<111>成長セクター20aと<100>成長セクター20bとが、ともにリンドープダイヤモンド層20の表面に露出するようにした。
【0152】 図16Cに示すように、リンドープダイヤモンド層20にAlオーミック電極42を形成した。また、反応性イオンエッチングによって、p型半導体ダイヤモンド{100}単結晶基板13の一部を露出させ、その部分にTi/Pt/Auオーミック電極43を形成した。そして、実施例5と同様に、p型半導体ダイヤモンド{100}単結晶基板13及びリンドープダイヤモンド層20の電圧電流特性を測定したところ、明確な整流性が観測された。これにより、pn接合構造を有する半導体ダイヤモンド(ダイヤモンドpn接合ダイオード)が作製されたことを確認した。また、実施例5と同様に、この半導体ダイヤモンドがダイヤモンド紫外線発光デバイスであることも確認した。
【0153】 <実施例7>
【0154】 図17Aに示すように、表面及び側面方位が{100}にカットされたダイヤモンド{100}単結晶基板10上に、矩形隆起14を形成し、その矩形隆起14上に三角状隆起18を形成した。矩形隆起14及び三角状隆起18の形成方法は、実施例3と同様である。これらの{111}面と基板10の基板面とのなす角度を測定したところ55°±4°の範囲内であった。また、三角状隆起18上には、実施例3と同じリンドープダイヤモンド合成条件で、リンドープダイヤモンド層20を形成した。
【0155】 図17Bに示すように、リンドープダイヤモンド層20上には、実施例5と同じボロンドープダイヤモンド合成条件で、ボロンドープダイヤモンド層17を形成した。また、ボロンドープダイヤモンド層17の一部を反応性イオンエッチングにより除去し、除去された部分にリンドープダイヤモンド層20が露出するようにした。
【0156】 図17Cに示すように、露出したリンドープダイヤモンド層20にAlオーミック電極42を、ボロンドープダイヤモンド層17にTi/Pt/Auオーミック電極43を形成した。実施例5と同様に、リンドープダイヤモンド層20及びボロンドープダイヤモンド層17の電圧電流特性を測定したところ、明確な整流性が観測された。これにより、pn接合構造を有する半導体ダイヤモンド(ダイヤモンドpn接合ダイオード)が作製されたことを確認した。また、実施例5と同様に、この半導体ダイヤモンドは、ダイヤモンド紫外線発光デバイスであることも確認した。
【0157】 <実施例8>
【0158】 図18Aに示すように、表面及び側面方位が{100}にカットされたダイヤモンド{100}単結晶基板10上に、円柱状隆起22を形成し、その円柱状隆起22上に四角錐状隆起24を形成した。円柱状隆起22及び四角錐状隆起24の形成方法は、実施例4と同様である。これらの{111}面と基板10の基板面とのなす角度を測定したところ55°±1°の範囲内であった。また、四角錐状隆起24上には、実施例4と同じリンドープダイヤモンド合成条件で、リンドープダイヤモンド層20を形成した。そして、実施例4と同様に、反応性イオンエッチングによって、<111>成長セクター20aと<100>成長セクター20bとが、ともにリンドープダイヤモンド層20の表面に露出するようにした。
【0159】 図18Bに示すように、リンドープダイヤモンド層20上には、実施例5と同じボロンドープダイヤモンド合成条件で、ボロンドープダイヤモンド層17を形成した。また、ボロンドープダイヤモンド層17の一部を反応性イオンエッチングにより除去し、除去された部分にリンドープダイヤモンド層20が露出するようにした。
【0160】 図18Cに示すように、露出したリンドープダイヤモンド層20にAlオーミック電極42を、ボロンドープダイヤモンド層17にTi/Pt/Auオーミック電極43を形成した。実施例5と同様に、リンドープダイヤモンド層20及びボロンドープダイヤモンド層17の電圧電流特性を測定したところ、明確な整流性が観測された。これにより、pn接合構造を有する半導体ダイヤモンド(ダイヤモンドpn接合ダイオード)が作製されたことを確認した。また、実施例5と同様に、この半導体ダイヤモンドは、ダイヤモンド紫外線発光デバイスであることも確認した。
【0161】 <実施例9>
【0162】 図19Aに示すように、実施例5と同様の方法でp型半導体ダイヤモンド{100}単結晶基板13を作製した。このp型半導体ダイヤモンド{100}単結晶基板13上には、図19Bに示すように、成長時間を1時間とした以外は実施例3と同じリンドープダイヤモンド合成条件で、リンドープダイヤモンド層20を形成した。さらに、リンドープダイヤモンド層20上には、図19Cに示すように、水素希釈ジボラン(B;1000ppm)流量を1×10−3l/min(1sccm)とした以外は実施例5と同じボロンドープダイヤモンド合成条件で、ボロンドープダイヤモンド層17aを形成した。
【0163】 次に、ボロンドープダイヤモンド層17aの一部を反応性イオンエッチングにより除去し、除去した部分にリンドープダイヤモンド層20を露出させた。また、露出したリンドープダイヤモンド層20の一部も反応性イオンエッチングにより除去し、除去した部分にp型半導体ダイヤモンド{100}単結晶基板13を露出させた。そして、図19Dに示すように、ボロンドープダイヤモンド層17aにTi/Pt/Auオーミック電極43aを、露出させたリンドープダイヤモンド層20にAlオーミック電極42を、また露出させたp型半導体ダイヤモンド{100}単結晶基板13にTi/Pt/Auオーミック電極43をそれぞれ形成した。
【0164】 p型半導体ダイヤモンド{100}単結晶基板13、リンドープダイヤモンド層20及びボロンドープダイヤモンド層17aのトランジスタ特性測定をしたところ、良好なトランジスタ特性が測定された。これにより、pnp接合構造を有する半導体ダイヤモンド(ダイヤモンドトランジスタ)が作製されたことを確認した。
【0165】 <実施例10>
【0166】 図20Aに示すように、ボロンドープダイヤモンド合成条件における成長時間を1時間とした以外は実施例7と同様の方法で、矩形隆起14及び三角状隆起18が形成されたダイヤモンド{100}単結晶基板10上にリンドープダイヤモンド層20(第1のn型ダイヤモンドエピタキシャル層)を形成し、そのリンドープダイヤモンド層20上にボロンドープダイヤモンド層17を形成した。さらに、図20Bに示すように、ボロンドープダイヤモンド層17上には、水素希釈ホスフィン(PH;1000ppm)流量を1×10−2l/min(10sccm)とした以外は実施例3と同じリンドープダイヤモンド合成条件で、リンドープダイヤモンド層21(第2のn型ダイヤモンドエピタキシャル層)を形成した。このリンドープダイヤモンド層21も、<111>成長セクター21aと<100>成長セクター21bとから構成される。
【0167】 次に、実施例9と同様に、反応性イオンエッチングによって、ボロンドープダイヤモンド層17及びリンドープダイヤモンド層20それぞれの一部を露出させた。そして、リンドープダイヤモンド層20にAlオーミック電極42aを、ボロンドープダイヤモンド層17にTi/Pt/Auオーミック電極43を、またリンドープダイヤモンド層21にAlオーミック電極42bをそれぞれ形成した。実施例9と同様に、トランジスタ特性を測定したところ、良好なトランジスタ特性が測定された。これにより、npn接合構造を有する半導体ダイヤモンド(ダイヤモンドトランジスタ)が作製されたことが確認された。
【0168】 <実施例11>
【0169】 図21Aに示すように、表面及び側面方位が{100}にカットされたダイヤモンド{100}単結晶基板10上に、矩形隆起14を形成し、その矩形隆起14上に三角状隆起18を形成した。矩形隆起14及び三角状隆起18の形成方法は、実施例3と同様である。これらの{111}面と基板10の基板面とのなす角度を測定したところ55°±2°の範囲内であった。また、三角状隆起18上には、実施例3と同じリンドープダイヤモンド合成条件で、リンドープダイヤモンド層20を形成した。
【0170】 図21Bに示すように、リンドープダイヤモンド層20上には、ノンドープダイヤモンド層19を形成した。ノンドープダイヤモンド層19の合成条件は、水素ガス流量を0.50l/min(500sccm)、メタンガス流量を5×10−4l/min(0.5sccm)、圧力を1.3×10Pa、マイクロ波パワーを320W、基板温度を870℃、成長時間を10分とした。
【0171】 さらに、ノンドープダイヤモンド層19の上には、図21Cに示すように、実施例5と同じボロンドープダイヤモンド合成条件で、ボロンドープダイヤモンド層17を形成した。
【0172】 次に、ボロンドープダイヤモンド層17及びノンドープダイヤモンド層19の一部を反応性イオンエッチングにより除去し、リンドープダイヤモンド層20の一部を露出させた。そして、リンドープダイヤモンド層20にAlオーミック電極42を、ボロンドープダイヤモンド層17にTi/Pt/Auオーミック電極43をそれぞれ形成した。そして、Ti/Pt/Auオーミック電極43に直流電源の+側を、Alオーミック電極42に直流電源の−側を接続し、電圧電流特性を測定した。
【0173】 その結果、実施例5と同様な明確な整流性が観測され、これにより、pin接合構造を有する半導体ダイヤモンド(ダイヤモンドpin接合ダイオード)が作製されたことを確認した。また、この半導体ダイヤモンドがダイヤモンド紫外線発光デバイスであることも確認した。さらに、この半導体ダイヤモンドがダイヤモンド紫外線検出器として動作することを確認した。
【0174】 以上説明したように、本発明に係るn型半導体ダイヤモンド製造方法によればキャリア密度が大きく良質であり、且つ、大型のn型半導体ダイヤモンドを得ることができる。
【0175】 本発明に係るpn接合型半導体ダイヤモンド、pnp接合型半導体ダイヤモンド、npn接合型半導体ダイヤモンド、及びpin接合型半導体ダイヤモンドにおいては、いずれもn型ダイヤモンドエピタキシャル層を形成する面をダイヤモンドの{111}面としているため、n型ドーパントを効率良くドーピングすることができる。これにより、キャリア密度が大きく良質なn型ダイヤモンドエピタキシャル層が形成される。一方で、基板としては、大面積かつ良質なものが得られるダイヤモンド{100}単結晶基板を用いているため、高品質かつ大型な半導体ダイヤモンドを得ることができる。このため、低コストな半導体ダイヤモンドが実現される。
【0176】 産業上の利用分野
【0177】 本発明は、n型半導体ダイヤモンドの製造方法、n型半導体ダイヤモンド、pn接合型半導体ダイヤモンド、pnp接合型半導体ダイヤモンド、npn接合型半導体ダイヤモンド、及びpin接合型半導体ダイヤモンドに利用することができる。
【0041】
【図面の簡単な説明】
【0042】 図1A、図1B、図1C、図1Dは、ダイヤモンド{100}単結晶基板上へのパターニング工程を表した図である。
【0043】 図2A、図2B、図2C、図2D、図2Eは、本発明のn型半導体ダイヤモンド製造方法の一実施形態を示す工程図である。
【0044】 図3A、図3B、図3C、図3Dは、ダイヤモンド{100}単結晶基板上に四角錐状隆起を形成する工程を示した図である。
【0045】 図4A、図4B、図4C、図4D、図4Eは、本発明のn型半導体ダイヤモンド製造方法の一実施形態を示す工程図である。
【0046】 図5A、図5Bは、表面に複数の{111}面を有するダイヤモンド{100}単結晶基板上にリンドープダイヤモンド層を形成したときのダイヤモンド{100}単結晶基板の平面図である。
【0047】 図6A、図6B、図6Cは、本発明によるn型半導体ダイヤモンドの構造例を示す図である。
【0048】 図7A、図7B、図7Cは、本発明によるpn接合型半導体ダイヤモンドの構造例を示す図である。
【0049】 図8A、図8B、図8C、図8Dは、本発明によるpn接合型半導体ダイヤモンドの構造例を示す図である。
【0050】 図9A、図9B、図9C、図9Dは、本発明によるpnp接合型半導体ダイヤモンドの構造例を示す図である。
【0051】 図10A、図10Bは、本発明によるnpn接合型半導体ダイヤモンドの構造例を示す図である。
【0052】 図11A、図11B、図11C、図11Dは、本発明によるpin接合型半導体ダイヤモンドの構造例を示す図である。
【0053】 図12A、図12B、図12Cは、本発明において用いられるp型半導体ダイヤモンド{100}単結晶基板の構造例を示す図である。
【0054】 図13A、図13B、図13Cは、本発明のn型半導体ダイヤモンドの一実施例を示す図である。
【0055】 図14A、図14B、図14C、図14Dは、本発明のn型半導体ダイヤモンドの一実施例を示す図である。
【0056】 図15A、図15B、図15Cは、本発明のpn接合型半導体ダイヤモンドの一実施例を示す図である。
【0057】 図16A、図16B、図16Cは、本発明のpn接合型半導体ダイヤモンドの一実施例を示す図である。
【0058】 図17A、図17B、図17Cは、本発明のpn接合型半導体ダイヤモンドの一実施例を示す図である。
【0059】 図18A、図18B、図18Cは、本発明のpn接合型半導体ダイヤモンドの一実施例を示す図である。
【0060】 図19A、図19B、図19C、図19Dは、本発明のpnp接合型半導体ダイヤモンドの一実施例を示す図である。
【0061】 図20A、図20B、図20Cは、本発明のnpn接合型半導体ダイヤモンドの一実施例を示す図である。
【0062】 図21A、図21B、図21C、図21Dは、本発明のpin接合型半導体ダイヤモンドの一実施例を示す図である。

Claims (22)

  1. ダイヤモンド{100}単結晶基板を加工し、ダイヤモンド{111}面を形成する工程と、
    前記ダイヤモンド{111}面上にn型ドーパントをドープしながらダイヤモンドをエピタキシャル成長させてn型ダイヤモンドエピタキシャル層を形成する工程と、
    を有することを特徴とするn型半導体ダイヤモンド製造方法。
  2. 前記ダイヤモンド{100}単結晶基板を加工することにより、断面が三角状で一方向に延びるダイヤモンドの三角状隆起を形成し、
    前記三角状隆起の表面が前記ダイヤモンド{111}面であることを特徴とする請求の範囲第1項記載のn型半導体ダイヤモンド製造方法。
  3. 前記三角状隆起は、
    前記ダイヤモンド{100}単結晶基板の表層部を加工することにより、断面が矩形状で一方向に延びるダイヤモンドの矩形隆起を形成した後、
    前記矩形隆起上にダイヤモンドを成長させることによって形成することを特徴とする請求の範囲第2項記載のn型半導体ダイヤモンド製造方法。
  4. 前記n型ダイヤモンドエピタキシャル層の表層を前記三角状隆起の頂部まで除去する工程を更に有することを特徴とする請求の範囲第2又は請求の範囲第3項記載のn型半導体ダイヤモンド製造方法。
  5. 前記n型ダイヤモンドエピタキシャル層の表層を{100}単結晶基板と平行な面とする工程を更に有することを特徴とする請求の範囲第2又は請求の範囲第3項記載のn型半導体ダイヤモンド製造方法。
  6. 前記矩形隆起は、前記ダイヤモンド{100}単結晶基板に対して、化学気相合成又はエッチング加工を施すことにより形成することを特徴とする請求の範囲第3から請求の範囲第5のうちいずれか一項記載のn型半導体ダイヤモンド製造方法。
  7. 前記三角状隆起は、複数存在し、各前記三角状隆起は、延び方向と直行する方向に隙間なく並列していることを特徴とする請求の範囲第2から請求の範囲第6のうちいずれか一項記載のn型半導体ダイヤモンド製造方法。
  8. 前記ダイヤモンド{100}単結晶基板を加工することにより、四角錐形状をなすダイヤモンドの四角錐状隆起又は凹部を形成し、
    前記四角錐状隆起又は凹部の各側面が前記ダイヤモンド{111}面であることを特徴とする請求の範囲第1項記載のn型半導体ダイヤモンド製造方法。
  9. 前記四角錐状隆起又は凹部は、
    前記ダイヤモンド{100}単結晶基板の表層部を加工することにより、ダイヤモンドの柱状隆起又は凹部を形成した後、
    前記柱状隆起又は凹部にダイヤモンドを成長させることによって形成することを特徴とする請求の範囲第8項記載のn型半導体ダイヤモンド製造方法。
  10. 前記n型ダイヤモンドエピタキシャル層の表層を前記四角錐状隆起の頂部まで除去する工程を更に有することを特徴とする請求の範囲第8又は請求の範囲第9項記載のn型半導体ダイヤモンド製造方法。
  11. 前記n型ダイヤモンドエピタキシャル層の表層を{100}単結晶基板と平行な面とする工程を更に有することを特徴とする請求の範囲第8又は請求の範囲第9項記載のn型半導体ダイヤモンド製造方法。
  12. 前記柱状隆起又は凹部は、前記ダイヤモンド{100}単結晶基板に対して、化学気相合成又はエッチング加工を施すことにより形成することを特徴とする請求の範囲第9から請求の範囲第11のうちいずれか一項記載のn型半導体ダイヤモンド製造方法。
  13. 前記四角錐状隆起又は凹部は、複数存在し、各前記四角錐状隆起又は凹部は、隣り合う前記四角錐状隆起又は凹部と底辺あるいは上辺が接するように行列状に配列されていることを特徴とする請求の範囲第8から請求の範囲第12のうちいずれか一項記載のn型半導体ダイヤモンド製造方法。
  14. 前記n型ドーパントは、Ia族元素、Vb族元素、VIb族元素、又はVIIb族元素のうち少なくとも1つを含むことを特徴とする請求の範囲第1から請求の範囲第13のうちいずれか一項記載のn型半導体ダイヤモンド製造方法。
  15. ダイヤモンド{100}単結晶基板上に形成されたダイヤモンド{111}面上に、n型ドーパントがドープされたn型ダイヤモンドエピタキシャル層が形成されていることを特徴とするn型半導体ダイヤモンド。
  16. 前記ダイヤモンド{111}面は、複数形成されていることを特徴とする請求の範囲第15項記載のn型半導体ダイヤモンド。
  17. p型半導体ダイヤモンド{100}単結晶基板上に形成された複数のダイヤモンド{111}面上に、n型ドーパントがドープされたn型ダイヤモンドエピタキシャル層が形成されていることを特徴とするpn接合型半導体ダイヤモンド。
  18. ダイヤモンド{100}単結晶基板上に形成された複数のダイヤモンド{111}面上に、n型ドーパントがドープされたn型ダイヤモンドエピタキシャル層が形成され、
    前記n型ダイヤモンドエピタキシャル層上に、p型ドーパントがドープされたp型ダイヤモンドエピタキシャル層が形成されていることを特徴とするpn接合型半導体ダイヤモンド。
  19. p型半導体ダイヤモンド{100}単結晶基板上に形成された複数のダイヤモンド{111}面上に、n型ドーパントがドープされたn型ダイヤモンドエピタキシャル層が形成され、
    前記n型ダイヤモンドエピタキシャル層上に、p型ドーパントがドープされたp型ダイヤモンドエピタキシャル層が形成されていることを特徴とするpnp接合型半導体ダイヤモンド。
  20. ダイヤモンド{100}単結晶基板上に形成された複数のダイヤモンド{111}面上に、n型ドーパントがドープされた第1のn型ダイヤモンドエピタキシャル層が形成され、
    前記第1のn型ダイヤモンドエピタキシャル層上に、p型ドーパントがドープされたp型ダイヤモンドエピタキシャル層が形成され、
    前記p型ダイヤモンドエピタキシャル層上に、n型ドーパントがドープされた第2のn型ダイヤモンドエピタキシャル層が形成されていることを特徴とするnpn接合型半導体ダイヤモンド。
  21. p型半導体ダイヤモンド{100}単結晶基板上に形成された複数のダイヤモンド{111}面上に、ノンドープダイヤモンド層が形成され、
    前記ノンドープダイヤモンド層上に、n型ドーパントがドープされたn型ダイヤモンドエピタキシャル層が形成されていることを特徴とするpin接合型半導体ダイヤモンド。
  22. ダイヤモンド{100}単結晶基板上に形成された複数のダイヤモンド{111}面上に、n型ドーパントがドープされたn型ダイヤモンドエピタキシャル層が形成され、
    前記n型ダイヤモンドエピタキシャル層上に、ノンドープダイヤモンド層が形成され、
    前記ノンドープダイヤモンド層上に、p型ドーパントがドープされたp型ダイヤモンドエピタキシャル層が形成されていることを特徴とするpin接合型半導体ダイヤモンド。
JP2004513544A 2002-06-18 2003-06-18 n型半導体ダイヤモンド製造方法及び半導体ダイヤモンド Expired - Fee Related JP4218639B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2002177647 2002-06-18
JP2002177647 2002-06-18
JP2003099601 2003-04-02
JP2003099601 2003-04-02
PCT/JP2003/007717 WO2003106743A1 (ja) 2002-06-01 2003-06-18 n型半導体ダイヤモンド製造方法及び半導体ダイヤモンド

Publications (2)

Publication Number Publication Date
JPWO2003106743A1 true JPWO2003106743A1 (ja) 2005-10-13
JP4218639B2 JP4218639B2 (ja) 2009-02-04

Family

ID=29738439

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004513544A Expired - Fee Related JP4218639B2 (ja) 2002-06-18 2003-06-18 n型半導体ダイヤモンド製造方法及び半導体ダイヤモンド

Country Status (11)

Country Link
US (2) US7172957B2 (ja)
EP (1) EP1536043B1 (ja)
JP (1) JP4218639B2 (ja)
KR (1) KR100933847B1 (ja)
CN (1) CN1331235C (ja)
AU (1) AU2003242456A1 (ja)
CA (1) CA2493318A1 (ja)
DE (1) DE60336238D1 (ja)
HK (1) HK1074859A1 (ja)
TW (1) TW200414309A (ja)
WO (1) WO2003106743A1 (ja)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3953921B2 (ja) * 2002-09-10 2007-08-08 日本プレーテック株式会社 ダイヤモンドqcmの作製方法及びそのダイヤモンドqcm
US7623935B2 (en) * 2003-12-31 2009-11-24 University Of Southern California Method for electrochemically fabricating three-dimensional structures including pseudo-rasterization of data
US7430731B2 (en) * 2003-12-31 2008-09-30 University Of Southern California Method for electrochemically fabricating three-dimensional structures including pseudo-rasterization of data
US7481879B2 (en) * 2004-01-16 2009-01-27 Sumitomo Electric Industries, Ltd. Diamond single crystal substrate manufacturing method and diamond single crystal substrate
JP4784915B2 (ja) * 2005-02-03 2011-10-05 独立行政法人産業技術総合研究所 リン原子がドープされたn型(100)面方位ダイヤモンド半導体単結晶膜及びその製造方法
JP4604172B2 (ja) * 2005-02-22 2010-12-22 独立行政法人物質・材料研究機構 n型半導体ダイヤモンド薄膜の合成法
JP4822167B2 (ja) * 2005-04-20 2011-11-24 住友電気工業株式会社 ダイヤモンド半導体の製造方法及びダイヤモンド半導体
JP4845086B2 (ja) * 2005-05-27 2011-12-28 独立行政法人産業技術総合研究所 p型表面伝導性酸素終端(111)ダイヤモンドの製造方法及び高周波・高出力デバイス
US7737614B2 (en) * 2005-06-17 2010-06-15 Sumitomo Electric Industries, Ltd. Diamond electron emission cathode, electron emission source, electron microscope, and electron beam exposure device
JP4340776B2 (ja) * 2005-06-28 2009-10-07 独立行政法人産業技術総合研究所 炭素終端構造のダイヤモンド電子源及びその製造方法
JP4103961B2 (ja) * 2005-09-28 2008-06-18 独立行政法人産業技術総合研究所 電子放出電圧を著しく低減した電子源及びその製造方法
JP4446065B2 (ja) * 2006-05-11 2010-04-07 独立行政法人産業技術総合研究所 ダイヤモンド表面上の原子的平坦面の選択的形成方法、そのダイヤモンド基板及びこれを用いた半導体素子
JP5082752B2 (ja) * 2006-12-21 2012-11-28 日亜化学工業株式会社 半導体発光素子用基板の製造方法及びそれを用いた半導体発光素子
WO2008090514A2 (en) 2007-01-22 2008-07-31 Element Six Limited Diamond electronic devices and methods for their manufacture
WO2008136259A1 (ja) * 2007-04-27 2008-11-13 National Institute Of Advanced Industrial Science And Technology ダイヤモンド半導体素子におけるショットキー電極及びその製造方法
US7799600B2 (en) * 2007-05-31 2010-09-21 Chien-Min Sung Doped diamond LED devices and associated methods
WO2009073866A1 (en) * 2007-12-07 2009-06-11 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Gate after diamond transistor
JP5299921B2 (ja) * 2008-04-17 2013-09-25 独立行政法人産業技術総合研究所 ダイヤモンド半導体装置及びその製造方法
JP5419101B2 (ja) * 2008-07-01 2014-02-19 独立行政法人産業技術総合研究所 ダイヤモンド半導体装置及びその製造方法
US9277792B2 (en) 2010-08-24 2016-03-08 Board Of Trustees Of Michigan State University Multicolored single crystal diamond gemstones and methods for forming the same
WO2012030897A1 (en) 2010-09-02 2012-03-08 Board Of Trustees Michigan State University N-doped single crystal diamond substrates and methods therefor
US8698161B2 (en) * 2010-12-17 2014-04-15 Raytheon Company Semiconductor structures having directly bonded diamond heat sinks and methods for making such structures
JP5346052B2 (ja) * 2011-03-09 2013-11-20 日本電信電話株式会社 ダイヤモンド薄膜及びその製造方法
US8852998B1 (en) * 2011-08-30 2014-10-07 Sandia Corporation Method to fabricate micro and nano diamond devices
JP5537525B2 (ja) * 2011-09-26 2014-07-02 株式会社東芝 半導体装置および半導体装置の製造方法
WO2013062584A1 (en) * 2011-10-28 2013-05-02 Hewlett-Packard Development Company, L.P. Devices including a diamond layer
US8933462B2 (en) * 2011-12-21 2015-01-13 Akhan Semiconductor, Inc. Method of fabricating diamond semiconductor and diamond semiconductor formed according to the method
JP5842761B2 (ja) * 2012-08-07 2016-01-13 信越化学工業株式会社 ダイヤモンドの製造方法及び直流プラズマcvd装置
JP5967572B2 (ja) * 2012-08-17 2016-08-10 国立研究開発法人産業技術総合研究所 ダイヤモンド半導体装置及びその製造方法
US9142643B2 (en) * 2012-11-15 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming epitaxial feature
CN103103609B (zh) * 2013-03-05 2015-08-19 三门峡纵横超硬材料有限公司 N型金刚石半导体单晶及其生产方法
JP6139340B2 (ja) * 2013-09-03 2017-05-31 株式会社東芝 半導体装置およびその製造方法
DE102015200692B4 (de) * 2015-01-19 2018-10-11 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Epitaktische Diamantschicht und Verfahren zu ihrer Herstellung
CN104975343B (zh) * 2015-06-04 2017-08-25 哈尔滨工业大学 利用氢等离子体多次刻蚀/退火循环工艺提高金刚石籽晶质量的方法
US10320147B2 (en) * 2015-09-08 2019-06-11 Sharp Kabushiki Kaisha Wavelength conversion member and light emitting device
AT517693B1 (de) * 2015-11-11 2017-04-15 Zkw Group Gmbh Konverter für Leuchtvorrichtungen
EP3379580A1 (en) * 2017-03-22 2018-09-26 Evince Technology Ltd Diamond semiconductor device
CN111279023A (zh) * 2017-08-30 2020-06-12 洛桑联邦理工学院 单晶金刚石衍射光学元件及其制造方法
JP6817917B2 (ja) 2017-09-07 2021-01-20 株式会社東芝 ダイヤモンド半導体素子
US10818778B2 (en) * 2017-11-27 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Heterogeneous semiconductor device substrates with high quality epitaxy
CN108321262A (zh) * 2018-03-06 2018-07-24 西安交通大学 一种垂直结构p-金刚石/i-SiC/n-金刚石LED及其制作方法
CN108321271A (zh) * 2018-03-06 2018-07-24 西安交通大学 一种准垂直结构p-金刚石/i-SiC/n-金刚石LED及其制作方法
WO2019215643A1 (en) * 2018-05-08 2019-11-14 M7D Corporation Diamond materials comprising multiple cvd grown, small grain diamonds, in a single crystal diamond matrix
JP7159080B2 (ja) * 2018-05-10 2022-10-24 株式会社東芝 積層体および半導体装置
US10847364B2 (en) * 2018-05-10 2020-11-24 Kabushiki Kaisha Toshiba Laminated body and semiconductor device
CN110600554B (zh) * 2019-09-20 2021-06-04 西安交通大学 一种(100)晶向金刚石n-i-p结二极管及其制备方法
JP7136374B1 (ja) 2022-01-12 2022-09-13 信越半導体株式会社 マイクロled構造体を有するウェーハ、マイクロled構造体を有するウェーハの製造方法およびマイクロled構造体を有する接合型半導体ウェーハの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4482422A (en) * 1982-02-26 1984-11-13 Rca Corporation Method for growing a low defect monocrystalline layer on a mask
JP2671259B2 (ja) * 1988-03-28 1997-10-29 住友電気工業株式会社 ショットキー接合半導体装置
JPH06103757B2 (ja) * 1989-06-22 1994-12-14 株式会社半導体エネルギー研究所 ダイヤモンド電子装置
JPH04139077A (ja) 1990-09-28 1992-05-13 Kobe Steel Ltd P型ダイヤモンド―n型立方晶窒化硼素接合体の製造方法
KR100239936B1 (ko) * 1991-12-20 2000-03-02 윌리엄 린드세이 길랜더즈 접시 세척기
JP3344441B2 (ja) * 1994-03-25 2002-11-11 住友電気工業株式会社 表面弾性波素子
KR0128680B1 (ko) * 1995-02-25 1998-04-02 김은영 단결정 다이아몬드막의 단계별 성장 방법
JPH09309794A (ja) * 1996-05-24 1997-12-02 Sumitomo Electric Ind Ltd ダイヤモンド膜およびその合成方法
JP3949192B2 (ja) 1996-06-20 2007-07-25 株式会社神戸製鋼所 ダイヤモンド半導体装置の製造方法
JP3051912B2 (ja) 1996-09-03 2000-06-12 科学技術庁無機材質研究所長 リンドープダイヤモンドの合成法
EP0865065B1 (en) 1997-03-10 2003-09-03 Sumitomo Electric Industries, Ltd. Electron-emitting element, method of making the same, and electronic device
JP3903577B2 (ja) * 1997-03-10 2007-04-11 住友電気工業株式会社 電子放出素子用ダイヤモンド部材、その製造方法及び電子デバイス
TW471006B (en) 1999-03-26 2002-01-01 Japan Science & Tech Corp N-type semiconductor diamond and its fabrication method
US6680900B1 (en) * 1999-06-04 2004-01-20 Ricoh Company, Ltd. Optical-pickup slider, manufacturing method thereof, probe and manufacturing method thereof, and probe array and manufacturing method thereof
JP4002955B2 (ja) 1999-06-21 2007-11-07 独立行政法人科学技術振興機構 ダイヤモンド半導体デバイスの製造方法
JP4792625B2 (ja) * 2000-08-31 2011-10-12 住友電気工業株式会社 電子放出素子の製造方法及び電子デバイス
US6696195B2 (en) * 2001-08-09 2004-02-24 Motorola, Inc. Direct methanol fuel cell including a water recovery and recirculation system and method of fabrication

Also Published As

Publication number Publication date
CN1331235C (zh) 2007-08-08
CA2493318A1 (en) 2003-12-24
US7476895B2 (en) 2009-01-13
EP1536043A1 (en) 2005-06-01
KR100933847B1 (ko) 2009-12-24
TWI300955B (ja) 2008-09-11
HK1074859A1 (en) 2005-11-25
AU2003242456A1 (en) 2003-12-31
KR20050013212A (ko) 2005-02-03
EP1536043A4 (en) 2008-04-30
TW200414309A (en) 2004-08-01
WO2003106743A1 (ja) 2003-12-24
DE60336238D1 (de) 2011-04-14
CN1662681A (zh) 2005-08-31
EP1536043B1 (en) 2011-03-02
US20070111498A1 (en) 2007-05-17
US20050202665A1 (en) 2005-09-15
US7172957B2 (en) 2007-02-06
JP4218639B2 (ja) 2009-02-04

Similar Documents

Publication Publication Date Title
JP4218639B2 (ja) n型半導体ダイヤモンド製造方法及び半導体ダイヤモンド
US8389388B2 (en) Photonic device and method of making the same
US20100212728A1 (en) Diode and Photovoltaic Device Using Carbon Nanostructure
JP5537525B2 (ja) 半導体装置および半導体装置の製造方法
US20060163584A1 (en) Boron-doped diamond semiconductor
CN101155949A (zh) 金刚石上的氮化镓发光装置
US8624263B2 (en) Diamond semiconductor device and method of manufacturing the same
JP4835157B2 (ja) ダイヤモンドn型半導体、その製造方法、半導体素子、及び電子放出素子
JP5846458B2 (ja) ダイヤモンド半導体装置及びその製造方法
JP4019136B2 (ja) ダイヤモンド紫外光発光素子
US20050186435A1 (en) Light emitting device and method for manufacturing the same
JP4140487B2 (ja) n型半導体ダイヤモンド及びその製造方法
JPWO2005031781A1 (ja) ダイヤモンド電子放出素子の製造方法ならびに電子放出素子
CN118016527A (zh) 肖特基势垒二极管能量转换器及其制备方法
JP2011003361A (ja) 電子放出素子、及び、電子放出素子の作製方法
JP2005044634A (ja) 電子源及びその製造方法
JPH04112583A (ja) SiC青色発光ダイオードの製造方法
JP2011009041A (ja) 電子放出素子、及び、電子放出素子の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081021

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081103

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4218639

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131121

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees