JPWO2003038793A1 - 信号線駆動回路、発光装置及びその駆動方法 - Google Patents

Abstract

トランジスタの特性にはバラツキが生じてしまう。本発明は、複数の配線の各々に対応した複数の電流源回路及びシフトレジスタを有する信号線駆動回路であって、前記複数の電流源回路の各々は、前記シフトレジスタから供給されるサンプリングパルスに従って、供給された電流を電圧に変換する容量手段と、前記変換された電圧に応じた電流を供給する供給手段を有することを特徴とする。

Description

技術分野
本発明は信号線駆動回路の技術に関する。また前記信号線駆動回路を有する発光装置の技術に関する。
背景技術
近年、画像の表示を行う表示装置の開発が進められている。表示装置としては、液晶素子を用いて画像の表示を行う液晶表示装置が、高画質、薄型、軽量などの利点を活かして幅広く用いられている。
一方、自発光素子である発光素子を用いた発光装置の開発も近年進められている。発光装置は、既存の液晶表示装置がもつ利点に加えて、動画表示に適した速い応答速度、低電圧、低消費電力などの特徴を有し、次世代ディスプレイとして大きく注目されている。
発光装置に多階調の画像を表示する際の階調表現方法としては、アナログ階調方式とデジタル階調方式が挙げられる。前者のアナログ階調方式は、発光素子に流れる電流の大きさをアナログ的に制御して階調を得るという方式である。また後者のデジタル階調方式は、発光素子がオン状態（輝度がほぼ１００％の状態）と、オフ状態（輝度がほぼ０％の状態）の２つの状態のみによって駆動するという方式である。デジタル階調方式においては、このままでは２階調しか表示できないため、別の方式と組み合わせて多階調の画像を表示する方法が提案されている。
また画素の駆動方法としては、画素に入力する信号の種類で分類すると、電圧入力方式と電流入力方式が挙げられる。前者の電圧入力方式は、画素に入力するビデオ信号（電圧）を駆動用素子のゲート電極に入力して、該駆動用素子を用いて発光素子の輝度を制御する方式である。また後者の電流入力方式では、設定された信号電流を発光素子に流すことにより、該発光素子の輝度を制御する方式である。
ここで、電圧入力方式を適用した発光装置における画素の回路の一例とその駆動方法について、図１６（Ａ）を用いて簡単に説明する。図１６（Ａ）に示した画素は、信号線５０１、走査線５０２、スイッチング用ＴＦＴ５０３、駆動用ＴＦＴ５０４、容量素子５０５、発光素子５０６、電源５０７、５０８を有する。
走査線５０２の電位が変化してスイッチング用ＴＦＴ５０３がオンすると、信号線５０１に入力されているビデオ信号は、駆動用ＴＦＴ５０４のゲート電極へと入力される。入力されたビデオ信号の電位に従って、駆動用ＴＦＴ５０４のゲート・ソース間電圧が決定し、駆動用ＴＦＴ５０４のソース・ドレイン間を流れる電流が決定する。この電流は発光素子５０６に供給され、該発光素子５０６は発光する。発光素子を駆動する半導体素子としては、ポリシリコントランジスタが用いられる。しかし、ポリシリコントランジスタは、結晶粒界における欠陥に起因して、しきい値やオン電流等の電気的特性にバラツキが生じやすい。図１６（Ａ）に示した画素において、駆動用ＴＦＴ５０４の特性が画素毎にばらつくと、同じビデオ信号を入力した場合にも、それに応じた駆動用ＴＦＴ５０４のドレイン電流の大きさが異なるため、発光素子５０６の輝度はばらつく。
上記問題を解決するためには、発光素子を駆動するＴＦＴの特性に左右されず、所望の電流を発光素子に供給すればよい。この観点から、ＴＦＴの特性に左右されずに発光素子に供給する電流の大きさを制御できる電流入力方式が提案されている。
次いで、電流入力方式を適用した発光装置における画素の回路の一例とその駆動方法について、図１６（Ｂ）、１７を用いて簡単に説明する。図１６（Ｂ）に示した画素は、信号線６０１、第１〜第３の走査線６０２〜６０４、電流線６０５、ＴＦＴ６０６〜６０９、容量素子６１０、発光素子６１１を有する。電流源回路６１２は、各信号線（各列）に配置される。
図１７を用いて、ビデオ信号の書き込みから発光までの動作について説明する。図１７中、各部を示す図番は、図１６に準ずる。図１７（Ａ）〜（Ｃ）は、電流の経路を模式的に示している。図１７（Ｄ）は、ビデオ信号の書き込み時における各経路を流れる電流の関係を示し、図１７（Ｅ）は、同じくビデオ信号の書き込み時に容量素子６１０に蓄積される電圧、つまりＴＦＴ６０８のゲート・ソース間電圧を示す。
まず、第１及び第２の走査線６０２、６０３にパルスが入力され、ＴＦＴ６０６、６０７がオンする。このとき、信号線６０１を流れる電流は信号電流をＩｄａｔａと表記する。信号線６０１には、信号電流Ｉｄａｔａが流れているので、図１７（Ａ）に示すように、画素内では、電流の経路はＩ１とＩ２とに分かれて流れる。これらの関係を図１７（Ｄ）に示すが、Ｉｄａｔａ＝Ｉ１＋Ｉ２であることは言うまでもない。
ＴＦＴ６０６がオンした瞬間には、まだ容量素子６１０には電荷が保持されていないため、ＴＦＴ６０８はオフである。よって、Ｉ２＝０となり、Ｉｄａｔａ＝Ｉ１となる。この間は、容量素子６１０の両電極間に電流が流れて、該容量素子６１０において電荷の蓄積が行われている。
そして徐々に容量素子６１０に電荷が蓄積され、両電極間に電位差が生じ始める（図１７（Ｅ））。両電極の電位差がＶｔｈとなると（図１７（Ｅ）、Ａ点）、ＴＦＴ６０８がオンして、Ｉ２が生ずる。前述したように、Ｉｄａｔａ＝Ｉ１＋Ｉ２であるので、Ｉ１は次第に減少するが、依然電流は流れており、容量素子６１０にはさらに電荷の蓄積が行われる。
容量素子６１０では、その両電極の電位差、つまりＴＦＴ６０８のゲート・ソース間電圧が所望の電圧になるまで電荷の蓄積が続く。つまりＴＦＴ６０８がＩｄａｔａの電流を流すことが出来るだけの電圧になるまで電荷の蓄積が続く。やがて電荷の蓄積が終了する（図１７（Ｅ）、Ｂ点）と、電流Ｉ２は流れなくなる。また、ＴＦＴ６０８は完全にオンしているので、Ｉｄａｔａ＝Ｉ２となる（図１７（Ｂ））。以上の動作により、画素に対する信号の書き込み動作が完了する。最後に第１及び第２の走査線６０２、６０３の選択が終了し、ＴＦＴ６０６、６０７がオフする。
続いて、第３の走査線６０４にパルスが入力され、ＴＦＴ６０９がオンする。容量素子６１０には、先ほど書き込んだＶＧＳが保持されているため、ＴＦＴ６０８はオンしており、電流線６０５からＩｄａｔａに等しい電流が流れる。これにより発光素子６１１が発光する。このとき、ＴＦＴ６０８が飽和領域において動作するようにしておけば、ＴＦＴ６０８のソース・ドレイン間電圧が変化したとしても、発光素子６１１に流れる発光電流ＩＥＬは変わりなく流れる。
このように電流入力方式とは、ＴＦＴ６０９のドレイン電流が電流源回路６１２で設定された信号電流Ｉｄａｔａと同じ電流値になるように設定し、このドレイン電流に応じた輝度で発光素子６１１が発光を行う方式をいう。上記構成の画素を用いることで、画素を構成するＴＦＴの特性バラツキの影響を抑制して、所望の電流を発光素子に供給することが出来る。
但し、電流入力方式を適用した発光装置では、ビデオ信号に応じた信号電流を正確に画素に入力する必要がある。しかし、信号電流を画素に入力する役目を担う信号線駆動回路（図１６では電流源回路６１２に相当）をポリシリコントランジスタで形成すると、その特性にバラツキが生じるため、該信号電流にもバラツキが生じてしまう。
つまり電流入力方式を適用した発光装置では、画素及び信号線駆動回路を構成するＴＦＴの特性バラツキの影響を抑制する必要がある。しかし図１６（Ｂ）に示す構成の画素を用いることによって、画素を構成するＴＦＴの特性バラツキの影響を抑制することは出来るが、信号線駆動回路を構成するＴＦＴの特性バラツキの影響を抑制することは困難となる。
そこで、電流入力方式の画素を駆動する信号線駆動回路に配置される電流源回路の構成とその動作について図１８を用いて簡単に説明する。
図１８（Ａ）（Ｂ）における電流源回路６１２は、図１６（Ｂ）で示した電流源回路６１２に相当する。電流源回路６１２は、定電流源５５５〜５５８を有する。定電流源５５５〜５５８は、端子５５１〜５５４を介して入力される信号により制御される。定電流源５５５〜５５８から供給される電流の大きさは各々異なっており、その比は１：２：４：８となるように設定されている。
図１８（Ｂ）は電流源回路６１２の回路構成を示した図であり、図中の定電流源５５５〜５５８はトランジスタに相当する。トランジスタ５５５〜５５８のオン電流は、Ｌ（ゲート長）／Ｗ（ゲート幅）値の比（１：２：４：８）に起因して１：２：４：８となる。そうすると電流源回路６１２は、２４＝１６段階で電流の大きさを制御することが出来る。つまり４ビットのデジタルビデオ信号に対して、１６階調のアナログ値を持つ電流を出力することが出来る。なお、この電流源回路６１２は、ポリシリコントランジスタで形成され、画素部と同一基板上に一体形成される。
このように、従来において、電流源回路を内蔵した信号線駆動回路は提案されている。（例えば、非特許文献１、２参照）
また、デジタル階調方式においては、多階調の画像を表現するためにデジタル階調方式と面積階調方式とを組み合わせた方式（以下面積階調方式と表記）やデジタル階調方式と時間階調方式とを組み合わせた方式（以下時間階調方式と表記）がある。面積階調方式とは、一画素を複数の副画素に分割し、それぞれの副画素で発光、又は非発光を選択することで、一画素において発光している面積と、それ以外の面積との差をもって階調を表現する方式である。また時間階調方式とは、発光素子が発光している時間を制御することにより、階調表現を行う方式である。具体的には、１フレーム期間を長さの異なる複数のサブフレーム期間に分割し、各期間での発光素子の発光、又は非発光を選択することで、１フレーム期間内で発光した時間の長さの差をもって階調を表現する。デジタル階調方式においては、多階調の画像を表現するためにデジタル階調方式と時間階調方式とを組み合わせた方式（以下時間階調方式と表記）が提案されている。（例えば、特許文献１参照）
〔非特許文献１〕
服部励治、他３名、「信学技報」、ＥＤ２００１−８、電流指定型ポリシリコンＴＦＴアクティブマトリクス駆動有機ＬＥＤディスプレイの回路シミュレーション、ｐ．７−１４
〔非特許文献２〕
Ｒｅｉｊｉ Ｈ ｅｔ ａｌ．、「ＡＭ−ＬＣＤ’０１」、ＯＬＥＤ−４，ｐ．２２３−２２６
〔特許文献１〕
特開２００１−５４２６号公報
発明の開示
上述した電流源回路６１２は、Ｌ／Ｗ値を設計することによって、トランジスタのオン電流を１：２：４：８になるように設定している。しかしトランジスタ５５５〜５５８は、作製工程や使用する基板の相違によって生じるゲート長、ゲート幅及びゲート絶縁膜の膜厚のバラツキの要因が重なって、しきい値や移動度にバラツキが生じてしまう。そのため、トランジスタ５５５〜５５８のオン電流を設計通りに正確に１：２：４：８にすることは困難である。つまり列によって、画素に供給する電流値にバラツキが生じてしまう。
トランジスタ５５５〜５５８のオン電流を設計通りに正確に１：２：４：８にするためには、全ての列にある電流源回路の特性を、全て同一にする必要がある。つまり、信号線駆動回路の有する電流源回路のトランジスタの特性を、全て同一にする必要があるが、その実現は非常に困難である。
本発明は上記の問題点を鑑みてなされたものであり、ＴＦＴの特性バラツキの影響を抑制して、所望の信号電流を画素に供給することができる信号線駆動回路を提供する。さらに本発明は、ＴＦＴの特性バラツキの影響を抑制した回路構成の画素を用いることにより、画素及び駆動回路の両方を構成するＴＦＴの特性バラツキの影響を抑制して、所望の信号電流を発光素子に供給することができる発光装置を提供する。
本発明は、ＴＦＴの特性バラツキの影響を抑制して、所望の一定電流を流す電気回路（電流源回路）を設けた構成の信号線駆動回路を提供する。さらに本発明は、前記信号線駆動回路を具備した発光装置を提供する。
本発明は各列（各信号線など）に電流源回路が配置された信号線駆動回路を提供する。
本発明の信号線駆動回路では、信号線駆動回路が有する各信号線（各列）に配置された電流源回路において、リファレンス用定電流源を用いて、所定の信号電流を供給するように設定される。信号電流が設定された電流源回路では、リファレンス用定電流源に比例した電流を供給する能力を有する。その結果、前記電流源回路を用いることにより、信号線駆動回路を構成するＴＦＴの特性バラツキの影響を抑制することが出来る。そして、設定された信号電流を電流源回路から画素に供給するか否かを決定するスイッチは、ビデオ信号により制御される。
つまり、ビデオ信号に比例した信号電流を信号線に流す必要がある場合は、電流源回路から信号線駆動回路に信号電流を供給するか否かを決定するスイッチが配置され、該スイッチはビデオ信号により制御される。ここでは、電流源回路から信号線駆動回路に信号電流を供給するか否かを決定するスイッチのことを信号電流制御スイッチと呼ぶ。
なお、リファレンス用定電流源は、基板上に信号線駆動回路と一体形成してもよい。または基板の外部にＩＣ等を配置し、リファレンス用電流として一定の電流を入力してもよい。
本発明の信号線駆動回路の概略について図１、２を用いて説明する。図１、２には、ｉ列目から（ｉ＋２）列目の３本の信号線の周辺の信号線駆動回路が示されている。
まず、信号線にビデオ信号に比例した信号電流を流す必要がある場合について述べる。
図１において、信号線駆動回路４０３は各信号線（各列）に電流源回路４２０が配置されている。電流源回路４２０は、端子ａ、端子ｂ及び端子ｃを有する。端子ａには設定信号が入力される。端子ｂには電流線に接続されたリファレンス用定電流源１０９から電流（リファレンス用電流）が供給される。また端子ｃは、スイッチ１０１（信号電流制御スイッチ）を介して電流源回路４２０に保持された信号を出力する。つまり、電流源回路４２０は端子ａから入力される設定信号により制御され、端子ｂから電流（リファレンス用電流）が供給され、端子ｃから該電流（リファレンス用電流）に比例した電流（信号電流）が出力される。スイッチ１０１（信号電流制御スイッチ）は、電流源回路４２０と画素の間に配置され、前記スイッチ１０１（信号電流制御スイッチ）のオン又はオフは、ビデオ信号により制御される。
次いで図１とは異なる構成の本発明の信号線駆動回路について図２を用いて説明する。図２において、信号線駆動回路４０３はそれぞれの信号線ごと（各列）に２つ以上の電流源回路が設けられている。そして、電流源回路４２０は複数の電流源回路を有する。そしてここでは仮に各列に２つの電流源回路が配置されているとし、電流源回路４２０は第１電流源回路４２１及び第２電流源回路４２２を有するとする。第１電流源回路４２１及び第２電流源回路４２２は、端子ａ、端子ｂ、端子ｃ及び端子ｄを有する。端子ａには設定信号が入力される。端子ｂには電流線に接続されたリファレンス用定電流源１０９から電流（リファレンス用電流）が供給される。また端子ｃは、スイッチ１０１（信号電流制御スイッチ）を介して第１電流源回路４２１及び第２電流源回路４２２に保持された信号（信号電流）を出力する。端子ｄからは、制御信号が入力される。つまり電流源回路４２０は、端子ａから入力される設定信号及び端子ｄから入力される制御信号により制御され、端子ｂから電流（リファレンス用電流）が供給され、端子ｃから該電流（リファレンス用電流）に比例した電流（信号電流）が出力される。スイッチ１０１（信号電流制御スイッチ）は、電流源回路４２０と画素の間に配置され、前記スイッチ１０１（信号電流制御スイッチ）のオン又はオフは、ビデオ信号により制御される。
電流源回路４２０に対して信号電流の書き込みを終了させる（信号電流を設定する、リファレンス用電流によって信号電流を設定する、電流源回路４２０が信号電流を出力できるように定める）動作を設定動作と呼び、信号電流を画素に入力する動作（電流源回路４２０が信号電流を出力する動作）を入力動作と呼ぶことにする。図２において、第１電流源回路４２１及び第２電流源回路４２２に入力される制御信号は互いに異なっているため、第１電流源回路４２１及び第２電流源回路４２２は、一方は設定動作を行い、他方は入力動作を行う。これにより、各列で同時に２つの動作を行うことが出来る。
なお電流源回路の設定動作は任意の時間に任意のタイミングで任意の回数だけ行えばよい。また図１、２に示した信号線駆動回路では、ビデオ信号に比例した信号電流を信号線に供給する場合について述べた。但し、本発明はこれに限定されない。例えば、信号線とは異なる別の配線に電流を供給する必要がある。この場合にはスイッチ１０１（信号電流制御スイッチ）を配置する必要はない。このスイッチを配置しない場合について、図１については図３４、図２については図３５に示す。この場合には、電流は画素用電流線に出力される。信号線にはビデオ信号が出力される。
本発明では、１つのシフトレジスタが２つの役割を有する。１つの役割は電流源回路を制御する役割である。もう１つの役割はビデオ信号を制御する回路、つまり画像を表示するために動作する回路を制御する役割であり、例えばラッチ回路、サンプリングスイッチ及びスイッチ１０１（信号電流制御スイッチ）などを制御する役割である。上記構成の本発明では、電流源回路を制御する回路と、ビデオ信号を制御する回路の各々の回路の配置が不必要となるため、配置する回路の素子数を削減することが可能となり、さらに素子数を削減することが出来るため、レイアウト面積を縮小することができる。そうすると、作製工程における歩留まりが向上し、コストダウンを実現することができる。またレイアウト面積を小さくできると、狭額縁化できるため、筐体の小型化を実現することができる。
なおシフトレジスタはフリップフロップ回路やデコーダ回路等により構成される。シフトレジスタがフリップフロップ回路により構成される場合には、通常複数の配線は１列目から最終列目まで順に選択される。一方、シフトレジスタがデコーダ回路等により構成される場合には、複数の配線は１列目から最終列目まで順に選択されるか又はランダムに選択される。シフトレジスタは、その用途に従って、複数の配線を順に選択できる機能を有する構成、又はランダムに選択できる機能を有する構成のどちらかを選択するとよい。
但し、複数の配線をランダムに選択できる機能を有する構成を選択した場合には、電流源回路に供給する設定信号もランダムに出力できる。従って、電流源回路の設定動作も、１列目から最終列目まで順に行うのではなく、ランダムに行うことができる。そうすると、電流源回路が設定動作を行う期間を自由に設定することができる。また、電流源回路の容量素子に保持された電荷の漏れの影響を目立たせなくすることができる。このように、電流源回路の設定動作をランダムに行うことができると、電流源回路の設定動作に伴う不具合があった場合、その不具合を目立たなくさせることができるようになる。
なお、本発明において、ＴＦＴは、通常の単結晶を用いたトランジスタや、ＳＯＩを用いたトランジスタ、有機トランジスタなどに置き換えて適用することができる。
本発明は上記のような電流源回路を有する信号線駆動回路を提供する。さらに本発明は、ＴＦＴの特性バラツキの影響を抑制した回路構成の画素を用いることにより、画素及び駆動回路の両方を構成するＴＦＴの特性バラツキの影響を抑制し、また所望の信号電流を発光素子に供給することができる発光装置を提供する。
発明を実施するための最良の形態
（実施の形態１）
本実施の形態では、本発明の信号線駆動回路に具備される電流源回路の構成とその動作について説明する。
本発明では、端子ａから入力される信号とは、シフトレジスタから供給されるサンプリングパルスに相当する。しかし電流源回路の構成や駆動方式などによっては、サンプリングパルスは直接入力されず、設定制御線（図１には図示せず）に接続された論理演算子の出力端子から供給される信号が入力される。前記論理演算子の２つの入力端子は、一方はサンプリングパルス、他方は設定制御線から供給される信号が入力される。つまり電流源回路４２０の設定は、サンプリングパルス、又は設定制御線に接続された論理演算子の出力端子から供給される信号のタイミングに従って行われる。
なおシフトレジスタとは、フリップフロップ回路（ＦＦ）等を複数列用いた構成を有するものである。そして前記シフトレジスタにクロック信号（Ｓ−ＣＬＫ）、スタートパルス（Ｓ−ＳＰ）及びクロック反転信号（Ｓ−ＣＬＫｂ）が入力されて、これらの信号のタイミングに従って、順次出力される信号をサンプリングパルスとよぶ。
また前記論理演算子の２つの入力端子には、一方はサンプリングパルスが入力され、他方は設定制御線から供給される信号が入力される。論理演算子では、入力された２つの信号の論理演算を行って、出力端子から信号を出力する。仮に論理演算子がＮＡＮＤであるとすると、図１４（Ｃ）に示すタイミングチャートにおいて、期間Ｔｂにおいては、制御線からＨｉｇｈの信号をＮＡＮＤに入力し、その他の期間においては、制御線からＬｏｗの信号をＮＡＮＤに入力するとよい。
シフトレジスタはフリップフロップ回路やデコーダ回路等により構成される。シフトレジスタがフリップフロップ回路により構成される場合には、通常複数の配線は１列目から最終列目まで順に選択される。一方、シフトレジスタがデコーダ回路等により構成される場合には、複数の配線は１列目から最終列目まで順に選択されるか又はランダムに選択される。シフトレジスタは、その用途に従って、複数の配線を順に選択できる機能を有する構成、又はランダムに選択できる機能を有する構成のどちらかを選択するとよい。
図２３（Ａ）において、スイッチ１０４、１０５ａ、１１６と、トランジスタ１０２（ｎチャネル型）と、該トランジスタ１０２のゲート・ソース間電圧ＶＧＳを保持する容量素子１０３とを有する回路が電流源回路４２０に相当する。
図２３（Ａ）に示す電流源回路では、端子ａを介して入力されるサンプリングパルスによってスイッチ１０４、スイッチ１０５ａがオンとなる。そうすると、電流線に接続されたリファレンス用定電流源１０９（以下定電流源１０９と表記）から、端子ｂを介して電流（リファレンス用電流）が供給され、容量素子１０３に所定の電荷が保持される。そして定電流源１０９から流される電流（リファレンス用電流）がトランジスタ１０２のドレイン電流と等しくなるまで、容量素子１０３に電荷が保持される。
次いで、端子ａを介して入力される信号により、スイッチ１０４、１０５ａがオフになる。そうすると、容量素子１０３には所定の電荷が保持されているため、トランジスタ１０２は電流（リファレンス用電流）に応じた大きさの電流を流す能力をもつことになる。そして仮にスイッチ１０１（信号電流制御スイッチ）、１１６が導通状態になると、端子ｃを介して信号線に接続された画素に電流が流れる。これは、トランジスタ１０２のゲート電圧は容量素子１０３により所定のゲート電圧に設定されており、該トランジスタ１０２のドレイン領域には電流（リファレンス用電流）に応じたドレイン電流が流れる。そのため、信号線駆動回路を構成するトランジスタの特性バラツキに左右されずに、画素に入力される電流の大きさを制御できる。
なお、スイッチ１０１（信号電流制御スイッチ）が配置されていない場合には、スイッチ１１６が導通状態になると、端子ｃを介して信号線に接続された画素に電流が供給される。
なおスイッチ１０４、１０５ａの接続構成は図２３（Ａ）に示す構成に限定されない。例えば、スイッチ１０４の一方を端子ｂに接続し、他方をトランジスタ１０２のゲート電極に接続し、更にスイッチ１０５ａの一方をスイッチ１０４を介して端子ｂに接続し、他方をスイッチ１１６に接続する構成でもよい。
或いは、スイッチ１０４は端子ｂとトランジスタ１０２のゲート電極の間に配置し、スイッチ１０５ａは端子ｂとスイッチ１１６の間に配置してもよい。つまり、電流源回路に配置するスイッチの個数、配線の本数及びその接続は特に限定されない。但し、図３６（Ａ）を参照すると、設定動作時には図３６（Ａ１）のように接続され、入力動作時には図３６（Ａ２）のように接続されるようにスイッチを配置するとよい。
なお図２３（Ａ）に示す電流源回路では、信号を設定する動作（設定動作）と、信号を画素に入力する動作（入力動作）を同時に行うことは出来ない。
図２３（Ｂ）において、スイッチ１２４、スイッチ１２５と、トランジスタ１２２（ｎチャネル型）と、該トランジスタ１２２のゲート・ソース間電圧ＶＧＳを保持する容量素子１２３と、トランジスタ１２６（ｎチャネル型）とを有する回路が電流源回路４２０に相当する。
トランジスタ１２６はスイッチ又は電流源用トランジスタの一部のどちらかとして機能する。
図２３（Ｂ）に示す電流源回路では、端子ａを介して入力されるサンプリングパルスによってスイッチ１２４、スイッチ１２５がオンとなる。そうすると、電流線に接続された定電流源１０９から、端子ｂを介して電流（リファレンス用電流）が供給され、容量素子１２３に所定の電荷が保持される。そして定電流源１０９から流される電流（リファレンス用電流）がトランジスタ１２２のドレイン電流と等しくなるまで、容量素子１２３に電荷が保持される。なおスイッチ１２４がオンとなると、トランジスタ１２６のゲート・ソース間電圧ＶＧＳが０Ｖとなるので、トランジスタ１２６はオフになる。
次いで、端子ａを介して入力される信号により、スイッチ１２４、１２５がオフになる。そうすると、容量素子１２３には所定の電荷が保持されているため、トランジスタ１２２は電流（リファレンス用電流）に応じた大きさの電流を流す能力をもつことになる。そして仮にスイッチ１０１（信号電流制御スイッチ）が導通状態になると、端子ｃを介して信号線に接続された画素に電流が供給される。これは、トランジスタ１２２のゲート電圧は、容量素子１２３により所定のゲート電圧に設定されており、該トランジスタ１２２のドレイン領域には信号電流Ｉｄａｔａに応じたドレイン電流が流れるためである。そのため、信号線駆動回路を構成するトランジスタの特性バラツキに左右されずに、画素に入力される電流の大きさを制御できる。
なおスイッチ１２４、１２５がオフすると、トランジスタ１２６のゲートとソースは同電位ではなくなる。その結果、容量素子１２３に保持された電荷がトランジスタ１２６の方にも分配され、前記トランジスタ１２６が自動的にオンになる。ここで、トランジスタ１２２、１２６は直列に接続され、且つ互いのゲートが接続されている。従って、トランジスタ１２２、１２６はマルチゲートのトランジスタとして動作する。つまり、設定動作時と入力動作時とでは、トランジスタのゲート長Ｌが異なることになる。従って、設定動作時に端子ｂから供給される電流値は、入力動作時に端子ｃから供給される電流値よりも大きくすることが出来る。そのため、端子ｂとリファレンス用定電流源との間に配置された様々な負荷（配線抵抗、交差容量など）をより早く充電することができる。従って、設定動作を素早く完了させることができる。なお、スイッチ１０１（信号電流制御スイッチ）が配置されていない場合は、トランジスタ１２６が導通状態になると、端子ｃを介して信号線に接続された画素に電流が流れる。
また、電流源回路に配置するスイッチの個数、配線の本数及びその接続は特に限定されない。つまり、図３６（Ｂ）を参照すると、設定動作時には図３６（Ｂ１）のように接続され、入力動作時には図３６（Ｂ２）のように接続されるように、配線やスイッチを配置するとよい。特に、図３６（Ｂ２）においては、容量素子１０７に保持された電荷が漏れないようになっていればよい。
なお図２３（Ｂ）に示す電流源回路では、電流源回路が信号電流を流す能力を有するように設定する設定動作と、該信号電流を画素に供給する入力動作（画素への電流の出力）を同時に行うことは出来ない。
図２３（Ｃ）において、スイッチ１０８、スイッチ１１０、トランジスタ１０５ｂ、１０６（ｎチャネル型）、該トランジスタ１０５ｂ、１０６のゲート・ソース間電圧ＶＧＳを保持する容量素子１０７とを有する回路が電流源回路４２０に相当する。
図２３（Ｃ）に示す電流源回路では、端子ａを介して入力されるサンプリングパルスによってスイッチ１０８、スイッチ１１０がオンとなる。そうすると電流線に接続された定電流源１０９から、端子ｂを介して電流（リファレンス用電流）が供給され、容量素子１０７に所定の電荷が保持される。そして定電流源１０９から流される電流（リファレンス用電流）がトランジスタ１０５ｂのドレイン電流と等しくなるまで、容量素子１０７に電荷が保持される。このとき、トランジスタ１０５ｂ及びトランジスタ１０６のゲート電極は互いに接続されているので、トランジスタ１０５ｂ及びトランジスタ１０６のゲート電圧は、容量素子１０７によって保持されている。
次いで、端子ａを介して入力される信号により、スイッチ１０８、１１０がオフになる。このとき、容量素子１０７には所定の電荷が保持されているため、トランジスタ１０６は電流（リファレンス用電流）に応じた大きさの電流を流す能力を有する。そして仮にスイッチ１０１（信号電流制御スイッチ）が導通状態になると、端子ｃを介して信号線に接続された画素に電流が供給される。これは、トランジスタ１０６のゲート電圧は、容量素子１０７により所定のゲート電圧に設定されており、該トランジスタ１０６のドレイン領域には電流（リファレンス用電流）に応じたドレイン電流が流れるためである。そのため、信号線駆動回路を構成するトランジスタの特性バラツキに左右されずに、画素に入力される電流の大きさを制御できる。
なお、スイッチ１０１（信号電流制御スイッチ）が配置されていない場合は、端子ｃを介して信号線に接続された画素に電流が流れる。
このとき、トランジスタ１０６のドレイン領域に信号電流に応じたドレイン電流を正確に流すためには、トランジスタ１０５ｂ及び１０６の特性が同じであることが必要となる。より詳しくは、トランジスタ１０５ｂ及び１０６の移動度、しきい値などの値が同じであることが必要となる。また図２３（Ｃ）では、トランジスタ１０５ｂ及び１０６のＷ／Ｌの値を任意に設定して、定電流源１０９から供給される電流に比例した電流を画素に供給するようにしてもよい。
またトランジスタ１０５ｂ及び１０６のうち、定電流源１０９に接続されたトランジスタのＷ／Ｌを大きく設定することで、該定電流源１０９から大電流を供給して、書き込み速度を早くすることが出来る。
なお図２３（Ｃ）に示す電流源回路では、電流源回路が信号電流を流す能力を有するように設定する設定動作と、該信号電流を画素に入力する入力動作を同時に行うことが出来る。
図２３（Ｄ）（Ｅ）に示す電流源回路は、スイッチ１１０の接続が異なる以外は、図２３（Ｃ）の電流源回路と同じ構成を有する。また図２３（Ｄ）（Ｅ）に示す電流源回路４２０の動作は、図２３（Ｃ）の電流源回路４２０の動作に準ずるので、ここでは説明を省略する。
なお、電流源回路に配置するスイッチの個数、配線の本数及びその接続は特に限定されない。つまり、図３６（Ｃ）を参照すると、設定動作時には図３６（Ｃ１）のように接続され、入力動作時には図３６（Ｃ２）のように接続されるように、配線やスイッチを配置するとよい。特に、図３６（Ｃ２）においては、容量素子１０７に保持された電荷が漏れないようになっていればよい。
図３７（Ａ）において、スイッチ１９５ｂ、１９５ｃ、１９５ｄ、１９５ｆ、トランジスタ１９５ａ、容量素子１９５ｅを有する回路が電流源回路に相当する。図３７（Ａ）に示す電流源回路では、端子ａを介して入力される信号によりスイッチ１９５ｂ、ｃ、ｄ、ｆがオンになる。そうすると、端子ｂを介して、電流線に接続された定電流源１０９から電流が供給され、定電流源１０９から供給される信号電流とトランジスタ１９５ａのドレイン電流が等しくなるまで、容量素子１９５ｅに所定の電荷が保持される。
次いで、端子ａを介して入力される信号により、スイッチ１９５ｂ、１９５ｃ、１９５ｄ、１９５ｆがオフになる。このとき、容量素子１９５ｅには所定の電荷が保持されているため、トランジスタ１９５ａは信号電流に応じた大きさの電流を流す能力を有する。これは、トランジスタ１９５ａのゲート電圧は、容量素子１９５ｅにより所定のゲート電圧に設定されており、該トランジスタ１９５ａのドレイン領域には電流（リファレンス用電流）に応じたドレイン電流が流れるためである。この状態において、端子ｃを介して外部に電流が供給される。なお図３７（Ａ）に示す電流源回路では、電流源回路が信号電流を流す能力を有するように設定する設定動作と、該信号電流を画素に入力する入力動作を同時に行うことは出来ない。但し、端子ａを介して入力される信号により制御されるスイッチがオンであり、且つ端子ｃから電流が流れないようになっているときは、端子ｃと他の電位の配線とを接続する必要がある。その配線の電位をＶａとすると、該Ｖａは、端子ｂから流れてくる電流をそのまま流せるような電位であれば、どのような値でもよい。一例としては、電源電圧Ｖｄｄなどでよい。
なおスイッチの個数、配線の本数及びその接続は特に限定されない。つまり、図３７（Ｂ）（Ｃ）を参照すると、設定動作時には図３７（Ｂ１）（Ｃ１）のように接続され、入力動作時には図３７（Ｂ２）（Ｃ２）のように接続されるように、配線やスイッチを配置するとよい。
なお図２３（Ａ）、（Ｃ）〜（Ｅ）の電流源回路４２０において、電流の流れる方向（画素から信号線駆動回路への方向）は同じであって、トランジスタ１０２、１０５ｂ、１０６の導電型をｐチャネル型にしてもよい。
そこで図２４（Ａ）には、電流の流れる方向（画素から信号線駆動回路への方向）は同じであって、図２３（Ａ）に示すトランジスタ１０２をｐチャネル型にしたときの回路図を示す。図２３（Ａ）では、容量素子をゲート・ソース間に配置することにより、ソースの電位は変化しても、ゲート・ソース間電圧は保持することが出来る。また図２４（Ｂ）〜（Ｄ）には、電流の流れる方向（画素から信号線駆動回路への方向）は同じであって、図２３（Ｃ）〜（Ｅ）に示すトランジスタ１０５ｂ、１０６をｐチャネル型にした回路図を示す。
図３８（Ａ）には、図３７に示した構成において、トランジスタ１９５ａをｐチャネル型にした場合を示す。図３８（Ｂ）には、図２３（Ｂ）に示した構成において、トランジスタ１２２、１２６をｐチャネル型にした場合を示す。
図４０において、スイッチ１０４、１１６、トランジスタ１０２、容量素子１０３などを有する回路が電流源回路に相当する。
図４０（Ａ）は、図２３（Ａ）の一部を変更した回路に相当する。図４０（Ａ）に示す電流源回路では、電流源の設定動作時と入力動作時で、トランジスタのゲート幅Ｗが異なる。つまり、設定動作時には図４０（Ｂ）のように接続され、一方、入力動作時には図４０（Ｃ）のように接続され、ゲート幅Ｗが異なる。従って、設定動作時に端子ｂから供給される電流値は、入力動作時に端子ｃから供給される電流値よりも大きくすることが出来る。そのため、端子ｂとリファレンス用定電流源との間に配置された様々な負荷（配線抵抗、交差容量など）を、より早く充電することができる。従って、設定動作を素早く完了させることができる。なお、図４０では、図２３（Ａ）の一部を変更した回路について示した。しかし、図２３のほかの回路や図２４、図３７、図３９、図３８などの回路にも、容易に適用できる。
なお、図２３、図２４、図３７に示した電流源回路では、電流は画素から信号線駆動回路の方向へ流れる。しかし電流は画素から信号線駆動回路の方向へ流れるだけでなく、信号線駆動回路から画素の方向へ流れる場合もある。電流がどちらの方向に流れるかは、画素の構成に依存する。電流が信号線駆動回路から画素の方向へ流れる場合には、図２３において、Ｖｓｓ（低電位電源）をＶｄｄ（高電位電源）に変更して、トランジスタ１０２、１０５ｂ、１０６、１２２、１２６をｐチャネル型とすればよい。また図２４において、ＶｓｓをＶｄｄに変更して、トランジスタ１０２、１０５ｂ、１０６をｎチャネル型とすればよい。
なお、上記の全ての電流源回路において、配置されている容量素子は、トランジスタのゲート容量などを代用することで、配置しなくてもよい。
図２３（Ａ）〜（Ｅ）、図３８（Ａ）（Ｂ）の回路は、設定動作時には図３９（Ａ１）〜（Ｄ１）のように接続され、入力動作時には図３９（Ａ２）〜（Ｄ２）のように接続されるように、配線やスイッチを配置するとよい。スイッチの個数や配線の本数は特に限定されない。
以下には、図２３（Ａ）及び図２４（Ａ）、図２３（Ｃ）〜（Ｅ）及び図２４（Ｂ）〜（Ｄ）の電流源回路の動作について詳しく説明する。まず、図２３（Ａ）及び図２４（Ａ）の電流源回路の動作について図１９を用いて説明する。
図１９（Ａ）〜（Ｃ）は、電流が回路素子間を流れていく経路を模式的に示している。図１９（Ｄ）は信号電流を電流源回路に書き込むときの各経路を流れる電流と時間の関係、図１９（Ｅ）は信号電流を電流源回路に書き込むときに容量素子１６に蓄積される電圧、つまりトランジスタ１５のゲート・ソース間電圧と時間の関係を示している。図１９（Ａ）〜（Ｃ）に示す回路図において、１１はリファレンス用定電流源（以下定電流源と表記）、スイッチ１２〜１４はスイッチング機能を有する素子、１５はトランジスタ、１６は容量素子、１７は画素である。そして、スイッチ１４、トランジスタ１５、容量素子１６を有する回路が電流源回路２０に相当する。
トランジスタ１５のソース領域はＶｓｓ、ドレイン領域は定電流源１１に接続される。容量素子１６の一方の電極はＶｓｓ（トランジスタ１５のソース）、他方の電極はスイッチ１４（トランジスタ１５のゲート）に接続される。容量素子１６は、トランジスタ１５のゲート・ソース間電圧を保持する役目を担う。
画素１７は、発光素子やトランジスタなどにより構成される。発光素子は、陽極及び陰極、並びに前記陽極と前記陰極との間に挟まれた発光層を有する。発光層は、公知の発光材料を用いて作成され、また、発光層は単層構造と積層構造の二つの構造があるが、どちらの構造を用いてもよい。さらに発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と、三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、一方又は両方の発光を用いてもよい。また発光層は、有機材料や無機材料などの公知の材料から構成される。
実際には、電流源回路２０は信号線駆動回路に設けられており、該信号線駆動回路に設けられた電流源回路２０から、信号線や画素が有する回路素子等を介して発光素子に信号電流に応じた電流が供給される。しかし図１９では、定電流源１１、電流源回路２０及び画素１７の関係を簡単に説明する関係上、詳しい構成の図示は省略する。
まず電流源回路２０が信号電流Ｉｄａｔａを保持する動作（設定動作）について図１９（Ａ）（Ｂ）を用いて説明する。図１９（Ａ）において、スイッチ１２、１４はオン、スイッチ１３はオフにする。定電流源１１からは信号電流が供給され、該定電流源１１から電流源回路２０の方向に電流が流れていく。このとき、図１９（Ａ）に示すように、電流源回路２０内では電流の経路はＩ１とＩ２に分かれる。この関係を図１９（Ｄ）に示しているが、信号電流Ｉｄａｔａ＝Ｉ１＋Ｉ２の関係であることは言うまでもない。
定電流源１１から電流が流れ始めた瞬間には、容量素子１６に電荷は保持されていないため、トランジスタ１５はオフしている。よって、Ｉ２＝０となり、Ｉｄａｔａ＝Ｉ１となる。
そして、徐々に容量素子１６に電荷が蓄積されて、容量素子１６の両電極間に電位差が生じ始める（図１９（Ｅ））。両電極間の電位差がＶｔｈになると（図１９（Ｅ）Ａ点）、トランジスタ１５がオンして、Ｉ２＞０となる。上述したようにＩｄａｔａ＝Ｉ１＋Ｉ２であるので、Ｉ１は次第に減少するが、依然電流は流れている。容量素子１６には、さらに電荷の蓄積が行われる。
容量素子１６の両電極間の電位差は、トランジスタ１５のゲート・ソース間電圧となる。そのため、トランジスタ１５のゲート・ソース間電圧が所望の電圧、つまりトランジスタ１５がＩｄａｔａの電流を流すことが出来るだけのゲート・ソース間電圧になるまで、容量素子１６における電荷の蓄積は続けられる。電荷の蓄積が終了すると（図１９（Ｅ）Ｂ点）、電流Ｉ２は流れなくなり、さらにトランジスタ１５は完全にオンしているので、Ｉｄａｔａ＝Ｉ２となる（図１９（Ｂ））。
次いで、画素に信号電流Ｉｄａｔａを入力する動作（入力動作）について図１９（Ｃ）を用いて説明する。図１９（Ｃ）において、スイッチ１３はオン、スイッチ１２、１４はオフにする。容量素子１６には所定の電荷が保持されているため、トランジスタ１５はオンしており、信号電流に応じた電流が、スイッチ１３及びトランジスタ１５を介してＶｓｓの方向に流れ、画素に所定の信号電流が供給される。このとき、トランジスタ１５を飽和領域で動作するようにすると、該トランジスタ１５のソース・ドレイン間電圧が変化したとしても、発光素子には一定の電流が供給される。
図１９に示す電流源回路２０では、図１９（Ａ）〜図１９（Ｃ）に示すように、まず電流源回路２０に対して信号電流Ｉｄａｔａの書き込みを終了させる動作（設定動作、図１９（Ａ）、（Ｂ）に相当）と、画素に信号電流Ｉｄａｔａを入力する動作（入力動作、図１９（Ｃ）に相当）に分けられる。そして画素では入力された信号電流Ｉｄａｔａに基づき、発光素子への電流の供給が行われる。
図１９に示す電流源回路２０では、設定動作と入力動作を同時に行うことは出来ない。よって、設定動作と入力動作を同時に行う必要がある場合には、画素が複数個接続されている信号線であって、更に画素部に複数本配置されている信号線のそれぞれに、少なくとも２つの電流源回路を設けることが好ましい。但し、信号電流Ｉｄａｔａを画素に入力していない期間内に、設定動作を行うことが可能であるならば、信号線ごとに（各列に）１つの電流源回路を設けるだけでもよい。
また図１９（Ａ）〜（Ｃ）のトランジスタ１５はｎチャネル型であったが、勿論トランジスタ１５をｐチャネル型としてもよい。トランジスタ１５がｐチャネル型の場合の回路図を図１９（Ｆ）に示す。図１９（Ｆ）において、３１はリファレンス用定電流源、スイッチ３２〜３４はスイッチング機能を有する素子、３５はトランジスタ、３６は容量素子、３７は画素である。スイッチ３４、トランジスタ３５、容量素子３６を有する回路が電流源回路２４に相当する。
トランジスタ３５はｐチャネル型であり、トランジスタ３５のソース領域及びドレイン領域は、一方はＶｄｄに接続され、他方は定電流源３１に接続されている。そして容量素子３６の一方の電極はＶｄｄに接続され、他方の電極はスイッチ３６に接続されている。容量素子３６は、トランジスタ３５のゲート・ソース間電圧を保持する役目を担う。
図１９（Ｆ）に示す電流源回路２４の動作は、電流の流れる方向が異なる以外は、上記の電流源回路２０と同じ動作を行うのでここでは説明を省略する。なお電流の流れる方向を変更せずに、トランジスタ１５の極性を変更した電流源回路を設計する場合には、図２３に示す回路図を参考にすればよい。
なお図４１において、電流の流れる方向は図１９（Ｆ）と同じで、トランジスタ３５をｎチャネル型にしている。容量素子３６は、トランジスタ３５のゲート・ソース間に接続する。トランジスタ３５のソースの電位は、設定動作時と入力動作時で異なる。しかし、トランジスタ３５のソースの電位が変化しても、ゲート・ソース間電圧は保持されているため、正常に動作する。
続いて、図２３（Ｃ）〜（Ｅ）及び図２４（Ｂ）〜（Ｄ）の電流源回路の動作について図２０、２１を用いて説明する。図２０（Ａ）〜（Ｃ）は、電流が回路素子間を流れていく経路を模式的に示している。図２０（Ｄ）は信号電流を電流源回路に書き込むときの各経路を流れる電流と時間の関係を示しており、図２０（Ｅ）は信号電流を電流源回路に書き込むときに容量素子４６に蓄積される電圧、つまりトランジスタ４３、４４のゲート・ソース間電圧と時間の関係を示している。また図２０（Ａ）〜（Ｃ）に示す回路図において、４１はリファレンス用定電流源（以下定電流源４１と表記）、スイッチ４２はスイッチング機能を有する素子、４３、４４はトランジスタ、４６は容量素子、４７は画素である。スイッチ４２、トランジスタ４３、４４、容量素子４６を有する回路が電流源回路２５に相当する。
ｎチャネル型のトランジスタ４３のソース領域はＶｓｓに接続され、ドレイン領域は定電流源４１に接続されている。ｎチャネル型のトランジスタ４４のソース領域はＶｓｓに接続され、ドレイン領域は画素４７の端子４８に接続されている。そして容量素子４６の一方の電極はＶｓｓ（トランジスタ４３及び４４のソース）に接続され、他方の電極はトランジスタ４３及びトランジスタ４４のゲート電極に接続されている。容量素子４６は、トランジスタ４３及びトランジスタ４４のゲート・ソース間電圧を保持する役目を担う。
なお実際には、電流源回路２５は信号線駆動回路に設けられており、該信号線駆動回路に設けられた電流源回路２５から、信号線や画素が有する回路素子等を介して発光素子に信号電流に応じた電流が流れる。しかし図２０では、定電流源４１、電流源回路２５及び画素４７の関係を簡単に説明する関係上、詳しい構成の図示は省略する。
図２０の電流源回路２５では、トランジスタ４３及びトランジスタ４４のサイズが重要となる。そこでトランジスタ４３及びトランジスタ４４のサイズが、同じ場合と異なる場合について、符号を分けて説明する。図２０（Ａ）〜図２０（Ｃ）において、トランジスタ４３及びトランジスタ４４のサイズが同じ場合には、信号電流Ｉｄａｔａを用いて説明する。そしてトランジスタ４３及びトランジスタ４４のサイズが異なる場合には、信号電流Ｉｄａｔａ１と信号電流Ｉｄａｔａ２を用いて説明する。なおトランジスタ４３及びトランジスタ４４のサイズは、それぞれのトランジスタのＷ（ゲート幅）／Ｌ（ゲート長）の値を用いて判断される。
最初に、トランジスタ４３及びトランジスタ４４のサイズが同じ場合について説明する。そしてまず信号電流Ｉｄａｔａを電流源回路２０に保持する動作を図２０（Ａ）、（Ｂ）を用いて説明する。図２０（Ａ）において、スイッチ４２がオンになると、リファレンス用定電流源４１で信号電流Ｉｄａｔａが設定され、定電流源４１から電流源回路２５の方向に電流が流れていく。このとき、リファレンス用定電流源４１からは信号電流Ｉｄａｔａが流れているので、図２０（Ａ）に示すように電流源回路２５内では、電流の経路はＩ１とＩ２に分かれて流れる。このときの関係を図２０（Ｄ）に示しているが、信号電流Ｉｄａｔａ＝Ｉ１＋Ｉ２の関係であることは言うまでもない。
定電流源４１から電流が流れ始めた瞬間には、容量素子４６に電荷は保持されていないため、トランジスタ４３及び４４はオフしている。よって、Ｉ２＝０となり、Ｉｄａｔａ＝Ｉ１となる。
そして、徐々に容量素子４６に電荷が蓄積されて、容量素子４６の両電極間に電位差が生じ始める（図２０（Ｅ））。両電極間の電位差がＶｔｈになると（図２０（Ｅ）Ａ点）、トランジスタ４３及び４４がオンして、Ｉ２＞０となる。上述したようにＩｄａｔａ＝Ｉ１＋Ｉ２であるので、Ｉ１は次第に減少するが、依然電流は流れている。容量素子４６には、電荷の蓄積がさらに行われる。
容量素子４６の両電極間の電位差は、トランジスタ４３及び４４のゲート・ソース間電圧となる。そのため、トランジスタ４３及び４４のゲート・ソース間電圧が所望の電圧、つまりトランジスタ４４がＩｄａｔａの電流を流すことが出来るだけのゲート・ソース間電圧になるまで、容量素子４６における電荷の蓄積は続けられる。そして電荷の蓄積が終了すると（図２０（Ｅ）Ｂ点）、電流Ｉ２は流れなくなり、さらにトランジスタ４３及び４４は完全にオンしているのでＩｄａｔａ＝Ｉ２となる（図２０（Ｂ））。
次いで、画素に信号電流Ｉｄａｔａを入力する動作を図２０（Ｃ）を用いて説明する。まずスイッチ４２をオフにする。容量素子４６には所定の電荷が保持されているため、トランジスタ４３及びトランジスタ４４はオンしており、画素４７から信号電流Ｉｄａｔａに等しい電流が流れる。これにより、画素に信号電流Ｉｄａｔａが入力される。このとき、トランジスタ４４を飽和領域において動作するようにしておけば、トランジスタ４４のソース・ドレイン間電圧が変化したとしても、画素において流れる電流は変わりなく流れることができる。
なお図２０のようなカレントミラー回路の場合には、スイッチ４２をオフにしなくても、定電流源４１から供給される電流を用いて画素４７に電流を流すことも出来る。つまり電流源回路２５に対して信号を設定する動作を設定動作と、信号を画素に入力する動作（入力動作）を同時に行うことが出来る。
次いで、トランジスタ４３及びトランジスタ４４のサイズが異なる場合について説明する。電流源回路２５における動作は、上述した動作と同じであるのでここでは説明を省略する。トランジスタ４３及びトランジスタ４４のサイズが異なると、必然的にリファレンス用定電流源４１において設定される信号電流Ｉｄａｔａ１と画素４７に流れる信号電流Ｉｄａｔａ２とは異なる。両者の相違点は、トランジスタ４３及びトランジスタ４４のＷ（ゲート幅）／Ｌ（ゲート長）の値の相違点に依存する。
通常はトランジスタ４３のＷ／Ｌ値を、トランジスタ４４のＷ／Ｌ値よりも大きくすることが望ましい。これは、トランジスタ４３のＷ／Ｌ値を大きくすれば、信号電流Ｉｄａｔａ１を大きくできるからである。この場合、信号電流Ｉｄａｔａ１で電流源回路を設定するとき、負荷（交差容量、配線抵抗）を充電できるため、素早く設定動作を行うことが可能となる。
図２０（Ａ）〜（Ｃ）に示した電流源回路２５のトランジスタ４３及び４４はｎチャネル型であったが、勿論電流源回路２５のトランジスタ４３及び４４をｐチャネル型としてもよい。ここで、トランジスタ４３及び４４がｐチャネル型の場合の回路図を図２１に示す。
図２１において、４１は定電流源、スイッチ４２はスイッチング機能を有する半導体素子、４３、４４はトランジスタ（ｐチャネル型）、４６は容量素子、４７は画素である。本実施の形態では、スイッチ４２と、トランジスタ４３、４４と、容量素子４６とが電流源回路２６に相当する電気回路とする。
ｐチャネル型のトランジスタ４３のソース領域はＶｄｄに接続され、ドレイン領域は定電流源４１に接続されている。ｐチャネル型のトランジスタ４４のソース領域はＶｄｄに接続され、ドレイン領域は画素４７の端子４８に接続されている。そして容量素子４６の一方の電極はＶｄｄ（ソース）に接続され、他方の電極はトランジスタ４３及びトランジスタ４４のゲート電極に接続されている。容量素子４６は、トランジスタ４３及びトランジスタ４４のゲート・ソース間電圧を保持する役目を担う。
図２１に示す電流源回路２４の動作は、電流の流れる方向が異なる以外は、図２０（Ａ）〜図２０（Ｃ）と同じ動作を行うのでここでは説明を省略する。なお電流の流れる方向を変更せずに、トランジスタ４３、トランジスタ４４の極性を変えた電流源回路を設計する場合には、図２３に示す回路図を参考にすればよい。
また、電流の流れる方向を変えずに、トランジスタの極性を変えることも可能である。それは、図３６の動作に準ずるので、ここでは説明を省略する。
以上をまとめると、図１９の電流源回路では、電流源で設定される信号電流Ｉｄａｔａと同じ大きさの電流が画素に流れる。言い換えると、定電流源において設定された信号電流Ｉｄａｔａと、画素に流れる電流は値が同じであり、電流源回路に設けられたトランジスタの特性バラツキの影響は受けない。
また、図１９の電流源回路及び図６（Ｂ）の電流源回路では、設定動作を行う期間においては、電流源回路から画素に信号電流Ｉｄａｔａを出力することは出来ない。そのため、１本の信号線ごとに２つの電流源回路を設けて、一方の電流源回路に信号を設定する動作（設定動作）を行い、他方の電流源回路を用いて画素にＩｄａｔａを入力する動作（入力動作）を行うことが好ましい。
ただし、設定動作と入力動作を同時に行わない場合は、各列に１つの電流源回路を設けるだけでもよい。なお、図３７（Ａ）、図３８（Ａ）の電流源回路と図１９の電流源回路とは、接続や電流が流れる経路が異なること以外は、同様の構成である。図４０（Ａ）の電流源回路と図１９の電流源回路は、定電流源から供給される電流と、電流源回路から流れる電流の大きさが異なること以外は、同様の構成である。また、図２３（Ｂ）及び図３８（Ｂ）の電流源回路と図１９の電流源回路は、定電流源から供給される電流と、電流源回路から流れる電流の大きさが異なること以外は、同様の構成である。つまり、図４０（Ａ）の構成では、トランジスタのゲート幅Ｗが設定動作時と入力動作時で異なり、図２３（Ｂ）及び図３８（Ｂ）の構成では、トランジスタのゲート長Ｌが設定動作時と入力動作時とで異なるだけで、それ以外は図１９の電流源回路と同様の構成である。
一方、図２０、２１の電流源回路では、定電流源において設定された信号電流Ｉｄａｔａと、画素に流れる電流の値は、電流源回路に設けられた２つのトランジスタのサイズに依存する。つまり電流源回路に設けられた２つのトランジスタのサイズ（Ｗ（ゲート幅）／Ｌ（ゲート長））を任意に設計して、定電流源において設定された信号電流Ｉｄａｔａと、画素に流れる電流を任意に変えることが出来る。但し、２つのトランジスタのしきい値や移動度などの特性にバラツキが生じている場合には、正確な信号電流Ｉｄａｔａを画素に出力することが難しい。
また、図２０、２１の電流源回路では、設定動作を行う期間に画素に信号を入力することは可能である。つまり、信号を設定する動作を設定動作と、信号を画素に入力する動作（入力動作）を同時に行うことが出来る。そのため、図１９の電流源回路のように、１本の信号線に２つの電流源回路を設ける必要はない。
上記構成を有する本発明は、ＴＦＴの特性バラツキの影響を抑制して、所望の電流を外部に供給することができる。
（実施の形態２）
図１９（および図４０（Ａ）、図２３（Ｂ）、図３８（Ｂ）など）に示した電流源回路では、１本の信号線ごと（各列）に２つの電流源回路を設けて、一方の電流源回路で設定動作を行い、他方の電流源回路で入力動作（画素への電流の出力）を行うように設定することが好ましいことは上述した。これは、設定動作と入力動作とを同時に行うことが出来ないことによる。本実施の形態では、図２に示した第１電流源回路４２１又は第２電流源回路４２２の構成とその動作について図２５を用いて説明する。
なお信号線駆動回路は、電流源回路４２０、シフトレジスタ及びラッチ回路などを有する。
本発明では端子ａから入力される設定信号とは、シフトレジスタからのサンプリングパルスを示す。つまり図２における設定信号とは、シフトレジスタからのサンプリングパルスに相当する。そして本発明では、シフトレジスタからのサンプリングパルスのタイミングに合わせて、電流源回路４２０の設定を行う。
しかし、電流源回路の構成や駆動方式などによっては、サンプリングパルスは直接入力されず、設定制御線（図２には図示せず）に接続された論理演算子の出力端子から供給される信号が入力される。前記論理演算子の２つの入力端子は、一方はサンプリングパルス、他方は設定制御線から供給される信号が入力される。
電流源回路４２０は、端子ａを介して入力される設定信号により制御され、端子ｂから電流（リファレンス用電流）が供給され、該電流（リファレンス用電流）に比例した電流を端子ｃより出力する。
図２５（Ａ）において、スイッチ１３４〜スイッチ１３９と、トランジスタ１３２（ｎチャネル型）と、該トランジスタ１３２のゲート・ソース間電圧ＶＧＳを保持する容量素子１３３とを有する回路が第１電流源回路４２１又は第２電流源回路４２２に相当する。
第１電流源回路４２１又は第２電流源回路４２２では、端子ａを介して入力される信号によってスイッチ１３４、スイッチ１３６がオンとなる。また端子ｄを介して制御線から入力される信号によってスイッチ１３５、スイッチ１３７がオンとなる。そうすると、電流線に接続されたリファレンス用定電流源１０９から端子ｂを介して電流（リファレンス用電流）が供給され、容量素子１３３に所定の電荷が保持される。そして定電流源１０９から流される電流（リファレンス用電流）がトランジスタ１３２のドレイン電流と等しくなるまで、容量素子１３３に電荷が保持される。
次いで、端子ａ、ｄを介して入力される信号により、スイッチ１３４〜スイッチ１３７をオフにする。そうすると、容量素子１３３に所定の電荷が保持されているため、トランジスタ１３２は、信号電流Ｉｄａｔａに応じた大きさの電流を流す能力をもつことになる。そして仮にスイッチ１０１（信号電流制御スイッチ）、スイッチ１３８、スイッチ１３９が導通状態になると、端子ｃを介して信号線に接続された画素に電流が流される。このとき、トランジスタ１３２のゲート電圧は、容量素子１３３により所定のゲート電圧に維持されているため、トランジスタ１３２のドレイン領域には信号電流Ｉｄａｔａに応じたドレイン電流が流れる。そのため、信号線駆動回路を構成するトランジスタの特性バラツキに左右されずに、画素において流れる電流の大きさを制御できる。
なお、スイッチ１０１（信号電流制御スイッチ）が配置されていない場合は、スイッチ１３８、１３９が導通状態になると、端子ｃを介して信号線に接続された画素に電流が流れる。
図２５（Ｂ）において、スイッチ１４４〜スイッチ１４７と、トランジスタ１４２（ｎチャネル型）と、該トランジスタ１４２のゲート・ソース間電圧ＶＧＳを保持する容量素子１４３と、とトランジスタ１４８（ｎチャネル型）とを有する回路が第１電流源回路４２１又は第２電流源回路４２２に相当する。
第１電流源回路４２１又は第２電流源回路４２２では、端子ａを介して入力される信号によってスイッチ１４４、スイッチ１４６がオンとなる。また端子ｄを介して制御線から入力される信号によってスイッチ１４５、スイッチ１４７がオンとなる。そうすると、電流線に接続された定電流源１０９から、端子ｂを介して電流（リファレンス用電流）が供給され、容量素子１４３に電荷が保持される。そして定電流源１０９から流される電流（リファレンス用電流）がトランジスタ１４２のドレイン電流と等しくなるまで、容量素子１４３に電荷が保持される。なおスイッチ１４４、スイッチ１４５がオンとなると、トランジスタ１４８のゲート・ソース間電圧ＶＧＳが０Ｖとなるので、トランジスタ１４８は自動的にオフになる。
次いで、端子ａ、ｄを介して入力される信号により、スイッチ１４４〜１４７がオフになる。そうすると、容量素子１４３には所定の電荷が保持されているため、トランジスタ１４２は信号電流に応じた大きさの電流を流す能力を有する。そして仮にスイッチ１０１（信号電流制御スイッチ）が導通状態になると、端子ｃを介して信号線に接続された画素に電流が供給される。これは、トランジスタ１４２のゲート電圧は容量素子１４３により所定のゲート電圧に設定されており、該トランジスタ１４２のドレイン領域には信号電流Ｉｄａｔａに応じたドレイン電流が流れる。そのため、信号線駆動回路を構成するトランジスタの特性バラツキに左右されずに、画素において流れる電流の大きさを制御できる。
なおスイッチ１４４、１４５がオフすると、トランジスタ１４２のゲートとソースは同電位ではなくなる。その結果、容量素子１４３に保持された電荷がトランジスタ１４８の方にも分配され、トランジスタ１４８が自動的にオンになる。ここで、トランジスタ１４２、１４８は直列に接続され、且つ互いのゲートが接続されている。従って、トランジスタ１４２、１４８はマルチゲートのトランジスタとして動作する。つまり、設定動作時と入力動作時とでは、トランジスタのゲート長Ｌが異なることになる。従って、設定動作時に端子ｂから供給される電流値は、入力動作時に端子ｃから供給される電流値よりも大きくすることが出来る。そのため、端子ｂとリファレンス用定電流源との間に配置された様々な負荷（配線抵抗、交差容量など）を、より早く充電することができる。従って、設定動作を素早く完了させることができる。なお、スイッチ１０１（信号電流制御スイッチ）が配置されていない場合は、スイッチ１４４、１４５がオフになると、端子ｃを介して信号線に接続された画素に電流が流れる。
ここで、図２５（Ａ）は、図２３（Ａ）の構成に端子ｄを追加した構成に相当する。図２５（Ｂ）は、図２３（Ｂ）の構成に端子ｄを追加した構成に相当する。このように、図２３（Ａ）（Ｂ）の構成にスイッチを直列に追加して修正することにより、端子ｄを追加した図２５（Ａ）（Ｂ）の構成に変形している。なお、第１電流源回路４２１又は第２電流源回路４２２には、２つのスイッチを直列に配置することで、図２３、図２４、図３８、図３７、図４０などに示した電流源回路の構成を任意に用いることができる。
なお図２では、１本の信号線ごとに第１電流源回路４２１及び第２電流源回路４２２の２つの電流源回路を有する電流源回路４２０を設けた構成を示したが、本発明はこれに限定されない。１本の信号線ごとに電流源回路の個数は特に限定されず、任意に設定することができる。複数の電流源回路は、各々に対応した定電流源を設けるように設定して、該定電流源から電流源回路に信号電流を設定するようにしてもよい。例えば、１本の信号線ごとに３つの電流源回路４２０を設けてもよい。そして各電流源回路４２０には異なるリファレンス用定電流源１０９から信号電流を設定するようにしてもよい。例えば、１つの電流源回路４２０には、１ビット用のリファレンス用定電流源を用いて信号電流を設定し、１つの電流源回路４２０には、２ビット用のリファレンス用定電流源を用いて信号電流を設定し、１つの電流源回路４２０には、３ビット用のリファレンス用定電流源を用いて信号電流を設定するようにしてもよい。そうすると、３ビット表示を行うことが出来る。
上記構成を有する本発明は、ＴＦＴの特性バラツキの影響を抑制して、所望の電流を外部に供給することができる。
本実施の形態は、実施の形態１と任意に組み合わせることが可能である。
（実施の形態３）
本実施の形態では、本発明の信号線駆動回路が具備される発光装置の構成について図１５を用いて説明する。
図１５（Ａ）において、発光装置は基板４０１上に、複数の画素がマトリクス状に配置された画素部４０２を有し、画素部４０２の周辺には、信号線駆動回路４０３、第１及び第２の走査線駆動回路４０４、４０５を有する。図１５（Ａ）においては、信号線駆動回路４０３と、２組の走査線駆動回路４０４、４０５を有しているが、本発明はこれに限定されない。駆動回路の個数は、画素の構成に応じて任意に設計することができる。信号線駆動回路４０３と、第１及び第２の走査線駆動回路４０４、４０５には、ＦＰＣ４０６を介して外部より信号が供給される。
第１及び第２の走査線駆動回路４０４、４０５の構成とその動作について図１５（Ｂ）を用いて説明する。第１及び第２の走査線駆動回路４０４、４０５は、シフトレジスタ４０７、バッファ４０８を有する。シフトレジスタ４０７は、クロック信号（Ｇ−ＣＬＫ）、スタートパルス（Ｓ−ＳＰ）及びクロック反転信号（Ｇ−ＣＬＫｂ）に従って、順次サンプリングパルスを出力する。その後バッファ４０８で増幅されたサンプリングパルスは、走査線に入力されて１行ずつ選択状態にしていく。そして選択された走査線によって制御される画素には、順に信号線から信号が書き込まれる。
なお、シフトレジスタ４０７とバッファ４０８の間にレベルシフタ回路を配置した構成にしてもよい。レベルシフタ回路を配置することによって、電圧振幅を大きくすることが出来る。
本実施の形態は、実施の形態１、２と任意に組み合わせることが可能である。
（実施の形態４）
本実施の形態では、図１５（Ａ）に示した信号線駆動回路４０３の詳細な構成とその動作について説明する。本実施の形態では、１ビットのデジタル階調表示を行う場合に用いる信号線駆動回路４０３について説明する。
まず図１に対応した場合について述べる。またここでは線順次駆動の場合について述べる。
図６（Ａ）には、１ビットのデジタル階調表示を行う場合における信号線駆動回路４０３の概略図を示す。信号線駆動回路４０３は、シフトレジスタ４１１、第１のラッチ回路４１２、第２のラッチ回路４１３、定電流回路４１４を有する。
動作を簡単に説明すると、シフトレジスタ４１１は、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（Ｓ−ＳＰ）、クロック反転信号（Ｓ−ＣＬＫｂ）のタイミングに従って、順次サンプリングパルスを出力する。
シフトレジスタ４１１より出力されたサンプリングパルスは、第１のラッチ回路４１２に入力される。第１のラッチ回路４１２には、デジタルビデオ信号が入力されており、サンプリングパルスが入力されるタイミングに従って各列でビデオ信号を保持する。
第１のラッチ回路４１２において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路４１３にラッチパルスが入力され、第１のラッチ回路４１２に保持されていたビデオ信号は、一斉に第２のラッチ回路４１３に転送される。すると、第２のラッチ回路４１３に保持されたビデオ信号は、１行分が同時に定電流回路４１４に供給される。
第２のラッチ回路４１３に保持されたビデオ信号が定電流回路４１４に供給されている間、シフトレジスタ４１１においては再びサンプリングパルスが出力される。以後この動作を繰り返し、１フレーム分のビデオ信号の処理を行う。なお定電流回路４１４は、デジタル信号をアナログ信号に変換する役割を有する場合もある。
そして本発明では、シフトレジスタ４１１より出力されたサンプリングパルスは、定電流回路４１４に入力される。
また定電流回路４１４は、電流源回路４２０が複数設けられる。図６（Ｂ）には、ｉ列目から（ｉ＋２）列目の３本の信号線にかかる信号線駆動回路の概略を示す。
電流源回路４２０は、端子ａを介して入力される信号により制御される。また、端子ｂを介して、電流線に接続されたリファレンス用定電流源１０９から電流が供給される。電流源回路４２０と信号線Ｓｎに接続された画素との間にはスイッチ１０１（信号電流制御スイッチ）が設けられ、前記スイッチ１０１（信号電流制御スイッチ）はビデオ信号により制御される。ビデオ信号が明信号の場合、電流源回路４２０から画素に電流が供給される。反対にビデオ信号が暗信号の場合、スイッチ１０１（信号電流制御スイッチ）が制御されて画素に電流は供給されない。つまり電流源回路４２０は、所定の電流を流す能力を有し、該電流を画素に供給するか否かはスイッチ１０１（信号電流制御スイッチ）により制御される。
本発明では端子ａを介して電流源回路４２０に入力される信号とは、シフトレジスタから供給されるサンプリングパルスに相当する。電流源回路の構成や駆動方式などによっては、サンプリングパルスは直接入力されず、設定制御線（図６には図示せず）に接続された論理演算子の出力端子から供給される信号が入力される。
また前記論理演算子の２つの入力端子は、一方はサンプリングパルス、他方は設定制御線から供給される信号が入力される。つまり電流源回路４２０の設定は、サンプリングパルス、又は設定制御線に接続された論理演算子の出力端子から供給される信号のタイミングに従って行われる。
なお、設定制御線と論理演算子を有する場合の信号線駆動回路を図４２に示す。図４２に示す構成において、論理演算子の代わりに、スイッチなどを配置してもよい。
また電流源回路４２０の構成は、図２３、図２４、図３８、図３７、図４０などに示した電流源回路４２０の構成を任意に用いることが出来る。
さらに電流源回路４２０には、１つの構成を採用するだけでなく、複数を採用してもよい。なお電流源回路４２０に、図２３（Ａ）、２４（Ａ）に示した構成を用いる場合、入力動作を行っている期間には、設定動作を行うことが出来ない。従って、入力動作を行っていない期間に設定動作を行う必要がある。但し、１フレーム中には、入力動作を行っていない期間が点在する場合があるため、そのような場合には各列を順に選択するのではなく、任意の列を選択できるようにすることが好ましい。従って、シフトレジスタとして、ランダムに選択することができるデコーダ回路などを用いることが望ましい。一例として図４３には、デコーダ回路を示す。図４３に示したデコーダ回路を用いると、電流源回路の設定動作も、１列目から最終列目まで順に行うのではなく、ランダムに行うことができるようになる。そうすると、設定動作を行う時間の長さを、自由に長くとれるようになる。
上記のデコーダ回路以外に、図４４（Ａ）に示すような回路を用いてもよい。図４４（Ａ）では、シフトレジスタから出力されるパルスと、出力制御線（第１〜第３出力制御線）から供給される信号が論理演算子に入力される。図４４（Ｂ）に示すように、各出力制御線のパルスを制御することにより、１列目から最終列目まで順にサンプリングパルスを出力することができる。つまり、従来と同様な波形を出力することができる。
また、従来と異なる動作をさせたいときには、図４５（Ａ）に示すように、第１出力制御線を選択状態にした状態で、第２及び第３出力制御線を非選択状態にする。すると、１列目のサンプリングパルスが、従来よりも長い期間で出力される。従って、１列目にサンプリングパルスが出力された後には、４列目のサンプリングパルスが出力される。同様に、図４５（Ｂ）のように、第２出力制御線を選択状態にした状態で、第１及び第３出力制御線を非選択状態にする。すると、２列目のサンプリングパルスが、従来よりも長い期間で出力される。そして、２列目にサンプリングパルスが出力された後には、５列目のサンプリングパルスが出力される。上記構成では、１列目から最終列目まで完全にランダムに選択を行うわけではないが、ある特定の列のみを通常よりも長い期間にわたって選択することが可能となる。従って、電流源回路の設定動作をより自由に行うことができる。
さらに、図４６に示すような回路を用いてもよい。図４６では、制御１と制御２により、その動作が制御される。制御１と制御２を選択状態にすると、第１シフトレジスタと第２シフトレジスタの間に配置されているスイッチが導通状態となり、第２シフトレジスタと第３シフトレジスタの間に配置されているスイッチが導通状態となる。つまり、第１シフトレジスタと第２シフトレジスタと第３シフトレジスタとが、つながっている状態となる。そのような状態で、スタートパルス信号がＳＰに入力されると、第１シフトレジスタからのパルスが第２シフトレジスタにシフトし、第２シフトレジスタからのパルスが第３シフトレジスタにシフトしていく。つまり、従来と同様な波形を出力することができる。そして、従来とは別の動作をさせたいときには、制御１を非選択状態にする。すると、第１シフトレジスタと第２シフトレジスタの間に配置されているスイッチが非導通状態となり、第２シフトレジスタとＳＰ１の間に配置されているスイッチが導通状態となる。そして、スタートパルス信号をＳＰではなく、ＳＰ１に入力する。すると、第２シフトレジスタからサンプリングパルスを出力する。つまり、１列目から最終列目のうち、途中の列から、サンプリングパルスを出力し始める。また、さらに別の動作をさせたいときには、制御２を非選択状態にする。すると、第２シフトレジスタと第３シフトレジスタの間に配置されているスイッチが非導通状態となり、第３シフトレジスタとＳＰ２の間に配置されているスイッチが導通状態となる。そして、スタートパルス信号をＳＰ２に入力する。すると、第３シフトレジスタからサンプリングパルスを出力し始める。このように、図４６の構成では、１列目から最終列目まで完全にランダムに選択するわけではないが、ある特定の範囲の列のみを、選択することが可能となる。このとき、クロック信号の周波数を低くすることにより、従来よりも長い期間にわたって選択することが可能となる。従って、電流源回路の設定動作をより自由に行うことができる。
このように、ランダムに、もしくは、ある程度自由に、列もしくは電流源回路を選択し、電流源回路の設定動作を行うことができると、様々な利点が生じる。たとえば、設定動作を行うことができる期間が、１フレーム中に点在している場合は、任意の列を選択できると、自由度が上がり、設定動作の期間を長くとることができる。そのほかの利点としては、電流源回路４２０の中にある容量素子（例えば、図２３（Ａ）では容量素子１０３、図２３（Ｂ）では容量素子１２３、図２３（Ｂ）では容量素子１０７などに相当する）における電荷の漏れの影響を目立たなくさせることができるようになる。
電流源回路４２０には、容量素子が配置されている。ただし、容量素子をトランジスタのゲート容量などで代用してもよい。その容量素子には、電流源回路の設定動作により、電荷が蓄積される。理想的には、電流源回路の設定動作は、電源を入力した時に１回だけ行えばよい。つまり、信号線駆動回路を動作させるとき、その動作を行う最初の期間に、１回だけ行えばよい。なぜなら、容量素子に蓄積される電荷量は、動作状態や時間などによって変化させる必要がなく、また、変化しないからである。しかしながら、現実的には、容量素子には、様々なノイズが入ったり、容量素子と接続されているトランジスタのもれ電流が流れたりする。その結果、容量素子に蓄積される電荷量が、時間とともに変化してしまう場合がある。電荷量が変化すると、電流源回路から出力される電流、すなわち、画素に入力される電流も、変化してしまう。その結果、画素の輝度も変化してしまう。そこで、容量素子に蓄積された電荷を変動させないようにするため、電流源回路の設定動作を、ある周期で定期的に行い、電荷をリフレッシュさせ、変化した電荷を再び元に戻し、正しい量の電荷を保存しなおす必要が生じる。
仮に、容量素子の電荷の変動量が大きい場合、電流源回路の設定動作を行って該電荷をリフレッシュさせ、変化した電荷を再び元に戻し、正しい量の電荷を保存しなおすようにすると、それにともなって、電流源回路が出力する電流量の変動も大きくなる。そのため、１列目から順に設定動作を行うと、電流源回路が出力する電流量の変動が、目で確認できるほどの表示妨害が生ずる場合がある。つまり、１列目から順に生ずる画素の輝度の変化が目で確認できるほどの表示妨害が生ずる場合がある。この場合、１列目から順に設定動作を行うのではなく、ランダムに設定動作を行えば、電流源回路が出力する電流量の変動を目立たなくさせることができる。このように、複数の配線をランダムに選択することにより、様々な利点が生じる。
一方、電流源回路４２０に、図２３（Ｃ）〜（Ｅ）に示した構成を用いる場合、設定動作と入力動作を同時に行うことが出来る。しかし、設定動作と入力動作を同時に行うことが出来る電流源回路を用いる場合においても、電流源回路が出力する電流量の変動を、目立たせなくさせたり、設定動作を行う期間を長くとったりすることが可能となるため、ランダムに選択できることは大変有効である。
また図６（Ｂ）では、一列ずつ設定動作を行っているが、これに限定されない。図４７に示すように、同時に複数列で設定動作を行ってもよい。ここで、同時に複数列で設定動作を行うことを多相化するとよぶ。なお図４７には、リファレンス用定電流源１０９が２個配置されているが、この２個のリファレンス用定電流源に対しても別に配置したリファレンス用定電流源から設定動作を行ってもよい。
以下には、図６（Ｂ）に示した定電流回路４１４の詳しい構成とその動作について説明する。
ここで、図５は、電流源回路の部分に図２３（Ｃ）の構成を適用した場合の回路を示す。図４８は、電流源回路の部分に図２３（Ａ）の構成を適用した場合の回路を示す。図３、４は、図２に示すように、１列に複数個（２個）の電流源回路が配置された回路であり、前記電流源回路の部分に図２３（Ａ）の構成を適用した場合の回路を示す。まず、図３、４に示した構成について説明する。
はじめに、図６（Ａ）に示す構成の電流源回路を有する定電流回路４１４について説明する。なお図６（Ａ）に示す構成では、電流源回路に信号を保持する設定動作と、電流源回路から画素へ信号を入力する動作（入力動作）を同時に行うことは出来ない。そのため、１本の信号線ごとに２つの電流源回路を設けて、一方の電流源回路で設定動作を行い、他方の電流源回路で入力動作を行うことが好ましい。
図３、４の各列に設けられた電流源回路４２０では、信号線Ｓｉ（１≦ｉ≦ｎ）に所定の信号電流の出力をするか否かは、第２のラッチ回路４１３から入力されるデジタルビデオ信号が有する情報によって制御される。
図３において、電流源回路４２０は、第１電流源回路４２１と第２電流源回路４２２を有する。そして第１電流源回路４２１及び第２電流源回路４２２は、一方では設定動作を行い、他方では入力動作を行う。第１電流源回路４２１及び第２電流源回路４２２は、複数の回路素子を有する。第１電流源回路４２１は、ＮＡＮＤ７０、インバータ７１、インバータ７２、アナログスイッチ７３、アナログスイッチ７４、トランジスタ７５〜７７及び容量素子７８を有する。そして第２電流源回路４２２は、ＮＡＮＤ８０、インバータ８１、インバータ８２、インバータ８９、アナログスイッチ８３、アナログスイッチ８４、トランジスタ８５〜８７及び容量素子８８を有する。本実施の形態では、トランジスタ７５〜７７、トランジスタ８５〜８７は全てｎチャネル型とする。
第１電流源回路４２１において、ＮＡＮＤ７０の入力端子は、シフトレジスタ４１１と制御線９２に接続され、ＮＡＮＤ７０の出力端子は、インバータ７１の入力端子に接続されている。インバータ７１の出力端子は、トランジスタ７５及びトランジスタ７６のゲート電極に接続されている。
アナログスイッチは、４つの端子を有する。そして４つの端子の内の２つの端子に入力される信号によって、残りの２つの端子間が導通又は非導通になる。
アナログスイッチ７３は、ＮＡＮＤ７０の出力端子から入力される信号と、インバータ７１の出力端子から入力される信号により導通又は非導通が選択される。インバータ７２の入力端子は、制御線９２に接続されている。そしてアナログスイッチ７４は、制御線９２とインバータ７２の出力端子から入力される信号により導通又は非導通が選択される。
トランジスタ７５のソース領域とドレイン領域は、一方は電流線９３に接続され、他方はトランジスタ７７のソース領域とドレイン領域の一方に接続されている。トランジスタ７６のソース領域とドレイン領域は、一方は電流線９３に接続され、他方は容量素子７８の一方の端子とトランジスタ７７のゲート電極に接続されている。トランジスタ７７のソース領域とドレイン領域は、一方はＶｓｓに接続され、他方はアナログスイッチ７３に接続されている。
電流線９３にはリファレンス用定電流源（図示せず）が接続されている。
容量素子７８は、一方の電極はＶｓｓに接続され、他方の電極はトランジスタ７７のゲート電極に接続されている。容量素子７８は、トランジスタ７７のゲート・ソース間電圧を保持する役目を担う。
第２電流源回路４２２において、インバータ８９の入力端子が制御線８９に接続されている。そしてインバータ８９の出力端子は、ＮＡＮＤ８０の一方の入力端子に接続されている。またＮＡＮＤ８０の他方の入力端子は、シフトレジスタ４１１に接続されている。ＮＡＮＤ８０の出力端子は、インバータ８１の入力端子に接続されている。インバータ８１の出力端子は、トランジスタ８５及びトランジスタ８６のゲート電極に接続されている。
アナログスイッチ８３は、ＮＡＮＤ８０の出力端子から入力される信号と、インバータ８１の出力端子からの入力される信号により導通又は非導通が選択される。またインバータ８２の入力端子は、制御線９２に接続されている。そしてアナログスイッチ８４は、制御線９２とインバータ８２の出力端子から入力される信号により導通又は非導通が選択される。
トランジスタ８５のソース領域とドレイン領域は、一方は電流線９３に接続され、他方はトランジスタ８７のソース領域とドレイン領域の一方に接続されている。トランジスタ８６のソース領域とドレイン領域は、一方は電流線９３に接続され、他方は容量素子８８の一方の端子とトランジスタ８７のゲート電極に接続されている。トランジスタ８７のソース領域とドレイン領域は、一方はＶｓｓに接続され、他方はアナログスイッチ８３に接続されている。
容量素子８８は、一方の電極はＶｓｓに接続され、他方の電極はトランジスタ８７のゲート電極に接続されている。容量素子８８は、トランジスタ８７のゲート・ソース間電圧を保持する役目を担う。
ここで、図３の電流源回路の動作について図２８を用いて説明する。
図２８は、設定制御線９２と走査線１〜３行目のタイミングチャートを示す。そして、期間Ａにおける電流源回路４２０の動作について図３を用いて説明し、期間Ｂにおける電流源回路４２０の動作について図４を用いて説明する。期間Ａでは、第１電流源回路４２１で設定動作を行い、第２電流源回路４２２で入力動作を行う。期間Ｂでは、第１電流源回路４２１で入力動作を行い、第２電流源回路４２２で設定動作を行う。
まず期間Ａにおける電流源回路４２０の動作について説明する。最初に設定動作を行う第１電流源回路４２１の動作について説明する。
期間Ａにおいて、設定制御線９２から入力される信号はＨｉｇｈである。そして各列に順にシフトレジスタ４１１からサンプリングパルス（Ｈｉｇｈの信号に相当）が入力される。ＮＡＮＤ７０はシフトレジスタ４１１及び設定制御線９２から入力される信号（ともにＨｉｇｈ）を論理演算してＬｏｗを出力する。インバータ７１は入力された信号（Ｌｏｗ）を論理演算してＨｉｇｈを出力する。
インバータ７１の出力端子から、トランジスタ７５及び７６のゲート電極に信号（Ｈｉｇｈ）が入力され、トランジスタ７５及び７６はオンとなる。そうすると、電流線９３から供給される電流は、トランジスタ７５及び７６を介して、容量素子７８を流れてＶｓｓに達する。そして容量素子７８には、電荷が蓄積されはじめる。
その後、容量素子７８には徐々に電荷が蓄積され、両電極間に電位差が生じ始める。この電位差がＶｔｈになると、トランジスタ７７はオフからオンとなる。容量素子７８では、その両電極の電位差、つまりトランジスタ７７のゲート・ソース間電圧が所望の電圧になるまで電荷の蓄積が行われる。言い換えると、トランジスタ７７が信号電流を流すことができるだけの電圧になるまで電荷の蓄積が続けられる。そして時間の経過に伴い、電荷の蓄積が終了する。
このとき、アナログスイッチ７３及びアナログスイッチ７４はオフにある。
次いで入力動作（画素への電流の出力）を行う第２電流源回路４２２の動作について説明する。なお第２電流源回路４２２では、既に設定動作が行われ、容量素子８８には所定の電荷が保持されている。
期間Ａにおいて、設定制御線９２から入力される信号はＨｉｇｈである。インバータ８９は入力される信号（Ｈｉｇｈ）を論理演算してＬｏｗを出力する。ＮＡＮＤ８０はインバータ８９とシフトレジスタ４１１から入力される信号を論理演算してＨｉｇｈを出力する。インバータ８１は入力された信号（Ｈｉｇｈ）を論理演算してＬｏｗを出力する。
インバータ８１の出力端子から、トランジスタ８５及び８６のゲート電極に信号（Ｌｏｗ）が入力され、トランジスタ８５及び８６はオフとなる。
一方、アナログスイッチ８３は、ＮＡＮＤ８０の出力端子から入力される信号（Ｈｉｇｈ）とインバータ８１の出力端子から入力される信号（Ｌｏｗ）によりオンになる。アナログスイッチ８４は、設定制御線９２から入力される信号（Ｈｉｇｈ）とインバータ８２の出力端子から入力される信号（Ｌｏｗ）によりオンになる。
容量素子８８には、所定の電荷が保持されており、トランジスタ８７はオンにある。この状態において、トランジスタ８７のドレイン電流は信号電流に等しい。
アナログスイッチ９０は、第２のラッチ回路４１３から入力される信号とインバータ９０から入力される信号により、オン又はオフになる。図３に示す構成では、第２のラッチ回路４１３からＨｉｇｈの信号が入力されるとアナログスイッチ９０はオンになり、第２のラッチ回路４１３からＬｏｗの信号が入力されるとアナログスイッチ９０はオフになる。
ここでは、第２のラッチ回路４１３からＨｉｇｈの信号が入力され、アナログスイッチ９０はオンであると仮定する。そうすると、電流が信号線（Ｓ１）からトランジスタ８７を流れてＶｓｓに達する。このときの電流値は信号電流と等しい。換言すると、所定の信号電流が、信号線（Ｓ１）に接続された画素に供給される。
このとき、トランジスタ８７を飽和領域において動作するようにしておけば、該トランジスタ８７のソース・ドレイン間電圧が変化したとしても、画素に供給される電流は変化しない。
次いで、期間Ｂにおける電流源回路４２０の動作について、図４を用いて説明する。最初に入力動作（画素への電流の出力）を行う第１電流源回路４２１の動作について説明する。なお第１電流源回路４２１では、既に設定動作が行われ、容量素子７８には所定の電荷が保持されている。
期間Ｂにおいて、設定制御線９２から入力される信号はＬｏｗである。ＮＡＮＤ７０は、シフトレジスタ４１１及び設定制御線９２から入力される信号を論理演算してＨｉｇｈを出力する。そしてインバータ７１は入力された信号（Ｈｉｇｈ）を論理演算してＬｏｗを出力する。
インバータ７１の出力端子から、トランジスタ７５及び７６のゲート電極に信号（Ｌｏｗ）が入力され、トランジスタ７５及び７６はオフとなる。
一方、アナログスイッチ７３は、ＮＡＮＤ７０の出力端子から入力される信号（Ｈｉｇｈ）とインバータ７１の出力端子から入力される信号（Ｌｏｗ）によりオンになる。またアナログスイッチ７４は、設定制御線９２から入力される信号（Ｌｏｗ）とインバータ７２の出力端子から入力される信号（Ｈｉｇｈ）によりオンになる。
容量素子７８には、所定の電荷が保持されており、トランジスタ７７はオンとなっている。そしてこの状態において、トランジスタ７７のドレイン電流は信号電流に等しい。
ここでは、第２のラッチ回路４１３からＨｉｇｈの信号が入力され、アナログスイッチ９０はオンであると仮定する。そうすると、電流が信号線（Ｓ１）から、トランジスタ７７を流れてＶｓｓに達する。このときの電流値は、信号電流と等しい。換言すると、所定の信号電流が、信号線（Ｓ１）に接続された画素に供給される。
このときトランジスタ７７を飽和領域において動作するようにしておけば、トランジスタ７７のソース・ドレイン間電圧が変化したとしても、画素に供給される電流は変化しない。
次いで期間Ｂにおいて、設定動作を行う第２電流源回路４２２の動作について説明する。
期間Ｂにおいて、設定制御線９２から入力される信号はＬｏｗである。インバータ８９は入力される信号（Ｌｏｗ）を論理演算して、Ｈｉｇｈを出力する。ＮＡＮＤ８０は、インバータ８９とシフトレジスタ４１１から入力される信号（一方はＨｉｇｈ）を論理演算してＬｏｗを出力する。そしてインバータ８１は入力された信号（Ｌｏｗ）を論理演算してＨｉｇｈを出力する。
インバータ８１の出力端子から、トランジスタ８５及び８６のゲート電極に信号（Ｈｉｇｈ）が入力され、トランジスタ８５及び８６はオンになる。そうすると、電流線９３から供給される電流は、トランジスタ８５及び８６を介して、容量素子８８を流れてＶｓｓに達する。そして容量素子８８には、電荷が蓄積されはじめる。
その後、容量素子８８に徐々に電荷が蓄積され、両電極間に電位差が生じ始める。両電極間の電位差がＶｔｈになると、トランジスタ８７がオフからオンになる。容量素子８８においては、その両電極の電位差、つまりトランジスタ８７のゲート・ソース間電圧が所望の電圧になるまで、電荷の蓄積が行われる。言い換えると、トランジスタ８７が信号電流を流すことができるだけの電圧になるまで電荷の蓄積が続けられる。
このとき、アナログスイッチ８３及び８４はオフである。
なお、図２８を用いて説明した上記の動作では、１行毎に設定動作と入力動作を切り替えていた。しかしながら、本発明はそれに限定されない。数行ごとに設定動作と入力動作を切り替えてもよい。
なおここでは、図３、４に示す電流源回路４２０が有するトランジスタは全てｎチャネル型としたが、本発明はこれに限定されない。図３、４に示す電流源回路４２０には、ｐチャネル型のトランジスタを用いることもできる。なお、ｐチャネル型のトランジスタを用いた場合の電流源回路４２０の動作は、電流の流れる方向が変わる点と、容量素子がＶｓｓではなくＶｄｄに接続される点以外は上述した動作と同じである。
また、図３、４に示す電流源回路４２０にｐチャネル型のトランジスタを用いる場合、ＶＳＳとＶｄｄを入れ替えない場合、つまり電流の流れる方向が変わらない場合は、図２３と図２４の対比を用いれば、容易に適用できる。また、単なるスイッチとして動作させるトランジスタは、極性はどちらでもよい。
次いで、上記とは異なる定電流回路４１４の構成とその動作について図５を用いて説明する。各列に設けられた電流源回路４２０において、信号線Ｓｉ（１≦ｉ≦ｎ）への所定の信号電流Ｉｄａｔａの出力をするか否かは、第２のラッチ回路４１３から入力されるデジタルビデオ信号が有する情報によって制御される。
なお図５の構成は、図１に示すように、１列に１個の電流源回路が配置された回路である。
図５（Ａ）〜（Ｃ）において、電流源回路４２０は、トランジスタ９４〜トランジスタ９７及び容量素子９９を有する。本実施の形態では、トランジスタ９４〜トランジスタ９７は全てｎチャネル型とする。
トランジスタ９４のゲート電極には、第２のラッチ回路４１３から信号が入力される。またトランジスタ９４のソース領域とドレイン領域は、一方はソース信号線（Ｓ１）に接続され、他方はトランジスタ９５のソース領域とドレイン領域の一方に接続されている。
トランジスタ９７及びトランジスタ９８のゲート電極には、シフトレジスタ４１１からサンプリングパルスが入力される。トランジスタ９７のソース領域とドレイン領域は、一方はトランジスタ９６のソース領域とドレイン領域の一方に接続され、他方は容量素子９９の一方の電極に接続されている。トランジスタ９８のソース領域とドレイン領域は、一方は電流線９３に接続され、他方はトランジスタ９６のソース領域とドレイン領域の一方に接続されている。
容量素子９９の一方の電極は、トランジスタ９５及びトランジスタ９６のゲート電極に接続され、他方の電極はＶｓｓに接続されている。容量素子９９は、トランジスタ９５及びトランジスタ９６のゲート・ソース間電圧を保持する役目を担う。
トランジスタ９５のソース領域とドレイン領域は、一方はＶｓｓに接続され、他方はトランジスタ９４のソース領域とドレイン領域の一方に接続されている。トランジスタ９５のソース領域とドレイン領域は、一方はＶｓｓに接続され、他方はトランジスタ９８のソース領域とドレイン領域の一方に接続されている。
ここで図５に示す電流源回路４２０の動作について図５（Ａ）〜図５（Ｃ）を用いて説明する。
まずシフトレジスタ４１１からトランジスタ９７及び９８のゲート電極にサンプリングパルスが入力され、両トランジスタはオンになる。そうすると電流線９３から供給される電流は、トランジスタ９８及び９７を介して、容量素子９９まで流れていく。このとき、第２のラッチ回路４１３からトランジスタ９４のゲート電極に信号は入力されず、トランジスタ９４はオフである。
そして容量素子９９に徐々に電荷が蓄積され、両電極間に電位差が生じ始める。両電極間の電位差がＶｔｈとなると、トランジスタ９５及び９６がオンとなる。
そして容量素子９９において、その両電極の電位差、つまりトランジスタ９５及び９６のゲート・ソース間電圧が所望の電圧になるまで、電荷の蓄積が続けられる。言い換えると、トランジスタ９５及び９６が信号電流に応じた電流を流すことが出来るだけの電圧になるまで、電荷の蓄積が続けられる（図５（Ａ））。
そして時間の経過に伴い、電荷の蓄積が終了する（図５（Ｂ））。
続いて、第２のラッチ回路４１３から入力される信号（デジタルビデオ信号に相当）により、トランジスタ９４がオンとなる。このときシフトレジスタ４１１からトランジスタ９４のゲート電極にはサンプリングパルスは入力されず、トランジスタ９７及び９８はオフである。そして容量素子９９には、所定の電荷が保持されているため、トランジスタ９５及び９６はオンである。そうすると、信号線（Ｓ１）から、トランジスタ９４及び９５を介して、Ｖｓｓの方向に電流が流れていく。このときの電流値は、信号電流と等しい。換言すると、所定の信号電流が、信号線（Ｓ１）に接続された画素に供給される。
このときトランジスタ９５を飽和領域において動作するようにしておけば、トランジスタ９５のソース・ドレイン間電圧が変化したとしても、画素に供給される電流は変化しない。
また本実施の形態では、図５に示す電流源回路４２０が有するトランジスタは全てｎチャネル型としたが、本発明はこれに限定されない。図５に示す電流源回路４２０には、ｐチャネル型のトランジスタを用いることもできる。なお、ｐチャネル型のトランジスタを用いた場合の電流源回路４２０の動作は、電流の流れる方向が変わる点と、容量素子がＶｓｓではなく、Ｖｄｄに接続される点以外は上述した動作と同じである。
また図２１、図２３（Ｃ）〜図２３（Ｅ）、図２４（Ｂ）〜図２４（Ｄ）などに示したように、電流源回路４２０が有する回路素子は異なる接続構成を有していてもよい。そのときの電流源回路４２０の動作は、図５を用いて説明した電流源回路４２０の動作と同じであるので、本実施の形態では説明は省略する。
また、図５に示す電流源回路４２０にｐチャネル型のトランジスタを用いる場合、ＶＳＳとＶｄｄを入れ替えない場合、つまり電流の流れる方向が変わらない場合は、図２３と図２４の対比を用いれば、容易に適用できる。なお、単なるスイッチとして動作させるトランジスタは、その極性はどちらでもよい。
なお、図５の構成は、図１に示すように、１列に１個の電流源回路が配置された回路である。この場合には、電流源回路４２０に、図２３（Ａ）、２４（Ａ）に示した構成を用いると、入力動作（画素への電流の出力）を行っている期間には、設定動作を行うことが出来ない。従って、入力動作（画素への電流の出力）を行っていない期間に設定動作を行う必要がある。一方、電流源回路４２０に、図２３（Ｃ）〜（Ｅ）に示した構成を用いると、１列に１個の電流源回路が配置された場合であっても、設定動作と入力動作を同時に行うことが出来る。
続いて、図４２（Ａ）（Ｂ）に示した定電流回路４１４の詳しい構成を図４９、図５０、図５１に示す。ここで、図４９は、図４２（Ｂ）における定電流回路４１４に相当する部分に図１に示した回路を適用した構成になっており、さらに電流源回路の部分には図２３（Ｃ）を適用した構成を示す。図５０は、図４２（Ｂ）における定電流回路４１４に相当する部分に図１に示した回路を適用した構成になっており、電流源回路の部分に図２３（Ａ）を適用した構成を示す。図５１は、図４２（Ｂ）における定電流回路４１４に相当する部分に図２に示した回路を適用した構成になっており、さらに電流源回路の部分には図２３（Ａ）を適用した構成を示す。
なお、図４９、図５０に示す構成では、論理演算子が配置されているが、該論理演算子の代わりにスイッチなどを配置してもよい。前記論理演算子は、電流源回路の設定動作を行うか否かの切り替えを制御しているので、該設定動作を切り替えるための制御が可能な回路であれば、どのような回路を用いてもよい。また、図５１では、第１設定制御線から供給される信号を制御することで電流源回路の設定動作を行うか否かを切り替える。また、第２設定制御線から供給される信号を制御することで、１列毎に配置された２つの電流源回路のうち、どちらの電流源回路で設定動作を行い、どちらの電流源回路で入力動作を行うかを制御する。
続いて、図３４に対応した場合について述べる。またこれまでは、線順次駆動の場合について述べてきた。以下には、点順次駆動の場合について述べる。図５２（Ａ）において、ビデオ線から供給されるビデオ信号は、シフトレジスタ４１１から供給されるサンプリングパルスのタイミングに従ってサンプリングされる。また電流源回路４２０の設定は、シフトレジスタ４１１から供給されるサンプリングパルスのタイミングに従って行われる。１例として、図５２（Ａ）の構成を有する場合には、点順次駆動を行う。
なお端子ａを介して電流源回路４２０に入力される信号は、電流源回路の構成や駆動方式などによっては、サンプリングパルスは直接入力されず、設定制御線（図５２（Ａ）には図示せず）に接続された論理演算子の出力端子から供給される信号が入力される。前記論理演算子の２つの入力端子は、一方はサンプリングパルス、他方は設定制御線から供給される信号が入力される。つまり電流源回路４２０の設定は、サンプリングパルス、又は設定制御線に接続された論理演算子の出力端子から供給される信号のタイミングに従って行われる。
なお、サンプリングパルスが出力されて、ビデオ線からビデオ信号が供給されている間のみ、スイッチ１０１（信号電流制御スイッチ）がオン状態になり、且つサンプリングパルスが出力されなくなり、ビデオ線からビデオ信号が供給されなくなると、スイッチ１０１（信号電流制御スイッチ）がオフ状態になる場合は、正しく動作しない。なぜなら、画素では、電流を入力するためのスイッチはオン状態のままであるからである。この状態でスイッチ１０１（信号電流制御スイッチ）をオフ状態にすると、画素に電流が入力されなくなるため、正しく信号を入力できなくなる。
そこで、ビデオ線から供給されたビデオ信号を保持し、スイッチ１０１（信号電流制御スイッチ）の状態を維持できるようにするため、ラッチ回路４５２が配置されている。ラッチ回路４５２は、単なる容量素子とスイッチのみで構成されていてもよいし、ＳＲＡＭ回路で構成されていてもよい。このように、サンプリングパルスが出力されて、ビデオ線からビデオ信号が１列づつ順に供給されて、そのビデオ信号に基づき、スイッチ１０１（信号電流制御スイッチ）がオン状態もしくはオフ状態になり、画素への電流の供給を制御することにより、点順次駆動を実現することができる。
しかしながら、１列目から最終列目まで順に選択される場合、１列目から最終列目のうち、最初の方の列では、画素に信号を入力する期間が長い。一方、１列目から最終列目のうち、最後の方の列では、ビデオ信号を入力しても、すぐに次の行の画素が選択されてしまう。その結果、画素に信号を入力する期間が短くなってしまう。そのような場合、図５２（Ｂ）に示すように、画素部４０２に配置された走査線を中央で分断することにより、画素に信号を入力する期間を長くすることができる。その場合、画素部４０２の左側と右側に各１個の走査線駆動回路を配置し、該走査線駆動回路を用いて画素を駆動する。このようにすると、同じ行に配置されている画素でも、右側の画素と左側の画素とでは、信号を入力する期間をずらすことができる。また図５２（Ｃ）には、１、２行目の右側と左側に配置された走査線駆動回路の出力波形とシフトレジスタ４１１のスタートパルス（Ｓ−ＳＰ）を示す。このように動作させることにより、左側の画素でも、画素に信号を入力する期間を長くすることができるため、点順次駆動を行いやすくなる。
なお、線順次駆動か点順次駆動かなどに関わりなく、電流源回路４２０の設定動作は、任意のタイミング、任意の列に配置された電流源回路に、任意の回数だけ行えばよい。但し、理想的には、電流源回路４２０に配置されたトランジスタのゲート・ソース間に接続された容量素子に所定の電荷が保持されている限りは、設定動作を行うときのみの１回だけ行えばよい。又は、容量素子に保持された所定の電荷が放電（変動）してしまった場合に行えばよい。また、電流源回路４２０の設定動作に関して、どれだけの期間をかけて、全列の電流源回路４２０の設定動作を行ってもよい。つまり、１フレーム期間内に、全列の電流源回路４２０の設定動作を行ってもよい。あるいは、１フレーム期間内では、数列の電流源回路４２０に設定動作を行って、結果として、数フレーム期間以上かけて、全列の電流源回路４２０の設定動作を行ってもよい。
また本形態では、各列に１つの電流源回路に配置する場合について上述したが、本発明はこれに限定されず、複数個の電流源回路を配置してもよい。
また、本発明の信号線駆動回路における電流源回路について、レイアウト図を図８７に、対応した回路図を図８８に示す。
上記構成を有する本発明は、ＴＦＴの特性バラツキの影響を抑制し、所望の電流を外部に供給することができる。
本実施の形態は、実施の形態１〜３と任意に組み合わせることが出来る。
（実施の形態５）
本実施の形態では、図１５（Ａ）に示した信号線駆動回路４０３の詳細な構成とその動作について説明するが、本実施の形態では、３ビットのデジタル階調表示を行う場合に用いる信号線駆動回路４０３について説明する。
図２６には、３ビットのデジタル階調表示を行う場合における信号線駆動回路４０３の概略図を示す。信号線駆動回路４０３は、シフトレジスタ４１１、第１のラッチ回路４１２、第２のラッチ回路４１３、定電流回路４１４を有する。
動作を簡単に説明すると、シフトレジスタ４１１は、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（Ｓ−ＳＰ）、クロック反転信号（Ｓ−ＣＬＫｂ）が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
シフトレジスタ４１１より出力されたサンプリングパルスは、第１のラッチ回路４１２に入力される。第１のラッチ回路４１２には、３ビッドのデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｄａｔａ１〜Ｄｉｇｉｔａｌ Ｄａｔａ３）が入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。
第１のラッチ回路４１２において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路４１３にラッチパルスが入力され、第１のラッチ回路４１２に保持されていた３ビットのデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｄａｔａ１〜Ｄｉｇｉｔａｌ Ｄａｔａ３）は、一斉に第２のラッチ回路４１３に転送される。すると、第２のラッチ回路４１３に保持された３ビットのデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｄａｔａ１〜Ｄｉｇｉｔａｌ Ｄａｔａ３）は、１行分が同時に定電流回路４１４へと入力されることになる。
第２のラッチ回路４１３に保持された３ビットのデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｄａｔａ１〜Ｄｉｇｉｔａｌ Ｄａｔａ３）が定電流回路４１４に入力されている間、シフトレジスタ４１１においては再びサンプリングパルスが出力される。以後この動作を繰り返し、１フレーム分のビデオ信号の処理を行う。
なお定電流回路４１４は、デジタル信号をアナログ信号に変換する役割を持つ場合もある。また定電流回路４１４には、電流源回路４２０が複数設けられる。図２７には、ｉ列目から（ｉ＋２）列目の３本の信号線にかかる信号線駆動回路の概略図を示す。
なお図２７では、各ビットに対応したリファレンス用定電流源１０９が配置された場合について示す。
電流源回路４２０は、端子ａ、端子ｂ及び端子ｃを有する。電流源回路４２０は、端子ａを介して入力される信号により制御される。また、端子ｂを介して、電流線に接続されたリファレンス用定電流源１０９から電流が供給される。電流源回路４２０と信号線Ｓｎに接続された画素との間にはスイッチ（信号電流制御スイッチ）１１１〜１１３が設けられ、前記スイッチ（信号電流制御スイッチ）１１１〜１１３は、１ビット〜３ビットのビデオ信号により制御される。ビデオ信号が明信号の場合、電流源回路から画素に電流が供給される。反対にビデオ信号が暗信号の場合、前記スイッチ（信号電流制御スイッチ）１１１〜１１３が制御されて、画素に電流は供給されない。つまり電流源回路４２０は、所定の電流を流す能力を有し、該電流を画素に供給するか否かはスイッチ（信号電流制御スイッチ）１１１〜１１３により制御される。
なお端子ａを介して電流源回路４２０に入力される信号とは、シフトレジスタから供給されるサンプリングパルスに相当する。電流源回路の構成や駆動方式などによっては、サンプリングパルスは直接入力されず、設定制御線（図２７には図示せず）に接続された論理演算子の出力端子から供給される信号が入力される。前記論理演算子の２つの入力端子は、一方はサンプリングパルス、他方は設定制御線から供給される信号が入力される。つまり電流源回路４２０の設定は、サンプリングパルス又は設定制御線に接続された論理演算子の出力端子から供給される信号のタイミングに合わせて行う。
図２７において、各信号線に配置された電流源回路４２０が図２３（Ａ）（Ｂ）に示すような回路で構成されるときには、制御線に接続された論理演算子の出力端子から入力される信号が設定信号に相当する。また各信号線に配置された電流源回路４２０が図２３（Ｃ）〜（Ｅ）に示すような回路で構成されるときには、シフトレジスタからのサンプリングパルスが設定信号に相当する。
ここで、図２７に示した構成に、上述した設定制御線と論理演算子を用いた構成を図５３に示す。なお、図５３には、論理演算子が配置されているが、該論理演算子の代わりに、スイッチなどを用いてもよい。
なお図２７や図５３において、電流線とリファレンス用定電流源は、各ビットに対応して配置されている。そして、各ビットの電流源から供給される電流値の合計が信号線に供給される。つまり、定電流源回路４１４は、デジタル−アナログ変換の機能も有する。
また、図２７や図５３に示した信号線駆動回路では、１ビット〜３ビットのそれぞれに専用のリファレンス用定電流源１０９が配置されているが、本発明はこれに限定されない。図５４に示すように、ビット数よりも少ない個数のリファレンス用定電流源１０９が配置されていてもよい。例えば、最上位ビット（ここでは３ビット）のリファレンス用定電流源１０９のみを配置して、１列に配置された複数の電流源回路から選択された１つの電流源回路を設定する。そして、既に設定動作が行われた電流源回路を用いて、他の電流源回路の動作を行う。言い換えれば、１列に配置された複数の電流源回路内で、設定情報を共有するようにしてもよい。
例えば、３ビット用の電流源回路４２０のみに設定動作を行う。そして、既に設定動作が行われた電流源回路４２０を用いて、他の１ビット用と２ビット用の電流源回路４２０に、情報を共有させる。より具体的には、電流源回路４２０の中で、電流を供給するトランジスタ（図２３（Ａ）では、トランジスタ１０２が相当）のゲート端子を接続し、ソース端子も接続する。その結果、情報を共有しているトランジスタ（電流を供給するトランジスタ）のゲート・ソース間電圧は、等しくなる。
なお、図５４では、最下位ビット（ここでは１ビット）の電流源回路ではなく、最上位ビット（ここでは３ビット）の電流源回路に、設定動作を行っている。そして、既に設定動作が行われた最上位ビットの電流源回路を用いて、他の電流源回路に、情報を共有させている。このように、値の大きなビットの電流源回路に対して設定動作を行うことにより、ビット間の電流源回路の特性ばらつきの影響を小さくすることができる。仮に、最下位ビット（ここでは１ビット）の電流源回路に設定動作を行い、上位ビットの電流源回路に情報を共有した場合、各々の電流源回路の特性がばらつくと、上位ビットの電流値が正確な値にならなくなる。上位ビットの電流源回路は、出力する電流値が大きいため、少しでも特性がばらつくと、そのばらつきの影響が大きくでてしまい、出力する電流値も大きくばらついてしまう。反対に、最上位ビット（ここでは３ビット）の電流源回路に設定動作を行い、下位ビットの電流源回路に情報を共有した場合、各々の電流源回路の特性がばらついても、出力する電流値が小さいため、ばらつきによる電流値の差が小さく、影響は小さくなる。
そして本実施の形態では、３ビットのデジタル階調表示を行う場合を例に挙げて説明する関係上、１本の信号線ごとに３つの電流源回路４２０が設けられている。１本の信号線に接続された３つの電流源回路４２０から供給される信号電流を１：２：４として設定すると、２３＝８段階で電流の大きさを制御出来る。
電流源回路４２０の構成は、図２３、図２４、図３７、図３８、図４０などに示した電流源回路４２０の構成を任意に用いることが出来る。電流源回路４２０には、１つの構成を採用するだけでなく、複数を採用してもよい。
以下には、一例として、図２７、図５４に示した定電流回路４１４の詳しい構成とその動作について図７、図８、図２９、図５５を用いて説明する。
図７の各列に設けられた電流源回路４２０において、信号線Ｓｉ（１≦ｉ≦ｎ）に所定の信号電流の出力をするか否かは、第２のラッチ回路４１３から入力されるデジタルビデオ信号が有する情報によって制御される。
図５５は、ビット数と等しい個数のリファレンス用定電流源１０９を配置し、図２７に図示した信号線駆動回路には図１に示した定電流回路を適用し、電流源回路には図２３（Ａ）の構成を適用した場合の回路図を示す。図５５では、設定動作時には、トランジスタＡ〜Ｃはオフにして動作させる。これは電流のもれを防ぐためである。或いは、トランジスタＡ〜Ｃと直列にスイッチを配置し、設定動作時にはオフにするようにしてもよい。また、図７は、ビット数と等しい個数のリファレンス用定電流源１０９を配置し、図２７に図示した信号線駆動回路には図２に示した定電流回路を適用し、電流源回路には図２３（Ａ）の構成を適用した場合の回路図を示す。図８には、ビット数より少ない個数のリファレンス用定電流源１０９を配置し、図５４に図示した信号線駆動回路には図１に示した定電流回路を適用し、電流源回路には図２３（Ｃ）の構成を適用した場合の回路図を示す。図２９には、ビット数より少ない個数のリファレンス用定電流源１０９を配置し、図５４に示した信号線駆動回路には図１に示した定電流回路を適用し、電流源回路には図２３（Ａ）の構成を適用した場合の回路図を示す。
電流源回路４２０は、１ビットのデジタルビデオ信号により制御される第１電流源回路４２３ａ及び第２電流源回路４２４ａと、２ビットのデジタルビデオ信号により制御される第１電流源回路４２３ｂ及び第２電流源回路４２４ｂと、３ビットのデジタルビデオ信号により制御される第１電流源回路４２３ｃ及び第２電流源回路４２４ｃとを有する。また電流源回路４２０は、アナログスイッチ１７０ａ及びインバータ１７１ａと、アナログスイッチ１７０ｂ及びインバータ１７１ｂと、アナログスイッチ１７０ｃ及びインバータ１７１ｃとを有する。
第１電流源回路４２３ａ〜４２３ｃ及び第２電流源回路４２４ａ〜４２４ｃは、一方では設定動作を行い、他方では画素へ信号を入力する動作（入力動作、画素への電流の出力）を行う。第１電流源回路４２３ａ〜４２３ｃ及び第２電流源回路４２４ａ〜４２４ｃは、複数の回路素子を有する。図７においては第１電流源回路４２３ａ及び第２電流源回路４２４ａの回路図を図示し、第１電流源回路４２３ｂ、４２３ｃ及び第２電流源回路４２４ｂ、４２４ｃの回路図は、第１電流源回路４２３ａ及び第２電流源回路４２４ａの回路図に準ずるので本実施の形態では図示を省略する。
第１電流源回路４２３ａは、ＮＡＮＤ１５０ａ、インバータ１５１ａ、インバータ１５２ａ、アナログスイッチ１５３ａ、アナログスイッチ１５４ａ、トランジスタ１５５ａ〜１５７ａ及び容量素子１５８ａを有する。そして第２電流源回路４２４ａは、ＮＡＮＤ１６０ａ、インバータ１６１ａ、インバータ１６２ａ、インバータ１６９ａ、アナログスイッチ１６３ａ、アナログスイッチ１６４ａ、トランジスタ１６５ａ〜１６７ａ及び容量素子１６８ａを有する。本実施の形態では、トランジスタ１５５ａ〜１５７ａ、トランジスタ１６５ａ〜１６７ａは全てｎチャネル型とする。
第１電流源回路４２３ａにおいて、ＮＡＮＤ１５０ａの入力端子は、シフトレジスタ４１１と第１制御線４２５ａに接続され、ＮＡＮＤ１５０ａの出力端子は、インバータ１５１ａの入力端子に接続されている。インバータ１５１ａの出力端子は、トランジスタ１５５ａ及びトランジスタ１５６ａのゲート電極に接続されている。
アナログスイッチ１５３ａは、ＮＡＮＤ１５０ａの出力端子から入力される信号と、インバータ１５１ａの出力端子から入力される信号により導通又は非導通が選択される。インバータ１５２ａの入力端子は、第１制御線４２５ａに接続されている。そしてアナログスイッチ１５４ａは、第１制御線４２５ａとインバータ１５２ａの出力端子から入力される信号により導通又は非導通が選択される。
トランジスタ１５５ａのソース領域とドレイン領域は、一方は第１電流線４２６ａに接続され、他方はトランジスタ１５７ａのソース領域とドレイン領域の一方に接続されている。トランジスタ１５６ａのソース領域とドレイン領域は、一方は第１電流線４２６ａに接続され、他方は容量素子１５８ａの一方の端子とトランジスタ１５７ａのゲート電極に接続されている。トランジスタ１５７ａのソース領域とドレイン領域は、一方はＶｓｓに接続され、他方はアナログスイッチ１５３ａに接続されている。
容量素子１５８ａは、一方の端子はＶｓｓに接続され、他方の端子はトランジスタ１５７ａのゲート電極に接続されている。容量素子１５８ａは、トランジスタ１５７ａのゲート・ソース間電圧を保持する役目を担う。
第２電流源回路４２４ａにおいて、インバータ１６９ａの入力端子が第１制御線４２５ａに接続されている。そしてインバータ１６９ａの出力端子は、ＮＡＮＤ１６０ａの一方の入力端子に接続されている。またＮＡＮＤ１６０ａの他方の入力端子は、シフトレジスタ４１１に接続されている。ＮＡＮＤ１６０ａの出力端子は、インバータ１６１ａの入力端子に接続されている。インバータ１６１ａの出力端子は、トランジスタ１６５ａ及びトランジスタ１６６ａのゲート電極に接続されている。
アナログスイッチ１６３ａは、ＮＡＮＤ１６０ａの出力端子から入力される信号と、インバータ１６１ａの出力端子からの入力される信号により導通又は非導通が選択される。またインバータ１６２ａの入力端子は、第１制御線４２５ａに接続されている。そしてアナログスイッチ１６４ａは、第１制御線４２５ａとインバータ１６２ａの出力端子から入力される信号により導通又は非導通が選択される。
トランジスタ１６５ａのソース領域とドレイン領域は、一方は第１電流線４２６ａに接続され、他方はトランジスタ１６７ａのソース領域とドレイン領域の一方に接続されている。トランジスタ１６６ａのソース領域とドレイン領域は、一方は第１電流線４２６ａに接続され、他方は容量素子１６８ａの一方の端子とトランジスタ１６７ａのゲート電極に接続されている。トランジスタ１６７ａのソース領域とドレイン領域は、一方はＶｓｓに接続され、他方はアナログスイッチ１６３ａに接続されている。
容量素子１６８ａは、一方の端子はＶｓｓに接続され、他方の端子はトランジスタ１６７ａのゲート電極に接続されている。容量素子１６８ａは、トランジスタ１６７ａのゲート・ソース間電圧を保持する役目を担う。
そして図７に示す第１電流源回路４２３ａと第２電流源回路４２４ａの動作は、図３及び図４を用いて示した第１電流源回路４２１と第２電流源回路４２２の動作と同じであるので、本実施の形態では説明は省略する。
なお、図７に示す電流源回路４２０において、第１電流源回路４２３ａ又は第２電流源回路４２４ａから供給される信号電流と、第１電流源回路４２３ｂ又は第２電流源回路４２４ｂから供給される信号電流と、第１電流源回路４２３ｃ又は第２電流源回路４２４ｃから供給される信号電流の総和が、信号線Ｓｉに流れる。つまり第１電流源回路４２３ａ又は第２電流源回路４２４ａから供給される信号電流と、第１電流源回路４２３ｂ又は第２電流源回路４２４ｂから供給される信号電流と、第１電流源回路４２３ｃ又は第２電流源回路４２４ｃから供給される信号電流を１：２：４として設定すると、２３＝８段階で電流の大きさを制御出来る。
図７に示す電流源回路４２０では、３ビットのデジタルビデオ信号により、アナログスイッチ１７０ａ〜１７０ｃのオン又はオフが選択される。仮に、アナログスイッチ１７０ａ〜１７０ｃが全てオンになった場合、信号線に供給される電流は、第１電流源回路４２３ａ又は第２電流源回路４２４ａから供給される信号電流と、第１電流源回路４２３ｂ又は第２電流源回路４２４ｂから供給される信号電流と、第１電流源回路４２３ｃ又は第２電流源回路４２４ｃから供給される信号電流の総和となる。また仮に、アナログスイッチ１７０ａのみがオンになった場合、第１電流源回路４２３ａ又は第２電流源回路４２４ａにから供給される信号電流のみが信号線に供給される。
電流源回路から供給される電流値は異なるため、第１電流線４２６ａ〜第３電流線４２６ｃに流れる電流値を１：２：４となるように設定することが必要となる。
ここでは、図７に示す電流源回路４２０が有するトランジスタは全てｎチャネル型としたが、本発明はこれに限定されない。電流源回路４２０は、ｐチャネル型のトランジスタを用いることもできる。ｐチャネル型のトランジスタを用いた場合における電流源回路４２０の動作は、電流の流れる方向が変わる点と、容量素子がＶｓｓではなくＶｄｄに接続される点以外は上述した動作に準ずるので、説明は省略する。
また図７において、電流源回路４２３ｂ、４２３ｃと電流源回路４２４ｂ、４２４ｃの詳しい回路構成の図示は省略したが、電流源回路４２３ｂ、４２３ｃと電流源回路４２４ｂ、４２４ｃには図２３（Ａ）に示す構成の電流源回路ではなく、図２３（Ｃ）〜（Ｅ）に示す構成の電流源回路を用いてもよい。つまり、複数ビットのデジタル階調表示を行う場合に用いる信号線駆動回路に用いる電流源回路は、複数の構成を組み合わせて設計することが可能である。
また、電流源回路にｐチャネル型のトランジスタを用いる場合、ＶＳＳとＶｄｄを入れ替えない場合、つまり電流の流れる方向が変わらない場合は、図２３と図２４の対比を用いれば、容易に適用できる。また、単なるスイッチとして動作させるトランジスタの極性は特に限定されない。
次いで、上記とは異なる定電流回路４１４の構成とその動作について図８を用いて説明する。図８の電流源回路４２０において、信号線Ｓｉ（１≦ｉ≦ｎ）に所定の信号電流の出力をするか否かは、第２のラッチ回路４１３から入力されるデジタルビデオ信号が有する情報によって制御される。
電流源回路４２０は、トランジスタ１８０〜トランジスタ１８８及び容量素子１８９を有する。本実施の形態では、トランジスタ１８０〜トランジスタ１８８は全てｎチャネル型とする。
トランジスタ１８０のゲート電極には、第２のラッチ回路４１３から１ビットのデジタルビデオ信号が入力される。またトランジスタ１８０のソース領域とドレイン領域は、一方はソース信号線（Ｓｉ）に接続され、他方はトランジスタ１８３のソース領域とドレイン領域の一方に接続されている。
トランジスタ１８１のゲート電極には、第２のラッチ回路４１３から２ビットのデジタルビデオ信号が入力される。またトランジスタ１８１のソース領域とドレイン領域は、一方はソース信号線（Ｓｉ）に接続され、他方はトランジスタ１８４のソース領域とドレイン領域の一方に接続されている。
トランジスタ１８２のゲート電極には、第２のラッチ回路４１３から３ビットのデジタルビデオ信号が入力される。またトランジスタ１８２のソース領域とドレイン領域は、一方はソース信号線（Ｓｉ）に接続され、他方はトランジスタ１８５のソース領域とドレイン領域の一方に接続されている。
トランジスタ１８３〜トランジスタ１８５のソース領域とドレイン領域は、一方はＶｓｓに接続され、他方はトランジスタ１８０〜トランジスタ１８２のソース領域とドレイン領域の一方に接続されている。トランジスタ１８６のソース領域とドレイン領域は、一方はＶｓｓに接続され、他方はトランジスタ１８８のソース領域とドレイン領域の一方に接続されている。
トランジスタ１８７とトランジスタ１８８のゲート電極には、シフトレジスタ４１１から信号が入力される。トランジスタ１８７のソース領域とドレイン領域は、一方はトランジスタ１８６のソース領域とドレイン領域の一方に接続され、他方は容量素子１８９の一方の電極に接続されている。トランジスタ１８８のソース領域とドレイン領域は、一方は電流線１９０に接続され、他方はトランジスタ１８６のソース領域とドレイン領域の一方に接続されている。
容量素子１８９の一方の電極は、トランジスタ１８３〜トランジスタ１８６のゲート電極に接続され、他方の電極はＶｓｓに接続されている。容量素子１８９は、トランジスタ１８３〜トランジスタ１８６のゲート・ソース間電圧を保持する役目を担う。
図８に示す電流源回路４２０は、トランジスタ１８０、１８１、１８３、１８４が追加して設計されている以外は、図５を用いて説明した電流源回路４２０の動作に準ずる。そのためここでは、図８に示す電流源回路４２０の動作の説明は省略する。
なお図８に示す電流源回路は、図５４に示すように、ビット数よりも少ない個数のリファレンス用定電流源１０９を配置した場合を示す。
また図８に示す電流源回路４２０において、トランジスタ１８３〜１８５のドレイン電流の総和が信号線Ｓｉに流れる。ここでは、トランジスタ１８３〜１８５の各々のドレイン電流を１：２：４として設定し、２３＝８段階で電流の大きさを制御している。つまり、トランジスタ１８３〜１８５から供給される電流値の相違は、トランジスタ１８３〜１８５のＷ／Ｌ値を１：２：４として設計したことに起因し、各々のオン電流は１：２：４となるように設定されている。
そして図８に示す電流源回路４２０において、３ビットのデジタルビデオ信号により、トランジスタ１８０〜１８２のオン又はオフが選択される。例えば、トランジスタ１８０〜１８２が全てオンになったときは、信号線に供給される電流は、トランジスタ１８３〜１８５のドレイン電流の総和となる。また、トランジスタ１８０のみがオンになったときは、トランジスタ１８３のドレイン電流のみが信号線に供給される。
このように、トランジスタ１８３〜１８５のゲート端子を互いに接続することにより、設定動作による情報を共有させることができる。なお、ここでは、同じ列のトランジスタ内で、情報を共有しているが、本発明はこれに限定されない。例えば、同じ列以外のトランジスタと、設定動作による情報を共有させてもよい。つまり、設定動作による情報を共通させるために、トランジスタのゲート端子を、別の列のトランジスタと接続させてもよい。これにより、設定すべき電流源回路の数を減らすことができる。そのため、設定動作を行うために必要な時間を短縮することができる。また、回路数を減らすことができるので、レイアウト面積を小さくすることができる。
また図２９には、図８とは異なる回路構成の電流源回路４２０を示す。図２９に示す電流源回路４２０では、トランジスタ１８６〜１８８の代わりにスイッチ１９１、１９２が配置された構成になっている。
そして図２９に示す電流源回路４２０では、スイッチ１９１及び１９２がオンになると、電流線１９０に接続されたリファレンス用定電流源（図示せず）から供給される電流が容量素子１８９に流れていく点以外は、図２７に示す電流源回路４２０の動作と同じあるので、ここでは説明は省略する。
なお、図２９では、電流源回路の設定動作時には、トランジスタ１８２はオフにして動作させる。これは電流のもれを防ぐためである。或いは、トランジスタ１８２と直列にスイッチ２０３を配置して、設定動作時にはスイッチ２０３をオフにして、それ以外のときにはオンにするようにしてもよい。このときの電流源回路を、図５６に示す。
なお、図８、図２９、図５６の電流源回路４２０が有するトランジスタは全てｎチャネル型としたが、本発明はこれに限定されない。電流源回路４２０には、ｐチャネル型のトランジスタを用いてもよい。なお、ｐチャネル型のトランジスタを用いた場合、電流の流れる方向が変わる点と、容量素子がＶｓｓではなくＶｄｄに接続される点以外は上述した動作と同じであるので、ここでは説明は省略する。
また、ｐチャネル型のトランジスタを用いて電流源回路を構成する場合であり、且つＶＳＳとＶｄｄを入れ替えない場合、つまり電流の流れる方向が変わらない場合は、図２３と図２４の対比を用いれば、容易に適用できる。また多相化を図ることや、点順次駆動を行うことも容易に実現することが出来る。
また本実施の形態では、３ビットのデジタル階調表示を行う場合における信号線駆動回路の構成とその動作について説明した。しかしながら、本発明は３ビットに限らず、任意のビット数の表示を行うことが出来る。また本実施の形態は、実施の形態１〜４と任意に組み合わせることが可能である。
なお図２７では、図１に示すように、１本の信号線につき各ビットに対応した電流源回路を１つずつ配置した。しかし、図２に示すように、１本の信号線駆動回路につき各ビットに対応した電流源回路を複数配置してもよい。このときの図を図５７に示す。なお図７の構成は、図２７の構成に図５７の構成を適用した場合の図に相当する。同様に、図５４では、複数の電流源回路内において、設定情報を共有している。このときの図を図５８に示す。
次に、図５３の示した回路の詳しい構成について図５９、図６０、図６１、図６２に示す。図５３に示した回路では、設定制御線や論理演算子が配置され、該設定制御線と該論理演算子を用いて、電流源回路の設定動作を行うタイミングを制御する。
図５９には、ビット数と等しい個数のリファレンス用定電流源１０９を配置し、図５３に図示した信号線駆動回路に図１に示した定電流回路を適用し、電流源回路に図２３（Ａ）の構成を用いた場合の回路図を示す。図５９に示す構成では、設定動作時にはトランジスタＡ〜Ｃはオフにして動作させる。これは電流のもれを防ぐためである。或いは、トランジスタＡ〜Ｃと直列にスイッチを配置し、設定動作時には該スイッチをオフにするようにしてもよい。図２７の構成と図５３の構成で対応させると、図５９は図５５に対応する。つまり、図５９の構成は図５３に対応し、図５５の構成は図２７に対応する。
図６０には、ビット数と等しい個数のリファレンス用定電流源１０９を配置し、図５３に図示した信号線駆動回路に図２に示した定電流回路を適用し、電流源回路に図２３（Ａ）の構成を用いた場合の回路図を示す。図２７の構成と図５３の構成で対応させると、図６０は図７に対応する。つまり、図６０の構成は図５３に対応し、図７の構成は図２７に対応する。
図６１には、ビット数より少ない個数のリファレンス用定電流源１０９を配置し、図５３に図示した信号線駆動回路には図５４に示した構成のように情報を共有し、且つ図１に示した定電流回路を適用し、さらに電流源回路に図２３（Ｃ）の構成を用いた場合の回路図を示す。図２７の構成と図５４の構成と図５３の構成で対応させると、図６１は図８に対応する。
図６２には、ビット数より少ない個数のリファレンス用定電流源１０９を配置し、図５３に図示した信号線駆動回路には図５４に示した構成のように情報を共有し、且つ図１に示した定電流回路を適用し、さらに電流源回路に図２３（Ａ）の構成を用いた場合の回路図を示す。図２７の構成と図５４の構成と図５３の構成で対応させると、図６２は図２９に対応する。
なお、図５９、図６０、図６１、図６２中には、論理演算子が配置されているが、該論理演算子の代わりに、スイッチなどを用いてもよい。前記論理演算子は、電流源回路の設定動作を行うか否かを切り替えているだけなので、切り替えるための制御ができる回路であれば、どのような回路を用いてもよい。但し、図６０では、第４設定制御線を用いて、電流源回路の設定動作を行うかどうかを切り替え、第１〜第３設定制御線を用いて、どちらの電流源回路に設定動作を行い、どちらの電流源回路に入力動作をさせるかを制御する。また、電流源回路の設定動作を、１列目から最終列目まで順に行うのではなく、ランダムに行ってもよい。その場合、シフトレジスタ４１１として、図４３に示したデコーダ回路などの回路を用いてもよい。また、図４４、図４５、図４６に示した回路を用いてもよい。
（実施の形態６）
電流源回路に電流を供給するリファレンス用定電流源１０９は、基板上に信号線駆動回路と一体形成してもよいし、ＩＣ等を用いて基板の外部に配置してもよい。基板上に一体形成する場合には、図２３〜２５、図３８、図３７、図４０などに示した電流源回路のいずれを用いて形成してもよい。或いは、単に１個のトランジスタを配置して、ゲートに加える電圧に応じて、電流値を制御するようにしてもよい。本実施の形態では、リファレンス用定電流源１０９の構成とその動作について説明する。
図３０には、一例として、最も簡単な場合を示す。つまり、トランジスタのゲートに電圧を加えて、ゲートの電圧を調節する方式であり、且つ、３本の電流線が必要な場合を示す。仮に１本の電流線のみが必要な場合は、単純に、トランジスタ１８４０、１８５０とそれに対応する電流線を図３０から削除すればよい。図３０では、端子ｆを介して、外部から、トランジスタ１８３０、１８４０、１８５０に印加するゲート電圧を調節することにより、電流の大きさを制御している。なお、このとき、トランジスタ１８３０、１８４０、１８５０のＷ／Ｌ値を１：２：４として設計すると、それぞれのオン電流は１：２：４となる。
次に、図３１（Ａ）には、端子ｆから電流を供給する場合について述べる。図３０のように、ゲート電圧を加えて調節する場合には、温度特性などにより電流値が変動してしまうことがある。しかしながら、図３１（Ａ）のように電流で入力すると、その影響を抑制することができる。
なお、図３０、図３１（Ａ）の構成の場合、電流線に電流を流し続けている間は、端子ｆから電圧や電流を入力し続ける必要がある。しかし、電流線に電流を流す必要が無い場合は、端子ｆから電圧や電流を入力している必要はない。
また図３１（Ｂ）に示すようにスイッチと容量素子を追加してもよい。そうすると、電流線に電流を供給しているときでも、リファレンス用ＩＣからの供給（端子ｆから入力する電流や電圧）を停止することが可能となり、消費電力が小さくなる。なお図３０、図３１に示した構成では、リファレンス用定電流源に配置された他の電流源用トランジスタと情報を共有していた。つまり、トランジスタ１８３０、１８４０、１８５０のゲート端子は、互いに接続されていた。
そこで図３２には、各々の電流源回路に設定動作を行う場合について示す。図２７では、端子ｆから電流を入力し、端子ｅから供給される信号によりタイミングを制御する。なお図２７に示した回路には、図２３、２４、図３８、図３７、図４０などに示す構成を適用することができる。なお図３２に示した回路は、図２３（Ａ）の回路を適用した例である。よって、設定動作と入力動作とを同時に行えない。したがって、この回路の場合には、リファレンス用定電流源に対する設定動作は、電流線に電流を流す必要がないタイミングで行う必要がある。
図３３には、多相化させたリファレンス用定電流源１０９の例を示す。つまり、図４７に示した構成を適用したリファレンス用電流源１０９に相当する。多相化の場合には、図３２、図３０、図３１の回路を適用してもよい。しかしながら、電流線に供給される電流値は同じなので、図３３のように、１つの電流を用いて、各々の電流源回路に対して設定動作を行えば、外部から入力する電流数を削減することができる。
本実施の形態は、実施の形態１〜５と任意に組み合わせることが可能である。
（実施の形態７）
これまでの実施の形態では、主に、信号電流制御スイッチが存在する場合について述べてきた。本実施の形態では、信号電流制御スイッチが無い場合、つまり、信号線とは異なる別の配線に、ビデオ信号には比例しない電流（一定の電流）を供給する場合について述べる。この場合にはスイッチ１０１（信号電流制御スイッチ）を配置する必要はない。
なお、信号電流制御スイッチが存在しない場合には、信号電流制御スイッチが無いことを除けば、信号電流制御スイッチが存在する場合と同様である。よって、簡単に説明し、同様な部分については、省略する。
信号電流制御スイッチを配置する場合と配置しない場合とを対比させると、図１については図３４、図２については図３５に示す。図６（Ｂ）については、図６３（Ａ）に示す。これまでの実施の形態では、ビデオ信号により信号電流制御スイッチを制御して、電流を信号線に出力していた。本実施の形態では、電流は画素用電流線に出力される。信号線にはビデオ信号が出力される。
この場合の画素構成について、概略図を図６３（Ｂ）に示す。次に、画素の動作方法について簡単に述べる。まず、スイッチング用トランジスタがオンの時、信号線を通って、ビデオ信号が画素に入力され、容量素子に保存される。そして、ビデオ信号の値により、駆動用トランジスタがオン又はオフする。一方、電流源回路は、一定の電流が流す能力を有している。よって、駆動用トランジスタがオンの場合は、発光素子に一定の電流がながれて、発光する。駆動用トランジスタがオフの場合は、発光素子に電流が流れず、発光しない。このようにして、画像を表示している。ただし、この場合、発光と非発光の２状態しか表現できない。よって、時間階調法や面積階調法などを用いて、多階調化をはかっている。
なお、電流源回路の部分には、図２３、図２４、図３７、図３８、図４０などのいずれの回路を適用してもよい。そして、電流源回路が一定の電流を流せるようにするには、設定動作を行えばよい。画素の電流源回路に設定動作を行う場合は、画素用電流線を通して電流を入力して、実行する。画素の電流源回路に対する設定動作は、任意の時に、任意のタイミングで、任意の回数だけ行えばよい。画素に配置された電流源回路に対する設定動作は、画像を表示するための動作とは、全く無関係に実行することができる。電流源回路内に配置された容量素子に保存されている電荷が漏れてきたときには、設定動作を行えばよい。
次に、図６３（Ａ）に示した定電流回路４１４の詳しい構成を図６４、図６５に示す。また、図６４、図６５の構成に、設定制御線と論理演算子を配置し、信号線駆動回路の電流源回路の設定動作を行うタイミングを制御できる場合を、図６６、図６７に示す。ここで、図６４、図６６は、電流源回路の部分に、図２３（Ａ）を適用した場合の回路を示す。図６５、図６７は、電流源回路の部分に、図２３（Ｅ）を適用した場合の回路を示す。なお、図６６、図６７には論理演算子が配置されているが、スイッチなどで代用してもよい。
また、図６３（Ａ）に示した電流源回路の部分に、図３５の構成を適用した場合について考える。この場合の定電流回路４１４の詳しい構成について、図６８に示す。また、図６８の構成に、設定制御線と論理演算子を配置し、信号線駆動回路の電流源回路の設定動作を行うタイミングを制御できる場合を、図６９に示す。ここで、図６８、図６９は、電流源回路の部分に、図２３（Ａ）を適用した場合の回路を示す。図６８では、設定制御線を制御することにより、一方の電流源に対して設定動作を行い、同時に、もう一方の電流源が入力動作を行うことができる。同様に、図６９では、第２設定制御線を制御することにより、一方の電流源に対して設定動作を行い、同時に、もう一方の電流源が入力動作を行うことができる。そして、第１設定制御線を制御することにより、信号線駆動回路の電流源回路の設定動作を行うタイミングを制御できる。
このように、信号電流制御スイッチが存在しない場合、信号電流制御スイッチが無いことを除けば、信号電流制御スイッチが存在する場合と同様である。よって、詳しい説明は省略する。
本実施の形態は、実施の形態１〜６と任意に組み合わせることが可能である。
（実施の形態８）
本発明の実施の形態について、図７０を用いて説明する。図７０（Ａ）において、画素部の上方に信号線駆動回路、下方に定電流回路を配置し、前記信号線駆動回路に電流源Ａ、定電流回路に電流源Ｂを配置する。電流源Ａ、Ｂから供給される電流をＩＡ、ＩＢとし、画素に供給される信号電流をＩｄａｔａとすると、ＩＡ＝ＩＢ＋Ｉｄａｔａが成立する。そして、画素に信号電流を書き込む際には、電流源Ａ、Ｂの両者から電流を供給するように設定する。このとき、ＩＡ、ＩＢを大きくすると、画素に対する信号電流の書き込み速度を早くすることができる。
このとき、電流源Ａを用いて、電流源Ｂの設定動作を行う。画素には、電流源Ａからの電流から電流源Ｂの電流を差し引いた電流が流れる。したがって、電流源Ａを用いて、電流源Ｂの設定動作を行うことにより、さまざまなノイズなどの影響をより小さくできる。
図７０（Ｂ）において、リファレンス用定電流源（以下定電流源と表記）Ｃ、Ｅは、画素部の上方と下方に配置される。そして、電流源Ｃ、Ｅを用いて、信号線駆動回路、定電流回路に配置された電流源回路の設定動作を行う。電流源Ｄは、電流源Ｃ、Ｅを設定する電流源に相当し、外部からリファレンス用電流が供給される。
なお、図７０（Ｂ）において、下方に配置してある定電流回路を信号線駆動回路としてもよい。それにより、上方と下方の両方に信号線駆動回路が配置できる。そして、各々、画面（画素部全体）の上下半分ずつの制御を担当する。このようにすることで、同時に２行分の画素を制御できる。そのため、信号線駆動回路の電流源、画素、画素の電流源などへの設定動作（信号入力動作）のための時間を長くとることが可能となる。そのため、より正確に設定できるようになる。
本実施の形態は、実施の形態１〜７と任意に組み合わせることが可能である。
〈実施例１〉
本実施例では、時間階調方式について図１４を用いて詳しく説明する。通常、液晶表示装置や発光装置等の表示装置においては、フレーム周波数は６０Ｈｚ程度である。つまり図１４（Ａ）に示すように、１秒間に６０回程度の画面の描画が行われる。これにより、人間の眼にフリッカ（画面のちらつき）を感じさせないようにすることが出来る。このとき、画面の描画を１回行う期間を１フレーム期間と呼ぶ。
本実施例では一例として、特許文献１の公報にて公開されている時間階調方式を説明する。時間階調方式では、１フレーム期間を複数のサブフレーム期間に分割する。このときの分割数は、階調ビット数に等しい場合が多い。そしてここでは簡単のため、分割数が階調ビット数に等しい場合を示す。つまり本実施例では３ビット階調であるので、３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割している例を示す（図１４（Ｂ））。
各サブフレーム期間は、アドレス（書き込み）期間Ｔａと、サステイン（発光）期間Ｔｓを有する。アドレス期間とは、画素にビデオ信号を書き込む期間であり、各サブフレーム期間での長さは等しい。サステイン期間とは、アドレス期間において画素に書き込まれたビデオ信号に基づいて発光素子が発光又は非発光する期間である。このとき、サステイン期間Ｔｓ１〜Ｔｓ３は、その長さの比をＴｓ１：Ｔｓ２：Ｔｓ３＝４：２：１とする。つまり、ｎビット階調を表現する際、ｎ個のサステイン期間の長さの比は、２（ｎ−１）：２（ｎ−２）：・・・：２１：２０とする。そして、どのサステイン期間で発光素子が発光又は非発光するかにより、１フレーム期間における各画素が発光する期間の長さが決定し、これによって階調表現を行う。
次いで、時間階調方式を適用した画素における具体的な動作について説明するが、本実施例では図１６（Ｂ）に示す画素を参照して説明する。図１６（Ｂ）に示す画素は、電流入力方式が適用される。
まずアドレス期間Ｔａにおいては、以下の動作を行う。第１の走査線６０２および第２の走査線６０３が選択されて、ＴＦＴ６０６、６０７がオンする。このとき、信号線６０１を流れる電流を信号電流Ｉｄａｔａとなる。そして容量素子６１０には所定の電荷が蓄積されると、第１の走査線６０２および第２の走査線６０３の選択が終了して、ＴＦＴ６０６、６０７がオフする。
次いでサステイン期間Ｔｓにおいては、以下の動作を行う。第３の走査線６０４が選択されて、ＴＦＴ６０９がオンする。容量素子６１０には先ほど書き込んだ所定の電荷が保持されているため、ＴＦＴ６０８はオンしており、電流線６０５から信号電流Ｉｄａｔａに等しい電流が流れる。これにより発光素子６１１が発光する。
以上の動作を各サブフレーム期間で行うことにより、１フレーム期間を構成する。この方法によると、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせば良い。また、サブフレーム期間の順序は、図１４（Ｂ）（Ｃ）に示すように、必ずしも上位ビットから下位ビットといった順序である必要はなく、１フレーム期間中、ランダムに並んでいても良い。さらに各フレーム期間内に、その順序は変化しても良い。
また、ｍ行目の走査線のサブフレーム期間ＳＦ２を図１４（Ｄ）に図示する。図１４（Ｄ）に図示するように、画素ではアドレス期間Ｔａ２が終了したら、直ちにサステイン期間Ｔｓ２が開始されている。
次に、信号線駆動回路の電流源回路において、設定動作を行うタイミングについて述べる。
なお電流源回路には、設定動作と入力動作を同時に行うことができる方式と、同時に行うことができない方式があることは上記の実施の形態において上述した。
前者の設定動作と入力動作を同時に行うことができる電流源回路では、各動作を行うタイミングは特に限定されない。これは、図２や図５４などのように、１列に複数の電流源回路が配置されている場合も同様である。しかしながら、後者の設定動作及び入力動作を同時に行うことができない電流源回路では、設定動作を行うタイミングに工夫が必要となる。時間階調方式を採用した場合には、出力動作を行っていないときに設定動作を行う必要がある。例えば図１のドライバ部の構成と、図１６（Ｂ）の構成の画素を有する場合は、画素部のどの走査線においてもアドレス期間Ｔａでない期間において、設定動作を行うようにすることが必要となる。また図３４のドライバ部の構成と、図６３（Ｂ）の構成の画素を有する場合、画素に配置された電流源回路に設定動作を行っていない期間に、ドライバ部に配置された電流源回路の設定動作を行う必要がある。
なおそのときには、電流源回路を制御するシフトレジスタの周波数を、低速に設定できる場合がある。そうすると、電流源回路の設定動作に時間をかけて正確に行うことが出来る。
あるいは、電流源回路を制御する回路（シフトレジスタ）として、図４３などの回路を用いて、ランダムに電流源回路の設定動作を行うようにしてもよい。また、図４４、図４５、図４６などの回路を用いてもよい。すると、たとえ、設定動作を行える期間が、１フレーム内で、点在していても、その期間を有効に利用して設定動作を行うことができる。また、すべての電流源回路の設定動作を１フレーム期間内でやるのではなく、数フレーム期間以上かけて実行してもよい。このようにすることにより、電流源回路の設定動作に時間をかけて正確に行うことが出来る。
なお、図１のドライバ部の構成と、図１６（Ｂ）の構成の画素を有する場合には、入力動作は、画素部の走査線が選択される期間（アドレス期間Ｔａ）に行えばよい。また、図１のドライバ部の構成と、図６３（Ｂ）の構成の画素を有する場合には、画素に配置された電流源回路に設定動作を行っていない期間に、ドライバ部に配置された電流源回路の設定動作を行えばよい。
本実施例は、実施の形態１〜８と任意に組み合わせることが可能である。
〈実施例２〉
本実施例では、画素部に設けられる画素の回路の構成例について図１３、図７１を用いて説明する。
なお電流を入力する部分を含むような構成を有する画素であれば、どのような構成の画素にも適用できる。
図１３（Ａ）の画素は、信号線１１０１、第１及び第２の走査線１１０２、１１０３、電流線（電源線）１１０４、スイッチング用ＴＦＴ１１０５、保持用ＴＦＴ１１０６、駆動用ＴＦＴ１１０７、変換駆動用ＴＦＴ１１０８、容量素子１１０９、発光素子１１１０とを有する。信号線１１０１は電流源回路１１１１に接続されている。
なお、電流源回路１１１１が、信号線駆動回路４０３に配置されている電流源回路４２０に相当する。
図１３（Ａ）の画素は、スイッチング用ＴＦＴ１１０５のゲート電極は、第１の走査線１１０２に接続され、第１の電極は信号線１１０１に接続され、第２の電極は駆動用ＴＦＴ１１０７の第１の電極と、変換駆動用ＴＦＴ１１０８の第１の電極とに接続されている。保持用ＴＦＴ１１０６のゲート電極は、第２の走査線１１０３に接続され、第１の電極は信号線１１０２に接続され、第２の電極は駆動用ＴＦＴ１１０７のゲート電極と、変換駆動用ＴＦＴ１１０８のゲート電極とに接続されている。駆動用ＴＦＴ１１０７の第２の電極は、電流線（電源線）１１０４に接続され、変換駆動用ＴＦＴ１１０８の第２の電極は、発光素子１１１０の一方の電極に接続されている。容量素子１１０９は、変換駆動用ＴＦＴ１１０８のゲート電極と第２の電極との間に接続され、変換駆動用ＴＦＴ１１０８のゲート・ソース間電圧を保持する。電流線（電源線）１１０４および発光素子１１１０の他方の電極には、それぞれ所定の電位が入力され、互いに電位差を有する。
なお、図１３（Ａ）の画素は、図３８（Ｂ）の回路を画素に適用した場合に相当する。ただし、電流の流れる向きが異なるため、トランジスタの極性は、反対になっている。図１３（Ａ）の駆動用ＴＦＴ１１０７が図３８（Ｂ）のＴＦＴ１２６に相当し、図１３（Ａ）の変換駆動用ＴＦＴ１１０８が図３８（Ｂ）のＴＦＴ１２２に相当し、図１３（Ａ）の保持用ＴＦＴ１１０６が図３８（Ｂ）のＴＦＴ１２４に相当する。
図１３（Ｂ）の画素は、信号線１１５１、第１及び第２の走査線１１４２、１１４３、電流線（電源線）１１４４、スイッチング用ＴＦＴ１１４５、保持用ＴＦＴ１１４６、変換駆動用ＴＦＴ１１４７、駆動用ＴＦＴ１１４８、容量素子１１４９、発光素子１１４０とを有する。信号線１１５１は電流源回路１１４１に接続されている。
なお、電流源回路１１４１が、信号線駆動回路４０３に配置されている電流源回路４２０に相当する。
図１３（Ｂ）の画素は、スイッチング用ＴＦＴ１１４５のゲート電極は、第１の走査線１１４２に接続され、第１の電極は信号線１１５１に接続され、第２の電極は駆動用ＴＦＴ１１４８の第１の電極と、変換駆動用ＴＦＴ１１４８の第１の電極とに接続されている。保持用ＴＦＴ１１４６のゲート電極は、第２の走査線１１４３に接続され、第１の電極は駆動用ＴＦＴ１１４８の第１の電極に接続され、第２の電極は駆動用ＴＦＴ１１４８のゲート電極と、変換駆動用ＴＦＴ１１４７のゲート電極とに接続されている。変換駆動用ＴＦＴ１１４７の第２の電極は、電流線（電源線）１１４４に接続され、変換駆動用ＴＦＴ１１４７の第２の電極は、発光素子１１４０の一方の電極に接続されている。容量素子１１４９は、変換駆動用ＴＦＴ１１４７のゲート電極と第２の電極との間に接続され、変換駆動用ＴＦＴ１１４７のゲート・ソース間電圧を保持する。電流線（電源線）１１４４および発光素子１１４０の他方の電極には、それぞれ所定の電位が入力され、互いに電位差を有する。
なお、図１３（Ｂ）の画素は、図６（Ｂ）の回路を画素に適用した場合に相当する。ただし、電流の流れる向きが異なるため、トランジスタの極性は、反対になっている。図１３（Ｂ）の変換駆動用ＴＦＴ１１４７が図６（Ｂ）のＴＦＴ１２２に相当し、図１３（Ｂ）の駆動用ＴＦＴ１１４８が図６（Ｂ）のＴＦＴ１２６に相当し、図１３（Ｂ）の保持用ＴＦＴ１１４６が図６（Ｂ）のＴＦＴ１２４に相当する。
図１３（Ｃ）の画素は、信号線１１２１、第１の走査線１１２２、第２の走査線１１２３、第３の走査線１１３５、電流線（電源線）１１２４、スイッチング用ＴＦＴ１１２５、画素用電流線１１３８、消去用ＴＦＴ１１２６、駆動用ＴＦＴ１１２７、容量素子１１２８、電流源ＴＦＴ１１２９、ミラーＴＦＴ１１３０、容量素子１１３１、電流入力ＴＦＴ１１３２、保持ＴＦＴ１１３３、発光素子１１３６とを有する。画素用電流線１１３８は、電流源回路１１３７に接続される。
図１３（Ｃ）の画素は、スイッチング用ＴＦＴ１１２５のゲート電極は、第１の走査線１１２２に接続され、スイッチング用ＴＦＴ１１２５の第１の電極は信号線１１２１に接続され、スイッチング用ＴＦＴ１１２５の第２の電極は駆動用ＴＦＴ１１２７のゲート電極と、消去用ＴＦＴ１１２６の第１の電極とに接続されている。消去用ＴＦＴ１１２６のゲート電極は、第２の走査線１１２３に接続され、消去用ＴＦＴ１１２６の第２の電極は電流線（電源線）１１２４に接続されている。駆動用ＴＦＴ１１２７の第１の電極は発光素子１１３６の一方の電極に接続され、駆動用ＴＦＴ１１２７の第２の電極は電流源ＴＦＴ１１２９の第１の電極に接続されている。電流源ＴＦＴ１１２９の第２の電極は電流線１１２４に接続されている。容量素子１１３１の一方の電極は、電流源ＴＦＴ１１２９のゲート電極及びミラーＴＦＴ１１３０のゲート電極に接続され、他方の電極は電流線（電源線）１１２４に接続されている。ミラーＴＦＴ１１３０の第１の電極は電流線１１２４に接続され、ミラーＴＦＴ１１３０の第２の電極は、電流入力ＴＦＴ１１３２の第１の電極に接続されている。電流入力ＴＦＴ１１３２の第２の電極は電流線（電源線）１１２４に接続され、電流入力ＴＦＴ１１３２のゲート電極は第３の走査線１１３５に接続されている。電流保持ＴＦＴ１１３３のゲート電極は第３の走査線１１３５に接続され、電流保持ＴＦＴ１１３３の第１の電極は画素用電流線１１３８に接続され、電流保持ＴＦＴ１１３３の第２の電極は電流源ＴＦＴ１１２９のゲート電極及びミラーＴＦＴ１１３０のゲート電極に接続されている。電流線（電源線）１１２４および発光素子１１３６の他方の電極には、それぞれ所定の電位が入力され、互いに電位差を有する。
ここで、電流源回路１１３７が、信号線駆動回路４０３に配置されている電流源回路４２０に相当する。
なお、図１３（Ｃ）の画素は、図６３（Ｂ）の画素に、図２３（Ｅ）の回路を画素に適用した場合に相当する。ただし、電流の流れる向きが異なるため、トランジスタの極性は、反対になっている。なお、図１３（Ｃ）の画素には、消去用ＴＦＴ１１２６が追加されている。消去用ＴＦＴ１１２６により、点灯期間の長さを自由に制御できるようになる。
スイッチング用ＴＦＴ１１２５は画素に対するビデオ信号の供給を制御する役割を担う。消去用ＴＦＴ１１２６は容量素子１１３１に保持された電荷を放電する役割を担う。駆動用ＴＦＴ１１２７は、容量素子１１３１に保持された電荷に応じて、導通又は非導通が制御される。電流源ＴＦＴ１１２９とミラーＴＦＴ１１３０はカレントミラー回路を形成する。電流線１１２４及び発光素子１１３６の他方の電極には、それぞれ所定の電位が入力され、互いに電位差を有する。
つまり、スイッチング用ＴＦＴ１１２５がオンになると、信号線１１２１を通って、ビデオ信号が画素に入力され、容量素子１１２８に保存される。そして、ビデオ信号の値により、駆動用ＴＦＴ１１２７がオン又はオフする。よって、駆動用ＴＦＴ１１２７がオンの場合は、発光素子に一定の電流がながれて、発光する。駆動用ＴＦＴ１１２７がオフの場合は、発光素子に電流が流れず、発光しない。このようにして、画像を表示する。
なお図１３（Ｃ）の電流源回路は、電流源ＴＦＴ１１２９、ミラーＴＦＴ１１３０、容量素子１１３１、電流入力ＴＦＴ１１３２及び保持ＴＦＴ１１３３により電流源回路を構成している。電流源回路は、一定の電流が流す能力を有している。この電流源回路には、画素用電流線１１３８を通って電流が入力され、設定動作が行われる。そのため、電流源回路を構成するトランジスタの特性がばらついても、電流源回路から発光素子に供給される電流の大きさには、ばらつきが生じなくなる。画素の電流源回路に対する設定動作は、スイッチング用ＴＦＴ１１２５や駆動用ＴＦＴ１１２７の動作とは、無関係に行うことができる。
図７１（Ａ）の画素は、図６３（Ｂ）の画素に図２３（Ａ）の回路を画素に適用した場合に相当する。ただし、電流の流れる向きが異なるため、トランジスタの極性は、反対になっている。図７１（Ａ）の画素は、電流源ＴＦＴ１１２９、容量素子１１３１、保持ＴＦＴ１１３３、画素用電流線１１３８（Ｃｉ）などを有している。画素用電流線１１３８（Ｃｉ）は、電流源回路１１３７に接続されている。なお、電流源回路１１３７が、信号線駆動回路４０３に配置されている電流源回路４２０に相当する。
図７１（Ｂ）の画素は、図６３（Ｂ）の画素に図２４（Ａ）の回路を画素に適用した場合に相当する。ただし、電流の流れる向きが異なるため、トランジスタの極性は、反対になっている。図７１（Ｂ）の画素は、電流源ＴＦＴ１１２９、容量素子１１３１、保持ＴＦＴ１１３３、画素用電流線１１３８（Ｃｉ）などを有している。画素用電流線１１３８（Ｃｉ）は、電流源回路１１３７に接続されている。なお、電流源回路１１３７が、信号線駆動回路４０３に配置されている電流源回路４２０に相当する。
図７１（Ａ）の画素と図７１（Ｂ）の画素とでは、電流源ＴＦＴ１１２９の極性が異なる。そして、極性が異なることにより、容量素子１１３１、保持ＴＦＴ１１３３の接続が異なっている。
このように、さまざまな構成の画素が存在する。ところで、これまでに述べた画素は、大きく二つのタイプに分類できる。１つ目のタイプが、信号線にビデオ信号に応じた電流を入力するタイプである。これは、図１３（Ａ）、図１３（Ｂ）などがそれに相当する。この場合、信号線駆動回路は、図１や図２に示すように、信号電流制御スイッチを有している。
そして、もう１つのタイプが、信号線にビデオ信号を入力し、画素用電流線に、ビデオ信号とは無関係な一定の電流を入力するタイプ、つまり、図６３（Ｂ）のような画素の場合である。これは、図１３（Ｃ）、図７１（Ａ）、図７１（Ｂ）などが相当する。この場合、信号線駆動回路は、図３４や図３５に示すように、信号電流制御スイッチを有していない。
次いで、各々の画素のタイプに応じたタイミングチャートについて述べる。まず、デジタル階調と時間階調を組み合わせた場合について述べる。ただし、前記タイミングチャートは、画素のタイプや信号線駆動回路の構成に依存する。つまり、すでに述べたように、信号線駆動回路の電流源回路に対する設定動作と入力動作と同時に行える場合と、設定動作と入力動作とを同時に行えない場合とでは、タイミングが異なってくる場合がある。
まず、画素のタイプが、信号線にビデオ信号に応じた電流を入力するタイプの場合について述べる。画素は、図１３（Ａ）もしくは図１３（Ｂ）であるとする。信号線駆動回路は、図６（Ｂ）の構成であるとする。
そして、信号線駆動回路の電流源回路に対する設定動作と入力動作を同時に行える場合として、図６（Ｂ）における定電流回路４１４に図１に示した回路を適用し、電流源回路の部分に図２３（Ｃ）を適用した場合の回路、つまり、図５の場合について述べる。なお、設定動作と入力動作と同時に行うことができる場合として、図３、図４の回路でも同様である。
このときのタイミングチャートを図７２に示す。４ビットの階調を表現することとし、簡単のため、サブフレーム数を４つにしたとする。まず、最初のサブフレーム期間ＳＦ１が始まる。１行づつ走査線（図１３（Ａ）での第１の走査線１１０２や図１３（Ｂ）での第１の走査線１１３２）を選択し、信号線（図１３（Ａ）での１１０１や図１３（Ｂ）での１１３１）から電流を入力していく。この電流は、ビデオ信号に応じた値になっている。そして、点灯期間Ｔｓ１が終了すると、次のサブフレーム期間ＳＦ２が始まり、ＳＦ１と同様に走査させる。その後、その次のサブフレーム期間ＳＦ３が始まり、同様に走査させていく。ただし、点灯期間の長さＴｓ３が、アドレス期間の長さＴａ３よりも短いため、強制的に、発光しないようにしていく。つまり、入力したビデオ信号を消去していく。あるいは、発光素子に電流が流れないようにする。消去するためには、第２の走査線（図１３（Ａ）での第２の走査線１１０３や図１３（Ｂ）での第２の走査線１１３３）を１行づつ選択していく。すると、ビデオ信号が消去され、非発光状態にすることができる。その後、次のサブフレームＳＦ４が始まる。ここでも、ＳＦ３と同様に走査させ、同様に非発光状態にしていく。
以上が、画像表示動作、つまり、画素の動作に関するタイミングチャートである。次に、信号線駆動回路に配置された電流源回路の設定動作のタイミングについて述べる。
ここでの電流源回路は、設定動作と入力動作を同時に行うことができるものとしている。画素のタイプが、信号線にビデオ信号に応じた電流を入力するタイプの場合、信号線駆動回路の電流源回路の入力動作（画素への電流の出力）は、各サブフレーム期間におけるアドレス期間（Ｔａ１、Ｔａ２など）に行われる。そして、信号線駆動回路の電流源回路の設定動作は、シフトレジスタ４１１からのサンプリングパルスによって制御される。
そして、シフトレジスタから出力されるサンプリングパルスは、ある行の走査線（ゲート線）が選択されている間に、すべての列にわたって、出力される。したがって、図７２に示すように、シフトレジスタから出力されるサンプリングパルスと同期して、信号線駆動回路の電流源回路の設定動作が行われる。
次に、図４２に示すように、信号線駆動回路に設定制御線と論理演算子が配置されている場合について述べる。そして、信号線駆動回路の電流源回路に対する設定動作と入力動作を同時に行える場合として、図４２における定電流回路４１４に図１に示した回路を適用し、電流源回路の部分に図２３（Ｃ）を適用した場合について、図４９の場合について述べる。
このときのタイミングチャートを図７３、図７４、図７５に示す。
まず、画像表示動作、つまり、画素のスイッチング用トランジスタと駆動用トランジスタなどに関する動作については、上述した図７２の場合とほとんど同様なため、説明を省略する。
次に、信号線駆動回路に配置された電流源回路の設定動作のタイミングについて述べる。図７２の場合、各々のアドレス期間における各行の走査線（ゲート線）の選択期間中において、信号線駆動回路の電流源回路の設定動作を行う。
図７３では、設定制御線によって、電流源回路の設定動作を行うか否かを制御することができる。したがって、あるアドレス期間中におけるある行の走査線（ゲート線）が選択されているときにだけ、設定動作期間Ｔｂを設け、該設定動作期間Ｔｂにおいて設定動作を行うことができる。
このようにすると、信号線駆動回路に配置された電流源回路が設定動作を行う回数を減らすことが出来る。そのため、消費電力を低減することが出来る。
なお、電流源回路４２０には、あるトランジスタのゲート・ソース間に接続された容量素子が配置されている。その容量素子には、電流源回路の設定動作により、電荷が蓄積される。理想的には、電流源回路の設定動作は、電源を入力した時に１回だけ行えばよい。なぜなら、容量素子に蓄積される電荷量は、動作状態や時間などによって変化させる必要がなく、また、変化しないからである。したがって、信号線駆動回路の電流源回路の設定動作は、任意のタイミングで、任意の回数だけ行えばよい。
しかしながら、現実的には、容量素子には、様々なノイズが入ったり、容量素子と接続されているトランジスタのもれ電流が流れたりする。その結果、容量素子に蓄積される電荷量が、時間とともに変化してしまう場合がある。電荷量が変化すると、電流源回路から出力される電流、すなわち、画素に入力される電流も、変化してしまう。その結果、画素の輝度も変化してしまう。そこで、容量素子に蓄積された電荷を変動させないようにするため、電流源回路の設定動作を、ある周期で行っていき、電荷をリフレッシュする必要が生じる。
容量素子に蓄積された電荷をリフレッシュする動作は、１フレーム期間につき、何回おこなってもよい。あるいは、数フレーム期間につき、１回おこなってもよい。
なお図７３では、電流源回路の設定動作は、アドレス期間Ｔａ１とＴａ２とにおいて、１回づつ行っている。どれくらいの頻度で設定動作を行うかは、電流源回路の有する容量素子の電荷の保存状況により、適宜決めればよい。
次に、図７３とは、信号線駆動回路に配置された電流源回路の設定動作のタイミングが異なる場合について、図７４に示す。
図７４では、アドレス期間（信号線駆動回路の電流源回路の入力動作をおこなっている期間）と、信号線駆動回路の電流源回路の設定動作期間とを分離した。つまり、設定制御線を利用して、アドレス期間中、つまり、電流源回路の入力動作中には、電流源回路の設定動作を行わないようにした。さらに、アドレス期間とアドレス期間との隙間の期間において、つまり、電流源回路の入力動作を行っていないときに、電流源回路の設定動作を行うようにした。
このように、信号線駆動回路の電流源回路の設定動作と入力動作を別々に行うことにより、各々の動作の動作速度を変えることができる。つまり、シフトレジスタ４１１が出力するサンプリングパルスの周波数を、変えることが出来る。したがって、信号線駆動回路の電流源回路の設定動作を行う場合のみ、シフトレジスタ４１１の動作を遅くすることが出来る。その結果、電流源回路の設定動作を、十分な時間をかけて行うことができ、より正確に設定動作を行うことが可能となる。
したがって、図７４の場合は、信号線駆動回路の電流源回路に対する設定動作と入力動作とが、同時に行えないような構成を用いてもよい。
なお、電流源回路の設定動作を行うために、シフトレジスタ４１１が動作していても、画素における走査線（ゲート線）が選択されていなければ、画素には、全く影響を与えない。つまり、アドレス期間中には、走査線（ゲート線）が選択されていないので、画素には、全く影響を与えない。
また、シフトレジスタ４１１が、図４３、図４４、図４５、図４６などのように、複数の配線をランダムに選択できる回路の場合は、１回のアドレス期間とアドレス期間の隙間の期間、つまり、電流源回路が入力動作を行っていない期間の１区間内で、すべての電流源回路の設定動作を終える必要がない。つまり、数フレーム期間かけて、すべての電流源回路の設定動作を終えるようにしてもよい。あるいは、１フレーム期間内に、アドレス期間とアドレス期間の隙間の期間が複数ある場合は、それらの期間から選択された幾つかの期間を用いて、電流源回路の設定動作を行ってもよい。このときのタイミングチャートを、図７５に示す。
つぎに、画素のタイプが、信号線にビデオ信号を入力し、画素用電流線に、ビデオ信号とは無関係な一定の電流を入力するタイプの場合について述べる。信号線駆動回路は、図６３（Ａ）の構成であるとする。画素は、図６３（Ｂ）、図１３（Ｃ）、図７１（Ａ）、図７１（Ｂ）などであるとする。ただし、この画素構成の場合、画素の電流源回路に対しても、設定動作を行う必要がある。そのため、画素の電流源回路の設定動作と入力動作を同時にできるかどうかによって、タイミングチャートが異なってくる。まず、画素の電流源回路の設定動作と入力動作とを同時にできる場合、つまり、画素が図１３（Ｃ）のときのタイミングチャートを図７６に示す。
まず、画像表示動作、つまり、画素のスイッチング用トランジスタと駆動用トランジスタなどに関する動作について述べる。ただし、図７２の場合とほとんど同様なため、簡単に述べる。
まず、最初のサブフレーム期間ＳＦ１が始まる。１行づつ走査線（図１３（Ｃ）での第１の走査線１１２２）を選択し、信号線（図１３（Ｃ）での１１２１）からビデオ信号を入力していく。このビデオ信号は、通常、電圧であるが、電流でもかまわない。そして、点灯期間Ｔｓ１が終了すると、次のサブフレーム期間ＳＦ２が始まり、ＳＦ１と同様に走査させる。その後、その次のサブフレーム期間ＳＦ３が始まり、同様に走査させていく。ただし、点灯期間の長さＴｓ３が、アドレス期間の長さＴａ３よりも短いため、強制的に、発光しないようにしていく。つまり、入力したビデオ信号を消去していく。あるいは、発光素子に電流が流れないようにする。消去するためには、第２の走査線（図１３（Ｃ）での第２の走査線１１２３）を１行づつ選択していく。すると、ビデオ信号が消去され、駆動用ＴＦＴ１１２７がオフ状態になり、非発光状態にすることができる。その後、次のサブフレームＳＦ４が始まる。ここでも、ＳＦ３と同様に走査させ、同様に非発光状態にしていく。
次に、画素の電流源回路に対する設定動作に関して述べる。図１３（Ｃ）の場合、画素の電流源回路の設定動作と入力動作は、同時に行うことができる。したがって、画素の電流源回路の設定動作は、任意のタイミングで行えばよい。
信号線駆動回路の電流源回路の設定動作は、入力動作（画素の電流源回路の設定動作）と同時に出来る場合には、いつ行ってもよい。信号線駆動回路の電流源回路の設定動作は、入力動作（画素の電流源回路の設定動作）と同時に出来ない場合は、入力動作（画素の電流源回路の設定動作）を行っている期間以外の時に行えばよい。
信号線駆動回路の電流源回路の設定動作と入力動作（画素への電流の出力、つまり、画素の電流源回路の設定動作）が同時に出来る場合は、図６３（Ａ）の定電流回路４１４が、図３５の回路の場合、つまり、図６８の場合に相当する。あるいは、図６３（Ａ）の定電流回路４１４が図３４であり、かつ、電流源回路４２０が図２３（Ｃ）、図２３（Ｄ）、図２３（Ｅ）などである場合に相当する。
信号線駆動回路の電流源回路の設定動作と入力動作（画素への電流の出力、つまり、画素の電流源回路の設定動作）を同時に出来ない場合は、図６３（Ａ）の定電流回路４１４が、図３４であり、かつ、電流源回路４２０が図２３（Ａ）、図２３（Ｂ）などである場合、つまり、図６４の場合に相当する。
よって、図７６には、信号線駆動回路の電流源回路の設定動作と入力動作（画素への電流の出力、つまり、画素の電流源回路の設定動作）とが同時に出来ない場合のタイミングチャートを示す。信号線駆動回路の電流源回路の設定動作は、アドレス期間中に行われるとすると、画素の電流源回路の設定動作は、アドレス期間とアドレス期間の隙間の期間に行われる。
信号線駆動回路の電流源回路の設定動作と入力動作（画素への電流の出力、つまり、画素の電流源回路の設定動作）を同時に出来る場合は、画素の電流源回路の設定動作は、任意の期間に行えばよい。
図７６の場合、各々のアドレス期間での、各行の走査線（ゲート線）の選択期間中において、信号線駆動回路の電流源回路の設定動作を行っている。つぎに、図６６や図６９のように、設定制御線や論理演算子が配置された場合のタイミングチャートについて述べる。図６６や図６９では、設定制御線によって、電流源回路の設定動作を行うか否かを制御できる。したがって、あるアドレス期間中における、ある行の走査線（ゲート線）が選択されているときだけ、設定動作期間Ｔｂを設け、該設定動作期間Ｔｂにおいて設定動作を行うことができる。
よって、図７７には、信号線駆動回路の電流源回路の設定動作と入力動作（画素への電流の出力、つまり、画素の電流源回路の設定動作）とが、同時に出来ない場合のタイミングチャートを示す。信号線駆動回路の電流源回路の設定動作は、アドレス期間の最初の期間に行われる。図７７では、Ｔａ１とＴａ２の最初の期間に行われる。したがって、画素の電流源回路の設定動作は、それ以外の期間に行われる。つまり、アドレス期間中も、画素の電流源回路の設定動作（信号線駆動回路の電流源回路の入力動作）を行うことが出来る。
また、このようにすることにより、信号線駆動回路に配置された電流源回路の設定動作の回数を減らすことが出来る。そのため、消費電力を低減することが出来る。
なお、電流源回路４２０には、ゲート・ソース間に接続された容量素子が配置されている。その容量素子には、電流源回路の設定動作により、電荷が蓄積される。理想的には、電流源回路の設定動作は、電源を入力した時に１回だけ行えばよい。なぜなら、容量素子に蓄積される電荷量は、動作状態や時間などによって変化させる必要がなく、また、変化しないからである。したがって、信号線駆動回路の電流源回路の設定動作は、任意のタイミングで、任意の回数だけ行えばよい。
しかしながら、現実的には、容量素子には、様々なノイズが入ったり、容量素子と接続されているトランジスタのもれ電流が流れたりする。その結果、容量素子に蓄積される電荷量が、時間とともに変化してしまう場合がある。電荷量が変化すると、電流源回路から出力される電流、すなわち、画素に入力される電流も、変化してしまう。その結果、画素の輝度も変化してしまう。そこで、容量素子に蓄積された電荷を変動させないようにするため、電流源回路の設定動作を、ある周期で行っていき、電荷をリフレッシュする必要が生じる。
容量素子に蓄積された電荷をリフレッシュする動作は、１フレーム期間につき、何回おこなってもよい。あるいは、数フレーム期間につき、１回おこなってもよい。
図７７では、電流源回路の設定動作は、アドレス期間Ｔａ１とＴａ２とにおいて、１回づつ行っている。どれくらいの頻度で設定動作を行うかは、電流源回路の有する容量素子の電荷の保存状況により、適宜決めればよい。
次に、図７７とは信号線駆動回路に配置された電流源回路の設定動作のタイミングが異なる場合について、図７８に示す。
図７８では、設定制御線を利用して、アドレス期間中には、信号線駆動回路の電流源回路の設定動作を行わないようにし、アドレス期間とアドレス期間との隙間の期間において、電流源回路の設定動作を行うようにする。そして、信号線駆動回路の電流源回路の入力動作（画素への電流の出力、つまり、画素の電流源回路の設定動作）は、信号線駆動回路の電流源回路の設定動作と同時に出来ない場合は、設定動作を行っていない期間に行うようにした。設定動作と入力動作を同時に出来る場合は、信号線駆動回路の電流源回路の入力動作を行うタイミングはいつでもよい。
このように、信号線駆動回路の電流源回路の設定動作をアドレス期間以外の期間に行うことにより、アドレス期間における動作と設定動作における動作で、動作速度を変えることができる。つまり、シフトレジスタ４１１が出力するサンプリングパルスの周波数を、変えることが出来る。したがって、信号線駆動回路の電流源回路の設定動作を行う場合にのみ、シフトレジスタ４１１の動作を遅くすることが出来る。その結果、電流源回路の設定動作を、十分な時間をかけて行うことができ、より正確に設定動作を行うことが可能となる。
なお、電流源回路の設定動作を行うために、シフトレジスタ４１１が動作していても、画素における走査線（ゲート線）が選択されていなければ、画素には、全く影響を与えない。つまり、アドレス期間中には、走査線（ゲート線）が選択されていないので、画素には、全く影響を与えない。
また、シフトレジスタ４１１が、図４３、図４４、図４５、図４６などのように、ランダムに配線を選択できる回路である場合は、１回のアドレス期間とアドレス期間の隙間の期間の１区間内で、すべての電流源回路の設定動作を終える必要がない。つまり、数フレーム期間かかって、すべての電流源回路の設定動作を終えるようにしてもよい。あるいは、１フレーム期間内に、アドレス期間とアドレス期間の隙間の期間が複数ある場合は、それらの期間から選択された幾つかを用いて、電流源回路の設定動作を行ってもよい。このときのタイミングチャートを、図７９に示す。
次に、画素のタイプが、信号線にビデオ信号を入力し、画素用電流線に、ビデオ信号とは無関係な一定の電流を入力するタイプであり、かつ、画素の電流源回路の設定動作と入力動作とを同時にできない場合、つまり、画素が図７１（Ａ）、図７１（Ｂ）のときのタイミングチャートを図８０に示す。
まず、画像表示動作、つまり、画素のスイッチング用トランジスタと駆動用トランジスタなどに関する動作は、図７６の場合とほとんど同様なため、簡単に述べる。
まず、最初のサブフレーム期間ＳＦ１が始まる。１行づつ走査線（図７１（Ａ）、図７１（Ｂ）での第１の走査線１１２２）を選択し、信号線（図７１（Ａ）、図７１（Ｂ）での１１２１）からビデオ信号を入力していく。このビデオ信号は、通常、電圧であるが、電流でもかまわない。そして、点灯期間Ｔｓ１が終了すると、次のサブフレーム期間ＳＦ２が始まり、ＳＦ１と同様に走査させる。その後、その次のサブフレーム期間ＳＦ３が始まり、同様に走査させていく。ただし、点灯期間の長さＴｓ３が、アドレス期間の長さＴａ３よりも短いため、強制的に、発光しないようにしていく。つまり、入力したビデオ信号を消去していく。あるいは、発光素子に電流が流れないようにする。発光素子に電流が流れないようにするためには、第２の走査線（図１３（Ｃ）での第２の走査線１１２３）を１行づつ非選択状態にしていく。すると、消去用ＴＦＴ１１２７がオフ状態になり、電流の流れる経路が遮断され、非発光状態にすることができる。その後、次のサブフレームＳＦ４が始まる。ここでも、ＳＦ３と同様に走査させ、同様に非発光状態にしていく。
次に、画素の電流源回路に対する設定動作に関して述べる。図７１（Ａ）、図７１（Ｂ）の場合、画素の電流源回路の設定動作と入力動作とは、同時に行うことができない。したがって、画素の電流源回路の設定動作は、画素の電流源回路が入力動作を行っていない時、つまり、発光素子に電流が流れていないときに行えばよい。
信号線駆動回路の電流源回路の設定動作は、入力動作（画素の電流源回路の設定動作）と同時に出来る場合は、いつ行ってもよい。信号線駆動回路の電流源回路の設定動作が、入力動作（画素の電流源回路の設定動作）と同時に出来ない場合は、入力動作（画素の電流源回路の設定動作）を行っている期間以外の時に行えばよい。
信号線駆動回路の電流源回路の設定動作と入力動作（画素への電流の出力、つまり、画素の電流源回路の設定動作）と同時に出来る場合は、図６３（Ａ）の定電流回路４１４が図３５の回路の場合、つまり、図６８の場合に相当する。あるいは、図６３（Ａ）の定電流回路４１４が図３４であり、かつ、電流源回路４２０が図２３（Ｃ）、図２３（Ｄ）、図２３（Ｅ）などである場合に相当する。
信号線駆動回路の電流源回路の設定動作と入力動作（画素への電流の出力、つまり、画素の電流源回路の設定動作）が同時に出来ない場合は、図６３（Ａ）の定電流回路４１４が図３４であり、かつ、電流源回路４２０が図２３（Ａ）、図２３（Ｂ）などである場合、つまり、図６４の場合に相当する。
よって、図８０には、信号線駆動回路の電流源回路の設定動作と入力動作（画素への電流の出力、つまり、画素の電流源回路の設定動作）とが、同時に出来る場合のタイミングチャートを示す。信号線駆動回路の電流源回路の設定動作は、アドレス期間中に行われる。画素の電流源回路の設定動作は、画素の電流源回路が入力動作を行っていない時、つまり、発光素子に電流が流れていないときである非点灯期間（非発光期間）（Ｔｄ３、Ｔｄ４）に行い、信号線駆動回路の電流源回路の設定動作は、それ以外の時に行えばよい。非点灯期間（非発光期間）（Ｔｄ３、Ｔｄ４）は、アドレス期間と重なっている場合が多い。
図８０の場合、各々のアドレス期間での、各行の走査線（ゲート線）の選択期間中において、信号線駆動回路の電流源回路の設定動作を行う。つぎに、図６６や図６９のように、設定制御線や論理演算子がある場合のタイミングチャートについて述べる。図６６や図６９では、設定制御線によって、電流源回路の設定動作を行うかどうかを制御できる。したがって、あるアドレス期間中における、ある行の走査線（ゲート線）が選択されているときだけ、設定動作期間Ｔｂを設け、該設定動作期間Ｔｂにおいて設定動作を行うことができる。
よって、図８１には、信号線駆動回路の電流源回路の設定動作と入力動作（画素への電流の出力、つまり、画素の電流源回路の設定動作）とが、同時に出来ない場合のタイミングチャートを示す。信号線駆動回路の電流源回路の設定動作は、画素の電流源回路の設定動作が行われていない期間に行われる。図８１では、Ｔａ２の期間に行われる。画素の電流源回路の設定動作は、それ以外の期間に行われる。よって、画素の電流源回路の設定動作（信号線駆動回路の電流源回路の入力動作）を行う期間を避けて、信号線駆動回路の電流源回路の設定動作を行うことが出来る。
また、このようにすることにより、信号線駆動回路に配置された電流源回路の設定動作の回数を減らすことが出来る。そのため、消費電力を低減することが出来る。なお、信号線駆動回路の電流源回路の設定動作は、任意のタイミングで、任意の回数だけ行えばよい。ただし、電流源回路に配置されている容量素子に蓄積された電荷を変動させないようにするため、電流源回路の設定動作を、ある周期で行っていき、電荷をリフレッシュする必要が生じる。そこで、容量素子に蓄積された電荷をリフレッシュする動作は、１フレーム期間につき、何回おこなってもよい。あるいは、数フレーム期間につき、１回おこなってもよい。
図８１では、電流源回路の設定動作は、アドレス期間Ｔａ２のある期間において、１回だけ行っている。どれくらいの頻度で設定動作を行うかは、電流源回路の有する容量素子の電荷の保存状況により、適宜決めればよい。
次に、図８１とは、信号線駆動回路に配置された電流源回路の設定動作のタイミングが異なる場合について、図８２に示す。
図８２では、設定制御線を利用して、アドレス期間中には、信号線駆動回路の電流源回路の設定動作を行わないようにし、アドレス期間とアドレス期間との隙間の期間において、電流源回路の設定動作を行うようにする。そして、信号線駆動回路の電流源回路の入力動作（画素への電流の出力、つまり、画素の電流源回路の設定動作）は、画素の電流源回路が入力動作を行っていない時、つまり、発光素子に電流が流れていないときである非点灯期間（非発光期間）（Ｔｄ３、Ｔｄ４）に行う。
このようにすることにより、信号線駆動回路の電流源回路の設定動作と入力動作を、同時に行わないことが可能となる。
このように、信号線駆動回路の電流源回路の設定動作をアドレス期間以外の期間に行うことにより、アドレス期間における動作と設定動作における動作とで、動作速度を変えることができる。つまり、シフトレジスタ４１１が出力するサンプリングパルスの周波数を、変えることが出来る。したがって、信号線駆動回路の電流源回路の設定動作を行う場合のみ、シフトレジスタ４１１の動作を遅くすることが出来る。その結果、電流源回路の設定動作を、十分な時間をかけて行うことができ、より正確に設定動作を行うことが可能となる。
なお、電流源回路の設定動作を行うために、シフトレジスタ４１１が動作していても、画素における走査線（ゲート線）が選択されていなければ、画素には、全く影響を与えない。つまり、アドレス期間中には、走査線（ゲート線）が選択されていないので、画素には、全く影響を与えない。
また、シフトレジスタ４１１が、図４３、図４４、図４５、図４６などのように、複数の配線をランダムに選択できる回路である場合は、１回分のアドレス期間とアドレス期間の隙間の期間の１区間内で、すべての電流源回路の設定動作を終える必要がない。つまり、数フレーム期間かかって、すべての電流源回路の設定動作を終えるようにしてもよい。あるいは、１フレーム期間内に、アドレス期間とアドレス期間の隙間の期間が複数ある場合は、それらの期間から選択された幾つかの期間を用いて、電流源回路の設定動作を行ってもよい。このときのタイミングチャートを、図８３に示す。
なお、画素の電流源回路に対する設定動作が、非点灯期間だけでは、期間が短い場合がある。そのようなときは、図８４のように、各アドレス期間の前に、強制的に非点灯期間を設け、該非点灯期間において、画素の電流源回路に対する設定動作を行ってもよい。
これまでは、デジタル階調と時間階調を組み合わせた場合における、タイミングチャートに関して述べてきた。つぎに、アナログ階調の場合のタイミングチャートについて述べる。ここでも、信号線駆動回路の電流源回路に対する設定動作と入力動作を同時に行うことができない場合のタイミングチャートについて述べる。
まず、画素は、図１３（Ａ）もしくは図１３（Ｂ）であるとする。信号線駆動回路は、図２７もしくは図５４の構成、つまり、図２９、図７、図８、図５５のような回路であるとする。このときのタイミングチャートを図８５に示す。
１行づつ走査線（図１３（Ａ）での第１の走査線１１０２や図１３（Ｂ）での第１の走査線１１３２）を選択し、信号線（図１３（Ａ）での１１０１や図１３（Ｂ）での１１３１）から電流を入力していく。この電流は、ビデオ信号に応じた値になっている。これを、１フレーム期間かけて行う。
以上が、画像表示動作、つまり、画素の動作に関するタイミングチャートである。次に、信号線駆動回路に配置された電流源回路の設定動作のタイミングについて述べる。ここでの電流源回路は、設定動作と入力動作とは、同時に行えるものについて述べる。よって、定電流回路に図５７や図５８などを適用した場合に相当する。
信号線駆動回路の電流源回路の入力動作は、通常は、１フレーム期間をかけて行われる。そして、図８５に示すように、１フレーム期間をかけて信号線駆動回路の電流源回路の設定動作を行っていく。
次に、図５３、図６０、図５９、図６１、図６２のように、設定制御線や論理演算子がある場合のタイミングチャートについて述べる。この場合、設定制御線によって、電流源回路の設定動作を行うか否が制御される。
なお、図６０において、第１〜第３設定制御線までは、どちらの電流源回路に設定動作を行い、どちらの電流源回路に入力動作をさせるかを制御している。そして、第４設定制御線は、電流源回路の設定動作を行うかどうかを制御している。
したがって、図８６に示すように、走査線（ゲート線）が選択されているある期間だけ、設定動作期間Ｔｂを設け、該設定動作期間Ｔｂにおいて設定動作を行うことができる。
この場合、図６１や図６０の場合は、信号線駆動回路に配置された電流源回路の設定動作と入力動作を同時にできるため、設定動作を行うタイミングに関する問題は生じない。信号線駆動回路の電流源回路の設定動作と入力動作を同時にできない場合は、走査線が選択されているとき、つまり最初の期間のみ、信号線駆動回路の電流源回路の入力動作を停止し、設定動作を行うようにすればよい。なお、その期間は、帰線期間と一致させてもよい。
また、図９のように、走査線が選択されるとき、毎行で設定動作を行う必要はない。また、図８６や図９では、電流源回路を制御する回路（シフトレジスタ）として、図４３などの回路を用いて、ランダムに電流源回路を選択できるようにすることが望ましい。また、図４４、図４５、図４６などの回路を用いてもよい。
あるいは、図１０や図１１に示すように、信号線駆動回路の電流源回路の入力動作（ビデオ信号の入力動作、つまり、画素への電流の出力）は、１フレーム期間のうちの何割かの期間で行い、残りの期間で、信号線駆動回路の電流源回路の設定動作を行ってもよい。この場合、信号線駆動回路の電流源回路の設定動作と入力動作とは、同時に行えなくても良い。
その時、信号線駆動回路の電流源回路の設定動作を行う場合、図１０に示すように、電流源回路に対して、１列づつ設定動作をおこなってもよい。あるいは、図４３、図４４、図４５、図４６などの回路を用いて、ランダムに電流源回路を選択できるようにして、１フレーム期間内では、すべての電流源回路に対して設定動作を行わなくてもよい。つまり、数フレーム期間以上かけて、すべての電流源回路に対して、設定動作をおこなってもよい。その場合、１つの電流源回路に対して、長い時間をかけて設定動作を行えるため、より正確に設定することが可能となる。
なお、信号線駆動回路の電流源回路の設定動作を行う場合、電流が漏れたり、別の電流が入ってきたりすることが無い状態で行う必要がある。よって、図２９におけるトランジスタ１８２、図５５におけるトランジスタＡ、Ｂ、Ｃなどは、信号線駆動回路の電流源回路の設定動作を行う前には、オフ状態にしておく必要がある。ただし、図５６のように、トランジスタ１９３が配置されていて、電流が漏れたり、別の電流が入ってきたりすることが無い場合は、考慮する必要はない。
本実施例は、実施の形態１〜８、実施例１と任意に組み合わせることが可能である。
〈実施例３〉
本実施例では、カラー表示を行う場合の工夫について述べる。
発光素子が有機ＥＬ素子である場合、該発光素子に同じ大きさの電流を流しても、色によって、輝度が異なる。また、発光素子が劣化した場合、劣化の度合いは、色によって異なる。そのため、ホワイトバランスを調節するためには、さまざまな工夫が必要である。
最も単純なのは、画素に入力する電流の大きさを色によって変えることである。そのためには、リファレンス用定電流源の電流の大きさを色によって変えればよい。
その他の手法としては、画素、信号線駆動回路、リファレンス用定電流源などにおいて、図２０のような回路を用いることである。そして、カレントミラー回路を構成している２つのトランジスタのＷ／Ｌの比率を、色によって変えることである。これにより、電流の大きさが色によって異なってくる。
さらに他の手法としては、点灯期間の長さを色によって変えることである。これは、時間階調方式を用いている場合でも、用いていない場合でも、どちらでも適用できる。これにより、輝度を調節することができる。
以上のような手法を用いることにより、あるいは、組み合わせて用いることにより、容易にホワイトバランスを調節することができる。
本実施例は、実施の形態１〜８、実施例１、２と任意に組み合わせることが可能である。
〈実施例４〉
本実施例では、本発明の発光装置（半導体装置）の外観について、図１２を用いて説明する。図１２は、トランジスタが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図１２（Ｂ）は、図１２（Ａ）のＡ−Ａ’における断面図、図１２（Ｃ）は図１２（Ａ）のＢ−Ｂ’における断面図である。
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、ゲート信号線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、ゲート信号線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、ゲート信号線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、ゲート信号線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１２（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示）４２０１及び画素部４００２に含まれる消去用ＴＦＴ４２０２を図示した。
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、消去用ＴＦＴ４２０２には公知の方法で作製されたｎチャネル型ＴＦＴが用いられる。
駆動ＴＦＴ４２０１及び消去用ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に消去用ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には発光層４２０４が形成される。発光層４２０４は公知の発光材料または無機発光材料を用いることができる。また、発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、発光層４２０４の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を任意に組み合わせて積層構造または単層構造とすれば良い。
発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
以上のようにして、画素電極（陽極）４２０３、発光層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜上に保護膜が形成されている。保護膜は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
４００５ａは電源線に接続された引き回し配線であり、消去用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
但し、発光層からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
図１２（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
本実施例は、実施の形態１〜８、実施例１〜３と任意に組み合わせることが可能である。
〈実施例５〉
発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図２２に示す。
図２２（Ａ）は発光装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明は表示部２００３に用いることができる。また本発明により、図２２（Ａ）に示す発光装置が完成される。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図２２（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明は表示部２１０２に用いることができる。また本発明により、図２２（Ｂ）に示すデジタルスチルカメラが完成される。
図２２（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明は表示部２２０３に用いることができる。また本発明により、図２２（Ｃ）に示す発光装置が完成される。
図２２（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明は表示部２３０２に用いることができる。また本発明により、図２２（Ｄ）に示すモバイルコンピュータが完成される。
図２２（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。また本発明より、図２２（Ｅ）に示すＤＶＤ再生装置が完成される。
図２２（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明は表示部２５０２に用いることができる。また本発明により、図２２（Ｆ）に示すゴーグル型ディスプレイが完成される。
図２２（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接岸部２６１０等を含む。本発明は表示部２６０２に用いることができる。また本発明により、図２２（Ｇ）に示すビデオカメラが完成される。
ここで図２２（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により、図２２（Ｈ）に示す携帯電話が完成される。
なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施例の電子機器は、実施の形態１〜６、実施例１〜６に示したいずれの構成を用いても良い。
上記構成を有する本発明は、作製工程や使用する基板の相違によって生じるＴＦＴの特性バラツキの影響を抑制して、所望の信号電流を外部に供給することができる。
また本発明では、１つのシフトレジスタが２つの役割を有する。１つの役割は電流源回路を制御する役割である。もう１つの役割はビデオ信号を制御する回路、つまり画像を表示するために動作する回路を制御する役割であり、例えばラッチ回路、サンプリングスイッチ及びスイッチ１０１（信号電流制御スイッチ）などを制御する役割である。上記構成により、電流源回路を制御する回路と、ビデオ信号を制御する回路の各々の回路の配置が不必要となるため、配置する回路の素子数を削減することが可能となり、さらに素子数を削減することが出来るため、レイアウト面積を縮小することができる。そうすると、作製工程における歩留まりが向上し、コストダウンを実現することができる。またレイアウト面積を小さくできると、狭額縁化できるため、筐体の小型化を実現することができる。
また、シフトレジスタとして、複数の配線をランダムに選択できる機能を有する構成を用いた場合、電流源回路に供給する設定信号もランダムに出力できる。従って、電流源回路の設定動作も、１列目から最終列目まで順に行うのではなく、ランダムに行うことができる。そうすると、電流源回路が設定動作を行う期間を自由に設定することができる。また、電流源回路の容量素子に保持された電荷の漏れの影響を目立たせなくすることが可能となる。このように、電流源回路の設定動作をランダムに行うことができると、電流源回路の設定動作に伴う不具合があった場合、その不具合を目立たなくさせることができるようになる。
【図面の簡単な説明】
図１は、信号線駆動回路の図。
図２は、信号線駆動回路の図。
図３は、信号線駆動回路の図（１ビット）。
図４は、信号線駆動回路の図（１ビット）。
図５は、信号線駆動回路の図（１ビット）。
図６は、信号線駆動回路の図（１ビット）。
図７は、信号線駆動回路の図（３ビット）。
図８は、信号線駆動回路の図（３ビット）。
図９は、タイミングチャートを示す図。
図１０は、タイミングチャートを示す図。
図１１は、タイミングチャートを示す図。
図１２は、発光装置の外観を示す図。
図１３は、発光装置の画素の回路図。
図１４は、本発明の駆動方法を説明する図。
図１５は、本発明の発光装置を示す図。
図１６は、発光装置の画素の回路図。
図１７は、発光装置の画素の動作を説明する図。
図１８は、電流源回路の図。
図１９は、電流源回路の動作を説明する図。
図２０は、電流源回路の動作を説明する図。
図２１は、電流源回路の動作を説明する図。
図２２は、本発明が適用される電子機器を示す図。
図２３は、電流源回路の回路図。
図２４は、電流源回路の回路図。
図２５は、電流源回路の回路図。
図２６は、信号線駆動回路の図（３ビット）。
図２７は、信号線駆動回路の図（３ビット）。
図２８は、電流源回路の駆動方法を説明するタイミングチャート。
図２９は、信号線駆動回路の図（３ビット）。
図３０は、リファレンス用定電流源の回路図。
図３１は、リファレンス用定電流源の回路図。
図３２は、リファレンス用定電流源の回路図。
図３３は、リファレンス用定電流源の回路図。
図３４は、信号線駆動回路の図。
図３５は、信号線駆動回路の図。
図３６は、電流源回路の回路図。
図３７は、電流源回路の回路図。
図３８は、電流源回路の回路図。
図３９は、電流源回路の回路図。
図４０は、電流源回路の回路図。
図４１は、電流源回路の回路図。
図４２は、信号線駆動回路の図。
図４３は、シフトレジスタの図。
図４４は、シフトレジスタとタイミングチャートの図。
図４５は、タイミングチャートを示す図。
図４６は、シフトレジスタの図。
図４７は、信号線駆動回路の図。
図４８は、信号線駆動回路の図。
図４９は、信号線駆動回路の図。
図５０は、信号線駆動回路の図。
図５１は、信号線駆動回路の図。
図５２は、信号線駆動回路の図。
図５３は、信号線駆動回路の図。
図５４は、信号線駆動回路の図。
図５５は、信号線駆動回路の図。
図５６は、信号線駆動回路の図。
図５７は、信号線駆動回路の図。
図５８は、信号線駆動回路の図。
図５９は、信号線駆動回路の図。
図６０は、信号線駆動回路の図。
図６１は、信号線駆動回路の図。
図６２は、信号線駆動回路の図。
図６３は、信号線駆動回路の図。
図６４は、信号線駆動回路の図。
図６５は、信号線駆動回路の図。
図６６は、信号線駆動回路の図。
図６７は、信号線駆動回路の図。
図６８は、信号線駆動回路の図。
図６９は、信号線駆動回路の図。
図７０は、信号線駆動回路の図。
図７１は、画素の回路図。
図７２は、タイミングチャートを示す図。
図７３は、タイミングチャートを示す図。
図７４は、タイミングチャートを示す図。
図７５は、タイミングチャートを示す図。
図７６は、タイミングチャートを示す図。
図７７は、タイミングチャートを示す図。
図７８は、タイミングチャートを示す図。
図７９は、タイミングチャートを示す図。
図８０は、タイミングチャートを示す図。
図８１は、タイミングチャートを示す図。
図８２は、タイミングチャートを示す図。
図８３は、タイミングチャートを示す図。
図８４は、タイミングチャートを示す図。
図８５は、タイミングチャートを示す図。
図８６は、タイミングチャートを示す図。
図８７は、電流源回路のレイアウト図。
図８８は、電流源回路の回路図。

Claims (39)

1. 複数の配線の各々に対応した複数の電流源回路及びシフトレジスタを有する信号線駆動回路であって、
   前記複数の電流源回路の各々は、前記シフトレジスタから供給されるサンプリングパルスに従って、供給された電流を電圧に変換する容量手段と、前記変換された電圧に応じた電流を供給する供給手段を有することを特徴とする信号線駆動回路。
2. 複数の配線の各々に対応した複数の電流源回路及びシフトレジスタを有する信号線駆動回路であって、
   １本の配線につき、各々が容量手段及び供給手段を有する２個の電流源回路が配置され、
   前記シフトレジスタから供給されるサンプリングパルスに従って、前記２個の電流源回路のうち、一方の電流源回路の容量手段は供給された電流を電圧に変換し、他方の電流源回路の供給手段は前記変換された電圧に応じた電流を供給することを特徴とする信号線駆動回路。
3. 複数の配線の各々に対応した複数の電流源回路を有する信号線駆動回路であって、
   １本の配線につき、ｎ個の電流源回路（ｎは２以上の自然数）が配置され、
   前記シフトレジスタから供給されるサンプリングパルスに従って、前記ｎ個の電流源回路の各々は、供給された電流を電圧に変換する容量手段と、前記変換された電圧に応じた電流を供給する供給手段を有することを特徴とする信号線駆動回路。
4. 請求項１乃至請求項３のいずれか一項において、
   前記ｎ個の電流源回路は、互いに異なるビットに対応したｎ個のリファレンス用定電流源に接続され、
   前記ｎ個のリファレンス用定電流源から供給される電流値は、２０：２１：・・・：２ｎに設定されることを特徴とする信号線駆動回路。
5. 請求項１乃至請求項３のいずれか一項において、
   前記ｎ個の電流源回路は、最上位ビットに対応した１個のリファレンス用定電流源に接続されることを特徴とする信号線駆動回路。
6. 請求項１乃至請求項３のいずれか一項において、
   前記複数の配線は、複数の信号線又は複数の電流線であることを特徴とする信号線駆動回路。
7. 請求項１乃至請求項３のいずれか一項において、
   前記シフトレジスタはデコーダ回路で構成され、前記複数の配線をランダムに選択することを特徴とする信号線駆動回路。
8. 請求項１乃至請求項３のいずれか一項において、
   前記容量手段は、前記供給手段が有するトランジスタのドレインとゲートが短絡された状態にあるとき、供給された電流により、そのゲート・ソース間に発生する電圧を保持することを特徴とする信号線駆動回路。
9. 請求項１乃至請求項３のいずれか一項において、
   前記供給手段は、トランジスタと、前記トランジスタのゲートとドレインの導通を制御する第１スイッチと、リファレンス用定電流源と前記トランジスタのゲートの導通を制御する第２スイッチと、前記トランジスタのドレインと画素の導通を制御する第３スイッチとを有することを特徴とする信号線駆動回路。
10. 請求項１乃至請求項３のいずれか一項において、
    前記容量手段は、前記供給手段が有する第１及び第２トランジスタの両方のドレインとゲートが短絡された状態にあるとき、供給された電流により、前記第１又は前記第２トランジスタのゲート・ソース間に発生する電圧を保持することを特徴とする信号線駆動回路。
11. 請求項１乃至請求項３のいずれか一項において、
    前記供給手段は、第１及び第２トランジスタで構成されるカレントミラー回路と、前記第１及び前記第２トランジスタのゲートとソースの導通を制御する第１スイッチと、リファレンス用定電流源と前記第１及び前記第２トランジスタのゲートの導通を制御する第２スイッチを有することを特徴とする信号線駆動回路。
12. 請求項１乃至請求項３のいずれか一項において、
    前記容量手段は、前記供給手段が有する第１及び第２トランジスタの一方のドレインとゲートが短絡された状態にあるとき、供給された電流により、そのゲート・ソース間に発生する電圧を保持することを特徴とする信号線駆動回路。
13. 請求項１乃至請求項３のいずれか一項において、
    前記供給手段は、第１及び第２のトランジスタを含むカレントミラー回路と、
    リファレンス用定電流源と前記第１トランジスタのドレインとの導通を制御する第１スイッチと、
    前記第１トランジスタのドレインとゲート、前記第１トランジスタのゲートと前記第２トランジスタのゲート、前記第１及び前記第２トランジスタのゲートと前記リファレンス用定電流源から選択されたいずれか１つの導通を制御する第２スイッチとを有することを特徴とする信号線駆動回路。
14. 請求項１１乃至請求項１３のいずれか一項において、
    前記第１及び前記第２トランジスタのゲート幅／ゲート長は同じ値に設定されることを特徴とする信号線駆動回路。
15. 請求項１１乃至請求項１３のいずれか一項において、
    前記第１トランジスタのゲート幅／ゲート長は、前記第２トランジスタのゲート幅／ゲート長よりも大きい値に設定されることを特徴とする信号線駆動回路。
16. 請求項１乃至請求項３のいずれか一項において、
    前記供給手段は、トランジスタと、前記容量手段に対する電流の供給を制御する第１及び第２スイッチと、前記トランジスタのゲートとドレインの導通を制御する第３スイッチを有し、
    前記トランジスタのゲートは前記第１スイッチに接続され、前記トランジスタのソースは前記第２スイッチに接続され、前記トランジスタのドレインは前記第３スイッチに接続されることを特徴とする信号線駆動回路。
17. 請求項１乃至請求項３のいずれか一項において、
    前記供給手段は、ｍ個のトランジスタを含むカレントミラー回路を有し、
    前記ｍ個のトランジスタのゲート幅／ゲート長は２０：２１：・・・：２ｍに設定され、
    前記ｍ個のトランジスタのドレイン電流は２０：２１：・・・：２ｍに設定されることを特徴とする信号線駆動回路。
18. 請求項１乃至請求項３のいずれか一項において、
    前記供給手段を構成するトランジスタは飽和領域で動作することを特徴とする信号線駆動回路。
19. 請求項１乃至請求項３のいずれか一項において、
    前記電流源回路を構成するトランジスタの能動層はポリシリコンで形成されることを特徴とする信号線駆動回路。
20. 請求項１乃至請求項１９のいずれか一項に記載の前記信号線駆動回路と、各々に発光素子を含む複数の画素がマトリクス状に配置された画素部を有し、
    前記発光素子には、前記信号線駆動回路から電流が供給されることを特徴とする発光装置。
21. 複数の配線及び複数の画素がマトリクス状に配置された画素部と、
    前記複数の配線の各々に対応した複数の電流源回路及びシフトレジスタを有する信号線駆動回路が設けられた発光装置の駆動方法であって、
    １フレーム期間は複数のサブフレーム期間を有し、
    前記複数のサブフレーム期間の各々はアドレス期間と点灯期間を有し、
    前記アドレス期間において、前記シフトレジスタから供給されるサンプリングパルスに従って、前記複数の電流源回路が有する容量手段は、供給された電流を電圧に変換し、
    前記点灯期間において、前記複数の電流源回路が有する供給手段は、前記変換された電圧に応じた電流を前記画素に供給することを特徴とする発光装置の駆動方法。
22. 複数の配線及び複数の走査線並びに複数の画素がマトリクス状に配置された画素部と、
    前記複数の配線の各々に対応した複数の電流源回路及びシフトレジスタを有する信号線駆動回路が設けられた発光装置の駆動方法であって、
    １フレーム期間は複数のサブフレーム期間を有し、
    前記複数のサブフレーム期間の各々はアドレス期間と点灯期間を有し、
    前記点灯期間は、前記複数の走査線のいずれも選択されていない期間に設けられた設定動作期間を有し、
    前記設定動作期間において、前記シフトレジスタから供給されるサンプリングパルスに従って、前記複数の電流源回路が有する容量手段は、供給された電流を電圧に変換することを特徴とする発光装置の駆動方法。
23. 複数の配線及び複数の走査線並びに複数の画素がマトリクス状に配置された画素部と、
    前記複数の配線の各々に対応した複数の第１電流源回路及びシフトレジスタを有する信号線駆動回路が設けられ、
    前記複数の画素の各々は、発光素子及び第２電流源回路並びに前記発光素子及び前記第２電流源回路の導通を制御するスイッチを有し、
    前記第１及び前記第２電流源回路の各々は、容量手段及び供給手段を有する発光装置の駆動方法であって、
    １フレーム期間は複数のサブフレーム期間を有し、
    前記複数のサブフレーム期間の各々はアドレス期間と点灯期間を有し、
    前記複数のサブフレーム期間から選択されたサブフレーム期間が有する点灯期間は、第１又は第２設定動作期間を有し、
    前記第１設定動作期間において、前記第１電流源回路が有する前記容量手段は、前記第シフトレジスタから供給されるサンプリングパルスに従って、供給された電流を電圧に変換し、
    前記第２設定動作期間において、前記第２電流源回路が有する前記容量手段は、供給された電流を電圧に変換することを特徴とする発光装置の駆動方法。
24. 複数の配線及び複数の走査線並びに複数の画素がマトリクス状に配置された画素部と、
    前記複数の配線の各々に対応した複数の電流源回路及びシフトレジスタを有する信号線駆動回路が設けられ、
    前記複数の画素の各々は、発光素子及び第２電流源回路並びに前記発光素子及び前記第２電流源回路の導通を制御するスイッチを有し、
    前記第１及び前記第２電流源回路の各々は、容量手段及び供給手段を有する発光装置の駆動方法であって、
    １フレーム期間は複数のサブフレーム期間を有し、
    前記複数のサブフレーム期間の各々はアドレス期間と点灯期間を有し、
    前記アドレス期間において、前記シフトレジスタから供給されるサンプリングパルスに従って、前記第１電流源回路が有する前記容量手段は、供給された電流を電圧に変換し、
    前記複数のサブフレーム期間から選択されたサブフレーム期間において、前記第２電流源回路が有する前記容量手段は、供給された電流を電圧に変換することを特徴とする発光装置の駆動方法。
25. 複数の配線及び複数の走査線並びに複数の画素がマトリクス状に配置された画素部と、
    前記複数の配線の各々に対応した複数の電流源回路及びシフトレジスタを有する信号線駆動回路が設けられ、
    前記複数の画素の各々は、発光素子及び第２電流源回路並びに前記発光素子及び前記第２電流源回路の導通を制御するスイッチを有し、
    前記第１及び前記第２電流源回路の各々は、容量手段及び供給手段を有する発光装置の駆動方法であって、
    １フレーム期間は複数のサブフレーム期間を有し、
    前記複数のサブフレーム期間の各々はアドレス期間と点灯期間を有し、
    前記複数のサブフレーム期間から選択された第１サブフレーム期間は、前記複数の走査線のいずれも選択されていない期間に設けられた第１設定動作期間を有し、
    前記複数のサブフレーム期間から選択された第２サブフレーム期間は、第２設定動作期間を有し、
    前記第１設定動作期間において、前記第１電流源回路が有する前記容量手段は、前記第シフトレジスタから供給されるサンプリングパルスに従って、供給された電流を電圧に変換し、
    前記第２設定動作期間において、前記第２電流源回路が有する前記容量手段は、供給された電流を電圧に変換することを特徴とする発光装置の駆動方法。
26. 複数の配線及び複数の走査線並びに複数の画素がマトリクス状に配置された画素部と、
    前記複数の配線の各々に対応した複数の電流源回路及びシフトレジスタを有する信号線駆動回路が設けられ、
    前記複数の画素の各々は、発光素子及び第２電流源回路並びに前記発光素子及び前記第２電流源回路の導通を制御するスイッチを有し、
    前記第１及び前記第２電流源回路の各々は、容量手段及び供給手段を有する発光装置の駆動方法であって、
    １フレーム期間は複数のサブフレーム期間を有し、
    前記複数のサブフレーム期間の各々はアドレス期間と点灯期間を有し、
    前記点灯期間において、前記第１電流源回路が有する前記容量手段は、前記シフトレジスタから供給されるサンプリングパルスに従って、供給された電流を電圧に変換し、
    前記複数のサブフレーム期間から選択されたサブフレーム期間は設定動作期間を有し、
    前記設定動作期間において、前記第２電流源回路が有する前記容量手段は、供給された電流を電圧に変換することを特徴とする発光装置の駆動方法。
27. 複数の配線及び複数の走査線並びに複数の画素がマトリクス状に配置された画素部と、
    前記複数の配線の各々に対応した複数の電流源回路及びシフトレジスタを有する信号線駆動回路が設けられ、
    前記複数の画素の各々は、発光素子及び第２電流源回路並びに前記発光素子及び前記第２電流源回路の導通を制御するスイッチを有し、
    前記第１及び前記第２電流源回路の各々は、容量手段及び供給手段を有する発光装置の駆動方法であって、
    １フレーム期間は複数のサブフレーム期間を有し、
    前記複数のサブフレーム期間の各々はアドレス期間と点灯期間を有し、
    前記点灯期間は、前記複数の走査線のいずれも選択されていない期間に設けられた設定動作期間を有し、
    前記設定動作期間において、前記第１電流源回路が有する前記容量手段は、前記シフトレジスタから供給されるサンプリングパルスに従って、供給された電流を電圧に変換し、
    前記アドレス期間において、前記第２電流源回路が有する前記容量手段は、供給された電流を電圧に変換することを特徴とする発光装置の駆動方法。
28. 複数の配線及び複数の画素がマトリクス状に配置された画素部と、
    前記複数の配線の各々に対応した複数の電流源回路及びシフトレジスタを有する信号線駆動回路が設けられた発光装置の駆動方法であって、
    １フレーム期間は複数の水平走査期間を有し、
    前記複数の水平走査期間の各々は、設定動作期間を有し、
    前記設定動作期間において、前記複数の電流源回路が有する容量手段は、前記シフトレジスタから供給されるサンプリングパルスに従って、供給された電流を電圧に変換することを特徴とする発光装置の駆動方法。
29. 複数の配線及び複数の画素がマトリクス状に配置された画素部と、
    前記複数の配線の各々に対応した複数の電流源回路及びシフトレジスタを有する信号線駆動回路が設けられた発光装置の駆動方法であって、
    １フレーム期間は複数の水平走査期間を有し、
    前記複数の水平走査期間の各々は、設定動作期間を有し、
    前記設定動作期間において、前記複数の電流源回路が有する容量手段は、前記シフトレジスタから供給されるサンプリングパルスに従って、供給された電流を電圧に変換することを特徴とする発光装置の駆動方法。
30. 複数の配線及び複数の画素がマトリクス状に配置された画素部と、
    前記複数の配線の各々に対応した複数の電流源回路及びシフトレジスタを有する信号線駆動回路が設けられた発光装置の駆動方法であって、
    １フレーム期間は複数の水平走査期間と設定動作期間を有し、
    前記設定動作期間において、前記容量手段は、前記シフトレジスタから供給されるサンプリングパルスに従って、供給された電流を電圧に変換することを特徴とする発光装置の駆動方法。
31. 請求項２１乃至請求項３０のいずれか一項において、
    前記画素部は線順次駆動又は点順次駆動を行うことを特徴とする発光装置の駆動方法。
32. 請求項２１乃至請求項３０のいずれか一項において、
    前記複数の配線は、複数の信号線又は複数の電流線であることを特徴とする発光装置の駆動方法。
33. 請求項１２において、
    前記第１及び前記第２トランジスタのゲート幅／ゲート長は同じ値に設定されることを特徴とする信号線駆動回路。
34. 請求項１２において、
    前記第１トランジスタのゲート幅／ゲート長は、前記第２トランジスタのゲート幅／ゲート長よりも大きい値に設定されることを特徴とする信号線駆動回路。
35. 請求項１３において、
    前記第１及び前記第２トランジスタのゲート幅／ゲート長は同じ値に設定されることを特徴とする信号線駆動回路。
36. 請求項１３において、
    前記第１トランジスタのゲート幅／ゲート長は、前記第２トランジスタのゲート幅／ゲート長よりも大きい値に設定されることを特徴とする信号線駆動回路。
37. 請求項２に記載の前記信号線駆動回路と、各々に発光素子を含む複数の画素がマトリクス状に配置された画素部を有し、
    前記発光素子には、前記信号線駆動回路から電流が供給されることを特徴とする発光装置。
38. 請求項３に記載の前記信号線駆動回路と、各々に発光素子を含む複数の画素がマトリクス状に配置された画素部を有し、
    前記発光素子には、前記信号線駆動回路から電流が供給されることを特徴とする発光装置。
39. 請求項４に記載の前記信号線駆動回路と、各々に発光素子を含む複数の画素がマトリクス状に配置された画素部を有し、
    前記発光素子には、前記信号線駆動回路から電流が供給されることを特徴とする発光装置。

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