JP2001290469A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2001290469A JP2001290469A JP2000104578A JP2000104578A JP2001290469A JP 2001290469 A JP2001290469 A JP 2001290469A JP 2000104578 A JP2000104578 A JP 2000104578A JP 2000104578 A JP2000104578 A JP 2000104578A JP 2001290469 A JP2001290469 A JP 2001290469A
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Abstract
(57)【要約】
【課題】 表示むら等の発生を抑制し、かつ電流集中を
緩和できるデータライン駆動回路を実現する。 【解決手段】 ＴＦＴ液晶表示パネルの複数のドレイン
ラインすなわち、データラインへのデータ書き込みを行
うサンプルホールド（Ｓ／Ｈ）回路群を有するデータラ
イン駆動回路において、各Ｓ／Ｈ回路は個別にドレイン
ラインへの出力を禁止する機能を有するとともに、液晶
表示パネルへのデータ書き込み開始から一定期間、Ｓ／
Ｈ回路群の出力を時分割で動作させる機能を有する。
緩和できるデータライン駆動回路を実現する。 【解決手段】 ＴＦＴ液晶表示パネルの複数のドレイン
ラインすなわち、データラインへのデータ書き込みを行
うサンプルホールド（Ｓ／Ｈ）回路群を有するデータラ
イン駆動回路において、各Ｓ／Ｈ回路は個別にドレイン
ラインへの出力を禁止する機能を有するとともに、液晶
表示パネルへのデータ書き込み開始から一定期間、Ｓ／
Ｈ回路群の出力を時分割で動作させる機能を有する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に関
し、特に液晶表示パネルのデータライン用の駆動回路に
関する。
し、特に液晶表示パネルのデータライン用の駆動回路に
関する。
【０００２】
【従来の技術】フルカラーで映像を表示するＴＦＴ液晶
表示パネルを駆動する液晶表示パネル駆動回路として、
液晶表示パネルのデータライン１本あたりに１系統のデ
ータサンプルホールド回路を設け、アナログ電圧で映像
信号をサンプリング・ホールドする方式でフルカラー表
示を行うＴＦＴ液晶表示パネルが広く使用されてきてい
る。
表示パネルを駆動する液晶表示パネル駆動回路として、
液晶表示パネルのデータライン１本あたりに１系統のデ
ータサンプルホールド回路を設け、アナログ電圧で映像
信号をサンプリング・ホールドする方式でフルカラー表
示を行うＴＦＴ液晶表示パネルが広く使用されてきてい
る。
【０００３】以下、従来の液晶表示パネルの駆動回路例
として、特開平９−９７０３７号公報で提案されている
駆動回路について、図面を参照して説明する。
として、特開平９−９７０３７号公報で提案されている
駆動回路について、図面を参照して説明する。
【０００４】図９は同公報に開示の液晶表示パネル駆動
装置の構成を示すものであり、ＴＦＴタイプの液晶表示
パネル１とデータライン駆動回路８と走査ライン駆動回
路１８とからなる。データライン駆動回路８としては、
液晶パネル１の複数のデータライン２−１〜２−ｎにつ
いて１本あたりに１系統のデータサンプルホールド回路
（以下、Ｓ／Ｈ回路と称す）を有し、液晶パネル１の複
数のデータライン２−１〜２−ｎの各１本毎または２本
以上毎にデータ書き込みタイミングを順次ずらせるとと
もに、Ｓ／Ｈ回路がデータ書き込みの終了を検知してか
ら所定時間経過後に次の新しいデータをＳ／Ｈ回路でサ
ンプリングさせるものを用いるというものである。これ
により、ドレインライン１本あたり１系統のデータＳ／
Ｈ回路を持つ駆動回路において、データサンプリングタ
イミングと連動させてデータ書き込みタイミングをずら
すことにより書き込み時の電流を分散化するものであ
る。
装置の構成を示すものであり、ＴＦＴタイプの液晶表示
パネル１とデータライン駆動回路８と走査ライン駆動回
路１８とからなる。データライン駆動回路８としては、
液晶パネル１の複数のデータライン２−１〜２−ｎにつ
いて１本あたりに１系統のデータサンプルホールド回路
（以下、Ｓ／Ｈ回路と称す）を有し、液晶パネル１の複
数のデータライン２−１〜２−ｎの各１本毎または２本
以上毎にデータ書き込みタイミングを順次ずらせるとと
もに、Ｓ／Ｈ回路がデータ書き込みの終了を検知してか
ら所定時間経過後に次の新しいデータをＳ／Ｈ回路でサ
ンプリングさせるものを用いるというものである。これ
により、ドレインライン１本あたり１系統のデータＳ／
Ｈ回路を持つ駆動回路において、データサンプリングタ
イミングと連動させてデータ書き込みタイミングをずら
すことにより書き込み時の電流を分散化するものであ
る。
【０００５】より、詳細に述べるならば、図９におい
て、２−１〜２−ｎはデータラインである。３−１〜３
−ｍは走査ラインである。４−１・１〜４−ｍ・ｎはそ
れぞれスイッチング素子である。５−１・１から５−ｍ
・ｎはそれぞれ液晶セルである。６−１・１〜６−ｍ・
ｎはそれぞれ補助容量である。この場合、例えば４−１
・１と５−１・１と６−１・１とで液晶表示パネル１の
１つの画素を構成している。
て、２−１〜２−ｎはデータラインである。３−１〜３
−ｍは走査ラインである。４−１・１〜４−ｍ・ｎはそ
れぞれスイッチング素子である。５−１・１から５−ｍ
・ｎはそれぞれ液晶セルである。６−１・１〜６−ｍ・
ｎはそれぞれ補助容量である。この場合、例えば４−１
・１と５−１・１と６−１・１とで液晶表示パネル１の
１つの画素を構成している。
【０００６】７は液晶表示パネル１の対向電極ラインで
あり、Ｖcom 信号が印加される。データライン駆動回路
８は、液晶表示パネル１の複数のデータライン２−１〜
２−ｎについて１本あたりに１系統のＳ／Ｈ回路を有
し、液晶表示パネル１の複数のデータライン２−１〜２
−ｎの各１本毎または２本以上毎にデータ書き込みタイ
ミングを順次ずらせるとともに、Ｓ／Ｈ回路がデータ書
き込みを終了してから所定時間経過後に次の新しいデー
タをＳ／Ｈ回路でサンプリングする。９はデータサンプ
リング用クロックラインであり、走査期間を液晶表示パ
ネル１の横方向画素数ｎで割った周期のパルスＣＰＨが
印加される。１０はほぼ水平帰線期間にハイとなるパル
スＯＥＨ’をデータ入力、パルスＣＰＨをクロックとす
るｎ＋２段のシフトレジスタであり、各段のシフトレジ
スタ出力よりそれぞれパルスＯＥＨ’と同じ幅で１ＣＰ
Ｈ期間だけ位相のずれたパルスが出力される。
あり、Ｖcom 信号が印加される。データライン駆動回路
８は、液晶表示パネル１の複数のデータライン２−１〜
２−ｎについて１本あたりに１系統のＳ／Ｈ回路を有
し、液晶表示パネル１の複数のデータライン２−１〜２
−ｎの各１本毎または２本以上毎にデータ書き込みタイ
ミングを順次ずらせるとともに、Ｓ／Ｈ回路がデータ書
き込みを終了してから所定時間経過後に次の新しいデー
タをＳ／Ｈ回路でサンプリングする。９はデータサンプ
リング用クロックラインであり、走査期間を液晶表示パ
ネル１の横方向画素数ｎで割った周期のパルスＣＰＨが
印加される。１０はほぼ水平帰線期間にハイとなるパル
スＯＥＨ’をデータ入力、パルスＣＰＨをクロックとす
るｎ＋２段のシフトレジスタであり、各段のシフトレジ
スタ出力よりそれぞれパルスＯＥＨ’と同じ幅で１ＣＰ
Ｈ期間だけ位相のずれたパルスが出力される。
【０００７】１１はデータライン駆動回路８内の映像信
号ラインである。１２−１〜１２−ｎは映像信号を時系
列的にサンプリングするスイッチ群である。１３−１〜
１３−ｎはサンプリングした映像信号をホールドするコ
ンデンサ群である。１４−１〜１４−ｎは液晶表示パネ
ルのデータラインに映像信号データを送り出すオペアン
プ群である。１５−１〜１５−ｎはオペアンプ群の出力
電流源群であり、上記シフトレジスタ１０の１〜ｎ段ま
での出力パルスがそれぞれ出力電流源群１５−１〜１５
−ｎに加えられている。１６−１〜１６−ｎはアンド回
路である。１７−１〜１７−ｎ＋１はインバータであ
り、例えばアンド回路１６−１の出力は出力電流源１５
−１に加えられるパルスの立ち下がりより１ＣＰＨ期間
遅れて立ち上がる１ＣＰＨ幅のサンプリングパルスとな
る。
号ラインである。１２−１〜１２−ｎは映像信号を時系
列的にサンプリングするスイッチ群である。１３−１〜
１３−ｎはサンプリングした映像信号をホールドするコ
ンデンサ群である。１４−１〜１４−ｎは液晶表示パネ
ルのデータラインに映像信号データを送り出すオペアン
プ群である。１５−１〜１５−ｎはオペアンプ群の出力
電流源群であり、上記シフトレジスタ１０の１〜ｎ段ま
での出力パルスがそれぞれ出力電流源群１５−１〜１５
−ｎに加えられている。１６−１〜１６−ｎはアンド回
路である。１７−１〜１７−ｎ＋１はインバータであ
り、例えばアンド回路１６−１の出力は出力電流源１５
−１に加えられるパルスの立ち下がりより１ＣＰＨ期間
遅れて立ち上がる１ＣＰＨ幅のサンプリングパルスとな
る。
【０００８】データライン駆動回路８は、例えばデータ
ライン２−１に対しては１６−１，１２−１，１３−
１，１４−１，１５−１で１サンプルホールド回路を構
成しており、特にＡＮＤ回路１６−１とインバータ１７
−１は論理回路を構成している。シフトレジスタ１０の
第１段から第ｎ段までの各出力パルスのそれぞれ１段後
および２段後の出力パルスを論理演算してｎ個のスイッ
チ群１２−１〜１２−ｎを制御することによりシフトレ
ジスタ１０の第１段から第ｎ段までの各出力パルスのそ
れぞれ後縁よりクロックパルス１個分遅れたタイミング
からクロックパルス２個分遅れたタイミングまでの期間
にｎ個のコンデンサにそれぞれサンプルを行わせる。
ライン２−１に対しては１６−１，１２−１，１３−
１，１４−１，１５−１で１サンプルホールド回路を構
成しており、特にＡＮＤ回路１６−１とインバータ１７
−１は論理回路を構成している。シフトレジスタ１０の
第１段から第ｎ段までの各出力パルスのそれぞれ１段後
および２段後の出力パルスを論理演算してｎ個のスイッ
チ群１２−１〜１２−ｎを制御することによりシフトレ
ジスタ１０の第１段から第ｎ段までの各出力パルスのそ
れぞれ後縁よりクロックパルス１個分遅れたタイミング
からクロックパルス２個分遅れたタイミングまでの期間
にｎ個のコンデンサにそれぞれサンプルを行わせる。
【０００９】走査ライン駆動回路１８は液晶表示パネル
１の走査ライン３−１〜３−ｍを順番に選択していく回
路である。１９は走査用のクロックラインであり、１水
平周期（以下、１Ｈと略す）のパルスＣＰＶが印加され
る。２０は垂直スタートパルスＳＴＶと走査用クロック
パルスＣＰＶを入力とするシフトレジスタである。２１
−１〜２１−ｍはシフトレジスタ２０の出力バッファ群
である。
１の走査ライン３−１〜３−ｍを順番に選択していく回
路である。１９は走査用のクロックラインであり、１水
平周期（以下、１Ｈと略す）のパルスＣＰＶが印加され
る。２０は垂直スタートパルスＳＴＶと走査用クロック
パルスＣＰＶを入力とするシフトレジスタである。２１
−１〜２１−ｍはシフトレジスタ２０の出力バッファ群
である。
【００１０】以上のように構成された従来の駆動回路に
ついて、図１０を用いてその動作を以下に説明する。図
１０において、ＶＩＤＥＯは、液晶表示パネル１を駆動
するためにテレビなどの映像信号（Ｒ・Ｇ・Ｂ）を復
調、振幅調整、およびガンマ補正し、かつ１Ｈごとに極
性を反転させた信号であり、データライン駆動回路８内
の映像信号ライン１１に加えられる。
ついて、図１０を用いてその動作を以下に説明する。図
１０において、ＶＩＤＥＯは、液晶表示パネル１を駆動
するためにテレビなどの映像信号（Ｒ・Ｇ・Ｂ）を復
調、振幅調整、およびガンマ補正し、かつ１Ｈごとに極
性を反転させた信号であり、データライン駆動回路８内
の映像信号ライン１１に加えられる。
【００１１】ＯＥＨ’は、ほぼ水平帰線期間にハイとな
るパルスであり、ＣＰＨはシフトレジスタ１０のクロッ
クであり、走査期間を液晶表示パネル１の横方向画素数
ｎで割った周期のパルスである。１０−１〜１０−ｎ
は、データライン駆動回路８内のオペアンプ群１４−１
〜１４−ｎの出力電流源群１５−１〜１５−ｎの動作を
制御するパルスであり、このパルス１０−１〜１０−ｎ
がハイのときにオペアンプ群１４−１〜１４−ｎの各段
の出力電流源１５−１〜１５−ｎがオンとなり、液晶表
示パネル１のデータライン２−１〜２−ｎに、サンプリ
ングおよびホールドされた映像信号データが送り出され
る。
るパルスであり、ＣＰＨはシフトレジスタ１０のクロッ
クであり、走査期間を液晶表示パネル１の横方向画素数
ｎで割った周期のパルスである。１０−１〜１０−ｎ
は、データライン駆動回路８内のオペアンプ群１４−１
〜１４−ｎの出力電流源群１５−１〜１５−ｎの動作を
制御するパルスであり、このパルス１０−１〜１０−ｎ
がハイのときにオペアンプ群１４−１〜１４−ｎの各段
の出力電流源１５−１〜１５−ｎがオンとなり、液晶表
示パネル１のデータライン２−１〜２−ｎに、サンプリ
ングおよびホールドされた映像信号データが送り出され
る。
【００１２】１６−１〜１６−ｎはそれぞれデータライ
ン２−１〜２−ｎに対応した映像信号をサンプリングす
るための１ＣＰＨ幅のサンプリングパルスである。Ｖco
m は、液晶表示パネル１の対向電極ライン７に印加され
る信号であり、ＶＩＤＥＯと同様に、１Ｈごとに極性反
転された信号である。ＣＰＶは、走査ライン駆動回路１
８内のシフトレジスタ２０のクロックパルスであり、ク
ロックパルスＣＰＶの立ち上がりから次の立ち上がりま
での期間、走査ライン３−１〜３−ｍのうち１ラインが
選択され、これが順次シフトされていく。
ン２−１〜２−ｎに対応した映像信号をサンプリングす
るための１ＣＰＨ幅のサンプリングパルスである。Ｖco
m は、液晶表示パネル１の対向電極ライン７に印加され
る信号であり、ＶＩＤＥＯと同様に、１Ｈごとに極性反
転された信号である。ＣＰＶは、走査ライン駆動回路１
８内のシフトレジスタ２０のクロックパルスであり、ク
ロックパルスＣＰＶの立ち上がりから次の立ち上がりま
での期間、走査ライン３−１〜３−ｍのうち１ラインが
選択され、これが順次シフトされていく。
【００１３】Ｉはデータライン駆動回路８のオペアンプ
群に流れる電流波形である。オペアンプ群１４−１〜１
４−ｎにはそれぞれパルス１０−１〜１０−ｎがハイと
なっている期間に電流が流れている。図１０において、
期間ｔ1 〜ｔ2 ，ｔ2 〜ｔ3，ｔ3 〜ｔ4 ，…，ｔn 〜
ｔn+1に、それぞれ液晶表示パネル１のデータライン２
−１〜２−ｎに対応した映像信号データがサンプリング
され、映像信号ホールド用のコンデンサ群１３−１〜１
３−ｎにサンプリングされた映像信号データがホールド
される。
群に流れる電流波形である。オペアンプ群１４−１〜１
４−ｎにはそれぞれパルス１０−１〜１０−ｎがハイと
なっている期間に電流が流れている。図１０において、
期間ｔ1 〜ｔ2 ，ｔ2 〜ｔ3，ｔ3 〜ｔ4 ，…，ｔn 〜
ｔn+1に、それぞれ液晶表示パネル１のデータライン２
−１〜２−ｎに対応した映像信号データがサンプリング
され、映像信号ホールド用のコンデンサ群１３−１〜１
３−ｎにサンプリングされた映像信号データがホールド
される。
【００１４】次に、期間ｔ1'〜ｔ1"，ｔ2'〜ｔ2"，ｔ2'
〜ｔ2"，…，ｔn ' 〜ｔn " （図示せず）に、それぞれ
データライン駆動回路８内のシフトレジスタ１０の出力
パルス１０−１〜１０−ｎがハイとなるので、オペアン
プ群１４−１〜１４−ｎが順次アクティブ状態となり、
液晶表示パネル１のデータライン２−１〜２−ｎにデー
タが書き込まれ、走査ライン駆動回路１８によって選択
された走査ライン３−１〜３−ｍに接続されたスイッチ
ング素子４−１・１〜４−１・ｎ，４−２・１〜４−２
・ｎ，４−３・１〜４−３・ｎ〜４−ｍ・ｎを介して液
晶表示パネル１の横１行の画素に順次映像信号データが
加えられる。
〜ｔ2"，…，ｔn ' 〜ｔn " （図示せず）に、それぞれ
データライン駆動回路８内のシフトレジスタ１０の出力
パルス１０−１〜１０−ｎがハイとなるので、オペアン
プ群１４−１〜１４−ｎが順次アクティブ状態となり、
液晶表示パネル１のデータライン２−１〜２−ｎにデー
タが書き込まれ、走査ライン駆動回路１８によって選択
された走査ライン３−１〜３−ｍに接続されたスイッチ
ング素子４−１・１〜４−１・ｎ，４−２・１〜４−２
・ｎ，４−３・１〜４−３・ｎ〜４−ｍ・ｎを介して液
晶表示パネル１の横１行の画素に順次映像信号データが
加えられる。
【００１５】以下同様に、データサンプリングとデータ
書き込みとを繰り返して、液晶表示パネル１のすべての
行の画素に映像信号データが加えられ、液晶表示パネル
１上に映像が表示されることとなる。また、Ｓ／Ｈ回路
各段のサンプリング動作は、データ書き込みの終了後１
ＣＰＨ幅の期間を置いてから始まる構成となっている。
書き込みとを繰り返して、液晶表示パネル１のすべての
行の画素に映像信号データが加えられ、液晶表示パネル
１上に映像が表示されることとなる。また、Ｓ／Ｈ回路
各段のサンプリング動作は、データ書き込みの終了後１
ＣＰＨ幅の期間を置いてから始まる構成となっている。
【００１６】図１０に示されるように、データライン駆
動回路８のオペアンプ群１４−１〜１４−ｎに流れ込む
電流波形は時間的に分散・平均化されるため、電流の尖
頭値が小さくなっている。このような構成により、液晶
表示パネル１の各データライン２−１〜２−ｎへの映像
信号の書き込みがタイミング的に順次ずれていくことに
なり、データライン駆動回路８内のオペアンプ群１４−
１〜１４−ｎ等の出力駆動素子群に流れ込む電流を時間
的に分散させることができるため、データライン駆動回
路８の電源ラインおよびアースラインのインピーダンス
の影響を軽減させることができるというものである。
動回路８のオペアンプ群１４−１〜１４−ｎに流れ込む
電流波形は時間的に分散・平均化されるため、電流の尖
頭値が小さくなっている。このような構成により、液晶
表示パネル１の各データライン２−１〜２−ｎへの映像
信号の書き込みがタイミング的に順次ずれていくことに
なり、データライン駆動回路８内のオペアンプ群１４−
１〜１４−ｎ等の出力駆動素子群に流れ込む電流を時間
的に分散させることができるため、データライン駆動回
路８の電源ラインおよびアースラインのインピーダンス
の影響を軽減させることができるというものである。
【００１７】
【発明が解決しようとする課題】この従来例では、書き
込み期間をデータライン毎（もしくは複数ライン毎）に
順次ずらすことによって電流分散を実現しており、その
結果ＴＦＴゲートＯＮとデータライン用ドライバの画素
への書き込みのタイミングが画面の左右で大きく異なる
（書き込み終了からゲートが閉じるまでの時間が異な
る）ため、リークなどにより表示むら等が発生する恐れ
がある。
込み期間をデータライン毎（もしくは複数ライン毎）に
順次ずらすことによって電流分散を実現しており、その
結果ＴＦＴゲートＯＮとデータライン用ドライバの画素
への書き込みのタイミングが画面の左右で大きく異なる
（書き込み終了からゲートが閉じるまでの時間が異な
る）ため、リークなどにより表示むら等が発生する恐れ
がある。
【００１８】本発明は、以上の問題を解決する電流集中
を緩和したデータライン駆動回路を提供することを目的
とする。
を緩和したデータライン駆動回路を提供することを目的
とする。
【００１９】
【課題を解決するための手段】本発明によれば、液晶表
示パネルの複数のデータラインすなわち、ドレインライ
ンへのデータ書き込みを行うＳ／Ｈ回路群を有するドレ
インライン駆動回路において、各Ｓ／Ｈ回路は個別にド
レインラインへの出力を禁止する機能を有するととも
に、液晶表示パネルへのデータ書き込み開始から一定期
間、Ｓ／Ｈ回路群の出力を時分割で動作させる機能を有
することを特徴とする液晶表示装置が得られる。
示パネルの複数のデータラインすなわち、ドレインライ
ンへのデータ書き込みを行うＳ／Ｈ回路群を有するドレ
インライン駆動回路において、各Ｓ／Ｈ回路は個別にド
レインラインへの出力を禁止する機能を有するととも
に、液晶表示パネルへのデータ書き込み開始から一定期
間、Ｓ／Ｈ回路群の出力を時分割で動作させる機能を有
することを特徴とする液晶表示装置が得られる。
【００２０】また、電源供給側よりもっとも遠いＳ／Ｈ
回路の電源電圧及びグランド電圧を監視し、電源電圧降
下もしくはグランド電位上昇検出時、Ｓ／Ｈ回路群の出
力を時分割動作させる機能をもつことを特徴とする。
回路の電源電圧及びグランド電圧を監視し、電源電圧降
下もしくはグランド電位上昇検出時、Ｓ／Ｈ回路群の出
力を時分割動作させる機能をもつことを特徴とする。
【００２１】さらに、映像信号を監視し、映像信号Ｓ／
Ｈ電圧と電源電圧もしくはグランド電圧とのマージンが
少ない状態が発生したとき、液晶表示パネルへのデータ
書き込み開始から一定期間、Ｓ／Ｈ回路群の出力を時分
割で動作させる機能を有することを特徴とする。
Ｈ電圧と電源電圧もしくはグランド電圧とのマージンが
少ない状態が発生したとき、液晶表示パネルへのデータ
書き込み開始から一定期間、Ｓ／Ｈ回路群の出力を時分
割で動作させる機能を有することを特徴とする。
【００２２】とくに本発明によれば、水平同期周期で映
像データのサンプリングと、データラインへの書き込み
とを交互に行うサンプルホールド回路を１データライン
あたり２系統もつデータライン駆動回路を備え、前記水
平同期信号の立ち上がりから一定期間、互いに逆位相の
一対のトグル状出力禁止信号を出力する出力禁止信号発
生回路と、前記水平同期信号の立ち下がり毎に反転する
選択信号を出力する選択信号発生回路とを備えることに
より、奇数番目のデータラインに接続された前記サンプ
ルホールド回路の出力を、前記水平同期信号と前記一対
のトグル状出力禁止信号の一方の信号にて制御するとと
もに、偶数番目のデータラインに接続された前記サンプ
ルホールド回路の出力を、前記水平同期信号と前記一対
のトグル状出力禁止信号の他方の信号にて制御するもの
であり、かつ、前記２系統のサンプルホールド回路の各
々は動作タイミングが１水平同期周期ずれる関係である
ことを特徴とする液晶表示装置が得られる。
像データのサンプリングと、データラインへの書き込み
とを交互に行うサンプルホールド回路を１データライン
あたり２系統もつデータライン駆動回路を備え、前記水
平同期信号の立ち上がりから一定期間、互いに逆位相の
一対のトグル状出力禁止信号を出力する出力禁止信号発
生回路と、前記水平同期信号の立ち下がり毎に反転する
選択信号を出力する選択信号発生回路とを備えることに
より、奇数番目のデータラインに接続された前記サンプ
ルホールド回路の出力を、前記水平同期信号と前記一対
のトグル状出力禁止信号の一方の信号にて制御するとと
もに、偶数番目のデータラインに接続された前記サンプ
ルホールド回路の出力を、前記水平同期信号と前記一対
のトグル状出力禁止信号の他方の信号にて制御するもの
であり、かつ、前記２系統のサンプルホールド回路の各
々は動作タイミングが１水平同期周期ずれる関係である
ことを特徴とする液晶表示装置が得られる。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２４】第１の実施の形態は、液晶表示パネルへの
書き込み開始時に交互書き込み動作を常に行うことによ
り、書き込み開始時の電流集中を緩和するものである。
第１の実施の形態について図１を参照して説明する。
書き込み開始時に交互書き込み動作を常に行うことによ
り、書き込み開始時の電流集中を緩和するものである。
第１の実施の形態について図１を参照して説明する。
【００２５】水平同期周期で映像データのサンプリング
と、データライン（以下、ドレインラインと称す）への
書き込みとを交互に行うＳ／Ｈ回路を１ドレインライン
あたり２系統もつドレインライン駆動回路１０１は、シ
フトレジスタ回路４０と、選択信号発生回路５０と、書
き込みを禁止する禁止期間制御回路６０と、出力禁止信
号発生回路７０を備える。
と、データライン（以下、ドレインラインと称す）への
書き込みとを交互に行うＳ／Ｈ回路を１ドレインライン
あたり２系統もつドレインライン駆動回路１０１は、シ
フトレジスタ回路４０と、選択信号発生回路５０と、書
き込みを禁止する禁止期間制御回路６０と、出力禁止信
号発生回路７０を備える。
【００２６】シフトレジスタ回路４０は複数のフリップ
フロップ回路４０−１、４０−２・・・を備え、ドット
クロック｛ＤＣＫ｝、水平スタートパルス｛ＨＳＰ｝お
よび水平同期信号｛ｎＨＳ｝が入力されている。選択信
号発生回路５０は、水平同期信号｛ｎＨＳ｝の立ち下が
り毎に反転する選択信号｛ＳＥＬ｝を出力する。
フロップ回路４０−１、４０−２・・・を備え、ドット
クロック｛ＤＣＫ｝、水平スタートパルス｛ＨＳＰ｝お
よび水平同期信号｛ｎＨＳ｝が入力されている。選択信
号発生回路５０は、水平同期信号｛ｎＨＳ｝の立ち下が
り毎に反転する選択信号｛ＳＥＬ｝を出力する。
【００２７】禁止期間制御回路６０は、水平同期信号
｛ｎＨＳ｝の立ち上がりから（ｔｄ）の一定期間ハイ
（以下”Ｈ”と表記する）を出力するワンショットタイ
マ６１を備える。禁止信号発生回路７０は、このワンシ
ョットタイマ６１の出力がロー（以下”Ｌ”と表記す
る）の期間中リセットされドットクロック｛ＤＣＫ｝を
分周器７１によりＮ分周したクロック信号｛ＣＬＫ｝に
よりトグル動作するＴ−フリップフロップ７２と、その
出力を入力とするＡＮＤゲート７３，７４により上記一
定期間、互いに逆位相の関係にある一対のトグル状出力
禁止信号｛ｎＩＮＨ１，ｎＩＮＨ２｝を出力する。
｛ｎＨＳ｝の立ち上がりから（ｔｄ）の一定期間ハイ
（以下”Ｈ”と表記する）を出力するワンショットタイ
マ６１を備える。禁止信号発生回路７０は、このワンシ
ョットタイマ６１の出力がロー（以下”Ｌ”と表記す
る）の期間中リセットされドットクロック｛ＤＣＫ｝を
分周器７１によりＮ分周したクロック信号｛ＣＬＫ｝に
よりトグル動作するＴ−フリップフロップ７２と、その
出力を入力とするＡＮＤゲート７３，７４により上記一
定期間、互いに逆位相の関係にある一対のトグル状出力
禁止信号｛ｎＩＮＨ１，ｎＩＮＨ２｝を出力する。
【００２８】さらに、水平同期信号｛ｎＨＳ｝の他に上
記出力禁止信号発生回路７０の２つ出力｛ｎＩＮＨ１，
ｎＩＮＨ２｝のどちらか一方を入力とするＡＮＤゲート
Ｕ１ｂ・Ｕ２ｂの出力にて制御される、アンプＡ１・Ａ
２の出力スイッチｓｗｂ１・ｓｗｂ２を有する、Ｓ／Ｈ
回路８−１〜８−３ｎから構成される。
記出力禁止信号発生回路７０の２つ出力｛ｎＩＮＨ１，
ｎＩＮＨ２｝のどちらか一方を入力とするＡＮＤゲート
Ｕ１ｂ・Ｕ２ｂの出力にて制御される、アンプＡ１・Ａ
２の出力スイッチｓｗｂ１・ｓｗｂ２を有する、Ｓ／Ｈ
回路８−１〜８−３ｎから構成される。
【００２９】次に、本発明の第１の実施の形態の動作に
ついて図２を参照して説明する。まず、水平同期信号
｛ｎＨＳ｝の立ち上がりでワンショットタイマ６１の出
力｛ＣＨＰＥＮＡ｝が一定期間”Ｈ”となる。この期間
ｔｄは、後述する参考例として説明するように、本発明
が適用されない場合、すなわち、通常の書き込み状態で
は、電源ライン、グランドラインに集中的に電流が流れ
る期間（図８の最下段参照）を目安に決められる。その
期間はコントラスト等を考慮して、ほぼブランキング期
間に相当すると考えて良い。具体例としては、６μｓｅ
ｃ程度であり、これは、通常の１Ｈの１／１０程度であ
る。
ついて図２を参照して説明する。まず、水平同期信号
｛ｎＨＳ｝の立ち上がりでワンショットタイマ６１の出
力｛ＣＨＰＥＮＡ｝が一定期間”Ｈ”となる。この期間
ｔｄは、後述する参考例として説明するように、本発明
が適用されない場合、すなわち、通常の書き込み状態で
は、電源ライン、グランドラインに集中的に電流が流れ
る期間（図８の最下段参照）を目安に決められる。その
期間はコントラスト等を考慮して、ほぼブランキング期
間に相当すると考えて良い。具体例としては、６μｓｅ
ｃ程度であり、これは、通常の１Ｈの１／１０程度であ
る。
【００３０】その結果、Ｔ−フリップフロップ７２のリ
セットが解除され、ドットクロック｛ＤＣＫ｝をＮ分周
したクロック信号｛ＣＬＫ｝を２分周した信号およびそ
の反転信号が出力される。さらに、ＮＡＮＤゲート７
３，７４により水平同期信号｛ｎＨＳ｝の立ち上がりか
ら上記一定期間、交互に”Ｌ”となるトグル状の一対の
出力禁止信号｛ｎＩＮＨ１，ｎＩＮＨ２｝が生成され
る。
セットが解除され、ドットクロック｛ＤＣＫ｝をＮ分周
したクロック信号｛ＣＬＫ｝を２分周した信号およびそ
の反転信号が出力される。さらに、ＮＡＮＤゲート７
３，７４により水平同期信号｛ｎＨＳ｝の立ち上がりか
ら上記一定期間、交互に”Ｌ”となるトグル状の一対の
出力禁止信号｛ｎＩＮＨ１，ｎＩＮＨ２｝が生成され
る。
【００３１】Ｓ／Ｈ回路８の動作を、８−１の右半分に
図示した回路を代表としＳ／Ｈ系統１（Ｕ１ａ，ｓｗａ
１，ＣＨ１，Ａ１，Ｕ１ｂ，ｓｗｂ１）を例に説明す
る。まず、選択信号｛ＳＥＬ｝が”Ｌ”の期間中、ホー
ルドコンデンサＣＨ１には、シフトレジスタ回路４０に
よりタイミングが決定されるサンプリングパルスｓｈｐ
により、各ドレインラインに書き込むための映像信号デ
ータがホールドされる。
図示した回路を代表としＳ／Ｈ系統１（Ｕ１ａ，ｓｗａ
１，ＣＨ１，Ａ１，Ｕ１ｂ，ｓｗｂ１）を例に説明す
る。まず、選択信号｛ＳＥＬ｝が”Ｌ”の期間中、ホー
ルドコンデンサＣＨ１には、シフトレジスタ回路４０に
よりタイミングが決定されるサンプリングパルスｓｈｐ
により、各ドレインラインに書き込むための映像信号デ
ータがホールドされる。
【００３２】次に、選択信号｛ＳＥＬ｝が”Ｈ”の期間
中、水平同期信号｛ｎＨＳ｝が”Ｈ”かつ禁止信号｛ｎ
ＩＮＨ１，ｎＩＮＨ２｝のどちらか一方（図１では奇数
番目のＳ／Ｈ回路ではｎＩＮＨ１，偶数番目のＳ／Ｈ回
路ではｎＩＮＨ２）と接続されているｉｎｈ入力が”
Ｈ”の間、ｓｗｂ１がＯＮ状態となりアンプＡ１を介し
てホールドコンデンサＣＨ１にホールドされた映像信号
データが液晶表示パネル２のドレインライン２−１に出
力（ｏｕｔ）される。尚、Ｓ／Ｈ系統２（Ｕ２ａ，ｓｗ
ａ２，ＣＨ２，Ａ２，Ｕ１ｂ，ｓｗｂ２）は、動作タイ
ミングが１水平同期周期ずれる以外は同じ動作である。
中、水平同期信号｛ｎＨＳ｝が”Ｈ”かつ禁止信号｛ｎ
ＩＮＨ１，ｎＩＮＨ２｝のどちらか一方（図１では奇数
番目のＳ／Ｈ回路ではｎＩＮＨ１，偶数番目のＳ／Ｈ回
路ではｎＩＮＨ２）と接続されているｉｎｈ入力が”
Ｈ”の間、ｓｗｂ１がＯＮ状態となりアンプＡ１を介し
てホールドコンデンサＣＨ１にホールドされた映像信号
データが液晶表示パネル２のドレインライン２−１に出
力（ｏｕｔ）される。尚、Ｓ／Ｈ系統２（Ｕ２ａ，ｓｗ
ａ２，ＣＨ２，Ａ２，Ｕ１ｂ，ｓｗｂ２）は、動作タイ
ミングが１水平同期周期ずれる以外は同じ動作である。
【００３３】ここで、本例においては、２つの禁止信号
がＳ／Ｈ回路に交互（ｎＩＮＨ１→８−１，８−
３，．．．，８−（３ｎ−１），ｎＩＮＨ２→８−２，
８−４，．．．，８−３ｎ）に接続されており、その結
果、水平同期信号｛ｎＨＳ｝の立ち上がり直後から一定
期間、Ｓ／Ｈ回路の書き込み動作が禁止信号｛ｎＩＮＨ
１，ｎＩＮＨ２｝との接続に従い交互に行われることに
なり、ドレインライン駆動回路１０１の電源ライン及び
グランドラインに流れる電流のピークは、各々全Ｓ／Ｈ
回路が一斉に動作した場合の半分に抑えられ、電源電圧
降下及びグランド電位の上昇を低減することができる。
がＳ／Ｈ回路に交互（ｎＩＮＨ１→８−１，８−
３，．．．，８−（３ｎ−１），ｎＩＮＨ２→８−２，
８−４，．．．，８−３ｎ）に接続されており、その結
果、水平同期信号｛ｎＨＳ｝の立ち上がり直後から一定
期間、Ｓ／Ｈ回路の書き込み動作が禁止信号｛ｎＩＮＨ
１，ｎＩＮＨ２｝との接続に従い交互に行われることに
なり、ドレインライン駆動回路１０１の電源ライン及び
グランドラインに流れる電流のピークは、各々全Ｓ／Ｈ
回路が一斉に動作した場合の半分に抑えられ、電源電圧
降下及びグランド電位の上昇を低減することができる。
【００３４】なお、液晶表示パネル２０および走査ライ
ン駆動回路３０については、図９の従来例の液晶表示パ
ネル１および走査ライン駆動回路１８に対応するもので
あり、実質的な相違点はないので、ここでは説明を省略
する。
ン駆動回路３０については、図９の従来例の液晶表示パ
ネル１および走査ライン駆動回路１８に対応するもので
あり、実質的な相違点はないので、ここでは説明を省略
する。
【００３５】次に、本発明の第２の実施の形態につき、
図３を参照して説明する。本実施の形態は、一斉書き込
みを行い、駆動回路の内部電源電圧降下（もしくはグラ
ンド電圧の上昇）を検出した時に交互書き込み動作を行
うものである。第１の実施の形態と同様に、書き込み出
力制御回路は、Ｓ／Ｈ回路の電源ライン９０の給電部と
給電部からもっとも遠い点との電位差、及び、Ｓ／Ｈ回
路のグランドライン１００の給電部と給電部からもっと
も遠い点との電位差を検出する検出器６２及び６３と、
検出器６２・６３の出力と基準電位Ｖｒｅｆを比較する
比較器６４と、比較器６４の出力の立ち下がりから図示
の（ｔｄ）の一定期間”Ｈ”を保持するオフディレイ回
路６５からなる制御回路６０２と、この制御回路６０２
の出力が”Ｌ”の期間中リセットされドットクロック
｛ＤＣＫ｝を分周器７１によりＮ分周したクロック信号
｛ＣＬＫ｝によりトグル動作するＴ−フリップフロップ
７２と、その出力を入力とするＡＮＤゲート７３，７４
により禁止信号｛ｎＩＮＨ１，ｎＩＮＨ２｝を出力す
る、禁止信号発生回路７０と、第１の実施の形態と同様
のＳ／Ｈ回路８−１〜８−３ｎから構成される。
図３を参照して説明する。本実施の形態は、一斉書き込
みを行い、駆動回路の内部電源電圧降下（もしくはグラ
ンド電圧の上昇）を検出した時に交互書き込み動作を行
うものである。第１の実施の形態と同様に、書き込み出
力制御回路は、Ｓ／Ｈ回路の電源ライン９０の給電部と
給電部からもっとも遠い点との電位差、及び、Ｓ／Ｈ回
路のグランドライン１００の給電部と給電部からもっと
も遠い点との電位差を検出する検出器６２及び６３と、
検出器６２・６３の出力と基準電位Ｖｒｅｆを比較する
比較器６４と、比較器６４の出力の立ち下がりから図示
の（ｔｄ）の一定期間”Ｈ”を保持するオフディレイ回
路６５からなる制御回路６０２と、この制御回路６０２
の出力が”Ｌ”の期間中リセットされドットクロック
｛ＤＣＫ｝を分周器７１によりＮ分周したクロック信号
｛ＣＬＫ｝によりトグル動作するＴ−フリップフロップ
７２と、その出力を入力とするＡＮＤゲート７３，７４
により禁止信号｛ｎＩＮＨ１，ｎＩＮＨ２｝を出力す
る、禁止信号発生回路７０と、第１の実施の形態と同様
のＳ／Ｈ回路８−１〜８−３ｎから構成される。
【００３６】この第２の実施の形態の動作を図４を参照
して以下に説明する。図４は、電源側の電圧降下検出時
の動作例を示すものであり、液晶表示パネルへの書き込
み開始時、各Ｓ／Ｈ回路からドレインラインに一斉にデ
ータ出力（画素及び寄生容量への充放電）が行われる。
して以下に説明する。図４は、電源側の電圧降下検出時
の動作例を示すものであり、液晶表示パネルへの書き込
み開始時、各Ｓ／Ｈ回路からドレインラインに一斉にデ
ータ出力（画素及び寄生容量への充放電）が行われる。
【００３７】この電流は、ドレインライン駆動回路の電
源ライン及びグランドラインを流れその配線抵抗により
Ｓ／Ｈ回路の電源電圧降下及びグランドライン電位の上
昇を招くことになる。
源ライン及びグランドラインを流れその配線抵抗により
Ｓ／Ｈ回路の電源電圧降下及びグランドライン電位の上
昇を招くことになる。
【００３８】ここで、電源ライン９０の両端は、検出器
６２の入力に接続されており検出器６２は入力の差電圧
即ち電源ライン９０の給電部から終端部の間の電位降下
量を出力する。
６２の入力に接続されており検出器６２は入力の差電圧
即ち電源ライン９０の給電部から終端部の間の電位降下
量を出力する。
【００３９】又、グランドライン１００の両端は検出器
６３の入力に接続されており同様にグランドライン１０
０の給電部から終端部の間の電位上昇量を出力する。
６３の入力に接続されており同様にグランドライン１０
０の給電部から終端部の間の電位上昇量を出力する。
【００４０】検出器６２，６３の出力及び基準電圧源Ｖ
ｒｅｆは比較器６４の入力に接続されており、比較器６
４は、検出器６２，６３の少なくともどちらか一方の出
力電圧が基準電圧源Ｖｒｅｆより大きい時”Ｈ”となる
電圧異常検出信号｛ＷＡＲ｝を出力する。
ｒｅｆは比較器６４の入力に接続されており、比較器６
４は、検出器６２，６３の少なくともどちらか一方の出
力電圧が基準電圧源Ｖｒｅｆより大きい時”Ｈ”となる
電圧異常検出信号｛ＷＡＲ｝を出力する。
【００４１】電圧異常検出信号｛ＷＡＲ｝は、オフディ
レイ回路６５により一定時間以上の幅の”Ｈ”信号に整
形された制御信号｛ＣＨＰＥＮＡ｝として出力される。
制御信号｛ＣＨＰＥＮＡ｝の”Ｈ”により、Ｔ−フリッ
プフロップ７２のリセットが解除され、ドットクロック
｛ＤＣＫ｝をＮ分周したクロック信号｛ＣＬＫ｝を２分
周した信号およびその反転信号が出力され、ＮＡＮＤゲ
ート７３、７４により電圧異常検出から一定期間、交互
に”Ｌ”となる禁止信号｛ｎＩＮＨ１，ｎＩＮＨ２｝が
生成される。
レイ回路６５により一定時間以上の幅の”Ｈ”信号に整
形された制御信号｛ＣＨＰＥＮＡ｝として出力される。
制御信号｛ＣＨＰＥＮＡ｝の”Ｈ”により、Ｔ−フリッ
プフロップ７２のリセットが解除され、ドットクロック
｛ＤＣＫ｝をＮ分周したクロック信号｛ＣＬＫ｝を２分
周した信号およびその反転信号が出力され、ＮＡＮＤゲ
ート７３、７４により電圧異常検出から一定期間、交互
に”Ｌ”となる禁止信号｛ｎＩＮＨ１，ｎＩＮＨ２｝が
生成される。
【００４２】Ｓ／Ｈ回路８の動作は第１の実施の形態と
同じであり、その結果、液晶表示パネルへのデータ書き
込み時の出力電流により一定値以上の内部電源電圧の降
下（もしくはグランド電位の上昇）が発生した瞬間及び
その後一定期間、Ｓ／Ｈ回路の書き込み動作が禁止信号
｛ｎＩＮＨ１，ｎＩＮＨ２｝との接続に従い交互に行わ
れることになり、ドレインライン駆動回路１０１の電源
ライン９０及びグランドライン１００に流れる電流のピ
ークは、各々全Ｓ／Ｈ回路が一斉に動作した場合の半分
に抑えられ、電源電圧降下、グランド電位の上昇を低減
することができる。
同じであり、その結果、液晶表示パネルへのデータ書き
込み時の出力電流により一定値以上の内部電源電圧の降
下（もしくはグランド電位の上昇）が発生した瞬間及び
その後一定期間、Ｓ／Ｈ回路の書き込み動作が禁止信号
｛ｎＩＮＨ１，ｎＩＮＨ２｝との接続に従い交互に行わ
れることになり、ドレインライン駆動回路１０１の電源
ライン９０及びグランドライン１００に流れる電流のピ
ークは、各々全Ｓ／Ｈ回路が一斉に動作した場合の半分
に抑えられ、電源電圧降下、グランド電位の上昇を低減
することができる。
【００４３】次に、本発明の第３の実施の形態を図５を
参照して、説明する。第１の実施の形態では、液晶への
書き込み開始時に常に交互書き込み動作を行うのに対
し、第３の実施の形態においては、通常は一斉書き込み
を行い、映像信号と電源電圧・グランド電圧の電位差が
小さく両者の逆転関係が起きやすい場合のみ書き込み開
始時交互書き込み動作を行うものである。
参照して、説明する。第１の実施の形態では、液晶への
書き込み開始時に常に交互書き込み動作を行うのに対
し、第３の実施の形態においては、通常は一斉書き込み
を行い、映像信号と電源電圧・グランド電圧の電位差が
小さく両者の逆転関係が起きやすい場合のみ書き込み開
始時交互書き込み動作を行うものである。
【００４４】図５に示すように、書き込み出力制御回路
は、映像信号電圧の監視・判定を行う制御回路６０３と
Ｓ／Ｈ回路の書き込み抑制信号を生成する禁止信号発生
回路７０とＳ／Ｈ回路８−１〜８−３ｎで構成される。
は、映像信号電圧の監視・判定を行う制御回路６０３と
Ｓ／Ｈ回路の書き込み抑制信号を生成する禁止信号発生
回路７０とＳ／Ｈ回路８−１〜８−３ｎで構成される。
【００４５】制御回路６０３は、映像信号サンプリング
開始パルス｛ＨＳＰｉ｝をセット、サンプリング終了パ
ルス｛ＨＳＰｏ｝の立ち下がりエッジでクリアされるフ
リップフロップ６６の出力と、映像信号Ｒ・Ｇ・Ｂをデ
ータ入力とし、フリップフロップ６６の出力を映像信号
監視期間入力、垂直同期信号｛ｎＶＳ｝をホールドデー
タリセット入力とするピークホールド回路６７と、ピー
クホールド回路６７のＭＡＸ値出力・ＭＩＮ値出力を基
準電圧ＶＨ・ＶＬと比較する比較器６８・６９と比較器
６８・６９の出力を入力とするＯＲゲート６１０と、水
平同期信号｛ｎＨＳ｝の立ち上がりから一定期間”Ｈ”
を出力するワンショットタイマ６１と、ワンショットタ
イマ６１の出力とＯＲゲート６１０の出力とを入力とす
るＡＮＤゲート６１１とから構成される。
開始パルス｛ＨＳＰｉ｝をセット、サンプリング終了パ
ルス｛ＨＳＰｏ｝の立ち下がりエッジでクリアされるフ
リップフロップ６６の出力と、映像信号Ｒ・Ｇ・Ｂをデ
ータ入力とし、フリップフロップ６６の出力を映像信号
監視期間入力、垂直同期信号｛ｎＶＳ｝をホールドデー
タリセット入力とするピークホールド回路６７と、ピー
クホールド回路６７のＭＡＸ値出力・ＭＩＮ値出力を基
準電圧ＶＨ・ＶＬと比較する比較器６８・６９と比較器
６８・６９の出力を入力とするＯＲゲート６１０と、水
平同期信号｛ｎＨＳ｝の立ち上がりから一定期間”Ｈ”
を出力するワンショットタイマ６１と、ワンショットタ
イマ６１の出力とＯＲゲート６１０の出力とを入力とす
るＡＮＤゲート６１１とから構成される。
【００４６】図６を参照して、本提案の第３の実施の形
態の動作を説明する。図６は、映像信号（Ｒ・Ｇ・Ｂ）
が、矢印ＮＺで示す時点で外部ノイズ等により通常より
高い電圧の映像信号が入力された時の例を示すものであ
り、ＲＳフリップフロップ６６は、サンプリング開始パ
ルス｛ＨＳＰｉ｝でセットされサンプリング終了パルス
｛ＨＳＰｏ｝でクリアされる監視期間信号｛ＭＯＮ｝を
出力する。
態の動作を説明する。図６は、映像信号（Ｒ・Ｇ・Ｂ）
が、矢印ＮＺで示す時点で外部ノイズ等により通常より
高い電圧の映像信号が入力された時の例を示すものであ
り、ＲＳフリップフロップ６６は、サンプリング開始パ
ルス｛ＨＳＰｉ｝でセットされサンプリング終了パルス
｛ＨＳＰｏ｝でクリアされる監視期間信号｛ＭＯＮ｝を
出力する。
【００４７】映像信号ピークホールド回路６７は、監視
期間信号｛ＭＯＮ｝が”Ｈ”の間、映像信号（Ｒ・Ｇ・
Ｂ）の電圧を監視し、その最大値をＭＡＸ出力に、最小
値をＭＩＮ出力にホールドする。尚、各ホールドデータ
は垂直同期信号｛ｎＶＳ｝時にＭＡＸ出力はグランド電
位に、ＭＩＮ出力は電源電位にリセットされる。
期間信号｛ＭＯＮ｝が”Ｈ”の間、映像信号（Ｒ・Ｇ・
Ｂ）の電圧を監視し、その最大値をＭＡＸ出力に、最小
値をＭＩＮ出力にホールドする。尚、各ホールドデータ
は垂直同期信号｛ｎＶＳ｝時にＭＡＸ出力はグランド電
位に、ＭＩＮ出力は電源電位にリセットされる。
【００４８】比較器６８は基準電圧ＶＨとピークホール
ド回路６７のＭＡＸ出力を比較しＭＡＸ出力＞ＶＨの場
合”Ｈ”を出力する。
ド回路６７のＭＡＸ出力を比較しＭＡＸ出力＞ＶＨの場
合”Ｈ”を出力する。
【００４９】又、比較器６９は基準電圧ＶＬとピークホ
ールド回路６７のＭＩＮ出力を比較しＭＩＮ出力＜ＶＬ
の場合”Ｈ”を出力する。
ールド回路６７のＭＩＮ出力を比較しＭＩＮ出力＜ＶＬ
の場合”Ｈ”を出力する。
【００５０】これらはＯＲゲート６１０を介しＳ／Ｈ電
圧注意信号｛ＷＡＲ｝として出力される。更に注意信号
｛ＷＡＲ｝と、水平同期信号｛ｎＨＳ｝の立ち上がりで
一定期間（ｔｄ）”Ｈ”となるワンショットタイマ６１
の出力は、ＡＮＤゲート６１１を介して、禁止信号発生
許可信号｛ＣＨＰＥＮＡ｝として出力される。
圧注意信号｛ＷＡＲ｝として出力される。更に注意信号
｛ＷＡＲ｝と、水平同期信号｛ｎＨＳ｝の立ち上がりで
一定期間（ｔｄ）”Ｈ”となるワンショットタイマ６１
の出力は、ＡＮＤゲート６１１を介して、禁止信号発生
許可信号｛ＣＨＰＥＮＡ｝として出力される。
【００５１】したがって、図６の最下段の矢印ＴＷ以
降、出力禁止信号発生回路７０とＳ／Ｈ回路の動作は、
第１の実施の形態と同じである。その結果、ノイズ印加
などにより、映像信号電圧と電源電圧もしくは映像信号
とグランド電圧が接近し、両電位間のマージンが少ない
状態が発生したとき、液晶表示パネルへの書き込み開始
から一定期間は、書き込み動作が禁止信号｛ｎＩＮＨ
１，ｎＩＮＨ２｝との接続に従い交互に行われることに
なり、ドレインライン駆動回路１０１の電源ライン及び
グランドラインに流れる電流のピークは、各々全Ｓ／Ｈ
回路が一斉に動作した場合の半分に抑えられ、電源電圧
降下及びグランド電位の上昇を低減することができる。
降、出力禁止信号発生回路７０とＳ／Ｈ回路の動作は、
第１の実施の形態と同じである。その結果、ノイズ印加
などにより、映像信号電圧と電源電圧もしくは映像信号
とグランド電圧が接近し、両電位間のマージンが少ない
状態が発生したとき、液晶表示パネルへの書き込み開始
から一定期間は、書き込み動作が禁止信号｛ｎＩＮＨ
１，ｎＩＮＨ２｝との接続に従い交互に行われることに
なり、ドレインライン駆動回路１０１の電源ライン及び
グランドラインに流れる電流のピークは、各々全Ｓ／Ｈ
回路が一斉に動作した場合の半分に抑えられ、電源電圧
降下及びグランド電位の上昇を低減することができる。
【００５２】かつ、通常状態すなわち両電位間に十分な
マージンがある時は一斉書き込み動作となるため、書き
込み時間を長くとる事ができる。
マージンがある時は一斉書き込み動作となるため、書き
込み時間を長くとる事ができる。
【００５３】以上述べたように、本発明によれば、書き
込み開始直後からの一定期間、もしくは、内部電源電圧
降下・グランド電圧上昇を検出した時、Ｓ／Ｈ回路の一
斉動作を止め交互動作とすることにより、電源・グラン
ド電位とＳ／Ｈ回路にホールドしている映像信号電圧の
逆転関係が発生することを抑制し、ドレインライン駆動
回路のラッチアップ等を防止することができる。
込み開始直後からの一定期間、もしくは、内部電源電圧
降下・グランド電圧上昇を検出した時、Ｓ／Ｈ回路の一
斉動作を止め交互動作とすることにより、電源・グラン
ド電位とＳ／Ｈ回路にホールドしている映像信号電圧の
逆転関係が発生することを抑制し、ドレインライン駆動
回路のラッチアップ等を防止することができる。
【００５４】なお、上述の例では、Ｓ／Ｈ回路の奇数番
目と偶数番目を交互に制御したが、本発明はそれに限ら
ず、例えば液晶表示パネルの左半分に対応するＳ／Ｈ回
路と右半分に対応するＳ／Ｈ回路とを交互に制御する場
合にも適用できる。さらに、上記の説明ではＳ／Ｈ回路
を１ドレインラインあたり２系統もつドレインライン駆
動回路とした場合について述べたが、本発明は、Ｓ／Ｈ
回路を１ドレインラインあたり１系統の場合にも適用で
きることは言うまでもない。
目と偶数番目を交互に制御したが、本発明はそれに限ら
ず、例えば液晶表示パネルの左半分に対応するＳ／Ｈ回
路と右半分に対応するＳ／Ｈ回路とを交互に制御する場
合にも適用できる。さらに、上記の説明ではＳ／Ｈ回路
を１ドレインラインあたり２系統もつドレインライン駆
動回路とした場合について述べたが、本発明は、Ｓ／Ｈ
回路を１ドレインラインあたり１系統の場合にも適用で
きることは言うまでもない。
【００５５】また、水平同期周期で映像データのサンプ
リング、データのドレインラインへの書き込みを交互に
行うＳ／Ｈ回路を１ドレインラインあたり２系統もつド
レインライン駆動回路としただけでは、上記本発明の効
果は得られない。
リング、データのドレインラインへの書き込みを交互に
行うＳ／Ｈ回路を１ドレインラインあたり２系統もつド
レインライン駆動回路としただけでは、上記本発明の効
果は得られない。
【００５６】すなわち、各Ｓ／Ｈ回路は個別にデータラ
インへの出力を禁止する上記実施の形態で説明した機能
を省略した場合を、図７および図８を参照して、以下に
参考例として説明しておく。
インへの出力を禁止する上記実施の形態で説明した機能
を省略した場合を、図７および図８を参照して、以下に
参考例として説明しておく。
【００５７】ドレインライン駆動回路１０１の書き込み
出力制御回路は、水平同期信号｛ｎＨＳ｝の立ち下がり
毎に反転する選択信号｛ＳＥＬ｝と水平同期信号｛ｎＨ
Ｓ｝を入力とするＡＮＤゲートＵ１ｂ・Ｕ２ｂにて制御
される、アンプＡ１・Ａ２の出力スイッチｓｗｂ１・ｓ
ｗｂ２を有するＳ／Ｈ回路８−１〜８−３ｎ、から構成
される。
出力制御回路は、水平同期信号｛ｎＨＳ｝の立ち下がり
毎に反転する選択信号｛ＳＥＬ｝と水平同期信号｛ｎＨ
Ｓ｝を入力とするＡＮＤゲートＵ１ｂ・Ｕ２ｂにて制御
される、アンプＡ１・Ａ２の出力スイッチｓｗｂ１・ｓ
ｗｂ２を有するＳ／Ｈ回路８−１〜８−３ｎ、から構成
される。
【００５８】Ｓ／Ｈ回路８の動作を、Ｓ／Ｈ系統１（構
成：Ｕ１ａ，ｓｗａ１，ＣＨ１，Ａ１，Ｕ１ｂ，ｓｗｂ
１）を例に説明する。選択信号｛ＳＥＬ｝が”Ｌ”の期
間中、まず、ホールドコンデンサＣＨ１には、シフトレ
ジスタ回路４０によりタイミングが決定されるサンプリ
ングパルスにより、各ドレインラインに書き込むための
映像信号データがホールドされる。
成：Ｕ１ａ，ｓｗａ１，ＣＨ１，Ａ１，Ｕ１ｂ，ｓｗｂ
１）を例に説明する。選択信号｛ＳＥＬ｝が”Ｌ”の期
間中、まず、ホールドコンデンサＣＨ１には、シフトレ
ジスタ回路４０によりタイミングが決定されるサンプリ
ングパルスにより、各ドレインラインに書き込むための
映像信号データがホールドされる。
【００５９】次に、選択信号｛ＳＥＬ｝が”Ｈ”の期間
中、水平同期信号｛ｎＨＳ｝が”Ｈ”の間、ｓｗｂ１が
ＯＮ状態となりアンプＡ１を介してホールドコンデンサ
ＣＨ１にホールドされた映像信号データが液晶表示パネ
ル２のドレインライン２−１〜２−３ｎに出力される。
中、水平同期信号｛ｎＨＳ｝が”Ｈ”の間、ｓｗｂ１が
ＯＮ状態となりアンプＡ１を介してホールドコンデンサ
ＣＨ１にホールドされた映像信号データが液晶表示パネ
ル２のドレインライン２−１〜２−３ｎに出力される。
【００６０】尚、Ｓ／Ｈ系統２は、動作タイミングが１
水平同期周期ずれる以外は同じ動作である。
水平同期周期ずれる以外は同じ動作である。
【００６１】従って、この参考例では、水平同期信号
｛ｎＨＳ｝が”Ｈ”になるタイミングで、全Ｓ／Ｈ回路
の書き込み動作が一斉に行われることになる。この例で
は、常にドレインライン駆動回路の全Ｓ／Ｈ回路が一斉
に書き込み動作を行うため、電源ライン・グランドライ
ンに集中的な電流が流れ（図８の最下段を参照）、電源
ライン・グランドラインのインピーダンスにより、電源
電圧降下・グランド電位上昇が大きくなり、Ｓ／Ｈでホ
ールドしている信号電圧によっては、両者の反転関係に
よるラッチアップが発生する恐れがある。
｛ｎＨＳ｝が”Ｈ”になるタイミングで、全Ｓ／Ｈ回路
の書き込み動作が一斉に行われることになる。この例で
は、常にドレインライン駆動回路の全Ｓ／Ｈ回路が一斉
に書き込み動作を行うため、電源ライン・グランドライ
ンに集中的な電流が流れ（図８の最下段を参照）、電源
ライン・グランドラインのインピーダンスにより、電源
電圧降下・グランド電位上昇が大きくなり、Ｓ／Ｈでホ
ールドしている信号電圧によっては、両者の反転関係に
よるラッチアップが発生する恐れがある。
【００６２】
【発明の効果】このように、本発明の構成によれば、書
き込み開始直後からの一定期間、もしくは、内部電源電
圧降下・グランド電圧上昇を検出した時、Ｓ／Ｈ回路の
一斉動作を止め交互動作とすることにより、電源・グラ
ンド電位とＳ／Ｈ回路にホールドしている映像信号電圧
の逆転関係が発生することを抑制し、ドレインライン駆
動回路のラッチアップ等を防止することができる。
き込み開始直後からの一定期間、もしくは、内部電源電
圧降下・グランド電圧上昇を検出した時、Ｓ／Ｈ回路の
一斉動作を止め交互動作とすることにより、電源・グラ
ンド電位とＳ／Ｈ回路にホールドしている映像信号電圧
の逆転関係が発生することを抑制し、ドレインライン駆
動回路のラッチアップ等を防止することができる。
【図１】本発明の第１の実施の形態によるデータライン
駆動回路を示す回路ブロック図である。
駆動回路を示す回路ブロック図である。
【図２】図１の駆動回路における動作説明用のタイムチ
ャートである。
ャートである。
【図３】本発明の第２の実施の形態によるデータライン
駆動回路を示す回路ブロック図である。
駆動回路を示す回路ブロック図である。
【図４】図３の駆動回路における動作説明用のタイムチ
ャートである。
ャートである。
【図５】本発明の第３の実施の形態によるデータライン
駆動回路を示す回路ブロック図である。
駆動回路を示す回路ブロック図である。
【図６】図５の駆動回路における動作説明用のタイムチ
ャートである。
ャートである。
【図７】本発明に関係する参考例によるデータライン駆
動回路を示す回路ブロック図である。
動回路を示す回路ブロック図である。
【図８】図７の駆動回路における動作説明用のタイムチ
ャートである。
ャートである。
【図９】従来例によるデータライン駆動回路を示す回路
ブロック図である。
ブロック図である。
【図１０】図９の駆動回路における動作説明用のタイム
チャートである。
チャートである。
１０１ データライン駆動回路（ドレインライン駆動
回路） ２０ 液晶表示パネル ３０ 走査ライン駆動回路 ４０ シフトレジスタ回路 ５０ 選択信号発生回路 ６０ 禁止期間制御回路 ７０ 出力禁止信号発生回路
回路） ２０ 液晶表示パネル ３０ 走査ライン駆動回路 ４０ シフトレジスタ回路 ５０ 選択信号発生回路 ６０ 禁止期間制御回路 ７０ 出力禁止信号発生回路
Claims (7)
- 【請求項１】 液晶表示パネルの複数のデータラインへ
のデータ書き込みを行うデータサンプルホールド回路群
を有し、前記サンプルホールド回路群の各々は個別に前
記データラインへの出力を禁止する機能を有するデータ
ライン駆動回路を備える液晶表示装置において、前記デ
ータライン駆動回路は、前記液晶表示パネルへのデータ
書き込み開始から一定期間は、前記液晶表示パネルへの
書き込み時の電流集中を緩和するようにサンプルホール
ド回路の出力を時分割で動作させることを特徴とする液
晶表示装置。 - 【請求項２】 前記サンプルホールド回路群の各々は、
動作タイミングが１水平同期周期ずれる関係にある２系
統のサンプルホールド回路を有することを特徴とする請
求項１に記載の液晶表示装置。 - 【請求項３】 前記データライン駆動回路は、電源給電
側よりもっとも遠いサンプルホールド回路の電源電圧及
びグランド電圧を監視し、電源給電側の電源電圧、グラ
ンド電圧との差が一定値以上となったとき、前記サンプ
ルホールド回路の出力を時分割動作させることにより液
晶表示パネルへの書き込み時の電流集中による電源電圧
降下、グランド電位上昇を緩和するように構成されてい
ることを特徴とする請求項１または２に記載の液晶表示
装置。 - 【請求項４】 前記データライン駆動回路は、液晶表示
パネルへの映像信号入力を監視し、電源電圧もしくはグ
ランド電圧との電位差が一定値以下となったときのみ前
記サンプルホールド回路の出力を時分割動作させること
を特徴とする請求項１または２に記載の液晶表示装置。 - 【請求項５】 前記データライン駆動回路は、液晶表示
パネルへの映像信号入力を監視し、前記サンプルホール
ド回路がホールドしている映像信号との逆転現象に対す
るマージンが少ないときのみ前記サンプルホールド回路
の出力を時分割動作させて、前記液晶表示パネルへの書
き込み時の電流集中による電源電圧降下およびグランド
電位上昇を緩和することを特徴とする請求項１または２
に記載の液晶表示装置。 - 【請求項６】 液晶表示パネルの複数のデータラインへ
のデータ書き込みを行う２系統のデータサンプルホール
ド回路群を有し、前記２系統のサンプルホールド回路の
各々は動作タイミングが１水平同期周期ずれる関係であ
るとともに、個別に前記データラインへの出力を禁止す
る機能を有するデータライン駆動回路を備え、かつ、前
記データライン駆動回路は、前記液晶表示パネルへのデ
ータ書き込み開始から一定期間は、前記液晶表示パネル
への書き込み時の電流集中を緩和するようにサンプルホ
ールド回路の出力を時分割で動作させることを特徴とす
る液晶表示装置。 - 【請求項７】 水平同期周期で映像データのサンプリン
グと、データラインへの書き込みとを交互に行うサンプ
ルホールド回路を１データラインあたり２系統もつデー
タライン駆動回路を備え、前記水平同期信号の立ち上が
りから一定期間、互いに逆位相の一対のトグル状出力禁
止信号を出力する出力禁止信号発生回路と、前記水平同
期信号の立ち下がり毎に反転する選択信号を出力する選
択信号発生回路とを備えることにより、奇数番目のデー
タラインに接続された前記サンプルホールド回路の出力
を、前記水平同期信号と前記一対のトグル状出力禁止信
号の一方の信号にて制御するとともに、偶数番目のデー
タラインに接続された前記サンプルホールド回路の出力
を、前記水平同期信号と前記一対のトグル状出力禁止信
号の他方の信号にて制御するものであり、かつ、前記２
系統のサンプルホールド回路の各々は動作タイミングが
１水平同期周期ずれる関係であることを特徴とする液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104578A JP2001290469A (ja) | 2000-04-06 | 2000-04-06 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104578A JP2001290469A (ja) | 2000-04-06 | 2000-04-06 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001290469A true JP2001290469A (ja) | 2001-10-19 |
Family
ID=18618095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000104578A Withdrawn JP2001290469A (ja) | 2000-04-06 | 2000-04-06 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001290469A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003038797A1 (fr) * | 2001-10-31 | 2003-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Circuit de commande de lignes de signal et dispositif electroluminescent |
| US7180479B2 (en) | 2001-10-30 | 2007-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Signal line drive circuit and light emitting device and driving method therefor |
| US7193619B2 (en) | 2001-10-31 | 2007-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| US7463278B2 (en) | 2004-04-12 | 2008-12-09 | Ricoh Company, Ltd. | Pixel clock generation circuit |
| US7576734B2 (en) | 2001-10-30 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit, light emitting device, and method for driving the same |
| US7742064B2 (en) | 2001-10-30 | 2010-06-22 | Semiconductor Energy Laboratory Co., Ltd | Signal line driver circuit, light emitting device and driving method thereof |
| US8659529B2 (en) | 2003-01-17 | 2014-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Current source circuit, a signal line driver circuit and a driving method thereof and a light emitting device |
-
2000
- 2000-04-06 JP JP2000104578A patent/JP2001290469A/ja not_active Withdrawn
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7742064B2 (en) | 2001-10-30 | 2010-06-22 | Semiconductor Energy Laboratory Co., Ltd | Signal line driver circuit, light emitting device and driving method thereof |
| US8624802B2 (en) | 2001-10-30 | 2014-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driver circuit and light emitting device and driving method therefor |
| US8314754B2 (en) | 2001-10-30 | 2012-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driver circuit, light emitting device and driving method thereof |
| US7180479B2 (en) | 2001-10-30 | 2007-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Signal line drive circuit and light emitting device and driving method therefor |
| US8164548B2 (en) | 2001-10-30 | 2012-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driver circuit and light emitting device and driving method therefor |
| US7961159B2 (en) | 2001-10-30 | 2011-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driver circuit, light emitting device and driving method thereof |
| US7576734B2 (en) | 2001-10-30 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit, light emitting device, and method for driving the same |
| US7948453B2 (en) | 2001-10-31 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| JPWO2003038797A1 (ja) * | 2001-10-31 | 2005-02-24 | 株式会社半導体エネルギー研究所 | 信号線駆動回路及び発光装置 |
| US7791566B2 (en) | 2001-10-31 | 2010-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| WO2003038797A1 (fr) * | 2001-10-31 | 2003-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Circuit de commande de lignes de signal et dispositif electroluminescent |
| US9076385B2 (en) | 2001-10-31 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| JP4811845B2 (ja) * | 2001-10-31 | 2011-11-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7193619B2 (en) | 2001-10-31 | 2007-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| US8294640B2 (en) | 2001-10-31 | 2012-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| US6963336B2 (en) | 2001-10-31 | 2005-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| US8593377B2 (en) | 2001-10-31 | 2013-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| US7583257B2 (en) | 2001-10-31 | 2009-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| US8659529B2 (en) | 2003-01-17 | 2014-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Current source circuit, a signal line driver circuit and a driving method thereof and a light emitting device |
| US9626913B2 (en) | 2003-01-17 | 2017-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Current source circuit, a signal line driver circuit and a driving method thereof and a light emitting device |
| US7463278B2 (en) | 2004-04-12 | 2008-12-09 | Ricoh Company, Ltd. | Pixel clock generation circuit |
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|---|---|---|---|
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