JP7497399B2 - 液晶表示装置 - Google Patents

液晶表示装置 Download PDF

Info

Publication number
JP7497399B2
JP7497399B2 JP2022153789A JP2022153789A JP7497399B2 JP 7497399 B2 JP7497399 B2 JP 7497399B2 JP 2022153789 A JP2022153789 A JP 2022153789A JP 2022153789 A JP2022153789 A JP 2022153789A JP 7497399 B2 JP7497399 B2 JP 7497399B2
Authority
JP
Japan
Prior art keywords
layer
transistor
oxide
oxide semiconductor
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022153789A
Other languages
English (en)
Other versions
JP2023002549A (ja
Inventor
舜平 山崎
淳一郎 坂田
健吾 秋元
耕生 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2023002549A publication Critical patent/JP2023002549A/ja
Application granted granted Critical
Publication of JP7497399B2 publication Critical patent/JP7497399B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Shift Register Type Memory (AREA)
  • Weting (AREA)
  • Recrystallisation Techniques (AREA)

Description

酸化物半導体を用いる半導体装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、液晶表示装置や発光装置などの電気光学装置、半導体回路及び電子機器は全
て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数～数百ｎｍ程度）を用い
てトランジスタを構成する技術が注目されている。トランジスタはＩＣや電気光学装置の
ような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が
急がれている。
半導体特性を示す材料の一つとして、金属酸化物が挙げられる。半導体特性を示す金属酸
化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあ
り、この様な半導体特性を示す金属酸化物をチャネル形成領域とするトランジスタが既に
知られている（特許文献１及び特許文献２）。
また、酸化物半導体を用いたトランジスタは、比較的電界効果移動度が高い。そのため、
該トランジスタを用いて、表示装置などの駆動回路を構成することもできる。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
絶縁表面上に複数の異なる回路を形成する場合、例えば、画素回路（画素部とも言う）と
駆動回路を同一基板上に形成する場合には、画素回路に用いるトランジスタには、オンオ
フ比が大きいなどの優れたスイッチング特性が要求され、駆動回路に用いるトランジスタ
には高速動作が可能なことが要求される。特に、表示部が高精細であればあるほど、表示
画像の書き込み時間が短くなるため、駆動回路に用いるトランジスタは高速動作させるこ
とが好ましい。また、高精細化に伴って低下する開口率を向上させることで表示品質を高
めることができる。
従って、本発明の一態様は、上記課題を解決することを目的とする。すなわち、優れたス
イッチング特性を有し、高速動作が可能であり、かつ表示部を高精細化しても開口率の低
減を引き起こさない半導体装置を提供することを目的とする。
本明細書で開示する本発明の一態様は、同一基板上にトランジスタで駆動回路部及び画素
部を形成した半導体装置及びその作製方法であり、当該トランジスタは、ソース領域及び
ドレイン領域に酸化物導電体を含み、且つ半導体層が酸化物半導体によって構成されてい
ることを特徴とする。
本明細書で開示する本発明の一態様は、同一基板上に第１のトランジスタを有する画素部
と、第２のトランジスタを有する駆動回路部を有し、第１のトランジスタ及び第２のトラ
ンジスタは、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に表層
がナノ結晶からなる微結晶群で形成された酸化物半導体層と、酸化物半導体層の一部と重
なるソース電極層及びドレイン電極層と、酸化物半導体層と接する酸化物絶縁層と、を有
し、第１のトランジスタのゲート電極層、ソース電極層及びドレイン電極層は、非晶質の
酸化物導電体で形成されており、第２のトランジスタのゲート電極層、ソース電極層及び
ドレイン電極層は、金属で形成されていることを特徴とする半導体装置である。
なお、本明細書において、第１、第２として付される序数詞は便宜上用いるものであり、
工程順または積層順を示すものではない。また、本明細書において発明を特定するための
事項として固有の名称を示すものではない。
上記構成において、第１のトランジスタのゲート電極層、ソース電極層及びドレイン電極
層に透光性を有する材料を用いることで、開口率を高くすることができる。
また、第２のトランジスタのゲート電極層、ソース電極層及びドレイン電極層には、Ｔｉ
、Ｍｏ、Ｗ、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、から選ばれた元素を主成分とする単膜、または合
金膜か、該膜の積層膜を用いることができる。
また、第２のトランジスタのソース電極層と酸化物半導体層、及び第２のトランジスタの
ドレイン電極層と酸化物半導体層のそれぞれの間には、酸化物導電層が形成されている。
この構成とすることで接触抵抗を低減することができ、高速動作が可能なトランジスタを
実現できる。
第１及び第２のトランジスタの酸化物半導体層上に形成される酸化物絶縁層には、酸化珪
素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウムなどを用いる
ことができる。
また、本発明の一態様であるトランジスタを用いて、駆動回路部及び画素回路部を同一基
板上に形成し、ＥＬ素子、液晶素子または電気泳動素子などを用いて半導体装置を作製す
ることができる。
また、本明細書で開示する本発明の他の一態様は、絶縁表面を有する基板上に第１のゲー
ト電極層と第２のゲート電極層を形成し、第１のゲート電極層及び第２のゲート電極層上
にゲート絶縁層を形成し、ゲート絶縁層上に第１の酸化物半導体層と第２の酸化物半導体
層を形成し、加熱処理によって第１の酸化物半導体層及び第２の酸化物半導体層の表層に
ナノ結晶からなる微結晶群を形成し、ゲート絶縁層、第１の酸化物半導体層及び第２の酸
化物半導体層上に酸化物導電層を形成し、酸化物導電層上に金属層を形成し、金属層及び
酸化物導電層を選択的にエッチングすることにより、第１の酸化物半導体層の一部と重な
るように酸化物導電層からなる第１のソース電極層及び第１のドレイン電極層を形成し、
第２の酸化物半導体層の一部と重なり、かつ酸化物導電層と金属層の積層からなる第２の
ソース電極層と第２のドレイン電極層を形成し、第１の酸化物半導体層、第２の酸化物半
導体層、第１のソース電極層、第１のドレイン電極層、第２のソース電極層及び第２のド
レイン電極層上に酸化物絶縁層を形成することを特徴とする半導体装置の作製方法である
。
本発明の一態様は逆スタガ型のボトムゲート構造のトランジスタであり、酸化物導電層の
一部をエッチングすることでソース電極層、ドレイン電極層及びチャネル領域を形成する
。このとき、酸化物導電層と、表層にナノ結晶からなる微結晶群を有した酸化物半導体層
に対して高いエッチング選択比を有するリン酸、酢酸及び硝酸を含む混酸を用いると良い
。該混酸を用いることで、酸化物導電層下部の酸化物半導体層の表層にあるナノ結晶から
なる微結晶群は、ほとんどエッチングされない状態で残すことができる。
また、第１の酸化物半導体層及び第２の酸化物半導体層の加熱処理はラピッドサーマルア
ニール法で行うことが好ましい。
本発明の一態様によって、電気特性が良好で信頼性の高いトランジスタを作製することが
でき、表示品質及び信頼性の高い半導体装置を提供することができる。
本発明の一態様を示す断面工程図。 本発明の一態様を示す断面図。 本発明の一態様を示す断面図。 半導体装置を説明する平面図及び断面図。 半導体装置を説明する断面図。 半導体装置を説明する平面図及び断面図。 本発明の一態様を示す断面図。 半導体装置を説明する断面図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば
容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。なお、本明細書中の図面において、同一部分または同様な機能を有する
部分には同一の符号を付し、その説明は省略する場合がある。
（実施の形態１）
本実施の形態では、本発明の一形態である半導体装置及びその作製方法を説明する。
図１（Ｅ）は同一基板上に作製された異なる構造の２つのトランジスタの断面構造を示し
ており、トランジスタ４４０、４６０は、逆スタガ型と呼ばれるボトムゲート構造の一つ
である。
画素に配置されるトランジスタ４６０は、絶縁表面を有する基板４００上に、ゲート電極
層４５１ａ、ゲート絶縁層４０２、酸化物半導体層４０５、ソース電極層４５５ａ、及び
ドレイン電極層４５５ｂを含んで構成される。また、トランジスタ４６０を覆い、酸化物
半導体層４０５の側面に接する酸化物絶縁層４２６、上面に接する酸化物の絶縁層４２７
が設けられている。なお、酸化物絶縁層４２６を省いた構成とすることもできる。
また、画素に配置されるトランジスタ４６０は、一例としてシングルゲート構造のトラン
ジスタを図示したが、チャネル形成領域を複数有するマルチゲート構造のトランジスタで
あっても良い。
トランジスタ４６０は、ゲート電極層４５１ａ上にゲート絶縁層４０２及び酸化物半導体
層４０５が重なり、該酸化物半導体層４０５上にソース電極層４５５ａ、及びドレイン電
極層４５５ｂの一部が重なって形成されている。ここで、トランジスタ４６０のチャネル
形成領域は、酸化物半導体層４０５のうち、ソース電極層４５５ａの側面と該側面と向か
い合うドレイン電極層４５５ｂの側面で挟まれる領域、即ち、ゲート絶縁層４０２と接し
、且つゲート電極層４５１ａと重なる領域である。
また、トランジスタ４６０は、ゲート電極層４５１ａ、ソース電極層４５５ａ、及びドレ
イン電極層４５５ｂに透光性を有する導電膜を用いることで、高開口率を有する半導体装
置を実現することができる。
透光性を有する導電膜には、可視光に対して透光性を有する導電材料、例えばＩｎ－Ｓｎ
－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、
Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ
系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の酸化物導電材料を用いる
ことができる。なお、透光性を有する該導電膜の形成にスパッタ法を用いる場合は、酸化
珪素を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する
導電膜にＳｉＯｘ（Ｘ＞０）を含ませ、非晶質の状態としても良い。
駆動回路部に配置されるトランジスタ４４０は、絶縁表面を有する基板４００上に、ゲー
ト電極層４２１ａ、ゲート絶縁層４０２、酸化物半導体層４０４、酸化物導電層４４６ａ
、４４６ｂ、ソース電極層４４５ａ、及びドレイン電極層４４５ｂを含んで構成される。
また、チャネル形成領域４４３、ソース電極層４４５ａ、及びドレイン電極層４４５ｂ上
には絶縁層４２７及び保護絶縁層４２８が設けられる。
トランジスタ４４０のゲート電極層４２１ａ、ソース電極層４４５ａ及びドレイン電極層
４４５ｂは、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｃｒ、Ｃｕ、Ｔａから選ばれた元素を主成分とする
単膜、または合金膜か、該膜の積層膜で形成することができる。また、ソース電極層４４
５ａと酸化物半導体層４０４、及びドレイン電極層４４５ｂと酸化物半導体層４０４の間
にはそれぞれの酸化物導電層４４６ａ、４４６ｂが形成されている。この構成とすること
で接触抵抗を低減することができ、高速動作が可能なトランジスタを実現できる。なお、
該酸化物導電層４４６ａ、４４６ｂは、トランジスタ４６０のソース電極層４５５ａ及び
ドレイン電極層４５５ｂと同一の材料で形成される。
また、酸化物絶縁層４２６と重なる酸化物半導体層４０４の第１領域４４４ｃ、第２領域
４４４ｄは、チャネル形成領域４４３と同じ酸素過剰な状態であり、リーク電流の低減や
、寄生容量を低減する機能も果たしている。
酸化物半導体層４０４、４０５には、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－
Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ｉｎ－
Ｓｎ－Ｚｎ－Ｏ系金属酸化物、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ｇａ－Ｚｎ－
Ｏ系金属酸化物、Ａｌ－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系金属酸化
物や、二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ｚｎ－Ｏ系金属酸化
物、Ａｌ－Ｚｎ－Ｏ系金属酸化物、Ｚｎ－Ｍｇ－Ｏ系金属酸化物、Ｓｎ－Ｍｇ－Ｏ系金属
酸化物、Ｉｎ－Ｍｇ－Ｏ系金属酸化物や、Ｉｎ－Ｏ系金属酸化物、Ｓｎ－Ｏ系金属酸化物
、Ｚｎ－Ｏ系金属酸化物などの酸化物半導体を用いることができる。また、上記酸化物半
導体に酸化珪素を含んでもよい。
なお、酸化物半導体層４０４、４０５としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表
記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ば
れた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭ
ｎ、またはＧａ及びＣｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構
造の酸化物半導体膜のうち、ＭとしてＧａを含む構造の酸化物半導体膜を、上記したＩｎ
－Ｇａ－Ｚｎ－Ｏ酸化物半導体膜とよび、その薄膜をＩｎ－Ｇａ－Ｚｎ－Ｏ膜ともよぶこ
ととする。
また、酸化物半導体層４０４、４０５は、ＲＴＡ（ラピッドサーマルアニール）法等で高
温短時間の脱水化または脱水素化処理が施される。脱水化または脱水素化処理は、不活性
ガス雰囲気下で抵抗加熱やランプ照射などの手段を用い、５００℃以上７５０℃以下（若
しくはガラス基板の歪点以下の温度）で１分間以上１０分間以下程度、好ましくは６５０
℃、３分間以上６分間以下程度の加熱処理で行うことができる。ＲＴＡ法を用いれば、短
時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理する
ことができる。
酸化物半導体層４０４、４０５は、成膜された段階では多くの未結合手を有する非晶質で
あるが、上記脱水化または脱水素化処理の加熱工程を行うことで、近距離にある未結合手
同士が結合し合い、秩序化された非晶質構造とすることができる。また、秩序化が発展す
ると、非晶質領域中に微結晶が点在した非晶質酸化物半導体と微結晶酸化物半導体の混合
物、または全体が微結晶群で形成されるようになる。ここで、微結晶の粒子サイズは１ｎ
ｍ以上２０ｎｍ以下の所謂ナノクリスタル（ナノ結晶とも呼ぶ）であり、一般的にマイク
ロクリスタルと呼ばれる微結晶粒子よりも小さいサイズである。
また、上記加熱工程で結晶領域となる酸化物半導体層４０４、４０５の表層部は、膜表面
に対し垂直方向にｃ軸配向をしたナノサイズの微結晶が形成され、ｃ軸方向に結晶の長軸
を有し、短軸方向は１ｎｍ以上２０ｎｍ以下となる。
従って、酸化物半導体層４０４、４０５の表層部は、ナノ結晶の微結晶群４０４ａ、４０
５ａで構成された緻密な結晶領域が存在するため、表層部を通しての水分の侵入や、酸素
の脱離によりｎ型化し、その影響で電気特性が劣化することを防止することができる。ま
た、酸化物半導体層４０４、４０５の表層部は、バックチャネル側であり、ｎ型化の防止
は寄生チャネルの抑制にも効果がある。また、結晶領域を有することで導電率が向上した
表層部とソース電極層４４５ａ、４５５ａまたはドレイン電極層４４５ｂ、４５５ｂとの
接触抵抗を下げることができる。
ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜は、用いる金属酸化物ターゲットによって、成長しやす
い結晶構造が異なる。例えば、モル数比がＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１
となるＩｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを用いてＩｎ－Ｇａ－Ｚｎ－Ｏ
膜を成膜し、加熱工程を経て結晶化させた場合、Ｉｎ酸化物層で挟まれる領域は、Ｇａと
Ｚｎを含む１層または２層の酸化物層が混在する六方晶系層状化合物型の結晶構造となり
やすい。また、モル数比がＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２のターゲットを
用いて成膜し、加熱工程を経て結晶化させた場合は、Ｉｎ酸化物層で挟まれるＧａとＺｎ
を含む酸化物層は２層となりやすい。安定な結晶構造は後者のＧａとＺｎを含む酸化物層
が２層のものであり、結晶成長も起こりやすく、モル数比がＩｎ２Ｏ３：Ｇａ２Ｏ３：Ｚ
ｎＯ＝１：１：２のターゲットを用いて成膜し、加熱工程を経て結晶化させた場合は、表
層からゲート絶縁膜界面までつながった結晶が形成されることがある。なお、モル数比は
酸化物層中の金属の原子数比と言い換えても良い。
なお、工程の順序によっては酸化物半導体層の側面部には結晶領域は形成されず、側面部
を除く上層部のみに結晶領域は形成される。ただし、側面部の面積比率は小さく、この場
合においても、電気特性の劣化や寄生チャネルに対する上記効果が維持される。
以下、図１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）を用い、同一基板上にトランジスタ
４４０及びトランジスタ４６０を作製する工程を説明する。
まず、絶縁表面を有する基板４００上に導電膜を形成した後、第１のフォトリソグラフィ
工程及びエッチング工程によりゲート電極層４２１ａ、４２１ｂを形成する。
なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。もちろ
ん、第１のフォトリソグラフィ工程だけでなく、他のフォトリソグラフィ工程にもインク
ジェット法を適用できる。
ゲート電極層４２１ａ、４２１ｂを形成する導電膜としては、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｃ
ｒ、Ｃｕ、Ｔａから選ばれた元素を主成分とする単膜、または合金膜か、該膜の積層膜等
が挙げられる。
また、基板４００としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のガラス基板を用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラ
ス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられ
ている。なお、一般的に酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませるこ
とで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガ
ラス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
また、下地膜となる絶縁層を基板４００とゲート電極層４２１ａ、４２１ｂの間に設けて
もよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化珪素
膜、酸化珪素膜、窒化酸化珪素膜、または酸化窒化珪素膜から選ばれた一つ、または複数
の膜による積層構造により形成することができる。
次いで、ゲート電極層４２１ａ、４２１ｂを覆って透光性を有する酸化物導電層を成膜し
た後、第２のフォトリソグラフィ工程及びエッチング工程によりゲート電極層４５１ａ、
４５１ｂを形成する。本実施の形態では、配線抵抗を低減するため、画素部に配置される
ゲート配線は、ゲート電極層４２１ｂと同じ金属膜で形成する。
透光性を有する酸化物導電層としては、可視光に対して透光性を有する導電材料であり、
例えばＩｎ－Ｓｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇ
ａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系
、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の酸化物
導電材料を適用することができ、スパッタ法を用いる場合は、酸化珪素を２重量％以上１
０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜にＳｉＯｘ（Ｘ
＞０）を含ませ、非晶質の状態としても良い。本実施の形態では酸化珪素を含むインジウ
ム錫酸化物を用いる。
次いで、ゲート電極層４２１ａ、４２１ｂ、４５１ａ、４５１ｂ上にゲート絶縁層４０２
を形成する。
本実施の形態において、ゲート絶縁層４０２の形成は、高密度プラズマ装置により行う。
ここでは、高密度プラズマ装置は、１×１０１１／ｃｍ３以上のプラズマ密度を達成でき
る装置を指している。例えば、３ｋＷ～６ｋＷのマイクロ波電力を印加してプラズマを発
生させて、絶縁膜の成膜を行う。
チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガ
スを導入し、１０Ｐａ～３０Ｐａの圧力下で高密度プラズマを発生させてガラス等の絶縁
表面を有する基板上に絶縁膜を形成する。その後、モノシランガスの供給を停止し、基板
を大気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面にプラズマ
処理を行ってもよい。上記プロセス順序を経た絶縁膜は、膜厚が薄く、例えば１００ｎｍ
未満であっても半導体装置の信頼性を確保することができる絶縁膜である。
ゲート絶縁層４０２の形成の際、チャンバーに導入するモノシランガス（ＳｉＨ４）と亜
酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャン
バーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用い
ることができるが、中でも安価であるアルゴンを用いることが好ましい。
また、高密度プラズマ装置により得られた絶縁膜は、一定した厚さの膜形成ができるため
段差被覆性に優れている。また、高密度プラズマ装置を用いることにより、絶縁膜の厚み
を精密に制御することができる。
上記プロセス順序を経た絶縁膜は、従来の平行平板型のＰＣＶＤ装置で得られる絶縁膜と
は大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合におい
て、平行平板型のＰＣＶＤ装置で得られる絶縁膜の１０％以上または２０％以上遅く、高
密度プラズマ装置で得られる絶縁膜は緻密な膜と言える。
本実施の形態では、ゲート絶縁層４０２として高密度プラズマ装置による膜厚１００ｎｍ
の酸化窒化珪素膜（ＳｉＯｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞０）を用いる。
他の方法としてゲート絶縁層４０２は、プラズマＣＶＤ法またはスパッタリング法等を用
いて形成することができる。この場合、ゲート絶縁層４０２は、酸化珪素層、窒化珪素層
、酸化窒化珪素層または窒化酸化珪素層の単層、またはそれらの積層で形成することがで
きる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法によ
り酸化窒化珪素層を形成すればよい。ゲート絶縁層４０２の膜厚は、１００ｎｍ以上５０
０ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲー
ト絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁
層の積層とする。
次いで、第３のフォトリソグラフィ工程及びエッチング工程により、ゲート電極層４２１
ｂに達するコンタクトホールをゲート絶縁層４０２に形成する。ただし、酸化物半導体膜
を成膜、エッチングした後に酸化物半導体層上にレジストマスクを形成し、ゲート電極層
４２１ｂに達するコンタクトホールを形成しても良い。その場合には逆スパッタを行い、
酸化物半導体層及びゲート絶縁層４０２の表面に付着しているレジスト残渣などを除去す
ることが好ましい。
本実施の形態では、第３のフォトリソグラフィ工程及びエッチング工程により、ゲート電
極層４２１ｂに達するコンタクトホールをゲート絶縁層４０２に形成するため、コンタク
トホール形成後に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下
において加熱処理（４００℃以上基板の歪み点未満）を行い、ゲート絶縁層４０２に含ま
れる水素及び水などの不純物を除去した後、酸化物半導体膜を成膜することが好ましい。
次いで、ゲート絶縁層４０２上に、膜厚５ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ
以上２０ｎｍ以下の酸化物半導体膜４０３を形成する（図１（Ａ）参照）。
酸化物半導体膜４０３は、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ系や、三
元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系金属
酸化物、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ａｌ
－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系金属酸化物や、二元系金属酸化
物であるＩｎ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ｚｎ－Ｏ系金属酸化物、Ａｌ－Ｚｎ－Ｏ系
金属酸化物、Ｚｎ－Ｍｇ－Ｏ系金属酸化物、Ｓｎ－Ｍｇ－Ｏ系金属酸化物、Ｉｎ－Ｍｇ－
Ｏ系金属酸化物や、Ｉｎ－Ｏ系金属酸化物、Ｓｎ－Ｏ系金属酸化物、Ｚｎ－Ｏ系金属酸化
物などの酸化物半導体膜を用いることができる。また、上記酸化物半導体膜に酸化珪素を
含んでもよい。また、酸化物半導体膜４０３は、希ガス（代表的にはアルゴン）雰囲気下
、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッ
タ法により形成することができる。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（モル数比がＩｎ２Ｏ３：
Ｇａ２Ｏ３：ＺｎＯ＝１：１：１、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２
を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）
電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下で成膜する。なお、パルス直流
（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が
軽減でき、膜厚分布も均一となるために好ましい。本実施の形態では、酸化物半導体膜４
０３として、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物ターゲットを用いてスパッタ法により膜
厚１５ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ膜を成膜する。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ
法は主に絶縁層を成膜する場合に用いられ、ＤＣスパッタ法は主に導電層を成膜する場合
に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、成膜中にターゲット物質とスパッタガスとを化学反応させてそれらの化合物薄膜を
形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法
もある。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、ゲート絶縁層４０２の表面に付着しているゴミを除去
することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電
圧を印加し、イオン化したアルゴンを基板に衝突させて表面を改質する方法である。なお
、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。
また、酸化物半導体膜の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、
アルゴン等）下において加熱処理を行い、ゲート絶縁層４０２内に含まれる水素及び水な
どの不純物を除去したゲート絶縁層としてもよい。
次いで、酸化物半導体膜４０３を第４のフォトリソグラフィ工程及びエッチング工程によ
り島状の酸化物半導体層４０４、４０５に加工する。
次いで、酸化物半導体層４０４、４０５の脱水化または脱水素化を行う。この脱水化また
は脱水素化を行う第１の加熱処理は、不活性ガス雰囲気下で抵抗加熱やランプ照射などの
手段を用い、５００℃以上７５０℃以下（若しくはガラス基板の歪点以下の温度）で１分
間以上１０分間以下、好ましくは６５０℃、３分間以上６分間以下の加熱処理で行うこと
ができる。ＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基
板の歪点を超える温度でも処理することができる。なお、第１の加熱処理は、このタイミ
ングに限らず、フォトリソグラフィ工程や成膜工程の前後などで複数回行っても良い。
なお、本明細書では、酸化物半導体層に対して行う、窒素、または希ガス等の不活性気体
雰囲気下での加熱処理を脱水化または脱水素化のための加熱処理と呼ぶ。本明細書では、
この加熱処理によってＨ２として脱離させていることのみを脱水素化と呼んでいるわけで
はなく、Ｈ、ＯＨなどを脱離することを含めて脱水化または脱水素化と便宜上呼ぶことと
する。
脱水化または脱水素化を行った酸化物半導体層は、大気に触れさせることなく、水または
水素を再び混入させないことが重要である。脱水化または脱水素化を行い、酸化物半導体
層をｎ型化（ｎ－、ｎ＋など）、即ち低抵抗化させた後、ｉ型として高抵抗化させた酸化
物半導体層を用いたトランジスタは、そのしきい値電圧値が正であり、所謂ノーマリーオ
フ特性を示す。表示装置に用いるトランジスタは、ゲート電圧が０Ｖにできるだけ近い正
のしきい値電圧であることが好ましい。アクティブマトリクス型の表示装置においては、
回路を構成するトランジスタの電気特性が重要であり、この電気特性が表示装置の性能を
左右する。特に、トランジスタのしきい値電圧は重要である。トランジスタのしきい値電
圧値が負であると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる
、所謂ノーマリーオン特性となり、該トランジスタで構成した回路を制御することが困難
となる。また、しきい値電圧値が正であっても、その絶対値が高いトランジスタの場合に
は、駆動電圧が高くなり、場合によってはスイッチング動作そのものができないことがあ
る。ｎチャネル型のトランジスタの場合は、ゲート電圧に正の電圧を印加してはじめてチ
ャネルが形成されて、ドレイン電流が流れ出すトランジスタであることが望ましい。駆動
電圧を高くしないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネル
が形成されてドレイン電流が流れるトランジスタは、回路に用いるトランジスタとしては
不向きである。
脱水化または脱水素化後の酸化物半導体層の冷却は、脱水化または脱水素化時の雰囲気と
異なる雰囲気で行っても良い。例えば、脱水化または脱水素化を行った同じ炉で大気に触
れさせることなく、炉の中を高純度の酸素ガスまたはＮ２Ｏガス、ドライエアー（露点が
－４０℃以下、好ましくは－６０℃以下）で満たして冷却を行うことができる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水や水素などが含まれないことが好ましい。ここで、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度は、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上とすることが好ましい。
上記、不活性気体雰囲気下での第１の加熱処理を行った場合、酸化物半導体層は第１の加
熱処理により酸素欠乏型となってｎ型化（ｎ－化など）、即ち低抵抗化する。その後、酸
化物半導体層に接する酸化物絶縁層の形成を行うことにより酸化物半導体層を酸素過剰な
状態とすることで高抵抗化、即ちｉ型化させているとも言える。これにより、電気特性が
良好で信頼性のよいトランジスタを作製することができる。
昇温脱離ガス分析法（ＴＤＳ：（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒ
ｏｓｃｏｐｙ）で第１の加熱処理をしていない酸化物半導体層を分析すると、スペクトル
中に４５０℃までに水分の脱離を示す２つのピークが見られる。一方で、上記条件で脱水
化または脱水素化を十分に行った酸化物半導体層は、該ピークのうち、少なくとも２５０
～３００℃に現れる１つのピークは検出されない。
本実施の形態ではＲＴＡ（ラピッドサーマルアニール）装置に基板を導入し、酸化物半導
体層４０４、４０５に対して窒素雰囲気下で６５０℃、６分間の加熱処理を行う。このと
き、酸化物半導体層４０４、４０５の脱水化または脱水素化が行われるだけでなく、酸化
物半導体層４０４、４０５の表層は結晶化し、ナノ結晶からなる微結晶群４０４ａ、４０
５ａが形成される（図１（Ｂ）参照）。
第１の加熱処理後の酸化物半導体層は、酸素欠乏型となって成膜直後よりもキャリア濃度
が高まり、１×１０１８／ｃｍ３以上のキャリア濃度を有し、低抵抗化した酸化物半導体
層４０４、４０５となる。また、第１の加熱処理の条件、または酸化物半導体層の材料に
よっては、膜全体が結晶化し、微結晶または多結晶となる場合もある。
また、ゲート電極層４５１ａ、４５１ｂも第１の加熱処理の条件、または材料によっては
、結晶化し、微結晶または多結晶となる場合もある。例えば、ゲート電極層４５１ａ、４
５１ｂとして、インジウム錫酸化物を用いる場合は４５０℃１時間の第１の加熱処理で結
晶化するが、酸化珪素を含むインジウム錫酸化物を用いる場合は結晶化が起こりにくい。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜４０３に行うこともできる。
次いで、ゲート絶縁層４０２、及び酸化物半導体層４０４、４０５上に、スパッタ法で酸
化物絶縁層を形成した後、第５のフォトリソグラフィ工程によりレジストマスクを形成し
、選択的にエッチングを行って酸化物絶縁層４２６を形成し、その後レジストマスクを除
去する。この段階で酸化物半導体層４０４、４０５の周縁及び側面は、酸化物絶縁層４２
６で覆われる。ただし、この酸化物絶縁層４２６は省くこともできる。次に、第５のフォ
トリソグラフィ工程及びエッチング工程によりゲート電極層４２１ｂに達するコンタクト
ホールの形成を行う。
酸化物絶縁層４２６は、少なくとも１ｎｍ以上の膜厚とし、酸化物絶縁層４２６に水、水
素等の不純物を混入させない方法を適宜用いて形成することができる。本実施の形態では
、酸化物絶縁層４２６として酸化珪素膜をスパッタ法で成膜する。成膜時の基板温度は、
室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。ここで、成膜時
に水、水素等の不純物を混入させない方法として、成膜前に減圧下で１５０℃以上３５０
℃以下の温度で２分間以上１０分間以下のプリベークを行い、大気に触れることなく酸化
物絶縁層を形成することが望ましい。酸化珪素膜のスパッタ法による成膜は、希ガス（代
表的にはアルゴン）及び酸素の一方の雰囲気下、または両方が混合された雰囲気下におい
て行うことができる。また、成膜用ターゲットとして酸化珪素ターゲットまたは珪素ター
ゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び希ガス雰囲
気下でスパッタ法により酸化珪素膜を形成することができる。低抵抗化した酸化物半導体
層に接して形成する酸化物絶縁層としては、水分や、水素イオンや、ＯＨ－などの不純物
を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には
酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜など
を用いる。
本実施の形態では、純度が６Ｎであり、柱状多結晶Ｂドープの珪素ターゲット（抵抗値０
．０１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ－Ｓ間距離）を８９ｍｍ、圧
力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパル
スＤＣスパッタ法により成膜する。膜厚は３００ｎｍとする。
次いで、ゲート絶縁層４０２、酸化物絶縁層４２６、及び酸化物半導体層４０４、４０５
上に、酸化物導電層と金属層の積層を形成する。スパッタ法を用いれば、酸化物導電層と
金属層の積層を大気に触れることなく連続的に成膜を行うことができる（図１（Ｃ）参照
）。
酸化物導電層としては、前述したゲート電極層４５１ａ、４５１ｂに適用する可視光に対
して透光性を有する導電材料を用いることが望ましい。本実施の形態では酸化珪素を含む
インジウム錫酸化物を用いる。
また、金属膜としては、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、から選ばれた元素、
または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いる。
また、上述した元素を含む単層に限定されず、積層を用いることができる。金属膜の成膜
方法は、上述したスパッタ法だけでなく、真空蒸着法（電子ビーム蒸着法など）や、アー
ク放電イオンプレーティング法や、スプレー法なども用いることができる。本実施の形態
ではスパッタ法で形成するチタン膜を用いる。
次いで、第６のフォトリソグラフィ工程によりレジストマスクを形成し、金属膜を選択的
にエッチングして駆動回路部に配置されるトランジスタのソース電極層４４５ａ、ドレイ
ン電極層４４５ｂと接続電極層４４９を形成した後、レジストマスクを除去する。このと
き、画素部に配置されるトランジスタ４６０上には金属膜は残されずにエッチングされる
。
次いで、第７のフォトリソグラフィ工程によりレジストマスクを形成し、酸化物導電層を
選択的にエッチングして駆動回路部に配置されるトランジスタ４４０のソース電極層４４
５ａと重なる酸化物導電層４４６ａ、ドレイン電極層４４５ｂと重なる酸化物導電層４４
６ｂ、画素部に配置されるトランジスタ４６０のソース電極層４５５ａ、ドレイン電極層
４５５ｂ及び接続電極層４４８、４４９を形成した後、レジストマスクを除去する（図１
（Ｄ）参照）。
ここで、酸化物導電層のエッチングには、リン酸、酢酸及び硝酸を含む混酸を用いる。例
えば、リン酸７２．３％、酢酸９．８％、硝酸２．０％、水１５．９％で構成された混酸
を用いることができる。酸化物導電層と酸化物半導体層は組成が類似しているため、エッ
チングの選択比が小さいものが多い。しかしながら、本実施の形態で用いている酸化物導
電層（酸化珪素を含むインジウム錫酸化物）は非晶質であり、酸化物半導体層（Ｉｎ－Ｇ
ａ－Ｚｎ－Ｏ膜）４０４、４０５の表層にはナノ結晶の微結晶群が形成されているため、
比較的大きなエッチングの選択比が取れる。上記混酸を用いた場合のエッチングレートは
、酸化物導電層が１８．６ｎｍ／ｓｅｃであったのに対し、ナノ結晶からなる微結晶群が
形成されている酸化物半導体層が４．０ｎｍ／ｓｅｃであった。従って、酸化物導電層を
上記混酸を用いて時間制御でエッチングすることで、酸化物半導体層４０４、４０５の表
層にあるナノ結晶の微結晶群をほとんどエッチングされない状態で残すことができる。
また、酸化物半導体層４０４とソース電極層４４５ａ及びドレイン電極層４４５ｂとの間
に酸化物導電層４４６ａ、４４６ｂを設けることによって接触抵抗を下げ、高速動作が可
能なトランジスタを実現できる。本実施の形態では、駆動回路部に設置されるトランジス
タ４４０のソース電極層４４５ａと酸化物半導体層４０４との間に設けられる酸化物導電
層４４６ａはソース領域として機能し、ドレイン電極層４４５ｂと酸化物半導体層４０４
との間に設けられる酸化物導電層４４６ｂはドレイン領域として機能する。これらは、例
えば、周辺回路（駆動回路）の周波数特性の向上に有効となる。
一方、画素部に設置されるトランジスタ４６０のソース電極層４５５ａ及びドレイン電極
層４５５ｂは透光性を有する酸化物導電層で形成されるため、光を透過することができ、
開口率を向上させることができる。
次いで、酸化物絶縁層４２６、画素部に設置されるトランジスタ４６０のソース電極層４
５５ａ、ドレイン電極層４５５ｂ、駆動回路部に配置されるトランジスタ４４０のソース
電極層４４５ａ、ドレイン電極層４４５ｂ及び接続電極層４４９上に絶縁層４２７を形成
する（図１（Ｅ）参照）。絶縁層４２７としては、前述した酸化物絶縁層４２６と同様に
酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜など
を用いることができる。本実施の形態では、絶縁層４２７にＲＦスパッタ法を用いて形成
した酸化珪素膜を用いる。
次いで、窒素ガス等の不活性ガス雰囲気下、２００℃以上４００℃以下、好ましくは２５
０℃以上３５０℃以下で第２の加熱処理を行う。例えば、窒素雰囲気下で２５０℃、１時
間の加熱処理を行う。または、第１の加熱処理と同様に高温短時間のＲＴＡ処理を行って
も良い。
第２の加熱処理では、酸化物である絶縁層４２７と酸化物半導体層４０４、４０５の一部
が接した状態で加熱される。このため、第１の加熱処理で低抵抗化された酸化物半導体層
４０４、４０５は、絶縁層４２７から酸素が供給されて酸素過剰な状態となり、高抵抗化
（ｉ型化）される。
本実施の形態では、絶縁層４２７成膜後に第２の加熱処理を行ったが、加熱処理のタイミ
ングは絶縁層４２７の成膜以降であれば問題なく、絶縁層４２７の成膜直後に限定される
ものではない。また、回数も１回に限られない。
次いで、第８のフォトリソグラフィ工程によりレジストマスクを形成し、絶縁層４２７に
ドレイン電極層４５５ｂに達するコンタクトホールを形成し、後の工程で画素電極層と接
続される接続電極層４４２を形成する。接続電極層４４２には、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ
、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする単膜、または合金膜か、該膜の積層膜
を用いることができる。ただし、ドレイン電極層４５５ｂと画素電極層が直接接続される
場合は接続電極層４４２を省いても良い。
次いで、絶縁層４２７上に保護絶縁層４２８を形成する（図１（Ｅ）参照）。保護絶縁層
４２８としては、窒化珪素膜、窒化酸化珪素膜、または窒化アルミニウム膜などを用いる
。本実施の形態では、ＲＦスパッタ法を用いて窒化珪素膜の保護絶縁層４２８を形成する
。
また、図示はしないが、画素部において絶縁層４２７と保護絶縁層４２８の間に平坦化絶
縁層を設けても良い。平坦化絶縁層としては、アクリル樹脂、ポリイミド、ベンゾシクロ
ブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることが
できる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂
、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお
、これらの材料で形成される絶縁層を複数積層させてもよい。また、カラーフィルタ層を
平坦化絶縁層として用いることもできる。
以上により、本実施の形態では同一基板上に高速動作が可能な駆動回路部と、開口率が向
上した画素部を有した半導体装置の作製方法を提供することができる。
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタを用いて同一基板上に画素部と駆
動回路部を形成し、アクティブマトリクス型の液晶表示装置及び発光装置を作製する一例
を示す。
アクティブマトリクス基板の断面構造として、液晶表示装置の一例を図２に示す。
本実施の形態では、同一基板上に駆動回路部及び画素部を有する構成について、駆動回路
部用のトランジスタ４４０、画素部用のトランジスタ４６０、ゲート配線コンタクト部、
保持容量、ゲート配線とソース配線及びその交差部、画素電極等を図示して説明する。保
持容量、ゲート配線、ソース配線は、実施の形態１に示すトランジスタの作製工程と同じ
工程で形成することができ、フォトマスク枚数の増加や、工程数を増加することなく作製
することができる。
図２において、トランジスタ４４０は、駆動回路部に設けられるトランジスタであり、画
素電極層４５７ａと電気的に接続するトランジスタ４６０は、画素部に設けられるトラン
ジスタである。
本実施の形態において、基板４００上に形成されるトランジスタ４６０は、実施の形態１
のトランジスタと同じ構造を用いることができる。
トランジスタ４６０のゲート電極層と同じ材料、及び同じ工程で形成される容量配線層４
３０は、誘電体となるゲート絶縁層４０２を介して容量電極層４３１と重なり、保持容量
を形成する。なお、容量電極層４３１は、トランジスタ４６０のソース電極層４５５ａま
たはドレイン電極層４５５ｂと同じ材料、及び同じ工程で形成される。
なお、保持容量は、画素電極層４５７ａの下方に設けられ、容量電極層４３１が画素電極
層４５７ａと電気的に接続される。
本実施の形態では、容量電極層４３１、及び容量配線層４３０を用いて保持容量を形成す
る例を示したが、保持容量を形成する構造については特に限定されない。例えば、ゲート
配線、平坦化絶縁層、保護絶縁層、ゲート絶縁層、及び画素電極層４５７ａを重ねて保持
容量を形成してもよい。
また、ゲート配線、ソース配線、及び容量配線層は画素密度に応じて複数本設けられるも
のである。また、端子部においては、ゲート配線と同電位の第１の端子電極、ソース配線
と同電位の第２の端子電極、容量配線層と同電位の第３の端子電極などが複数並べられて
配置される。それぞれの端子電極の数は、それぞれ任意な数で設ければ良いものとし、実
施者が適宣決定すれば良い。
ゲート配線コンタクト部において、ゲート電極層４２１ｂは、低抵抗の金属材料で形成す
ることができる。ゲート電極層４２１ｂは、ゲート配線に達するコンタクトホールを介し
てゲート配線と電気的に接続される。
ここで、酸化物半導体層に対する脱水化・脱水素化の熱処理は、酸化物半導体層の成膜後
、酸化物半導体層上に酸化物導電層を積層させた後、ソース電極及びドレイン電極上にパ
ッシベーション膜を形成した後、のいずれかで行えば良い。
また、駆動回路部のトランジスタ４４０のゲート電極層４２１ａは、酸化物半導体層の上
方に設けられた導電層４１７と電気的に接続させる構造としてもよい。
また、配線交差部において、図２に示すように寄生容量を低減するため、ゲート配線層４
２１ｃとソース配線層４２２との間には、ゲート絶縁層４０２及び酸化物絶縁層４２６を
積層する構成としている。
また、アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリク
ス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス
基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する
共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子
電極を端子部に設ける。この第４の端子電極は、共通電極を固定電位、例えばＧＮＤ、０
Ｖなどに設定するための端子である。第４の端子電極は、画素電極層４５７ａと同じく透
光性を有する材料で形成することができる。
また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極
層や、その他の配線層に同じ材料を用いれば、原材料や製造装置を共用することができ、
製造コストを削減することができる。
また、図２の構造において、平坦化絶縁層４５６として感光性の樹脂材料を用いる場合、
レジストマスクを形成する工程を省略することができる。
また、図３にアクティブマトリクス型発光装置として、第１電極（画素電極）上にＥＬ層
を形成する前の基板の状態を示す断面図を示す。
図３においては、逆スタガ型のトランジスタが図示されており、実施の形態１と同様の構
造のトランジスタを用いることができる。また、下記に示す画素部の構成以外は前述した
液晶表示装置と同様の構成とすることができる。
絶縁層４２７を形成した後、カラーフィルタ層４５３を形成する。カラーフィルタ層は、
赤色、緑色、及び青色があり、印刷法、インクジェット法、フォトリソグラフィ技術を用
いたエッチング方法などでそれぞれを順次形成する。カラーフィルタ層４５３を基板４０
０側に設けることによって、カラーフィルタ層４５３と発光素子の発光領域との位置合わ
せが不要になる。
次いで、カラーフィルタ層４５３を覆うオーバーコート層４５８を形成する。オーバーコ
ート層４５８には、透光性を有する樹脂を用いる。
ここでは赤色、緑色、及び青色の３色のカラーフィルタ層を用いてフルカラー表示する例
を示したが、特に限定されず、シアン、マゼンタ、イエロー、またはホワイトのカラーフ
ィルタ層を加えてフルカラー表示を行ってもよい。
次いで、オーバーコート層４５８及び絶縁層４２７を覆う保護絶縁層４２８を形成する。
保護絶縁層４２８は、無機絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪
素膜、または酸化窒化アルミニウム膜などを用いる。
次いで、フォトリソグラフィ工程により保護絶縁層４２８を選択的にエッチングして接続
電極層４５２に達するコンタクトホールを形成する。また、このフォトリソグラフィ工程
により端子部の保護絶縁層４２８及び絶縁層４２７を選択的にエッチングして端子電極の
一部を露呈させる。また、後に形成される発光素子の第２電極と共通電位線とを接続する
ため、共通電位線に達するコンタクトホールも形成する。
次いで、透光性を有する導電膜を形成し、フォトリソグラフィ工程及びエッチング工程に
より接続電極層４５２と電気的に接続する第１電極４５７ｂを形成する。
次いで、第１電極４５７ｂの周縁部を覆うように隔壁４５９を形成する。隔壁４５９は、
ポリイミド、アクリル樹脂、ポリアミド、エポキシ樹脂等の有機樹脂膜、無機絶縁膜また
は有機ポリシロキサンを用いて形成する。隔壁４５９は、第１の電極４５７ｂ上に側壁が
曲率を有する傾斜面となる開口部を第１の電極４５７ｂ上に有する様に形成することが好
ましい。この様な開口部は、隔壁４５９を感光性の樹脂材料を用いて形成することで容易
に形成することができる。
以上の工程を経て図３に示す基板の状態を得ることができる。以降の工程は第１電極４５
７ｂ上にＥＬ層を形成し、ＥＬ層上に第２電極を形成して発光素子を形成する。なお、第
２の電極は、共通電位線と電気的に接続する。
また、図３に示す駆動回路部のトランジスタ４４０には、酸化物半導体層の上方に導電層
４１７を設けてもよい。導電層４１７は、画素電極層４５７ａまたは、第１電極４５７ｂ
と同じ材料、同じ工程で形成することができる。
導電層４１７を酸化物半導体層のチャネル形成領域４４３と重なる位置に設けることによ
って、トランジスタ４４０のしきい値電圧の経時変化量を低減することができる。また、
導電層４１７は、ゲート電極層４２１ａと同電位とすることで、第２のゲート電極層とし
て機能させることもできる。また、導電層４１７にゲート電極層４２１ａと異なる電位を
与えても良い。また、導電層４１７の電位がＧＮＤ、０Ｖ、或いはフローティング状態で
あってもよい。
また、トランジスタは静電気などにより破壊されやすいため、画素部と駆動回路部と同一
基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を用いた非線形
素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査線入力端子及
び信号線入力端子との間に配設されている。本実施の形態では複数の保護回路を配設して
、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、画素トランジ
スタなどが破壊されないように構成されている。そのため、保護回路にはサージ電圧が印
加されたときに、共通配線に電荷を逃がすように構成する。また、保護回路は、走査線に
対して並列に配置された非線形素子によって構成されている。非線形素子は、ダイオード
の様な二端子素子またはトランジスタのような三端子素子で構成される。例えば、画素部
のトランジスタ４６０と同じ工程で形成することも可能であり、例えばゲート端子とドレ
イン端子を接続することによりダイオードと同様の特性を持たせることができる。
なお、本実施の形態では、実施の形態１のトランジスタと同じ構造を用いており、トラン
ジスタ４６０のゲート電極層４５１ａ、ソース電極層４５５ａ、ドレイン電極層４５５ｂ
、保持容量部の容量配線層４３０、及び容量電極層４３１は透光性を有する酸化物導電層
で形成されている。従って、画素部のトランジスタ４６０及び保持容量部は透光性を有し
、開口率を向上させることができる。
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態３）
実施の形態１に示したトランジスタを用いて表示機能を有する半導体装置（表示装置とも
いう）を作製することができる。また、トランジスタを有する駆動回路部及び画素部を同
じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含んで構成される。表示素子としては液晶素子（液晶表示素子とも
いう）、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用する
ことができる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒ
ｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープが
取り付けられたモジュール、ＴＡＢテープの先にプリント配線板が設けられたモジュール
、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）
が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図４を用いて説
明する。図４（Ａ１）、（Ａ２）は、トランジスタ４０１０、４０１１、及び液晶素子４
０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって
封止した、パネルの平面図であり、図４（Ｂ）は、図４（Ａ１）、（Ａ２）のＭ－Ｎにお
ける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路部４００４とを囲
むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動
回路部４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、
走査線駆動回路部４００４とは、第１の基板４００１とシール材４００５と第２の基板４
００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上の
シール材４００５によって囲まれている領域とは異なる領域に、単結晶半導体または多結
晶半導体で形成された信号線駆動回路部４００３が実装されている。
なお、信号線駆動回路部４００３の接続方法は、特に限定されるものではなく、ＣＯＧ方
法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図４（Ａ１
）は、ＣＯＧ方法により信号線駆動回路部４００３を実装する例であり、図４（Ａ２）は
、ＴＡＢ方法により信号線駆動回路部４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路部４００４は
、トランジスタを複数有しており、図４（Ｂ）では、画素部４００２に含まれるトランジ
スタ４０１０と、走査線駆動回路部４００４に含まれるトランジスタ４０１１とを例示し
ている。トランジスタ４０１０、４０１１上には絶縁層４０４１、４０２０、４０２１が
設けられている。
トランジスタ４０１０、４０１１は、実施の形態１で示した酸化物半導体層を含む信頼性
の高いトランジスタを適用することができる。本実施の形態において、トランジスタ４０
１０、４０１１はｎチャネル型トランジスタである。
絶縁層４０２１上において、駆動回路部用のトランジスタ４０１１の酸化物半導体層のチ
ャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸化
物半導体層のチャネル形成領域と重なる位置に設けることによって、トランジスタ４０１
１のしきい値電圧の変化量を低減することができる。また、導電層４０４０は、電位がト
ランジスタ４０１１のゲート電極と同じでもよいし、異なっていても良く、第２のゲート
電極として機能させることもできる。また、導電層４０４０の電位がＧＮＤ、０Ｖ、或い
はフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極４０３０は、トランジスタ４０１０と電気的に
接続されている。そして、液晶素子４０１３の対向電極４０３１は、第２の基板４００６
上に形成されている。画素電極４０３０と対向電極４０３１と液晶層４００８とが重なっ
ている部分が、液晶素子４０１３に相当する。なお、画素電極４０３０、対向電極４０３
１には、それぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられている。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、またはプラスチックを用いることができる。プラスチックと
しては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板
、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹
脂フィルムを用いることができる。
また、スペーサ４０３５は絶縁層を選択的にエッチングすることで得られ、画素電極４０
３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている
。なお、球状のスペーサを用いていても良い。また、対向電極４０３１は、トランジスタ
４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用い
て、一対の基板間に配置される導電性粒子を介して対向電極４０３１と共通電位線とを電
気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素
子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。ま
た、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や
作製工程条件によって適宜設定すればよい。
トランジスタ４０１１は、チャネル形成領域を含む半導体層に接して絶縁層４０４１が形
成されている。絶縁層４０４１は、実施の形態１で示した絶縁層４２７と同様な材料及び
方法で形成すればよい。また、トランジスタ起因の表面凹凸を低減するため、平坦化絶縁
層として機能する絶縁層４０２１で覆う構成となっている。ここでは、絶縁層４０４１と
して、実施の形態１と同様にスパッタ法により酸化珪素膜を形成する。
また、絶縁層４０４１上に保護絶縁層４０２０が形成されている。保護絶縁層４０２０は
実施の形態１で示した保護絶縁層４２８と同様な材料及び方法で形成すればよい。ここで
は、保護絶縁層４０２０として、ＰＣＶＤ法により窒化珪素膜を形成する。
また、平坦化絶縁層として絶縁層４０２１を形成する。絶縁層４０２１としては、アクリ
ル樹脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱
性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌ
ｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラ
ス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させる
ことで、絶縁層４０２１を形成してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－
Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアル
キル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有して
いても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１の焼成工程と酸化物半導体層のアニ
ールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極４０３０、対向電極４０３１は、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イン
ジウム亜鉛酸化物、酸化珪素を添加したインジウム錫酸化物などの透光性を有する導電性
材料を用いることができる。
また、画素電極４０３０、対向電極４０３１として、導電性高分子（導電性ポリマーとも
いう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成し
た画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける光の透過率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路部４００３と、走査線駆動回路部４００４または画素
部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８を介して供給されている。
接続端子電極４０１５は、液晶素子４０１３が有する画素電極４０３０と同じ導電膜で形
成され、端子電極４０１６は、トランジスタ４０１０、４０１１のソース電極層及びドレ
イン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図４においては、信号線駆動回路部４００３を別途形成し、第１の基板４００１に実
装している例を示しているがこの構成に限定されない。信号線駆動回路部４００３を第１
の基板４００１上に形成しても構わない。
図５は、本明細書に開示する作製方法により作製されるトランジスタを形成した基板を用
いて液晶表示モジュールを構成する一例を示している。
図５は液晶表示モジュールの一例であり、トランジスタを形成した基板２６００と対向基
板２６０１がシール材２６０２により固着され、その間にトランジスタ等を含む画素部２
６０３、液晶層を含む表示素子２６０４、着色層２６０５が設けられ表示領域を形成して
いる。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、
緑、青の各色に対応した着色層が各画素に設けられている。トランジスタを形成した基板
２６００と対向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１
３が配設されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基
板２６１２は、フレキシブル配線基板２６０９によりトランジスタを形成した基板２６０
０の配線回路部２６０８と接続され、コントロール回路や電源回路などの外部回路が組み
こまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（Ａｎｔｉｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）などを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができ
る。
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態４）
本実施の形態では、発光表示パネル（発光パネルともいう）の外観及び断面について、図
６を用いて説明する。図６は、第１の基板上に形成されたトランジスタ及び発光素子を第
２の基板との間にシール材によって封止したパネルの平面図であり、図６（Ｂ）は、図６
（Ａ）のＨ－Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路部４５０３ａ、４５
０３ｂ、及び走査線駆動回路部４５０４ａ、４５０４ｂを囲むようにして、シール材４５
０５が設けられている。また画素部４５０２、信号線駆動回路部４５０３ａ、４５０３ｂ
、及び走査線駆動回路部４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられて
いる。
従って、画素部４５０２、信号線駆動回路部４５０３ａ、４５０３ｂ、及び走査線駆動回
路部４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４
５０６とによって、充填材４５０７と共に密封されている。さらに外気に曝されないよう
に気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フ
ィルム等）やカバー材でパッケージング（封入）することが好ましい。
また、第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路部４５０３ａ
、４５０３ｂ、及び走査線駆動回路部４５０４ａ、４５０４ｂは、トランジスタを複数有
しており、図６（Ｂ）では、画素部４５０２に含まれるトランジスタ４５１０と信号線駆
動回路部４５０３ａに含まれるトランジスタ４５０９を例示している。
トランジスタ４５０９、４５１０は、実施の形態１で示した酸化物半導体層を含む信頼性
の高いトランジスタを適用することができる。本実施の形態において、トランジスタ４５
０９、４５１０はｎチャネル型トランジスタである。
絶縁層４５４４上において駆動回路部用のトランジスタ４５０９の酸化物半導体層のチャ
ネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸化物
半導体層のチャネル形成領域と重なる位置に設けることによって、トランジスタ４５０９
のしきい値電圧の変化量を低減することができる。また、導電層４５４０は、トランジス
タ４５０９のゲート電極層と同電位とすることで、第２のゲート電極層として機能させる
こともできる。また、トランジスタ４５０９のゲート電極層と異なる電位を与えても良い
。また、導電層４５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよ
い。
トランジスタ４５０９には、酸化物半導体層の周縁部（側面を含む）を覆う酸化物絶縁層
４５４１が形成されている。
また、トランジスタ４５１０は、接続電極層４５４８を介して第１電極４５１７と電気的
に接続されている。また、トランジスタ４５１０の酸化物半導体層の周縁部（側面を含む
）を覆う酸化物絶縁層４５４２が形成されている。
酸化物絶縁層４５４１、４５４２は実施の形態１で示した酸化物絶縁層４２６と同様な材
料及び方法で形成すればよい。また、酸化物絶縁層４５４１、４５４２を覆う絶縁層４５
４４が形成される。絶縁層４５４４は、実施の形態１で示した保護絶縁層４２８と同様な
材料及び方法で形成すればよい。
発光素子４５１１の発光領域と重なるようにカラーフィルタ層４５４５が、トランジスタ
４５１０上に形成される。
また、カラーフィルタ層４５４５起因の表面凹凸を低減するため平坦化絶縁層として機能
するオーバーコート層４５４３で覆う構成となっている。
また、オーバーコート層４５４３上に絶縁層４５４６が形成されている。絶縁層４５４６
は、実施の形態１で示した保護絶縁層４２８と同様な材料及び方法で形成すればよい。
また、発光素子４５１１が有する画素電極である第１電極４５１７は、トランジスタ４５
１０のソース電極層またはドレイン電極層と電気的に接続されている。なお、発光素子４
５１１の構成は、第１電極４５１７、電界発光層４５１２、第２電極４５１３の積層構造
であるが、示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合
わせて、発光素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
側壁が曲率を有する傾斜面となる様な開口部を第１の電極４５１７上に有する様に形成す
ることが好ましい。この様な開口部は、隔壁４５２０を感光性の樹脂材料を用いて形成す
ることで容易に形成することができる。
電界発光層４５１２は、単層に限らず、複数の層の積層で構成されていても良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極４
５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒
化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路部４５０３ａ、４５０３ｂ、走査線駆動回路部４５０４ａ、４５０
４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５
１８ｂを介して供給されている。
接続端子電極４５１５は、発光素子４５１１が有する第１電極４５１７と同じ導電膜から
形成され、端子電極４５１６は、トランジスタ４５０９のソース電極層及びドレイン電極
層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第１の基板は透光性でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリル
フィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹
脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）または
ＥＶＡ（エチレンとビニルアセテートとの共重合体）を用いることができる。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）
、位相差板（λ／４板、λ／２板）などの光学フィルムを適宜設けてもよい。また、偏光
板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散
し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路部４５０３ａ、４５０３ｂ、及び走査線駆動回路部４５０４ａ、４５０４
ｂの一部を別途形成して実装しても良く、図６（Ａ）、（Ｂ）の構成に限定されない。
以上の工程により、信頼性の高い発光表示装置（表示パネル）を作製することができる。
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態５）
本実施の形態では、保持容量の構成について、実施の形態２と異なる例を図７（Ａ）及び
図７（Ｂ）に示す。図７（Ａ）は、図２及び図３と保持容量の構成が異なる点以外は同じ
であるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。なお、図
７（Ａ）では画素部のトランジスタ４６０と保持容量の断面構造を示す。
図７（Ａ）は、誘電体を絶縁層４２７、保護絶縁層４２８及び平坦化絶縁層４５６とし、
画素電極層４５７と該画素電極層４５７と重なる容量配線層４３２を電極として保持容量
を形成する例である。容量配線層４３２は、画素部のトランジスタ４６０のソース電極層
とドレイン電極層同じ透光性を有する材料、及び同じ工程で形成されるため、トランジス
タ４６０のソース配線層と重ならないようにレイアウトされる。
図７（Ａ）に示す保持容量は、一対の電極及び誘電体が透光性を有しており、保持容量全
体として透光性を有する。
また、図７（Ｂ）は、図７（Ａ）と異なる保持容量の構成の例である。図７（Ｂ）も、図
２及び図３と保持容量の構成が異なる点以外は同じであるため、同じ箇所には同じ符号を
用い、同じ箇所の詳細な説明は省略する。
図７（Ｂ）は、誘電体をゲート絶縁層４０２とし、容量配線層４３０と、該容量配線層４
３０と重なる酸化物半導体層４０５と容量電極層４３１との積層で保持容量を形成する例
である。また、容量電極層４３１は酸化物半導体層４０５上に接して積層されており、保
持容量の一方の電極として機能する。なお、容量電極層４３１は、トランジスタ４６０の
ソース電極層とドレイン電極層と同じ透光性を有する材料、同じ工程で形成する。また、
容量配線層４３０は、トランジスタ４６０のゲート電極層と同じ透光性を有する材料、同
じ工程で形成されるため、トランジスタ４６０のゲート配線層と重ならないようにレイア
ウトされる。
また、容量電極層４３１は画素電極層４５７と電気的に接続されている。
図７（Ｂ）に示す保持容量も、一対の電極及び誘電体が透光性を有しており、保持容量全
体として透光性を有する。
図７（Ａ）及び図７（Ｂ）に示す保持容量は、透光性を有しており、ゲート配線の本数を
増やすなどして表示画像の高精細化を図るため、画素寸法を微細化しても、十分な容量を
得ることができ、且つ、高い開口率を実現することができる。
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態６）
本実施の形態では、実施の形態１に示すトランジスタを適用した半導体装置として電子ペ
ーパーの例を示す。
図８は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装
置に用いられるトランジスタ５８１としては、実施の形態１で示すトランジスタを適用す
ることができる。
図８の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイスト
ボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である
第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を
生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
第１の基板５８０上に形成されたトランジスタ５８１はボトムゲート構造のトランジスタ
であり、ソース電極層またはドレイン電極層によって第１の電極層５８７と、絶縁層５８
５に形成する開口で接しており電気的に接続している。第１の電極層５８７と第２の基板
５９６に設けられた第２の電極層５８８との間には球形粒子５８９が設けられており、球
形粒子５８９の周囲は樹脂等の充填材５９５で充填されている。球形粒子５８９内のキャ
ビティ５９４は液体で満たされており、かつ黒色領域５９０ａ及び白色領域５９０ｂを有
する粒子が存在している。本実施の形態においては、第１の電極層５８７が画素電極に相
当し、第２の電極層５８８が共通電極（対向電極）に相当する。第２の電極層５８８は、
トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。実施の
形態１に示すいずれか一つの接続部を用いて、一対の基板間に配置される導電性粒子を介
して第２の電極層５８８と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ以上２
００μｍ以下程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設
けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられる
と、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる
。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよば
れている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは
不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である
。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが
可能であるため、電源から表示機能付き半導体装置（単に表示装置、または表示装置を具
備する半導体装置ともいう）を切断した場合であっても、表示された画像を保存しておく
ことが可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態７）
実施の形態１に示すトランジスタを適用した半導体装置は、電子ペーパーとして適用する
ことができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に
用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポ
スター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等
に適用することができる。電子機器の一例を図９、図１０に示す。
図９（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙の
印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用いれば
ポスター２６３１自体を交換をすることなく広告の表示を変えることができる。また、表
示も崩れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信でき
る構成としてもよい。
また、図９（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用いれ
ば人手を多くかけることなくポスター２６３１自体を交換をすることなく広告の表示を変
えることができる。また表示も崩れることなく安定した画像が得られる。なお、車内広告
は無線で情報を送受信できる構成としてもよい。
また、図１０は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７
０１及び筐体２７０３の２つの筐体で構成されている。筐体２７０１及び筐体２７０３は
、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うこと
ができる。このような構成により、紙の書籍の様に取り扱いをすることが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５及び表示部２７０７は、連続する画像を表示する構成とし
てもよいし、異なる画像を表示する構成としてもよい。異なる画像を表示する構成とする
ことで、例えば右側の表示部（図１０では表示部２７０５）に文章を表示し、左側の表示
部（図１０では表示部２７０７）に画像を表示することができる。
また、図１０では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体２７０１
、２７２７の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、または電源ケ
ーブルや他の信号ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部
などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を
持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態８）
実施の形態１に示すトランジスタを用いた半導体装置は、さまざまな電子機器（遊技機も
含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ
、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ
、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装
置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲ
ーム機などが挙げられる。
図１１（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルの切り替えや音量の操作を行うことができ、表示部９６０３
に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモ
コン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよ
い。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１１（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子）、外
部メモリスロットなどを備える構成とする。これらの構成は、表示部と同一面に組み込ま
れていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、
デジタルフォトフレームの外部メモリスロットに、デジタルカメラで撮影した画像データ
を記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７
０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図１２（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
１２（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい、または赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を
備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発
明に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成と
することができる。図１２（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプロ
グラムまたはデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信
を行って情報を共有する機能を有する。なお、図１２（Ａ）に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
図１２（Ｂ）は大型遊技機であるスロットマシンの一例を示している。スロットマシン９
９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９
９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、
スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限
定されず、少なくとも本発明に係る半導体装置を備えた構成であればよく、その他付属設
備が適宜設けられた構成とすることができる。
図１３（Ａ）は、携帯電話機の一例を示している。携帯電話機１０００は、筐体１００１
に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、ス
ピーカ１００５、マイク１００６などを備えている。
図１３（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情
報を入力ことができる。また、通話やメールの送受信などの操作は、表示部１００２を指
などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、通話や、メールの文章を作成する場合は、表示部１００２を文字の入力を主とす
る文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示
部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい
。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、または筐体１００１の操
作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類
によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画
のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図１３（Ｂ）も携帯電話機の一例である。図１３（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に
操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通
信または有線通信により画像または入力情報を授受することができ、それぞれ充電可能な
バッテリーを有する。
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
４００ 基板
４０２ ゲート絶縁層
４０４ 酸化物半導体層
４０５ 酸化物半導体層
４１７ 導電層
４２２ ソース配線層
４２６ 酸化物絶縁層
４２７ 絶縁層
４２８ 保護絶縁層
４３０ 容量配線層
４３１ 容量電極層
４３２ 容量配線層
４４０ トランジスタ
４４２ 接続電極層
４４３ チャネル形成領域
４４８ 接続電極層
４４９ 接続電極層
４５２ 接続電極層
４５３ カラーフィルタ層
４５６ 平坦化絶縁層
４５７ 画素電極層
４５８ オーバーコート層
４５９ 隔壁
４６０ トランジスタ
４０４ａ 微結晶群
４０５ａ 微結晶群
４２１ａ ゲート電極層
４２１ｂ ゲート電極層
４２１ｃ ゲート配線層
４４４ｃ 領域
４４４ｄ 領域
４４５ａ ソース電極層
４４５ｂ ドレイン電極層
４４６ａ 酸化物導電層
４４６ｂ 酸化物導電層
４５１ａ ゲート電極層
４５１ｂ ゲート電極層
４５５ａ ソース電極層
４５５ｂ ドレイン電極層
４５７ａ 画素電極層
４５７ｂ 電極
５８０ 第１の基板
５８１ トランジスタ
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 第２の基板
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
２６００ 基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６３１ ポスター
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 第１の基板
４００２ 画素部
４００３ 信号線駆動回路部
４００４ 走査線駆動回路部
４００５ シール材
４００６ 第２の基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 保護絶縁層
４０２１ 絶縁層
４０３０ 画素電極
４０３１ 対向電極
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４０４０ 導電層
４０４１ 絶縁層
４５０１ 第１の基板
４５０２ 画素部
４５０５ シール材
４５０６ 第２の基板
４５０７ 充填材
４５０９ トランジスタ
４５１０ トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４１ 酸化物絶縁層
４５４２ 酸化物絶縁層
４５４３ オーバーコート層
４５４４ 絶縁層
４５４５ カラーフィルタ層
４５４６ 絶縁層
４５４８ 接続電極層
４５０３ａ 信号線駆動回路部
４５０３ａ 信号線駆動回路部
４５０４ａ 走査線駆動回路部
４５０４ｂ 走査線駆動回路部
４５１８ａ ＦＰＣ
４５１８ｂ ＦＰＣ
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (5)

  1. 基板上に、第１のトランジスタ及び画素電極を有する画素部と、第２のトランジスタを有する駆動回路と、前記第１のトランジスタ上及び前記第２のトランジスタ上の酸化物絶縁層と、を有し、
    前記第１のトランジスタ及び前記第２のトランジスタの各々は、
    ゲート電極層と、
    前記ゲート電極層上のゲート絶縁層と、
    前記ゲート絶縁層上の、ナノ結晶からなる微結晶群を有する酸化物半導体層と、
    前記酸化物半導体層の一部と重なる、ソース電極層及びドレイン電極層と、を有し、
    前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有し、
    前記酸化物絶縁層は、前記第１のトランジスタの酸化物半導体層の上面に接する領域と、前記第２のトランジスタの酸化物半導体層の上面に接する領域と、を有し、
    前記第１のトランジスタのゲート電極層は、酸化物導電層を有し、
    前記第１のトランジスタのソース電極及びドレイン電極の各々は、前記第１のトランジスタの酸化物半導体層の上面に接する領域を有する第１の酸化物導電層を有し、
    前記第１のトランジスタのソース電極及びドレイン電極のいずれか一が有する第１の酸化物導電層は、第１の金属層を介して、前記画素電極と電気的に接続され、
    前記第２のトランジスタのゲート電極層は、第２の金属層を有し、
    前記第２のトランジスタのソース電極及びドレイン電極の各々は、前記第２のトランジスタの酸化物半導体層の上面に接する領域を有する第２の酸化物導電層と、前記第２の酸化物導電層の上面に接する第３の金属層を有する、液晶表示装置。
  2. 基板上の第１のトランジスタと、
    前記第１のトランジスタ上の酸化物絶縁層と、
    前記酸化物絶縁層上に位置する領域を有する画素電極と、
    前記画素電極と重なる領域を有する第１の酸化物導電層と、を有し、
    前記第１のトランジスタは、
    ゲート電極層と、
    前記ゲート電極層上のゲート絶縁層と、
    前記ゲート絶縁層上の、ナノ結晶からなる微結晶群を有する酸化物半導体層と、
    前記酸化物半導体層の一部と重なる、ソース電極層及びドレイン電極層と、を有し、
    前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有し、
    前記酸化物絶縁層は、前記酸化物半導体層の上面に接する領域を有し、
    前記第１のトランジスタのソース電極及びドレイン電極の各々は、前記第１のトランジスタの酸化物半導体層の上面に接する領域を有する第２の酸化物導電層を有し、
    前記第１のトランジスタのソース電極及びドレイン電極のいずれか一が有する第２の酸化物導電層は、第１の金属層を介して、前記画素電極と電気的に接続され、
    前記第１の酸化物導電層は、前記第２の酸化物導電層と同じ材料を有し、
    前記画素電極と前記第１の酸化物導電層が重なる領域に、保持容量が形成される、液晶表示装置。
  3. 請求項１又は２において、
    前記第１の酸化物導電層及び前記第２の酸化物導電層の各々は、Ｉｎ及びＺｎを有する、液晶表示装置。
  4. 請求項１又は２において、
    前記第１の酸化物導電層及び前記第２の酸化物導電層の各々は、Ｉｎ及びＳｎを有する、液晶表示装置。
  5. 請求項１乃至４のいずれか一において、
    前記第１の金属層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、又はＷを有する、液晶表示装置。
JP2022153789A 2009-10-14 2022-09-27 液晶表示装置 Active JP7497399B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009236780 2009-10-14
JP2009236780 2009-10-14
JP2019125088A JP6889208B2 (ja) 2009-10-14 2019-07-04 半導体装置
JP2021085125A JP7150097B2 (ja) 2009-10-14 2021-05-20 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021085125A Division JP7150097B2 (ja) 2009-10-14 2021-05-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2023002549A JP2023002549A (ja) 2023-01-10
JP7497399B2 true JP7497399B2 (ja) 2024-06-10

Family

ID=43854119

Family Applications (7)

Application Number Title Priority Date Filing Date
JP2010228327A Active JP5701003B2 (ja) 2009-10-14 2010-10-08 半導体装置
JP2015028303A Withdrawn JP2015135973A (ja) 2009-10-14 2015-02-17 半導体装置の作製方法
JP2016210389A Expired - Fee Related JP6271677B2 (ja) 2009-10-14 2016-10-27 半導体装置
JP2017250372A Active JP6553704B2 (ja) 2009-10-14 2017-12-27 半導体装置
JP2019125088A Active JP6889208B2 (ja) 2009-10-14 2019-07-04 半導体装置
JP2021085125A Active JP7150097B2 (ja) 2009-10-14 2021-05-20 半導体装置
JP2022153789A Active JP7497399B2 (ja) 2009-10-14 2022-09-27 液晶表示装置

Family Applications Before (6)

Application Number Title Priority Date Filing Date
JP2010228327A Active JP5701003B2 (ja) 2009-10-14 2010-10-08 半導体装置
JP2015028303A Withdrawn JP2015135973A (ja) 2009-10-14 2015-02-17 半導体装置の作製方法
JP2016210389A Expired - Fee Related JP6271677B2 (ja) 2009-10-14 2016-10-27 半導体装置
JP2017250372A Active JP6553704B2 (ja) 2009-10-14 2017-12-27 半導体装置
JP2019125088A Active JP6889208B2 (ja) 2009-10-14 2019-07-04 半導体装置
JP2021085125A Active JP7150097B2 (ja) 2009-10-14 2021-05-20 半導体装置

Country Status (5)

Country Link
US (1) US8324621B2 (ja)
JP (7) JP5701003B2 (ja)
KR (3) KR101779349B1 (ja)
TW (2) TWI460860B (ja)
WO (1) WO2011046003A1 (ja)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101857405B1 (ko) 2009-07-10 2018-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101820972B1 (ko) 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
EP2494692B1 (en) 2009-10-30 2016-11-23 Semiconductor Energy Laboratory Co. Ltd. Logic circuit and semiconductor device
KR102691611B1 (ko) 2009-11-06 2024-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102317763B1 (ko) 2009-11-06 2021-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2011065208A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101963300B1 (ko) 2009-12-04 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN105655340B (zh) * 2009-12-18 2020-01-21 株式会社半导体能源研究所 半导体装置
CN102903758B (zh) 2009-12-28 2015-06-03 株式会社半导体能源研究所 半导体装置
KR20130090405A (ko) 2010-07-02 2013-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
US8664097B2 (en) 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8629496B2 (en) 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8809852B2 (en) 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR20240025046A (ko) 2010-12-03 2024-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
TWI426334B (zh) * 2010-12-27 2014-02-11 Au Optronics Corp 薄膜電晶體陣列基板及其製作方法
US10079053B2 (en) * 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8847233B2 (en) 2011-05-12 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
DE112012004061B4 (de) 2011-09-29 2024-06-20 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
WO2013054933A1 (en) 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP6111398B2 (ja) * 2011-12-20 2017-04-12 株式会社Ｊｏｌｅｄ 表示装置および電子機器
JP6019330B2 (ja) * 2012-02-09 2016-11-02 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置および電子機器
WO2013111756A1 (en) * 2012-01-25 2013-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20150040873A (ko) 2012-08-03 2015-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE102013216824B4 (de) 2012-08-28 2024-10-17 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI575663B (zh) 2012-08-31 2017-03-21 半導體能源研究所股份有限公司 半導體裝置
KR102331652B1 (ko) 2012-09-13 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN104641285B (zh) * 2012-09-21 2018-06-15 夏普株式会社 半导体装置和显示装置
TWI627483B (zh) * 2012-11-28 2018-06-21 半導體能源研究所股份有限公司 顯示裝置及電視接收機
WO2014103900A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9905585B2 (en) 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
US8981374B2 (en) * 2013-01-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9231002B2 (en) 2013-05-03 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
TWI809225B (zh) 2013-05-16 2023-07-21 日商半導體能源研究所股份有限公司 半導體裝置
KR102108121B1 (ko) 2013-06-10 2020-05-08 삼성디스플레이 주식회사 박막 트랜지스터 기판
US20150001533A1 (en) * 2013-06-28 2015-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9818763B2 (en) * 2013-07-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
JP2016131062A (ja) * 2015-01-13 2016-07-21 日立アプライアンス株式会社 誘導加熱調理器
CN104932137B (zh) * 2015-07-03 2018-06-05 京东方科技集团股份有限公司 一种彩膜基板、阵列基板、显示面板及显示装置
WO2017111910A1 (en) * 2015-12-21 2017-06-29 Intel Corporation High performance integrated rf passives using dual lithography process
JP6668455B2 (ja) 2016-04-01 2020-03-18 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
CN106098699B (zh) * 2016-06-23 2019-04-05 京东方科技集团股份有限公司 一种阵列基板、其制作方法、显示面板及其制作方法
US10756118B2 (en) * 2016-11-30 2020-08-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
CN107818991B (zh) * 2017-10-23 2020-06-05 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板
US12066393B1 (en) * 2019-09-06 2024-08-20 United Services Automobile Association (Usaa) Moisture detection system

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2006242987A (ja) 2005-02-28 2006-09-14 Casio Comput Co Ltd 薄膜トランジスタパネル
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20080023698A1 (en) 2006-07-28 2008-01-31 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP2008098637A (ja) 2006-10-12 2008-04-24 Xerox Corp 薄膜トランジスタ
WO2008156311A1 (en) 2007-06-19 2008-12-24 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
WO2009093625A1 (ja) 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2009076894A5 (ja) 2008-08-27 2011-10-13

Family Cites Families (148)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0695186B2 (ja) * 1986-03-05 1994-11-24 松下電器産業株式会社 薄膜トランジスタアレイ
JP2714016B2 (ja) * 1988-08-05 1998-02-16 株式会社東芝 表示装置
JPH05326953A (ja) * 1991-04-26 1993-12-10 Tonen Corp アクティブマトリックス型画像表示パネルの製造方法
JP3573778B2 (ja) * 1993-03-12 2004-10-06 株式会社東芝 液晶表示装置
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000101091A (ja) * 1998-09-28 2000-04-07 Sharp Corp 薄膜トランジスタ
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000231124A (ja) * 1999-02-12 2000-08-22 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3882539B2 (ja) * 2000-07-18 2007-02-21 ソニー株式会社 半導体発光素子およびその製造方法、並びに画像表示装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003029293A (ja) 2001-07-13 2003-01-29 Minolta Co Ltd 積層型表示装置及びその製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4634673B2 (ja) * 2001-09-26 2011-02-16 シャープ株式会社 液晶表示装置及びその製造方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4183990B2 (ja) * 2002-07-11 2008-11-19 シャープ株式会社 薄膜フォトトランジスタ及びそれを用いたアクティブマトリクス基板並びにそれを用いた画像読み取り装置。
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR100881300B1 (ko) * 2004-04-27 2009-02-03 도요타 지도샤（주） 금속 산화물 입자의 제조 공정 및 배기 가스 정화용 촉매
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051995A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
EP2453480A2 (en) * 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7872259B2 (en) * 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) * 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
JP2005208678A (ja) * 2005-03-28 2005-08-04 Hitachi Ltd 液晶表示装置
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998373A3 (en) * 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) * 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5129473B2 (ja) 2005-11-15 2013-01-30 富士フイルム株式会社 放射線検出器
US7745798B2 (en) * 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
JP2007157916A (ja) * 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Ｔｆｔ基板及びｔｆｔ基板の製造方法
KR100732849B1 (ko) * 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
JP5244295B2 (ja) * 2005-12-21 2013-07-24 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP2007212699A (ja) * 2006-02-09 2007-08-23 Idemitsu Kosan Co Ltd 反射型ｔｆｔ基板及び反射型ｔｆｔ基板の製造方法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
US20070215945A1 (en) * 2006-03-20 2007-09-20 Canon Kabushiki Kaisha Light control device and display
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5386069B2 (ja) * 2006-06-02 2014-01-15 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
WO2007148601A1 (ja) * 2006-06-19 2007-12-27 Panasonic Corporation 薄膜トランジスタおよびその製造方法ならびにそれを用いた電子機器
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7833427B2 (en) * 2006-08-14 2010-11-16 Micron Technology, Inc. Electron beam etching device and method
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP2008112136A (ja) * 2006-10-04 2008-05-15 Mitsubishi Electric Corp 表示装置及びその製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5090708B2 (ja) * 2006-10-20 2012-12-05 株式会社ジャパンディスプレイイースト 画像表示装置とその製造方法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP2009194351A (ja) * 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
JPWO2008136505A1 (ja) * 2007-05-08 2010-07-29 出光興産株式会社 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
JP5542296B2 (ja) * 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
US8803781B2 (en) * 2007-05-18 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101484297B1 (ko) * 2007-08-31 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치의 제작방법
JPWO2009034953A1 (ja) 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP2009099887A (ja) * 2007-10-19 2009-05-07 Hitachi Displays Ltd 表示装置
JP5357493B2 (ja) * 2007-10-23 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW200921226A (en) * 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
JP2009265271A (ja) 2008-04-23 2009-11-12 Nippon Shokubai Co Ltd 電気光学表示装置
KR101461127B1 (ko) * 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5602390B2 (ja) * 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011007677A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101739154B1 (ko) * 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN105070749B (zh) * 2009-07-18 2019-08-09 株式会社半导体能源研究所 半导体装置以及制造半导体装置的方法
KR101782176B1 (ko) * 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
WO2011010543A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2011010545A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011010542A1 (en) * 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102526493B1 (ko) * 2009-07-31 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
EP2544237B1 (en) * 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101914026B1 (ko) * 2009-09-24 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR102246127B1 (ko) * 2009-10-08 2021-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102691611B1 (ko) * 2009-11-06 2024-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2006242987A (ja) 2005-02-28 2006-09-14 Casio Comput Co Ltd 薄膜トランジスタパネル
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20080023698A1 (en) 2006-07-28 2008-01-31 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP2008098637A (ja) 2006-10-12 2008-04-24 Xerox Corp 薄膜トランジスタ
WO2008156311A1 (en) 2007-06-19 2008-12-24 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
WO2009093625A1 (ja) 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2009076894A5 (ja) 2008-08-27 2011-10-13

Also Published As

Publication number Publication date
TWI529945B (zh) 2016-04-11
JP6553704B2 (ja) 2019-07-31
JP2019186566A (ja) 2019-10-24
KR101680047B1 (ko) 2016-11-28
JP5701003B2 (ja) 2015-04-15
WO2011046003A1 (en) 2011-04-21
JP2015135973A (ja) 2015-07-27
JP2017017367A (ja) 2017-01-19
TWI460860B (zh) 2014-11-11
JP6271677B2 (ja) 2018-01-31
KR101779349B1 (ko) 2017-09-18
KR20160137654A (ko) 2016-11-30
JP2023002549A (ja) 2023-01-10
JP2021168385A (ja) 2021-10-21
JP7150097B2 (ja) 2022-10-07
JP2011103452A (ja) 2011-05-26
US8324621B2 (en) 2012-12-04
JP6889208B2 (ja) 2021-06-18
US20110084271A1 (en) 2011-04-14
KR20120084756A (ko) 2012-07-30
TW201131766A (en) 2011-09-16
JP2018085527A (ja) 2018-05-31
TW201445744A (zh) 2014-12-01
KR101832698B1 (ko) 2018-02-28
KR20170106652A (ko) 2017-09-21

Similar Documents

Publication Publication Date Title
JP7497399B2 (ja) 液晶表示装置
KR102202400B1 (ko) 반도체 장치, 표시 장치, 및 전자 기기
US11043509B2 (en) Transistor, liquid crystal display device, and manufacturing method thereof
JP5963825B2 (ja) 半導体装置
TWI774230B (zh) 顯示裝置和其製造方法
US8546161B2 (en) Manufacturing method of thin film transistor and liquid crystal display device
KR102066532B1 (ko) 반도체 장치
JP2019169723A (ja) 半導体装置
WO2011043164A1 (en) Semiconductor device and method for manufacturing the semiconductor device
WO2011043162A1 (en) Semiconductor device and method for manufacturing the semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231024

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20231213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240529

R150 Certificate of patent or registration of utility model

Ref document number: 7497399

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150