JP6227079B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6227079B2
JP6227079B2 JP2016183823A JP2016183823A JP6227079B2 JP 6227079 B2 JP6227079 B2 JP 6227079B2 JP 2016183823 A JP2016183823 A JP 2016183823A JP 2016183823 A JP2016183823 A JP 2016183823A JP 6227079 B2 JP6227079 B2 JP 6227079B2
Authority
JP
Japan
Prior art keywords
region
oxide semiconductor
transistor
semiconductor film
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016183823A
Other languages
English (en)
Other versions
JP2017017332A (ja
Inventor
磯部　敦生
敦生 磯部
俊成 佐々木
俊成 佐々木
純一 肥塚
純一 肥塚
山崎　舜平
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017017332A publication Critical patent/JP2017017332A/ja
Application granted granted Critical
Publication of JP6227079B2 publication Critical patent/JP6227079B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3434—Deposited materials, e.g. layers characterised by the chemical composition being oxide semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本明細書で開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関
する。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術
が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）の
ような電子デバイスに広く応用されている。また、トランジスタに適用可能な半導体薄膜
として、酸化物半導体を用いる技術が注目されている。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体が、薄膜トランジスタの
チャネル形成領域に適用可能であることが確認されている（特許文献１）。
特開２００４−１０３９５７号公報
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化、低
価格化、などを達成するためには、トランジスタの微細化は必須である。
トランジスタを微細化する場合には、短チャネル効果の問題が生じる。短チャネル効果
とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化で
ある。短チャネル効果は、ドレインの電界の効果がソースにまで及ぶことに起因するもの
である。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、漏れ電流
の増大などがある。
また、ソース電極層およびドレイン電極層と、チャネル形成領域に用いる酸化物半導体
膜とが直接接するトランジスタ構造とすると、コンタクト抵抗が高くなり、オン電流が抑
制されてしまう恐れがある。コンタクト抵抗が高くなる原因は、ソース電極層およびドレ
イン電極層と、酸化物半導体膜との接触面でショットキー接合が形成されることが要因の
一つと考えられる。
そこで、開示する本発明の一態様は、短チャネル効果を抑制しつつ微細化を達成した半
導体装置およびその作製方法を提供することを目的の一とする。また、開示する本発明の
一態様は、ソース電極層およびドレイン電極層と、酸化物半導体膜との間の抵抗を低くし
て良好なオーミックコンタクトがとれる半導体装置およびその作製方法を提供することを
目的の一とする。
酸化物半導体膜を含むトランジスタ（半導体装置）において、酸化物半導体膜を、絶縁
層に設けられたトレンチ（溝）に設ける。酸化物半導体膜は、少なくともトレンチの底面
、下端コーナー部および側面の一部と接する領域において、酸化物半導体膜の表面に、概
略垂直なｃ軸を有している結晶を含み、当該領域をチャネル形成領域として用いる。また
、酸化物半導体膜には、トレンチの上端コーナー部と接する領域において、当該チャネル
形成領域より不純物濃度が高い領域を形成し、当該領域をソース領域またはドレイン領域
として用いるものとする。
本発明の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い第２の膜厚
を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成されたトレンチ、
が設けられた絶縁層と、トレンチの底面および側面、第１の領域の上面に接して設けられ
た、ソース領域、ドレイン領域およびチャネル形成領域を含む酸化物半導体膜と、ソース
領域およびドレイン領域と電気的に接続して設けられたソース電極層およびドレイン電極
層と、酸化物半導体膜、ソース電極層およびドレイン電極層上に設けられたゲート絶縁層
と、ゲート絶縁層上に設けられ、トレンチ内を充填するゲート電極層と、を有し、チャネ
ル形成領域は、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を含み、トレンチ
の側面および底面と接して設けられ、ソース領域およびドレイン領域は、チャネル形成領
域よりも不純物濃度が高く、第１の領域の上面とトレンチの側面が交わる上端コーナー部
および第１の領域の上面と接して設けられている半導体装置である。
また、本発明の他の一態様は、ソース電極層、ドレイン電極層およびゲート電極層と重
畳しない酸化物半導体膜中にソース領域およびドレイン領域よりも不純物濃度が高い領域
を有することが好ましい。
また、本発明の他の一態様は、底面と側面が交わる下端コーナー部に曲面が形成されて
おり、下端コーナー部の曲面は、２０ｎｍ以上６０ｎｍ以下の曲率半径を有することが好
ましい。
また、本発明の他の一態様は、ソース領域およびドレイン領域の一部は、ゲート電極層
と重畳している半導体装置である。
また、本発明の他の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い
第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成された
トレンチ、が設けられた絶縁層を形成する工程と、加熱しながらトレンチの底面および側
面、第１の領域の上面に接して酸化物半導体膜を形成し、少なくともトレンチの側面およ
び底面に接する領域に、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を含む酸
化物半導体膜を形成する工程と、不純物を第１の領域の上面の法線方向に対して斜めから
添加して、第１の領域の上面とトレンチの側面が交わる上端コーナー部および第１の領域
の上面に接してソース領域およびドレイン領域を、トレンチの側面および底面に接してチ
ャネル形成領域をそれぞれ形成する工程と、ソース領域およびドレイン領域と電気的に接
続するソース電極層およびドレイン電極層を形成する工程と、酸化物半導体膜、ソース電
極層およびドレイン電極層上にゲート絶縁層を形成する工程と、ゲート絶縁層上にトレン
チ内を充填するゲート電極層を形成する工程と、を有し、ソース領域およびドレイン領域
は、チャネル形成領域よりも不純物濃度が高い半導体装置の作製方法である。
また、本発明の他の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い
第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成された
トレンチ、が設けられた絶縁層を形成する工程と、トレンチの底面および側面、第１の領
域の上面に接して非晶質である酸化物半導体膜を形成する工程と、非晶質である酸化物半
導体膜を加熱して、少なくともトレンチの側面および底面に接する領域に、酸化物半導体
膜の表面に、概略垂直なｃ軸を有する結晶を含む酸化物半導体膜を形成する工程と、不純
物を第１の領域の上面の法線方向に対して斜めから添加して、第１の領域の上面とトレン
チの側面が交わる上端コーナー部および第１の領域の上面に接してソース領域およびドレ
イン領域を、トレンチの側面および底面に接してチャネル形成領域をそれぞれ形成する工
程と、ソース領域およびドレイン領域と電気的に接続するソース電極層およびドレイン電
極層を形成する工程と、酸化物半導体膜、ソース電極層およびドレイン電極層上にゲート
絶縁層を形成する工程と、ゲート絶縁層上にトレンチ内を充填するゲート電極層を形成す
る工程と、を有し、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃
度が高い半導体装置の作製方法である。
また、本発明の他の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い
第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成された
トレンチ、が設けられた絶縁層を形成する工程と、加熱しながらトレンチの底面および側
面、第１の領域の上面に接して酸化物半導体膜を形成し、少なくともトレンチの側面およ
び底面に接する領域に、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を含む酸
化物半導体膜を形成する工程と、ソース電極層およびドレイン電極層を形成する工程と、
酸化物半導体膜、ソース電極層およびドレイン電極層上にゲート絶縁層を形成する工程と
、ゲート絶縁層上にトレンチと重畳するようにトレンチ内を充填するゲート電極層を形成
する工程と、ゲート電極層の形成後に、ゲート電極層を通過するように不純物を添加し、
第１の領域の上面とトレンチの側面が交わる上端コーナー部および第１の領域の上面に接
してソース領域およびドレイン領域を、トレンチの側面および底面に接してチャネル形成
領域をそれぞれ形成する工程と、を有し、ソース領域およびドレイン領域は、チャネル形
成領域よりも不純物濃度が高い半導体装置の作製方法である。
また、本発明の他の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い
第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成された
トレンチ、が設けられた絶縁層を形成する工程と、トレンチの底面および側面、第１の領
域の上面に接して非晶質である酸化物半導体膜を形成する工程と、ソース電極層およびド
レイン電極層を形成する工程と、酸化物半導体膜、ソース電極層およびドレイン電極層上
にゲート絶縁層を形成する工程と、ゲート絶縁層上にトレンチと重畳するようにトレンチ
内を充填するゲート電極層を形成する工程と、ゲート電極層の形成後に、ゲート電極層を
通過するように不純物を添加し、第１の領域の上面とトレンチの側面が交わる上端コーナ
ー部および第１の領域の上面に接してソース領域およびドレイン領域を、トレンチの側面
および底面に接してチャネル形成領域をそれぞれ形成する工程と、非晶質である酸化物半
導体膜を形成する工程乃至前記ゲート電極層を形成する工程のいずれか一の工程後に、非
晶質である酸化物半導体膜を加熱して、少なくともトレンチの側面および底面に接する領
域に、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を含む酸化物半導体膜を形
成する工程と、を有し、ソース領域およびドレイン領域は、チャネル形成領域よりも不純
物濃度が高い半導体装置の作製方法である。
また、本発明の他の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い
第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成された
トレンチ、が設けられた絶縁層を形成する工程と、加熱しながらトレンチの底面および側
面、第１の領域の上面に接して酸化物半導体膜を形成し、少なくともトレンチの側面およ
び底面に接する領域に、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を含む酸
化物半導体膜を形成する工程と、トレンチの側面および底面を覆うレジストマスクを形成
する工程と、酸化物半導体膜に対して不純物を添加する工程と、上端コーナー部および第
１の領域の上面に接してソース領域およびドレイン領域を、トレンチの側面および底面に
接してチャネル形成領域をそれぞれ形成する工程と、レジストマスクを除去する工程と、
ソース領域およびドレイン領域と電気的に接続するソース電極層およびドレイン電極層を
形成する工程と、酸化物半導体膜、ソース電極層およびドレイン電極層上にゲート絶縁層
を形成する工程と、ゲート絶縁層上にトレンチ内を充填するゲート電極層を形成する工程
と、を有し、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃度が高
い半導体装置の作製方法である。
また、本発明の他の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い
第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成された
トレンチ、が設けられた絶縁層を形成する工程と、トレンチの底面および側面、第１の領
域の上面に接して非晶質である酸化物半導体膜を形成する工程と、酸化物半導体膜上に接
してトレンチの側面および底面を覆うレジストマスクを形成する工程と、酸化物半導体膜
に対して不純物を添加する工程と、第１の領域の上面とトレンチの側面が交わる上端コー
ナー部および第１の領域の上面に接してソース領域およびドレイン領域を、トレンチの側
面および底面に接してチャネル形成領域をそれぞれ形成する工程と、レジストマスクを除
去する工程と、ソース領域およびドレイン領域と電気的に接続するソース電極層およびド
レイン電極層を形成する工程と、酸化物半導体膜、ソース電極層およびドレイン電極層上
にゲート絶縁層を形成する工程と、ゲート絶縁層上にトレンチ内を充填するゲート電極層
を形成する工程と、非晶質である酸化物半導体膜を形成する工程後またはレジストマスク
を形成する工程後に、非晶質である酸化物半導体膜を加熱して、少なくともトレンチの側
面および底面に接する領域に、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を
含む酸化物半導体膜を形成する工程と、を有し、ソース領域およびドレイン領域は、チャ
ネル形成領域よりも不純物濃度が高い半導体装置の作製方法である。
また、本発明の他の一態様は、レジストマスクを用いてソース領域およびドレイン領域
を形成する際、不純物の添加方法がプラズマ源改質イオンインプランテーション法または
プラズマベースイオンインプランテーション法であると好ましい。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上
」または「直下」であることを限定するものではない。例えば、「絶縁層上のゲート電極
層」の表現であれば、絶縁層とゲート電極層との間に他の構成要素を含むものを除外しな
い。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能
的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることが
あり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電
極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いるこ
とができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
また、本明細書等において、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（
ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対し
て適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を
平均した値で表現される。
ここで、中心線平均粗さ（Ｒａ）は、粗さ曲線からその中心線の方向に測定長さＬ０の
部分を抜き取り、この抜き取り部の中心線の方向をｘ軸、縦倍率の方向（ｘ軸に垂直な方
向）をｙ軸とし、粗さ曲線をｙ＝ｆ（ｘ）で表すとき、次の式（１）で与えられる。
そして、平均面粗さ（Ｒａ）は、測定データの示す面である測定面をｚ＝ｆ（ｘ，ｙ）
で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（２
）で与えられる。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１）（ｘ１，ｙ
２）（ｘ２，ｙ１）（ｘ２，ｙ２）の４点で表される四角形の領域とし、指定面が理想的
にフラットであるとしたときの面積をＳ０とする。
また、基準面とは、指定面の平均の高さにおける、ｘｙ平面と平行な面のことである。
つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
開示する発明の一態様によって、短チャネル効果を抑制しつつ、微細化を達成した半導
体装置およびその作製方法を提供することができる。また、ソース電極層およびドレイン
電極層と、酸化物半導体膜との間の抵抗を低くして良好なオーミックコンタクトがとれる
半導体装置およびその作製方法を提供することができる。
また、開示する発明の一態様によって、トランジスタサイズを十分に小さくすることが
可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が
小さくなり、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コス
トは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が
高められた半導体装置を実現することができる。または、半導体装置の高集積化が可能と
なる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得るこ
ともできる。
本発明の一態様の半導体装置を示す断面図および平面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置を示す断面図、平面図および回路図。 本発明の一態様の半導体装置を示す回路図および斜視図。 本発明の一態様の半導体装置を示す断面図および平面図。 本発明の一態様の半導体装置を示す回路図。 本発明の一態様の半導体装置を示すブロック図。 本発明の一態様の半導体装置を示すブロック図。 本発明の一態様の半導体装置を示すブロック図。 実施例における実施例試料１のＴＥＭ像を示す図。 実施例における実施例試料２のＴＥＭ像を示す図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以
下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態およ
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以
下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明す
る実施の形態および実施例において、同一部分または同様な機能を有する部分には同一の
符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするた
め、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明
は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の
混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置およびその作製工程の例に
ついて、図１乃至図３を用いて説明する。
図１（Ａ）に本実施の形態のトランジスタ１６２の平面図の一例を示す。また、図１（
Ｂ）に図１（Ａ）中の鎖線Ａ１−Ａ２における断面図を示す。
本実施の形態に示すトランジスタ１６２は、トレンチ１３１が設けられた絶縁層１３０
と、ソース領域１４４ａ、ドレイン領域１４４ｂおよびチャネル形成領域１４４ｃを含む
酸化物半導体膜１４４と、ソース電極層１４２ａおよびドレイン電極層１４２ｂと、ゲー
ト絶縁層１４６と、ゲート電極層１４８と、を有する。
ここで、上記構成の位置関係、接続関係について説明する。
絶縁層１３０は、第１の膜厚を有する第１の領域１３０ａと、第１の膜厚よりも薄い膜
厚を有する第２の領域１３０ｂと、を有しており、第２の領域１３０ｂが、第１の領域１
３０ａの一と、第１の領域１３０ａの他の一と、の間に配置され、トレンチ１３１の底面
が第２の領域１３０ｂによって、トレンチ１３１の側面が第１の領域１３０ａの一と、第
１の領域１３０ａの他の一によってそれぞれ形成されている。
なお、本明細書等において、第１の領域１３０ａの上面とトレンチ１３１の側面が交わ
る部分を「上端コーナー部」、トレンチ１３１の底面と側面が交わる部分を「下端コーナ
ー部」と定義する。上端コーナー部および下端コーナー部は、その周辺の部分も含むもの
とする。
酸化物半導体膜１４４は、トレンチ１３１の底面および側面、第１の領域１３０ａの上
面に接して設けられている。酸化物半導体膜１４４中のソース領域１４４ａおよびドレイ
ン領域１４４ｂは、第１の領域１３０ａの上面とトレンチ１３１の側面が交わる上端コー
ナー部１３１ａと接して設けられ、酸化物半導体膜１４４中のチャネル形成領域１４４ｃ
は、上端コーナー部１３１ａを除くトレンチ１３１の側面および底面と接して設けられて
いる。チャネル形成領域１４４ｃは、酸化物半導体膜１４４の表面に、概略垂直なｃ軸を
有する結晶を含み、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領
域１４４ｃよりも不純物濃度が高くなっている。
ソース電極層１４２ａおよびドレイン電極層１４２ｂは、ソース領域１４４ａおよびド
レイン領域１４４ｂと電気的に接続して設けられ、ゲート絶縁層１４６は、酸化物半導体
膜１４４、ソース電極層１４２ａおよびドレイン電極層１４２ｂ上に設けられ、ゲート電
極層１４８は、ゲート絶縁層１４６上に設けられ、トレンチ１３１内を充填している。
次いで、各構成の詳細について説明する。
絶縁層１３０にトレンチ１３１が設けられ、当該トレンチ１３１と接して酸化物半導体
膜１４４が設けられている。これにより、酸化物半導体膜１４４のチャネル長方向（キャ
リアが流れる方向）の断面形状は、トレンチ１３１の断面形状に沿って湾曲した形状とな
っており、トレンチ１３１の深さｄが深くなるほどトランジスタ１６２の実効的なチャネ
ル長を長くすることができる。ここで、トレンチ１３１のチャネル長方向の長さＬに対し
て実効的なチャネル長の長さが２Ｌ以上になるように、トレンチ１３１を設けることが好
ましい。
トレンチ１３１の深さｄを適宜決定することにより、酸化物半導体膜１４４のチャネル
形成領域を３次元方向（基板垂直方向）に延長させることができる。よって、トランジス
タ１６２の微細化を図り、ソース電極層１４２ａとドレイン電極層１４２ｂの距離を短く
しても、実効的なチャネル長を維持または延長させることができる。故に、トランジスタ
１６２の微細化を達成しつつ、トランジスタ１６２の短チャネル効果を抑制することがで
きる。
これにより、トランジスタ１６２のサイズを十分に小さくすることが可能になるので、
半導体装置の占める面積が小さくなり、半導体装置の取り数を増大させることができる。
これにより、半導体装置あたりの製造コストを抑制することができる。また、半導体装置
が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現するこ
とができる。または、半導体装置の高集積化が可能となる。また、チャネル長の縮小によ
る、動作の高速化、低消費電力化などの効果を得ることもできる。
絶縁層１３０に設けられたトレンチ１３１は、下端コーナー部に曲面が形成されている
。下端コーナー部の曲面は２０ｎｍ以上６０ｎｍ以下の曲率半径を有することが好ましい
。また、下端コーナー部の表面は平坦性が高いことが好ましく、例えば、平均面粗さが好
ましくは０．５ｎｍ未満、より好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ
以下である。なお、平均面粗さが０に近いほど好ましい。このような下端コーナー部を有
するトレンチ１３１に接して後述する酸化物半導体膜１４４の表面に、概略垂直なｃ軸を
有する結晶を含む酸化物半導体膜を設けることにより、酸化物半導体膜の可視光や紫外光
の照射による電気的特性の変化を抑制することができる。
ここで、トランジスタ１６２に含まれる酸化物半導体膜１４４の少なくともチャネル形
成領域１４４ｃは、結晶性を有するものとし、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇ
ｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする
ことが好ましい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ
膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜
である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであるこ
とが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒ
ｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部
と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グ
レインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界
に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸
およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、Ｃ
ＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形
成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ここで、ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１６乃至図１８を用い
て詳細に説明する。なお、特に断りがない限り、図１６乃至図１８は上方向をｃ軸方向と
し、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ
面を境にした場合の上半分、下半分をいう。また、図１６において、丸で囲まれたＯは４
配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１６（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下
４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素
原子のみ示した構造を小グループと呼ぶ。図１６（Ａ）の構造は、八面体構造をとるが、
理解を容易にするため平面構造で示している。なお、図１６（Ａ）の上半分および下半分
にはそれぞれ３個ずつ４配位のＯがある。図１６（Ａ）に示す小グループは電荷が０であ
る。
図１６（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下
３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは
、いずれもａｂ面に存在する。図１６（Ｂ）の上半分および下半分にはそれぞれ１個ずつ
４配位のＯがある。また、Ｉｎも５配位をとるため、図１６（Ｂ）に示す構造をとりうる
。図１６（Ｂ）に示す小グループは電荷が０である。
図１６（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する
構造を示す。図１６（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配
位のＯがある。または、図１６（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個
の４配位のＯがあってもよい。図１６（Ｃ）に示す小グループは電荷が０である。
図１６（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する
構造を示す。図１６（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配
位のＯがある。図１６（Ｄ）に示す小グループは電荷が＋１となる。
図１６（Ｅ）に、２個のＺｎを含む小グループを示す。図１６（Ｅ）の上半分には１個
の４配位のＯがあり、下半分には１個の４配位のＯがある。図１６（Ｅ）に示す小グルー
プは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体
を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１６（Ａ）に示
す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１６（Ｂ）に示す５配位のＧａ
の上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個
の近接Ｇａを有する。図１６（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１
個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。こ
の様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数
は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属
原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある
近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、
別の金属原子の下方向にある４配位のＯの数との和が４個のときに、金属原子を有する二
種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳ
ｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位
の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合するこ
とになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する
。また、このほかにも、層構造の合計の電荷が０となるように小グループ同士が結合して
中グループを構成する。
図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図
を示す。図１７（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１
７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１７（Ａ）においては、理解を容易にするため、３配位のＯは省略し、４配位のＯは
個数のみ示し、例えば、Ｉｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあ
ることを丸枠の３として示している。同様に、図１７（Ａ）において、Ｇａの上半分およ
び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同
様に、図１７（Ａ）において、上半分には１個の４配位のＯがあり、下半分には３個の４
配位のＯがあるＺｎを示している。
図１７（Ａ）においてＩｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半
分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１
個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを
介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である
。この中グループを複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．
６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（
４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ
およびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グル
ープの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図１７（Ａ）に示
した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせ
た大グループも取りうる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、
三元系金属の酸化物であるＩｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ
−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ
−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−
Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅ
ｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ
−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−
Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の
酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍ
ｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを
用いた場合も同様である。
例えば、図１８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループの
モデル図を示す。
図１８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成するグループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ
上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがある
Ｚｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半
分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ
２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して
４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中
グループを複数結合して大グループを構成する。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）
の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋
１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−
１が必要となる。電荷−１をとる構造として、図１８（Ａ）に示すように、２個のＺｎを
含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎ
を含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とす
ることができる。
具体的には、図１８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚ
ｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−
Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然
数。）とする組成式で表すことができる。
ここで、チャネル形成領域１４４ｃには、ＣＡＡＣ−ＯＳ膜を用いることにより、可視
光や紫外光の照射による電気的特性の変化を抑制することができる。
また、ソース領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コー
ナー部１３１ａと接して設けられる酸化物半導体膜１４４は、当該上端コーナー部１３１
ａが急峻な角部であるために上記の酸化物半導体膜１４４中のＣＡＡＣ−ＯＳ膜の表面に
、概略垂直なｃ軸を有する結晶の成長面の連続性が低い恐れがある。しかし、本実施の形
態のように、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をソース
領域１４４ａおよびドレイン領域１４４ｂとすることで、チャネル形成領域１４４ｃ全体
として、酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面が連続し
ている。よって、トランジスタにより安定な電気的特性を付与することが可能となる。
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃ
よりも不純物濃度が高くなっている。不純物濃度を高くすることによって、不純物、例え
ばＰが酸化物半導体の酸素の格子位置に入り、酸化物半導体中の金属Ｍと結合するととも
に酸素とも結合し、Ｍ−ＰＯｘ結合を形成する。そのことにより、酸化物半導体中で酸素
欠損が誘起され、キャリアが生成されコンタクト抵抗が低減するため、ソース電極層１４
２ａおよびドレイン電極層１４２ｂと酸化物半導体膜１４４の間で良好なオーミックコン
タクトをとることができる。
よって、このような構成にすることにより安定した電気的特性が付与された、信頼性の
高い半導体装置を提供することができる。
以下に、トランジスタ１６２の作製工程の一例を示す。
まず、基板（図示しない）上に、絶縁層１３０を形成する（図２（Ａ）参照）。
半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多
結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用
することができ、当該基板上に半導体素子が形成されていてもよい。また、ガラス基板で
もよい。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設けられた構
成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半
導体膜が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導
体膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶
縁基板上に絶縁層を介して半導体膜が設けられた構成のものが含まれるものとする。
絶縁層１３０としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化
窒化シリコン膜、酸化窒化アルミニウム膜等を形成することができる。また、絶縁層１３
０が過剰に酸素を含んでいてもよい。
次いで、絶縁層１３０にトレンチ１３１（溝とも呼ぶ）を形成する（図２（Ｂ）参照）
。トレンチ１３１は、例えば、絶縁層１３０上にフォトリソグラフィ工程によりレジスト
マスクを形成し、レジストマスクを用いた絶縁層１３０のエッチングによって形成するこ
とができる。
トレンチ１３１の形成方法はフォトリソグラフィ法を用いたドライエッチング法を好適
に用いることができ、一回のエッチングまたは複数回のエッチングによって形成すること
ができる。複数回のエッチング工程を行う場合、ドライエッチング工程とウェットエッチ
ング工程を組み合わせてもよい。
例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング
法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング
法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周
波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法
を用いることができる。また、エッチングガスとしては、三フッ化メタン（ＣＨＦ３）、
四フッ化炭素（ＣＦ４）、パーフルオロシクロブタン（Ｃ４Ｆ８）などのフロロカーボン
系ガス、メタン（ＣＨ４）、水素、ヘリウム、またはアルゴンなどの希ガスを、適宜混合
して用いることができる。
次いで、トレンチ１３１の底面および側面、第１の領域１３０ａの上面に接するように
、酸化物半導体膜１４４を形成する（図２（Ｃ）参照）。なお、少なくとも酸化物半導体
膜１４４において、後にチャネル形成領域となる領域は、ＣＡＡＣ−ＯＳ膜を用いている
。
ＣＡＡＣ−ＯＳ膜を設けることにより、可視光や紫外光の照射による電気的特性の変化
を抑制することができる。よって、このようなＣＡＡＣ−ＯＳ膜を設けることにより安定
した電気的特性が付与された、信頼性の高いトランジスタを提供することができる。
酸化物半導体膜１４４をＣＡＡＣ−ＯＳ膜とする際には、基板を加熱しながら酸化物半
導体膜１４４を形成すればよく、基板を加熱する温度としては、２００℃を超えて７００
℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは４００℃以上４５０
℃以下とする。なお、酸化物半導体膜の形成時に、基板を加熱する温度を高くすることで
、非晶質な部分に対して結晶部分の占める割合の多いＣＡＡＣ−ＯＳ膜とすることができ
る。
また、酸化物半導体膜１４４をＣＡＡＣ−ＯＳ膜とする他の方法としては、酸化物半導
体膜の成膜時の基板を加熱する温度を、好ましくは２００℃未満、より好ましくは１８０
℃未満とすることによって酸化物半導体膜１４４を非晶質構造とし、非晶質状の酸化物半
導体膜に３５０℃以上７００℃以下、好ましくは４００℃以上、より好ましくは５００℃
以上、さらに好ましくは５５０℃以上の加熱処理を行って当該酸化物半導体膜の少なくと
も一部を結晶化させ、ｃ軸配向を有する結晶を含む酸化物半導体膜１４４を形成すること
ができる。なお、非晶質状の酸化物半導体膜を加熱処理するタイミングは、後に形成され
るソース領域１４４ａ、ドレイン領域１４４ｂおよびチャネル形成領域１４４ｃの形成前
であったら、いつ行ってもよい。
少なくとも上端コーナー部１３１ａを除くトレンチ１３１の側面および底面に接する酸
化物半導体膜１４４がＣＡＡＣ−ＯＳ膜となっており、その領域を後述するチャネル形成
領域として用いる。
酸化物半導体膜１４４の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、
ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザー堆積法、
ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることがで
きる。また、酸化物半導体膜１４４は、スパッタリングターゲット表面に対し、概略垂直
に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置
（Ｃｏｌｕｍｎａｒ Ｐｌａｓｍａ Ｓｐｕｔｔｅｒｉｎｇ ｓｙｓｔｅｍ）を用いて成
膜してもよい。なお、本実施の形態では、酸化物半導体膜１４４を島状に加工する。
なお、酸化物半導体の成膜を行う前に、成膜室の加熱および排気を行って、成膜室中の
水素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に成膜室の
内壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、加熱処理
は、例えば、１００℃以上４５０℃以下で行えばよい。また、処理室の排気は、ドライポ
ンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプおよびクライオポ
ンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサ
イズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高
いクライオポンプおよび水素の排気能力の高いスパッタイオンポンプを組み合わせること
が有効となる。また、このとき、不活性ガスを導入しながら不純物の除去を行うと、排気
するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。このよう
な処理を行って酸化物半導体の成膜前に成膜室の不純物を除去することにより、酸化物半
導体膜１４４への水素、水、水酸基、水素化物などの混入を防ぐことができる。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を
含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓ
ｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有する
ことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ま
しい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸
化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ
系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属
の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を
用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分と
して有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎと
ＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、かつ、ｍは整数でない
）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ば
れた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３Ｓｎ
Ｏ５（ＺｎＯ）ｎ（ｎ＞０、かつ、ｎは整数）で表記される材料を用いてもよい。
例えば、原子数比で、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：
２：１のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あ
るいは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あ
るいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸
化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減
することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度
を得ることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２
＋（ｃ−Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の
酸化物でも同様である。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系の酸化物半導体の材料を用いる場合、用いるタ
ーゲットの組成比はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：ｘ：ｙ［ｍｏｌ比］（ｘは０
以上、ｙは０．５以上５以下）を用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：２［ｍｏｌ比］の組成比を有するターゲットなどを用いることがで
きる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］の組成比を有す
るターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の組成比を
有するターゲットの組成比を有するターゲットを用いることもできる。
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系の酸化物半導体の材料を用いる場合、用
いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ
：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１あるいはＩｎ：Ｓｎ：Ｚｎ＝２０：
４５：３５などとすればよい。
また、酸化物半導体としてＩｎ−Ｚｎ系の酸化物半導体の材料を用いる場合、用いるタ
ーゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル比に換算する
とＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１
（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ
：Ｚｎ＝１５：１〜１．５：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３
：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数
比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
なお、酸化物半導体膜１４４は、成膜時に酸素が多く含まれるような条件（例えば、酸
素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多
く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含
有量が過剰な領域が含まれている）膜とすることが好ましい。
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希
ガスと酸素の混合雰囲気下などとすればよい。ここで、成膜時に希ガスより酸素の体積比
を大きくすることにより、酸化物半導体膜１４４に酸素を容易に供給することができ、酸
化物半導体膜１４４中の酸素欠損を低減することができる。また、酸化物半導体膜１４４
への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物
などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
酸化物半導体膜１４４成膜後、酸化物半導体膜１４４に対して、過剰な水素（水や水酸
基を含む）を除去（脱水化または脱水素化）するための熱処理を行ってもよい。熱処理を
行うことによって、酸化物半導体膜１４４中に含まれる水素原子、または水素原子を含む
物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以
上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする
。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を
主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい
。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度
を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すな
わち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に基板を導入し、窒素雰囲気下
、４５０℃、１時間の条件で行うことができる。
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、また
は熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍ
ｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、
アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活
性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱
処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱し
てもよい。
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水
化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体
膜を島状に加工した後などのタイミングにおいて行うことも可能である。また、このよう
な脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
また、上記の熱処理で酸化物半導体膜１４４を加熱した後、同じ炉にて加酸素化（酸化
物半導体膜に酸素を加えることをいう。以降、同様である。）のための熱処理を行っても
よい。該熱処理は、熱処理装置に高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥
エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定し
た場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好
ましくは１０ｐｐｂ以下の空気）を導入し、２００℃以上基板の歪み点未満で熱処理を行
えばよい。好ましくは、２５０℃以上４５０℃以下で熱処理を行えばよい。特にこれらの
ガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導入する酸素ガス
またはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃度を１ｐｐｍ以
下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたはＮ２Ｏガスの
作用によって、脱水化または脱水素化処理による不純物の排除工程で低減してしまった酸
化物半導体を構成する主成分材料の一つである酸素を供給することができる。この工程に
より、脱水化または脱水素化処理により生じた酸素欠損を補填することができる。
なお、上述の熱処理には脱水化処理または脱水素化処理により酸化物半導体中に生じた
酸素欠損を補填する効果があるため、当該熱処理を、加酸素化処理などと呼ぶこともでき
る。当該熱処理は、例えば、酸化物半導体膜を島状に加工した後などのタイミングにおい
て行うことも可能である。また、このような加酸素化処理は、一回に限らず複数回行って
も良い。
次いで、第１の領域１３０ａの上面とトレンチ１３１の側面が交わる上端コーナー部１
３１ａおよび第１の領域１３０ａの上面に接する酸化物半導体膜１４４に不純物１４１を
添加する処理を行って、ソース領域１４４ａおよびドレイン領域１４４ｂを形成する。同
時に酸化物半導体膜１４４に不純物１４１が添加されなかった領域（ＣＡＡＣ−ＯＳ膜と
なっている、上端コーナー部１３１ａを除くトレンチ１３１の側面および底面に接する酸
化物半導体膜１４４）がチャネル形成領域１４４ｃとして機能する（図３（Ａ）参照）。
添加する不純物１４１は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、また
はこれらを含む分子イオンなどがある。また、上端コーナー部１３１ａおよび第１の領域
１３０ａの上面に接する酸化物半導体膜１４４に不純物１４１を添加する方法として、イ
オンドーピング法またはイオンインプランテーション法を用いることができる。本実施の
形態では、チャネル形成領域として機能する上端コーナー部１３１ａを除くトレンチ１３
１の側面および底面と接する酸化物半導体膜１４４に不純物１４１を添加させないように
第１の領域１３０ａの上面（半導体材料を含む基板面）を第１の領域１３０ａの上面に対
して傾けながら回転させて不純物１４１を添加する。
基板表面（第１の領域１３０ａの上面）の法線方向を基準にして不純物が射出される射
出方向との間でなす角度をθ（０°＜θ＜９０°）とする。設定の加速電圧をＶａｃ、ド
ーズ量をＤ０とすると、第１の領域１３０ａの上面に接する酸化物半導体膜１４４に添加
される不純物１４１の第１の領域１３０ａの上面に垂直な実効加速電圧はＶａｃ×ｃｏｓ
θ、ドーズ量はＤ０×ｃｏｓθとなり、トレンチ１３１の側面と接する酸化物半導体膜１
４４に添加される不純物１４１のトレンチ１３１の側面に垂直な実効加速電圧はＶａｃ×
ｓｉｎθ、ドーズ量はＤ０×ｓｉｎθとなる。θが小さいとθが大きいときと比較してト
レンチ１３１の側面の深くまで不純物を添加することができるが、ｓｉｎθが小さくなる
ため、ドーズ量は少なくなる。
例えば、θ＝６０°、加速電圧を４０ｋＶ、ドーズ量を２×１０１５ｉｏｎｓ／ｃｍ２
で添加すると、第１の領域１３０ａの上面に接する酸化物半導体膜１４４には、第１の領
域１３０ａの上面に垂直な実効加速電圧を２０ｋＶ、ドーズ量を１×１０１５ｉｏｎｓ／
ｃｍ２で、トレンチ１３１の側面と接する酸化物半導体膜１４４には、トレンチ１３１の
側面に垂直な実効加速電圧を３５ｋＶ、ドーズ量を１．７×１０１５ｉｏｎｓ／ｃｍ２で
添加される。
また、θの最大値は、次の式（３）を満たすθ（０°＜θ＜９０°）である。Ｌはトレ
ンチ１３１のチャネル長方向の長さを、ｔは酸化物半導体膜の膜厚をそれぞれ表す。
例えば、トレンチ１３１のチャネル長方向の長さを３５０ｎｍ、酸化物半導体膜１４４
の膜厚を２０ｎｍとすると、θの最大値は約８４°となる。
なお、上記の「イオンドーピング法」とは、原料ガスから生成されるイオン化したガス
を質量分離せず、そのまま電界で加速して対象物に照射し、イオン化したガスの元素を対
象物に含ませる方式を指す。また、上記の「イオンインプランテーション法」とは、「イ
オン注入法」とも呼ばれ、原料ガスをプラズマ化し、このプラズマに含まれるイオン種を
引き出し、質量分離をして、所定の質量を有するイオン種を加速して、イオンビームとし
て、対象物に注入する方法である。
なお、酸化物半導体膜１４４に不純物１４１を添加する処理は、複数回行っても良い。
酸化物半導体膜１４４に不純物１４１を添加する処理を複数回行う場合、不純物１４１は
複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
なお、不純物１４１のドーズ量は、１×１０１４〜２×１０１６ｉｏｎｓ／ｃｍ２とす
るのが好ましい。また、不純物としてリンを添加する場合、加速電圧を１０〜５０ｋＶと
するのが好ましい。また、酸化物半導体膜の膜厚がさらに薄い場合には、加速電圧やドー
ズ量を適宜調整すればよい。本実施の形態では、不純物１４１としてリンを、イオンイン
プランテーション法を用いて酸化物半導体膜１４４に加速電圧を４０ｋＶ、ドーズ量を２
×１０１５ｉｏｎｓ／ｃｍ２、θ＝６０°の条件で添加する。
ソース領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部
１３１ａと接して設けられる酸化物半導体膜１４４は、上端コーナー部１３１ａが急峻な
角部であるために先述した酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶
の成長面の連続性が低い恐れがある。しかし、本実施の形態のように、上端コーナー部１
３１ａと接して設けられる酸化物半導体膜１４４をソース領域１４４ａおよびドレイン領
域１４４ｂとすることにより上端コーナー部１３１ａと接して設けられる酸化物半導体膜
１４４をチャネル形成領域として用いないのでチャネル形成領域１４４ｃ全体として、酸
化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面が連続している。よ
って、トランジスタにより安定な電気的特性を付与することが可能となる。
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃ
よりも不純物濃度が高くなっている。不純物濃度を高くすることによってコンタクト抵抗
が低くなるため、後に形成されるソース電極層１４２ａおよびドレイン電極層１４２ｂと
酸化物半導体膜１４４の間で良好なオーミックコンタクトをとることができる。
また、不純物を添加する領域を、上端コーナー部１３１ａよりトレンチ１３１の底面方
向側のトレンチ１３１の側面に接する酸化物半導体膜１４４にまで延伸し、ソース領域１
４４ａおよびドレイン領域１４４ｂを上端コーナー部１３１ａよりもトレンチ１３１の底
面方向側に延伸してもよい。また、ソース領域１４４ａとドレイン領域１４４ｂのトレン
チ１３１の底面方向側に延伸させる長さは異なっていてもよい。
次いで、ソース領域１４４ａおよびドレイン領域１４４ｂ上に、導電層を形成し、該導
電層を加工してソース領域１４４ａおよびドレイン領域１４４ｂと電気的に接続するよう
にソース電極層１４２ａおよびドレイン電極層１４２ｂを形成する。また、ソース領域１
４４ａとソース電極層１４２ａとの間、ドレイン領域１４４ｂおよびドレイン電極層１４
２ｂとの間には、電極や配線などを介していても良い。また、ソース領域１４４ａおよび
ドレイン領域１４４ｂの下にソース電極層１４２ａおよびドレイン電極層１４２ｂを形成
する構成としてもよい。
ソース電極層１４２ａおよびドレイン電極層１４２ｂは、モリブデン、チタン、タンタ
ル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料ま
たはこれらを主成分とする合金材料を用いて形成することができる。
次いで、酸化物半導体膜１４４、ソース電極層１４２ａおよびドレイン電極層１４２ｂ
上にゲート絶縁層１４６を形成する（図３（Ｂ）参照）。
ゲート絶縁層１４６の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、Ｍ
ＢＥ法、ＣＶＤ法、パルスレーザー堆積法、ＡＬＤ法等を適宜用いることができる。なお
、酸化物半導体膜１４４と接することを考慮すれば、水素等の不純物が十分に除去されて
いることが好ましいため、ゲート絶縁層１４６は、水素等の不純物が含まれにくいスパッ
タリング法を用いて形成することが好ましい。
ゲート絶縁層１４６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニ
ウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸
化シリコン膜等を用いて形成することができる。さらに、ゲート絶縁層１４６は、作製す
るトランジスタのサイズやゲート絶縁層１４６の段差被覆性を考慮して形成することが好
ましい。
本実施の形態では、ゲート絶縁層１４６として、ＳｉＯ２＋α（ただし、α＞０）であ
る酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層１４６として用いること
で、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体に酸素を供給することができ、特性を良好にする
ことができる。
また、ゲート絶縁層１４６の材料として酸化ハフニウム、酸化イットリウム、酸化ラン
タン、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミ
ネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート
、窒素が添加されたハフニウムアルミネートなどのｈｉｇｈ−ｋ材料を用いることでゲー
トリーク電流を低減できる。さらに、ゲート絶縁層１４６は、単層構造としても良いし、
積層構造としても良い。
ゲート絶縁層１４６の成膜後に、加酸素化のための熱処理を行ってもよい。熱処理の温
度は、不活性ガス雰囲気下、または酸素雰囲気下で２００℃以上４５０℃以下とするのが
好ましく、２５０℃以上３５０℃以下とするのがより好ましい。当該熱処理を行うことに
よって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半
導体膜１４４と接するゲート絶縁層１４６が酸素を含む場合、酸化物半導体膜１４４に酸
素を供給し、該酸化物半導体膜１４４の酸素欠損を補填することができる。
上記の脱水化または脱水素化のための熱処理および加酸素化のための熱処理を行うこと
により、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体膜を形成することもできる
。
酸化物半導体膜１４４に接している絶縁層１３０においてもゲート絶縁層１４６と同様
のことがいえる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に加酸素化のため熱処理を行っ
ているが、当該熱処理のタイミングはこれに限定されない。例えば、ソース電極層１４２
ａおよびドレイン電極層１４２ｂを形成した後に当該熱処理を行っても良い。また、加酸
素化のための熱処理に脱水化または脱水素化のための熱処理を兼ねさせても良い。
次いで、ゲート絶縁層１４６を介して酸化物半導体膜１４４上にゲート電極層１４８を
形成する（図３（Ｃ）参照）。本実施の形態において、ゲート電極層１４８は、ソース領
域１４４ａおよびドレイン領域１４４ｂの一部と重畳し、トレンチ１３１内を充填するよ
うに設けられる。
ゲート電極層１４８の材料は、モリブデン、チタン、タンタル、タングステン、アルミ
ニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする
合金材料を用いて形成することができる。また、ゲート電極層１４８としてリン等の不純
物元素を添加した多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシ
リサイド膜を用いてもよい。ゲート電極層１４８は、単層構造としてもよいし、積層構造
としてもよい。
ゲート絶縁層１４６と接するゲート電極層１４８の一層として、窒素を含む金属酸化物
、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素
を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を
含むＩｎ−Ｏ膜、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いるのが好ましい。これらの膜
は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート電極層１４８として用い
た場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマ
リーオフのスイッチング素子を実現できるためである。
また、ゲート電極層１４８を形成後、さらに不純物１７１を酸化物半導体膜１４４に対
して添加してトランジスタ１７２を作製してもよい（図４参照）。添加する不純物１７１
は、不純物１４１と同様のものを用いることができる。このようにすることにより、酸化
物半導体膜１４４中の、ソース電極層１４２ａ、ドレイン電極層１４２ｂおよびゲート電
極層１４８と重畳しない領域にソース領域１４４ａおよびドレイン領域１４４ｂよりも不
純物濃度が高い領域１４４ｄ、領域１４４ｅを形成することができる。このように領域１
４４ｄおよび領域１４４ｅの不純物濃度を高めるとトランジスタ１７２の寄生抵抗を下げ
ることができ、トランジスタ１７２のオン電流や移動度を向上させることができる。
以上によって、本実施の形態のトランジスタ１６２、トランジスタ１７２を作製するこ
とができる。本実施の形態で示すトランジスタ１６２、トランジスタ１７２は、酸化物半
導体膜１４４がトレンチ１３１の底面および側面に接して設けられていることで、ソース
電極層１４２ａおよびドレイン電極層１４２ｂ間の距離（トランジスタ１６２、トランジ
スタ１７２の見かけ上のチャネル長）よりも、トランジスタ１６２、トランジスタ１７２
の実効的なチャネル長を長くすることが可能である。例えば、トランジスタ１６２、トラ
ンジスタ１７２において、トレンチ１３１の側面、底面に接して酸化物半導体膜１４４を
形成することで、チャネル長はトレンチ１３１の底面の長さ（第２の領域１３０ｂのチャ
ネル長方向の長さ）の２倍以上とすることができる。よって、トランジスタサイズの縮小
を図りつつ、短チャネル効果を抑制することが可能である。
また、本実施の形態で示すトランジスタ１６２、トランジスタ１７２において、ソース
領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部１３１ａ
と接して設けられる酸化物半導体膜１４４は、上端コーナー部１３１ａが急峻な角部であ
るために先述した酸化物半導体膜１４４の表面に概略垂直なｃ軸を有する結晶の成長面の
連続性が低い恐れがある。しかし、上端コーナー部１３１ａと接して設けられる酸化物半
導体膜１４４をソース領域１４４ａおよびドレイン領域１４４ｂとすることにより上端コ
ーナー部１３１ａと接して設けられる酸化物半導体膜１４４をチャネル形成領域として用
いないのでチャネル形成領域１４４ｃ全体として、酸化物半導体膜１４４の表面に概略垂
直なｃ軸を有する結晶の成長面が連続している。よって、トランジスタにより安定な電気
的特性を付与することが可能となる。
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃ
よりも不純物濃度が高くなっている。不純物濃度を高くすることによってコンタクト抵抗
が低くなるため、ソース電極層１４２ａおよびドレイン電極層１４２ｂと酸化物半導体膜
１４４の間で良好なオーミックコンタクトをとることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で示したトランジスタ１６２の他の作製方法を、図
２および図５を用いて説明する。
まず、半導体材料を含む基板（図示しない）上に、絶縁層１３０を形成する（図２（Ａ
）参照）。
次いで、絶縁層１３０にトレンチ１３１を形成する（図２（Ｂ）参照）。
次いで、トレンチ１３１の底面および側面、第１の領域１３０ａの上面に接するように
、酸化物半導体膜１４４を形成する（図５（Ａ）参照）。
絶縁層１３０、トレンチ１３１、酸化物半導体膜１４４の形成方法、材料などは先の実
施の形態を参酌することができる。
次いで、酸化物半導体膜１４４上に、導電層を形成し、該導電層を加工してソース電極
層１４２ａおよびドレイン電極層１４２ｂを形成する（図５（Ｂ）参照）。
ソース電極層１４２ａおよびドレイン電極層１４２ｂの形成方法、材料などは先の実施
形態を参酌することができる。
次いで、酸化物半導体膜１４４、ソース電極層１４２ａおよびドレイン電極層１４２ｂ
上にゲート絶縁層１４６を形成する（図５（Ｂ）参照）。
ゲート絶縁層１４６の形成方法、材料などは先の実施形態を参酌することができる。
本実施の形態では、ゲート絶縁層１４６として、膜厚２０ｎｍのＳｉＯ２＋α（ただし
、α＞０）である酸化シリコン膜を用いる。
次いで、ゲート絶縁層１４６を介して酸化物半導体膜１４４上にゲート電極層１４８を
形成する（図５（Ｃ）参照）。
ゲート電極層１４８の形成方法、材料などは先の実施形態を参酌することができる。
本実施の形態では、ゲート電極層１４８として、窒化タンタルを用いる。ゲート電極層
１４８は、トレンチ１３１内を充填し、かつ、該充填されたトレンチ１３１、および上端
コーナー部１３１ａに接するゲート絶縁層１４６、上に１００ｎｍ積層されている。
次いで、少なくとも、第１の領域１３０ａの上面とトレンチ１３１の側面が交わる上端
コーナー部１３１ａおよび第１の領域１３０ａ、の上面に接する酸化物半導体膜１４４に
不純物１５１を添加する処理を行って、ソース領域１４４ａおよびドレイン領域１４４ｂ
を形成する。なお、ゲート電極層１４８と重なる酸化物半導体膜１４４中には、ゲート電
極層１４８を通過させて不純物イオンを添加する。同時に酸化物半導体膜１４４に不純物
１５１が添加されなかった領域（ＣＡＡＣ−ＯＳ膜となっている、上端コーナー部１３１
ａを除くトレンチ１３１の側面および底面に接する酸化物半導体膜１４４）がチャネル形
成領域１４４ｃとして機能する。
添加する不純物１５１は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、また
はこれらを含む分子イオンなどがある。また、上端コーナー部１３１ａおよび第１の領域
１３０ａの上面に接する酸化物半導体膜１４４に不純物１５１を添加する方法として、イ
オンドーピング法またはイオンインプランテーション法を用いることができる。
なお、酸化物半導体膜１４４に不純物１５１を添加する処理は、複数回行っても良い。
酸化物半導体膜１４４に不純物１５１を添加する処理を複数回行う場合、不純物１５１は
複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
なお、不純物１５１のドーズ量は、１×１０１４〜２×１０１６ｉｏｎｓ／ｃｍ２とす
るのが好ましい。また、不純物としてリンを添加する場合、加速電圧を１８０〜２００ｋ
Ｖとするのが好ましく、不純物としてホウ素を添加する場合、加速電圧を６０〜７０ｋＶ
とするのが好ましい。本実施の形態では、先の実施の形態に示す基板表面（第１の領域１
３０ａの上面）の法線方向を基準にして不純物が射出される射出方向との間でなす角度を
θ＝０°、不純物１５１としてリンを、イオンインプランテーション法を用いて酸化物半
導体膜１４４に加速電圧を１９０ｋＶ、ドーズ量を５×１０１５ｉｏｎｓ／ｃｍ２の条件
で添加する。
ソース領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部
１３１ａと接して設けられる酸化物半導体膜１４４は、上端コーナー部１３１ａが急峻な
角部であるために先述した酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶
の成長面の連続性が低い恐れがある。しかし、本実施の形態のように、上端コーナー部１
３１ａと接して設けられる酸化物半導体膜１４４をソース領域１４４ａおよびドレイン領
域１４４ｂとすることにより上端コーナー部１３１ａと接して設けられる酸化物半導体膜
１４４をチャネル形成領域として用いないのでチャネル形成領域１４４ｃ全体として、酸
化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面が連続している。よ
って、トランジスタにより安定な電気的特性を付与することが可能となる。
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃ
よりも不純物濃度が高くなっている。不純物濃度を高くすることによってコンタクト抵抗
が低くなるため、ソース電極層１４２ａおよびドレイン電極層１４２ｂと酸化物半導体膜
１４４の間で良好なオーミックコンタクトをとることができる。
また、不純物を添加する領域を、上端コーナー部１３１ａよりトレンチ１３１の底面方
向側のトレンチ１３１の側面に接する酸化物半導体膜１４４にまで延伸し、ソース領域１
４４ａおよびドレイン領域１４４ｂを上端コーナー部１３１ａよりもトレンチ１３１の底
面方向側に延伸してもよい。また、ソース領域１４４ａとドレイン領域１４４ｂのトレン
チ１３１の底面方向側に延伸させる長さは異なっていてもよい。
また、先の実施の形態の図４に示すように、酸化物半導体膜１４４中のソース電極層１
４２ａ、ドレイン電極層１４２ｂおよびゲート電極層１４８と重畳しない領域にソース領
域１４４ａおよびドレイン領域１４４ｂよりも不純物濃度が高い領域１４４ｄ、領域１４
４ｅを形成するトランジスタ１７２を作製してもよい。このように領域１４４ｄおよび領
域１４４ｅの不純物濃度を高めるとトランジスタ１７２の寄生抵抗を下げることができ、
トランジスタ１７２のオン電流や移動度を向上させることができる。
以上によって、本実施の形態のトランジスタ１６２、トランジスタ１７２を作製するこ
とができる。本実施の形態で示すトランジスタ１６２、トランジスタ１７２は、酸化物半
導体膜１４４がトレンチ１３１の底面および側面に接して設けられていることで、ソース
電極層１４２ａおよびドレイン電極層１４２ｂ間の距離（トランジスタ１６２、トランジ
スタ１７２の見かけ上のチャネル長）よりも、トランジスタ１６２、トランジスタ１７２
の実効的なチャネル長を長くすることが可能である。例えば、トランジスタ１６２、トラ
ンジスタ１７２において、トレンチ１３１の側面、底面に接して酸化物半導体膜１４４を
形成することで、チャネル長はトレンチ１３１の底面の長さ（第２の領域１３０ｂのチャ
ネル長方向の長さ）の２倍以上とすることができる。よって、トランジスタサイズの縮小
を図りつつ、短チャネル効果を抑制することが可能である。
また、本実施の形態で示すトランジスタ１６２、トランジスタ１７２において、ソース
領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部１３１ａ
と接して設けられる酸化物半導体膜１４４は、上端コーナー部１３１ａが急峻な角部であ
るために先述した酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面
の連続性が低い恐れがある。しかし、上端コーナー部１３１ａと接して設けられる酸化物
半導体膜１４４をソース領域１４４ａおよびドレイン領域１４４ｂとすることで、チャネ
ル形成領域１４４ｃ全体として、酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有す
る結晶の成長面が連続している。よって、トランジスタにより安定な電気的特性を付与す
ることが可能となる。
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃ
よりも不純物濃度が高くなっている。不純物濃度を高くすることによってコンタクト抵抗
が低くなるため、ソース電極層１４２ａおよびドレイン電極層１４２ｂと酸化物半導体膜
１４４の間で良好なオーミックコンタクトをとることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で示したトランジスタ１６２の他の作製方法を、図
２および図６を用いて説明する。
まず、半導体材料を含む基板（図示しない）上に、絶縁層１３０を形成する（図２（Ａ
）参照）。
次いで、絶縁層１３０にトレンチ１３１を形成する（図２（Ｂ）参照）。
次いで、トレンチ１３１の底面および側面、第１の領域１３０ａの上面に接するように
、酸化物半導体膜１４４を形成する（図６（Ａ）参照）。
上記の絶縁層１３０、トレンチ１３１、酸化物半導体膜１４４の形成方法、材料などは
先の実施の形態を参酌することができる。
次いで、酸化物半導体膜１４４上に接して上端コーナー部１３１ａを除くトレンチ１３
１の側面および底面を覆うレジストマスク１４０を形成し、少なくとも、第１の領域１３
０ａの上面とトレンチ１３１の側面が交わる上端コーナー部１３１ａおよび第１の領域１
３０ａ、の上面に接する酸化物半導体膜１４４に不純物１６１を添加する処理を行って、
ソース領域１４４ａおよびドレイン領域１４４ｂを形成する。同時に酸化物半導体膜１４
４に不純物１６１が添加されなかった領域（ＣＡＡＣ−ＯＳ膜となっている、上端コーナ
ー部１３１ａを除くトレンチ１３１の側面および底面に接する酸化物半導体膜１４４）が
チャネル形成領域１４４ｃとして機能する（図６（Ｂ）参照）。
添加する不純物１６１は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、また
はこれらを含む分子イオンなどがある。また、上端コーナー部１３１ａおよび第１の領域
１３０ａの上面に接する酸化物半導体膜１４４に不純物１６１を添加する方法として、プ
ラズマ源改質イオンインプランテーション（ＰＩＩＩ：Ｐｌａｓｍａ Ｉｍｍｅｒｓｉｏ
ｎ Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）法またはプラズマベースイオンインプランテー
ション（ＰＢＩＩ：Ｐｌａｓｍａ Ｂａｓｅｄ Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）法
を用いることができる。
なお、上記の「ＰＩＩＩ法」、「ＰＢＩＩ法」とは、プラズマをベースにした三次元の
イオン注入法であり、プラズマ中に試料を入れ、試料に電圧を印加すると、その電圧によ
りイオンが加速されて試料に注入される方法である。上記方法を用いることで、凹凸面が
ある試料であっても三次元方向からイオンが均等に注入される。
なお、酸化物半導体膜１４４に不純物１６１を添加する処理は、複数回行っても良い。
酸化物半導体膜１４４に不純物１６１を添加する処理を複数回行う場合、不純物１６１は
複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
なお、不純物１６１のドーズ量は、１×１０１４〜２×１０１６ｉｏｎｓ／ｃｍ２とす
るのが好ましい。また、不純物としてリンを添加する場合、加速電圧を１０〜５０ｋＶと
するのが好ましい。また、酸化物半導体膜の膜厚がさらに薄い場合には、加速電圧やドー
ズ量を適宜調整すればよい。本実施の形態では、不純物１６１としてリンを、ＰＩＩＩ法
を用いて酸化物半導体膜１４４に加速電圧を２０ｋＶ、ドーズ量を１×１０１５ｉｏｎｓ
／ｃｍ２、の条件で添加する。
ソース領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部
１３１ａと接して設けられる酸化物半導体膜１４４は、上端コーナー部１３１ａが急峻な
角部であるために先述した酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶
の成長面の連続性が低い恐れがある。しかし、本実施の形態のように、上端コーナー部１
３１ａと接して設けられる酸化物半導体膜１４４をソース領域１４４ａおよびドレイン領
域１４４ｂとすることにより上端コーナー部１３１ａと接して設けられる酸化物半導体膜
１４４をチャネル形成領域として用いないのでチャネル形成領域１４４ｃ全体として、酸
化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面が連続している。よ
って、トランジスタにより安定な電気的特性を付与することが可能となる。
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃ
よりも不純物濃度が高くなっている。不純物濃度を高くすることによってコンタクト抵抗
が低くなるため、後に形成されるソース電極層１４２ａおよびドレイン電極層１４２ｂと
酸化物半導体膜１４４の間で良好なオーミックコンタクトをとることができる。
また、不純物を添加する領域を、上端コーナー部１３１ａよりトレンチ１３１の底面方
向側のトレンチ１３１の側面に接する酸化物半導体膜１４４にまで延伸し、ソース領域１
４４ａおよびドレイン領域１４４ｂを上端コーナー部１３１ａよりもトレンチ１３１の底
面方向側に延伸してもよい。また、ソース領域１４４ａとドレイン領域１４４ｂのトレン
チ１３１の底面方向側に延伸させる長さは異なっていてもよい。
次いで、レジストマスク１４０を除去し、ソース領域１４４ａおよびドレイン領域１４
４ｂ上に、導電層を形成し、該導電層を加工してソース領域１４４ａおよびドレイン領域
１４４ｂと電気的に接続するようにソース電極層１４２ａおよびドレイン電極層１４２ｂ
を形成する（図６（Ｃ）参照）。また、ソース領域１４４ａとソース電極層１４２ａとの
間、ドレイン領域１４４ｂおよびドレイン電極層１４２ｂとの間には、電極や配線などを
介していても良い。
ソース電極層１４２ａおよびドレイン電極層１４２ｂの形成方法、材料などは先の実施
形態を参酌することができる。
次いで、酸化物半導体膜１４４、ソース電極層１４２ａおよびドレイン電極層１４２ｂ
上にゲート絶縁層１４６を形成する。
ゲート絶縁層１４６の形成方法、材料などは先の実施形態を参酌することができる。
次いで、ゲート絶縁層１４６を介して酸化物半導体膜１４４上にゲート電極層１４８を
形成する（図６（Ｄ）参照）。本実施の形態において、ゲート電極層１４８は、ソース領
域１４４ａおよびドレイン領域１４４ｂの一部と重畳し、トレンチ１３１内を充填するよ
うに設けられる。
ゲート電極層１４８の形成方法、材料などは先の実施形態を参酌することができる。
また、先の実施の形態の図４に示すように、ゲート電極層１４８を形成後、さらに不純
物１７１を酸化物半導体膜１４４に対して添加してトランジスタ１７２を作製してもよい
。添加する不純物１７１は、不純物１６１と同様のものを用いることができる。このよう
にすることにより、酸化物半導体膜１４４中の、ソース電極層１４２ａ、ドレイン電極層
１４２ｂおよびゲート電極層１４８と重畳しない領域にソース領域１４４ａおよびドレイ
ン領域１４４ｂよりも不純物濃度が高い領域１４４ｄ、領域１４４ｅを形成することがで
きる。このように領域１４４ｄおよび領域１４４ｅの不純物濃度を高めるとトランジスタ
１７２の寄生抵抗を下げることができ、トランジスタ１７２のオン電流や移動度を向上さ
せることができる。
以上によって、本実施の形態のトランジスタ１６２、トランジスタ１７２を作製するこ
とができる。本実施の形態で示すトランジスタ１６２、トランジスタ１７２は、酸化物半
導体膜１４４がトレンチ１３１の底面および側面に接して設けられていることで、ソース
電極層１４２ａおよびドレイン電極層１４２ｂ間の距離（トランジスタ１６２、トランジ
スタ１７２の見かけ上のチャネル長）よりも、トランジスタ１６２、トランジスタ１７２
の実効的なチャネル長を長くすることが可能である。例えば、トランジスタ１６２におい
て、トレンチ１３１の側面、底面に接して酸化物半導体膜１４４を形成することで、チャ
ネル長はトレンチ１３１の底面の長さ（第２の領域１３０ｂのチャネル長方向の長さ）の
２倍以上とすることができる。よって、トランジスタサイズの縮小を図りつつ、短チャネ
ル効果を抑制することが可能である。
また、本実施の形態で示すトランジスタ１６２、トランジスタ１７２において、ソース
領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部１３１ａ
と接して設けられる酸化物半導体膜１４４は、上端コーナー部１３１ａが急峻な角部であ
るために先述した酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面
の連続性が低い恐れがある。しかし、上端コーナー部１３１ａと接して設けられる酸化物
半導体膜１４４をソース領域１４４ａおよびドレイン領域１４４ｂとすることにより上端
コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をチャネル形成領域として
用いないのでチャネル形成領域１４４ｃ全体として、酸化物半導体膜１４４の表面に、概
略垂直なｃ軸を有する結晶の成長面が連続している。よって、トランジスタにより安定な
電気的特性を付与することが可能となる。
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃ
よりも不純物濃度が高くなっている。不純物濃度を高くすることによってコンタクト抵抗
が低くなるため、ソース電極層１４２ａおよびドレイン電極層１４２ｂと酸化物半導体膜
１４４の間で良好なオーミックコンタクトをとることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１に示すトランジスタ１６２を使用し、電力が供給され
ない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の
一例を、図７を用いて説明する。
酸化物半導体を用いたトランジスタ１６２は、酸化物半導体以外の半導体材料（シリコ
ンなど）を用いたトランジスタよりもオフ電流が小さいため、これを用いることにより長
期にわたり、記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要と
しない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可
能となるため、消費電力を十分に低減することができる。
図７は、半導体装置の構成の一例である。図７（Ａ）に、半導体装置の断面図を、図７
（Ｂ）に半導体装置の平面図を、図７（Ｃ）に半導体装置の回路図をそれぞれ示す。ここ
で、図７（Ａ）は、図７（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。
図７（Ａ）および図７（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたト
ランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する
ものである。トランジスタ１６２は、実施の形態１で示した構成と同一であるため、図７
（Ａ）、図７（Ｂ）において図１と同じ箇所は、同じ符号を用いて説明する。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすること
が望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど
）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料
を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトラン
ジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明
するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開
示する発明の技術的な本質は、情報を保持するためにトレンチの上端コーナー部と接する
酸化物半導体膜中にソース領域およびドレイン領域を有するトランジスタ１６２を用いる
点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体
的な構成をここで示すものに限定する必要はない。
図７（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含
む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むよ
うに設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と
、チャネル形成領域１１６上に設けられた絶縁層１０８と、絶縁層１０８上に設けられた
ゲート電極層１１０と、を有する。
図７（Ａ）には図示しないが、トランジスタ１６０の金属化合物領域１２４の一部には
、電極が接続されていてもよい。ここで、電極は、トランジスタ１６０のソース電極層や
ドレイン電極層として機能する。また、基板１００上にはトランジスタ１６０を囲むよう
に素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３
０が設けられている。なお、高集積化を実現するためには、図７（Ａ）に示すようにトラ
ンジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、
トランジスタ１６０の特性を重視する場合には、ゲート電極層１１０の側面にサイドウォ
ール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
図７（Ａ）に示すようにトランジスタ１６２は、トレンチの上端コーナー部と接する酸
化物半導体膜中にソース領域およびドレイン領域を有するトランジスタである。ここで、
酸化物半導体膜１４４は、脱水化処理や脱水素化処理によって高純度化されたものである
ことが望ましい。
酸化物半導体膜１４４には、不純物を添加する処理が行われており、ソース領域１４４
ａ、ドレイン領域１４４ｂおよびチャネル形成領域１４４ｃが設けられている。
ゲート絶縁層１４６を介して、トランジスタ１６２のソース電極層１４２ａと重畳する
領域には、導電層１５３が設けられており、ソース電極層１４２ａと、ゲート絶縁層１４
６と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ
１６２のソース電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１
５３は、容量素子１６４の他方の電極として機能する。導電層１５３は、ゲート電極層１
４８と同じ工程で作製することができる。なお、容量が不要の場合には、容量素子１６４
を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６
２の上方に設けてもよい。例えば、トレンチ型の容量素子やスタック型の容量素子を別途
、トランジスタ１６２の上方、或いは、トランジスタ１６０の下方に形成し、３次元的に
積み重ねることでより高集積化を図ってもよい。
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そ
して、絶縁層１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配
線１５６が設けられている。なお、図７（Ａ）には図示しないが、配線１５６は、ゲート
絶縁層１４６、および絶縁層１５２などに形成された開口に形成された電極を介してドレ
イン電極層１４２ｂと電気的に接続されていてもよい。ここで、電極は、少なくともトラ
ンジスタ１６２の酸化物半導体膜１４４の一部と重畳するように設けられることが好まし
い。
図７（Ａ）および図７（Ｂ）において、トランジスタ１６０と、トランジスタ１６２と
は、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域
またはドレイン領域と酸化物半導体膜１４４の一部が重畳するように設けられているのが
好ましい。また、トランジスタ１６２および容量素子１６４が、トランジスタ１６０の少
なくとも一部と重畳するように設けられている。このような平面レイアウトを採用するこ
とにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることが
できる。
なお、金属化合物領域１２４とドレイン電極層１４２ｂの接続は、例えば、ドレイン電
極層１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を
直接、ドレイン電極層１４２ｂに接触させても良い。
次に、図７（Ａ）および図７（Ｂ）に対応する回路構成の一例を図７（Ｃ）に示す。
図７（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース
電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０
のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ
）とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続
され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電
気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１
６２のソース電極層またはドレイン電極層の他方は、容量素子１６４の電極の一方と電気
的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気
的に接続されている。
図７（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジス
タ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これによ
り、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に
与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられ
る（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電
荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配
線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオ
フ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持さ
れる（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極
層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トラン
ジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレ
ベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０の
ゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オ
ン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配
線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６
０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈ
レベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれ
ば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合
には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オ
フ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報
を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状
態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿
Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわら
ずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい
電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置
では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性
が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き
込みが行われるため、高速な動作も容易に実現しうる。
また、トランジスタ１６２にトレンチ構造を採用することで、トランジスタ１６２の平
面面積を縮小できるため、高集積化が可能である。さらに、トランジスタ１６２は、酸化
物半導体膜において、ソース領域およびドレイン領域の一部が形成される、上端コーナー
部と接して設けられる酸化物半導体膜は、上端コーナー部が急峻な角部であるために先述
した酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶の成長面の連続性が低い恐れ
がある。しかし、上端コーナー部と接して設けられる酸化物半導体膜をソース領域および
ドレイン領域とすることにより上端コーナー部と接して設けられる酸化物半導体膜をチャ
ネル形成領域として用いないのでチャネル形成領域全体として、酸化物半導体膜の表面に
、概略垂直なｃ軸を有する結晶の成長面が連続している。よって、トランジスタにより安
定な電気的特性を付与することが可能となる。
また、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃度が高くな
っている。不純物濃度を高くすることによって抵抗が低くなるため、ソース電極層および
ドレイン電極層と酸化物半導体膜の間で良好なオーミックコンタクトをとることができる
。
また、トランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することが
でき、短チャネル効果を抑制しつつ、微細化を達成した半導体装置を提供することができ
る。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態においては、実施の形態１に示すトランジスタ１６２を使用し、電力が供
給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体
装置について、実施の形態４に示した構成と異なる構成について、図８および図９を用い
て説明を行う。
図８（Ａ）は、半導体装置の回路構成の一例を示し、図８（Ｂ）は半導体装置の一例を
示す概念図である。まず、図８（Ａ）に示す半導体装置について説明を行い、続けて図８
（Ｂ）に示す半導体装置について、以下で説明を行う。
図８（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電
極層またはドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１６２の
ゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極層またはドレイン
電極層と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有
している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第
１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたっ
て保持することが可能である。また、酸化物半導体を用いたトランジスタ１６２では、短
チャネル効果が現れにくいというメリットもある。
次に、図８（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保
持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トラ
ンジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４
の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ
１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、
容量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電
位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮
遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４
の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの
電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積さ
れた電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット
線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前
のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は
、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態と
して、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとると
すると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ
１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ
×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことがで
きる。
このように、図８（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて
小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持するこ
とができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能で
ある。
次に、図８（Ｂ）に示す半導体装置について、説明を行う。
図８（Ｂ）に示す半導体装置は、上部に記憶回路として図８（Ａ）に示したメモリセル
２５０を複数有するメモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂを有し、
下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモリセルアレイ２
５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、
メモリセルアレイ２５１と電気的に接続されている。
図８（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１
（メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂ）の直下に設けることがで
きるため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材
料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム
、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いること
が好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いた
トランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高
速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能で
ある。
なお、図８（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセ
ルアレイ２５１ａおよびメモリセルアレイ２５１ｂ）が積層された構成を例示したが、積
層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成とし
ても良い。
次に、図８（Ａ）に示したメモリセル２５０の具体的な構成について図９を用いて説明
を行う。
図９は、メモリセル２５０の構成の一例である。図９（Ａ）に、メモリセル２５０の断
面図を、図９（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図９（Ａ）は
、図９（Ｂ）のＦ１−Ｆ２およびＧ１−Ｇ２における断面に相当する。
図９（Ａ）および図９（Ｂ）に示すトランジスタ１６２は、実施の形態１で示した構成
と同一であるため、図９（Ａ）、図９（Ｂ）において図１と同じ箇所は、同じ符号を用い
て説明する。
図９（Ａ）に示すようにトランジスタ１６２は、トレンチの上端コーナー部と接する酸
化物半導体膜中にソース領域およびドレイン領域を有するトランジスタである。ここで、
酸化物半導体膜１４４は、脱水化処理や脱水素化処理により高純度化されたものであるこ
とが望ましい。
酸化物半導体膜１４４には、不純物を添加する処理が行われており、ソース領域１４４
ａ、ドレイン領域１４４ｂおよびチャネル形成領域１４４ｃが設けられている。
ゲート絶縁層１４６を介して、トランジスタ１６２のソース電極層１４２ａと重畳する
領域には、導電層１５３が設けられており、ソース電極層１４２ａと、ゲート絶縁層１４
６と、導電層１５３とによって、容量素子２５４が構成される。すなわち、トランジスタ
１６２のソース電極層１４２ａは、容量素子２５４の一方の電極として機能し、導電層１
５３は、容量素子２５４の他方の電極として機能する。また、導電層１５３は、ゲート電
極層１４８と同じ工程で作製することができる。
トランジスタ１６２および容量素子２５４の上には絶縁層１５２が設けられている。そ
して、絶縁層１５２上にはメモリセル２５０と、隣接するメモリセル２５０を接続するた
めの配線２６０が設けられている。配線２６０は、ゲート絶縁層１４６および絶縁層１５
２などに形成された開口を介してトランジスタ１６２のドレイン電極層１４２ｂと電気的
に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０
とドレイン電極層１４２ｂとを電気的に接続してもよい。なお、配線２６０は、図８（Ａ
）の回路図におけるビット線ＢＬに相当する。
図９（Ａ）および図９（Ｂ）において、トランジスタ１６２のドレイン電極層１４２ｂ
は、隣接するメモリセルに含まれるトランジスタのソース電極層としても機能している。
このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図るこ
とができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、トレンチの上端コーナー
部と接する酸化物半導体膜中にソース領域およびドレイン領域を有するトランジスタによ
り形成されている。上記トランジスタは、オフ電流が小さいため、これを用いることによ
り長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速
動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（
より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備え
ることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺
回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、酸化物半導体膜にチャネルが形成されるトランジスタの電界効果移
動度について図１９を参照して説明する。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度
は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因とし
ては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデ
ルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き
出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかの
ポテンシャル障壁（粒界等）が存在すると仮定すると、次の式（４）で表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度であ
る。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルで
は、次の式（５）で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体
の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当た
りの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半
導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、次の式（６）で表される。
ここで、Ｌ１はチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ１＝Ｗ＝１０μｍで
ある。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、さらに両辺の対数を
取ると、次の式（７）となる。
この右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、
横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタ
のＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉ
ｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは
欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに上記式（４）および式（５）よりμ０＝１２
０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は
４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁層との界面の欠陥
が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によ
ってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離
れた場所における移動度μ１は、次の式（８）で表される。
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果
より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１
０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる
）と上記式（８）の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動
度μ２を計算した結果を図１９に示す。なお、計算にはシノプシス社製デバイスシミュレ
ーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体の、バンド
ギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとし
た。さらに、ゲート電極層、ソース電極層、ドレイン電極層の仕事関数をそれぞれ、５．
５ｅＶ、４．６ｅＶ、４．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘
電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄ
は０．１Ｖである。
図１９で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピーク
をつけるが、ゲート電圧がさらに高くなると、界面散乱の影響が大きくなり、移動度が低
下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にするこ
と（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の
特性を計算した結果を図２０乃至図２２に示す。なお、計算に用いたトランジスタの断面
構造を図２３に示す。図２３に示すトランジスタは酸化物半導体膜にｎ＋の導電型を呈す
る半導体領域３０３ａおよび半導体領域３０３ｃを有する。半導体領域３０３ａおよび半
導体領域３０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図２３（Ａ）に示すトランジスタは、下地絶縁層３０１と、下地絶縁層３０１に埋め込
まれるように形成された酸化アルミニウムよりなる埋め込み絶縁層３０２の上に形成され
る。トランジスタは半導体領域３０３ａ、半導体領域３０３ｃと、それらに挟まれ、チャ
ネル形成領域となる真性の半導体領域３０３ｂと、ゲート電極層３０５を有する。ゲート
電極層３０５の幅を３３ｎｍとする。
ゲート電極層３０５と半導体領域３０３ｂの間には、ゲート絶縁層３０４を有し、また
、ゲート電極層３０５の両側面には側壁絶縁層３０６ａおよび側壁絶縁層３０６ｂ、ゲー
ト電極層３０５の上部には、ゲート電極層３０５と他の配線との短絡を防止するための絶
縁層３０７を有する。側壁絶縁層の幅は５ｎｍとする。また、半導体領域３０３ａおよび
半導体領域３０３ｃに接して、ソース電極層３０８ａおよびドレイン電極層３０８ｂを有
する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図２３（Ｂ）に示すトランジスタは、下地絶縁層３０１と、酸化アルミニウムよりなる
埋め込み絶縁層３０２の上に形成され、半導体領域３０３ａ、半導体領域３０３ｃと、そ
れらに挟まれた真性の半導体領域３０３ｂと、幅３３ｎｍのゲート電極層３０５とゲート
絶縁層３０４と側壁絶縁層３０６ａおよび側壁絶縁層３０６ｂと絶縁層３０７とソース電
極層３０８ａおよびドレイン電極層３０８ｂを有する点で図２３（Ａ）に示すトランジス
タと同じである。
図２３（Ａ）に示すトランジスタと図２３（Ｂ）に示すトランジスタの相違点は、側壁
絶縁層３０６ａおよび側壁絶縁層３０６ｂの下の半導体領域の導電型である。図２３（Ａ
）に示すトランジスタでは、側壁絶縁層３０６ａおよび側壁絶縁層３０６ｂの下の半導体
領域はｎ＋の導電型を呈する半導体領域３０３ａおよび半導体領域３０３ｃであるが、図
２３（Ｂ）に示すトランジスタでは、真性の半導体領域３０３ｂである。すなわち、半導
体領域３０３ａ（半導体領域３０３ｃ）とゲート電極層３０５がＬｏｆｆだけ重ならない
領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長と
いう。図から明らかなように、オフセット長は、側壁絶縁層３０６ａ（側壁絶縁層３０６
ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバ
イスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２０は
、図２３（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動
度（μ、点線）のゲート電圧（Ｖｇ、ゲート電極層とソース電極層の電位差）依存性を示
す。ドレイン電流Ｉｄは、ドレイン電圧（ドレイン電極層とソース電極層の電位差）を＋
１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図２０（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２０（Ｂ）は１０
ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くな
るほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動
度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えるこ
とが示された。
図２１は、図２３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５
ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依
存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧
を＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁層の厚さを１５ｎｍ
としたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍと
したものである。
また、図２２は、図２３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆ
ｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電
圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン
電圧を＋０．１Ｖとして計算したものである。図２２（Ａ）はゲート絶縁膜の厚さを１５
ｎｍとしたものであり、図２２（Ｂ）は１０ｎｍとしたものであり、図２２（Ｃ）は５ｎ
ｍとしたものである。
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピ
ーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図２０では８０ｃｍ２／Ｖｓ程度であるが、図２１では６
０ｃｍ２／Ｖｓ程度、図２２では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加する
ほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌ
ｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである
。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１
０μＡを超えることが示された。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、
電子書籍などの携帯機器に応用した場合の例を図１０乃至図１３を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記
憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭは使用され
る理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである
。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合以下の特徴があ
る。
通常のＳＲＡＭは、図１０（Ａ）に示すように１つのメモリセルがトランジスタ８０１
〜トランジスタ８０６の６個のトランジスタで構成されており、それをＸデコーダー８０
７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、
トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能として
いる。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大き
いという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル
面積は通常１００〜１５０Ｆ２である。このため、ＳＲＡＭはビットあたりの単価が各種
メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図１０（Ｂ）に示すようにトランジスタ８１１
、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４に
て駆動している。１つのセルが１つのトランジスタと１つの容量の構成になっており、面
積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは
常にリフレッシュが必要であり、書き換えを行わない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であ
り、かつ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、か
つ消費電力が低減することができる。
図１１に携帯機器のブロック図を示す。図１１に示す携帯機器はＲＦ回路９０１、アナ
ログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電
源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプ
レイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９
、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表
示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。ア
プリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（Ｉ
Ｆ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成され
ており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報
の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に
低減することができる。
図１２に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を
使用した例を示す。図１２に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、ス
イッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。
また、メモリ回路９５０は、信号線からの画像データ（入力画像データ）、メモリ９５２
、およびメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、および制御を
行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号に
より表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成さ
れる（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２
に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、ス
イッチ９５５、およびディスプレイコントローラ９５６を介してディスプレイ９５７に送
られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の
周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６によ
り読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データ
Ａに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像デー
タＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶され
る。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み
出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると
、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９
５５、およびディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像
データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データが
メモリ９５２に記憶されるまで継続される。
このようにメモリ９５２およびメモリ９５３は交互に画像データの書き込みと、画像デ
ータの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモ
リ９５２およびメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割
して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２およびメモリ
９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、かつ消費電力が十分に低減することができる。
図１３に電子書籍のブロック図を示す。図１３はバッテリー１００１、電源回路１００
２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キー
ボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、
ディスプレイコントローラ１０１０によって構成される。
ここでは、図１３のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用
することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持
つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザー
が電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマー
キング機能をハイライト機能といい、表示の色を変える、アンダーラインを引く、文字を
太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザー
が指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合に
はフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施
の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが
高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が
搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、かつ消費電
力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組
み合わせて用いることができる。
本実施例では、実施の形態１に示すように絶縁層にトレンチを形成し、該トレンチに酸
化物半導体膜を形成した試料を作製し、酸化物半導体膜の結晶状態について観察を行った
。
まず、試料として作製工程が異なる、実施例試料１、および実施例試料２の２種類を作
製した。
実施例試料１、および実施例試料２において、絶縁層としてシリコン基板上にスパッタ
リング法による酸化シリコン膜を膜厚５００ｎｍ形成した。
酸化シリコン膜の成膜条件は、ターゲットとして酸化シリコン（ＳｉＯ２）ターゲット
を用い、シリコン基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、電源２ｋ
Ｗ、アルゴンおよび酸素（アルゴン流量２５ｓｃｃｍ：酸素流量２５ｓｃｃｍ）雰囲気下
、基板温度１００℃とした。
酸化シリコン膜上にフォトリソグラフィ工程によりレジストマスクを形成し、レジスト
マスクを用いて酸化シリコン膜をエッチングし、トレンチを形成した。エッチング工程と
しては、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型
プラズマ）エッチング法により、エッチングガスとして三フッ化メタン（ＣＨＦ３）、ヘ
リウム（Ｈｅ）、およびメタン（ＣＨ４）（ＣＨＦ３：Ｈｅ：ＣＨ４＝２２．５ｓｃｃｍ
：１２７．５ｓｃｃｍ：５ｓｃｃｍ）を用い、電源電力４７５Ｗ、バイアス電力３００Ｗ
、圧力３．５Ｐａで、９６秒間行った。なお、エッチング工程の後に、酸素によるアッシ
ング（電源電力２００Ｗ、圧力６７Ｐａ（０．５Ｔｏｒｒ）、３００秒間）を行った。ト
レンチの断面における側面（内壁）の長さ（図１（Ｂ）におけるトレンチ１３１の深さｄ
）の２倍と底部の長さ（図１（Ｂ）におけるトレンチ１３１のチャネル長方向の長さＬ）
の合計は約３５０ｎｍとした。
酸化シリコン膜上から剥離液を用いてレジストマスクを除去し、トレンチの底面、上端
コーナー部、下端コーナー部、および側面に接して酸化シリコン膜上に酸化物半導体膜を
形成した。酸化物半導体膜として、スパッタリング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ膜を膜
厚４０ｎｍ形成した。
実施例試料１では、基板を４００℃に加熱しながら酸化物半導体膜の成膜を行った。な
お、実施例試料１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜条件は、組成比として、原子数比で、
Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の酸化物ターゲットを用い、シリコン基板とターゲットと
の間の距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴンおよび
酸素（アルゴン流量３０ｓｃｃｍ：酸素流量１５ｓｃｃｍ）雰囲気下、基板温度４００℃
とした。酸化物半導体膜の成膜に用いるアルゴンおよび酸素雰囲気下では、水、水素など
が含まれないことが好ましい。例えば、アルゴンの純度を９Ｎ、露点−１２１℃、水０．
１ｐｐｂ、水素０．５ｐｐｂ、酸素の純度を８Ｎ、露点−１１２℃、水１ｐｐｂ、水素１
ｐｐｂが好ましい。
一方、実施例試料２では、基板を２００℃に加熱しながら酸化物半導体膜の成膜を行い
、成膜後窒素雰囲気下、６００℃で１時間加熱処理を行った。なお、実施例試料２のＩｎ
−Ｇａ−Ｚｎ−Ｏ膜の成膜条件は、組成比として、原子数比で、Ｉｎ：Ｇａ：Ｚ＝１：１
：１の酸化物ターゲットを用い、シリコン基板とターゲットとの間の距離を６０ｍｍ、圧
力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴンおよび酸素（アルゴン流量３０ｓ
ｃｃｍ：酸素流量１５ｓｃｃｍ）雰囲気下とした。
以上の工程で得られた実施例試料１および実施例試料２において、断面を切り出し、高
分解能透過電子顕微鏡（日立ハイテクノロジーズ製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で
加速電圧を３００ｋＶとし、上端コーナー部、下端コーナー部の断面観察を行った。図１
４（Ａ）に実施例試料１の上端コーナー部の倍率２００万倍のＴＥＭ像、図１４（Ｂ）に
実施例試料１の上端コーナー部の倍率８００万倍のＴＥＭ像、図１４（Ｃ）に実施例試料
１の下端コーナー部の倍率２００万倍のＴＥＭ像、図１４（Ｄ）に実施例試料１の下端コ
ーナー部の倍率８００万倍のＴＥＭ像、図１５（Ａ）に実施例試料２の上端コーナー部の
倍率２００万倍のＴＥＭ像、図１５（Ｂ）に実施例試料２の上端コーナー部の倍率８００
万倍のＴＥＭ像、図１５（Ｃ）に実施例試料２の下端コーナー部の倍率２００万倍のＴＥ
Ｍ像、図１５（Ｄ）に実施例試料２の下端コーナー部の倍率８００万倍のＴＥＭ像、をそ
れぞれ示す。
図１４（Ｃ）、図１５（Ｃ）に示すように、トレンチにおける下端コーナー部は曲面状
であり、該曲率半径は２０ｎｍ以上３０ｎｍ以下であった。そして曲面状の下端コーナー
部には、表面に概略垂直なｃ軸を有している結晶を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜（ＣＡＡ
Ｃ−ＯＳ膜）が確認できる。表面に概略垂直なｃ軸を有している結晶は高倍率の図１４（
Ｄ）、図１５（Ｄ）でより顕著であり、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜中に下端コーナー部の曲
面に沿って幾層に重なる層状のＩｎ−Ｇａ−Ｚｎ−Ｏの結晶状態が確認できた。
しかし、図１４（Ａ）、図１５（Ａ）に示すように、トレンチにおける上端コーナー部
には急峻な角部があることが確認できる。また、高倍率の図１４（Ｂ）、図１５（Ｂ）に
示すように、表面に概略垂直なｃ軸を有している結晶を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜（Ｃ
ＡＡＣ−ＯＳ膜）を下端コーナー部ほど確認することはできなかった。
このことから、実施例試料１および実施例試料２において、トレンチの下端コーナー部
に接して成膜された酸化物半導体膜は、表面に概略垂直なｃ軸を有している結晶を含む結
晶性酸化物半導体膜（ＣＡＡＣ−ＯＳ膜）であり、そのＣＡＡＣ−ＯＳ膜の成長面は曲面
状の下端コーナー部において連続性を有することが確認できた。一方、トレンチの上端コ
ーナー部に接して成膜された酸化物半導体膜は、トレンチの下端コーナー部に接して成膜
された酸化物半導体膜に比べてＣＡＡＣ−ＯＳ膜の成長面の連続性はあまり確認できなか
った。
下端コーナー部において、ＣＡＡＣ−ＯＳ膜がトレンチに設けられており、可視光や紫
外光の照射によるトランジスタの電気的特性変化、および短チャネル効果がより抑制でき
る。
また、上端コーナー部において、下端コーナー部に比べてＣＡＡＣ−ＯＳ膜の成長面の
連続性は確認できず、結晶の成長面の連続性が低い恐れがある。
しかし、先の実施の形態に示したように上端コーナー部と接して設けられる酸化物半導
体膜をソース領域およびドレイン領域とすることにより上端コーナー部と接して設けられ
る酸化物半導体膜をチャネル形成領域として用いないのでチャネル形成領域全体として、
酸化物半導体膜の表面に概略垂直なｃ軸を有する結晶の成長面が連続している。よって、
トランジスタにより安定な電気的特性を付与することが可能となる。
また、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃度が高くな
っている。不純物濃度を高くすることによって抵抗が低くなるため、ソース電極層および
ドレイン電極層と酸化物半導体膜の間で良好なオーミックコンタクトをとることができる
。
よって、トランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現すること
ができ、短チャネル効果を抑制しつつ、微細化を達成した半導体装置を提供することがで
きる。
１００ 基板
１０６ 素子分離絶縁層
１０８ 絶縁層
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１３０ 絶縁層
１３０ａ 第１の領域
１３０ｂ 第２の領域
１３１ トレンチ
１３１ａ 上端コーナー部
１４０ レジストマスク
１４２ａ ソース電極層
１４２ｂ ドレイン電極層
１４４ 酸化物半導体膜
１４４ａ ソース領域
１４４ｂ ドレイン領域
１４４ｃ チャネル形成領域
１４６ ゲート絶縁層
１４８ ゲート電極層
１５２ 絶縁層
１５３ 導電層
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７２ トランジスタ
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２６０ 配線
３０１ 下地絶縁層
３０２ 埋め込み絶縁層
３０３ａ 半導体領域
３０３ｂ 半導体領域
３０３ｃ 半導体領域
３０４ ゲート絶縁層
３０５ ゲート電極層
３０６ａ 側壁絶縁層
３０６ｂ 側壁絶縁層
３０７ 絶縁層
３０８ａ ソース電極層
３０８ｂ ドレイン電極層
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ

Claims (1)

  1. トレンチを有する絶縁層と、
    前記絶縁層上の酸化物半導体層と、
    前記酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、
    前記酸化物半導体層と重なるゲート電極層と、を有し、
    前記酸化物半導体層は、第１の領域と、第２の領域と、前記第１の領域及び前記第２の領域の間に位置するチャネル形成領域とを有し、
    前記ソース電極層は、前記第１の領域において、前記酸化物半導体層と接し、
    前記ドレイン電極層は、前記第２の領域において、前記酸化物半導体層と接し、
    前記第１の領域及び前記第２の領域は、前記チャネル形成領域よりも不純物濃度が高く、
    前記チャネル形成領域は、前記トレンチの側面と接する領域と、前記トレンチの底面と接する領域とを有し、
    前記第１の領域は、前記トレンチの側面と接する領域を有し、
    前記第２の領域は、前記トレンチの側面と接する領域を有することを特徴とする半導体装置。
JP2016183823A 2011-05-12 2016-09-21 半導体装置 Expired - Fee Related JP6227079B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011106877 2011-05-12
JP2011106877 2011-05-12

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012105551A Division JP6013021B2 (ja) 2011-05-12 2012-05-04 半導体装置

Publications (2)

Publication Number Publication Date
JP2017017332A JP2017017332A (ja) 2017-01-19
JP6227079B2 true JP6227079B2 (ja) 2017-11-08

Family

ID=47141293

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012105551A Expired - Fee Related JP6013021B2 (ja) 2011-05-12 2012-05-04 半導体装置
JP2016183823A Expired - Fee Related JP6227079B2 (ja) 2011-05-12 2016-09-21 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012105551A Expired - Fee Related JP6013021B2 (ja) 2011-05-12 2012-05-04 半導体装置

Country Status (2)

Country Link
US (3) US8847233B2 (ja)
JP (2) JP6013021B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969867B2 (en) 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102097171B1 (ko) 2012-01-20 2020-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20150177311A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Methods and Systems for Evaluating IGZO with Respect to NBIS
WO2015145292A1 (en) 2014-03-28 2015-10-01 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
US9954113B2 (en) * 2015-02-09 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Transistor including oxide semiconductor, semiconductor device including the transistor, and electronic device including the transistor
US9349728B1 (en) 2015-03-27 2016-05-24 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US10868045B2 (en) 2015-12-11 2020-12-15 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
US10854612B2 (en) 2018-03-21 2020-12-01 Samsung Electronics Co., Ltd. Semiconductor device including active region with variable atomic concentration of oxide semiconductor material and method of forming the same
CN110972508B (zh) * 2019-03-04 2022-05-03 京东方科技集团股份有限公司 薄膜晶体管及薄膜晶体管的制造方法
CN113054036B (zh) * 2021-03-15 2025-01-24 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示面板、显示装置
WO2023092501A1 (zh) * 2021-11-26 2023-06-01 京东方科技集团股份有限公司 场效应薄膜晶体管及其制造方法、显示面板
CN114744035B (zh) * 2022-03-28 2024-08-30 重庆大学 一种超势垒栅肖特基整流器及其制造方法
CN115020482A (zh) * 2022-05-26 2022-09-06 长鑫存储技术有限公司 晶体管及其制备方法、以及存储器
KR20250100248A (ko) * 2023-12-26 2025-07-03 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 이용한 표시 장치
WO2025225686A1 (ja) * 2024-04-25 2025-10-30 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Family Cites Families (180)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0670965B2 (ja) * 1985-10-29 1994-09-07 ソニー株式会社 半導体層の形成方法
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5229310A (en) 1991-05-03 1993-07-20 Motorola, Inc. Method for making a self-aligned vertical thin-film transistor in a semiconductor device
JP3252369B2 (ja) * 1992-01-07 2002-02-04 株式会社リコー 短縮ダイヤル登録変更制御方法
JP3146636B2 (ja) * 1992-01-30 2001-03-19 ソニー株式会社 低濃度不純物導入領域を備える薄膜トランジスタの製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
KR950007358B1 (ko) * 1992-07-01 1995-07-10 현대전자산업주식회사 박막트랜지스터의 제조방법
JP3264724B2 (ja) * 1993-04-12 2002-03-11 三菱電機株式会社 半導体装置
JPH06334185A (ja) * 1993-05-18 1994-12-02 Sony Corp 薄膜半導体装置
KR0139573B1 (ko) * 1994-12-26 1998-06-15 김주용 이중 채널 박막트랜지스터 및 그 제조방법
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
KR100223886B1 (ko) 1995-12-26 1999-10-15 구본준 반도체소자 및 제조방법
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2921468B2 (ja) * 1996-02-19 1999-07-19 日本電気株式会社 半導体メモリ装置
JP3217690B2 (ja) 1996-03-22 2001-10-09 株式会社東芝 半導体装置の製造方法
JPH1098100A (ja) 1996-09-20 1998-04-14 Nec Corp コンタクトホール／スルーホール形成方法
KR100268930B1 (ko) * 1996-11-12 2000-10-16 김영환 박막트랜지스터의 구조 및 그 제조방법
US5843846A (en) 1996-12-31 1998-12-01 Intel Corporation Etch process to produce rounded top corners for sub-micron silicon trench applications
US6008505A (en) * 1997-07-25 1999-12-28 Lg Semicon Co., Ltd. Thin film transistor and method for fabricating the same
KR100259078B1 (ko) * 1997-08-14 2000-06-15 김영환 박막트랜지스터 및 이의 제조방법
KR100257070B1 (ko) * 1997-08-14 2000-05-15 김영환 박막트랜지스터 및 이의 제조방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3230669B2 (ja) * 1998-11-26 2001-11-19 日本電気株式会社 液晶表示装置用薄膜トランジスタ基板およびその製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3645755B2 (ja) * 1999-09-17 2005-05-11 日本電気株式会社 薄膜トランジスタおよびその製造方法
CN100352022C (zh) 1999-12-10 2007-11-28 株式会社半导体能源研究所 半导体器件及其制造方法
GB2362755A (en) * 2000-05-25 2001-11-28 Nanogate Ltd Thin film field effect transistor with a conical structure
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002100780A (ja) * 2000-09-25 2002-04-05 Toyota Central Res & Dev Lab Inc 半導体装置及びその製造方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002237602A (ja) * 2001-02-09 2002-08-23 Toshiba Corp 半導体装置及びその製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003023150A (ja) 2001-07-10 2003-01-24 Sony Corp トレンチゲート型半導体装置及びその作製方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
US6841797B2 (en) 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
TW533536B (en) * 2002-04-24 2003-05-21 Nanya Technology Corp Manufacturing method of shallow trench isolation
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7301804B2 (en) * 2003-12-16 2007-11-27 Micro Technology, Inc. NROM memory cell, memory array, related devices and methods
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN102945857B (zh) 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
JP2006278358A (ja) * 2005-03-28 2006-10-12 Seiko Epson Corp トランジスタ、その製造方法、及び電気光学装置用基板
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770673A1 (en) 2005-09-28 2007-04-04 Samsung SDI Co., Ltd. Flat panel display and a method of driving the same
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101050767B1 (ko) 2005-11-15 2011-07-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
TWI404227B (zh) 2005-12-20 2013-08-01 Semiconductor Energy Lab 半導體裝置及其製造方法、以及顯示裝置和電子設備
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
EP1819202B1 (en) 2006-02-10 2011-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
CN101356652B (zh) 2006-06-02 2012-04-18 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7906415B2 (en) 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP5145666B2 (ja) * 2006-07-31 2013-02-20 株式会社リコー 電子素子、電流制御ユニット、電流制御装置、演算装置及び表示装置
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7419858B2 (en) * 2006-08-31 2008-09-02 Sharp Laboratories Of America, Inc. Recessed-gate thin-film transistor with self-aligned lightly doped drain
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) * 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
US20080121877A1 (en) 2006-11-27 2008-05-29 3M Innovative Properties Company Thin film transistor with enhanced stability
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP5022683B2 (ja) 2006-11-30 2012-09-12 株式会社東芝 半導体装置の製造方法
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5509520B2 (ja) 2006-12-21 2014-06-04 富士電機株式会社 炭化珪素半導体装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5043499B2 (ja) * 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7646058B2 (en) * 2007-06-05 2010-01-12 Force-Mos Technology Corporation Device configuration and method to manufacture trench MOSFET with solderable front metal
JP2009016368A (ja) 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス
JP5371144B2 (ja) 2007-06-29 2013-12-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法、並びに電子機器
US7859021B2 (en) * 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
DE102008033395B3 (de) * 2008-07-16 2010-02-04 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
JP2010040815A (ja) * 2008-08-06 2010-02-18 Sony Corp 縦型電界効果トランジスタ及び画像表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5487615B2 (ja) * 2008-12-24 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
US8168507B2 (en) * 2009-08-21 2012-05-01 International Business Machines Corporation Structure and method of forming enhanced array device isolation for implanted plate EDRAM
KR101519893B1 (ko) 2009-09-16 2015-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
KR101608923B1 (ko) 2009-09-24 2016-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR101832698B1 (ko) 2009-10-14 2018-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102484475B1 (ko) 2009-11-06 2023-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101803553B1 (ko) 2009-11-28 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR20190100462A (ko) 2009-11-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN105206514B (zh) 2009-11-28 2018-04-10 株式会社半导体能源研究所 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法
KR102450889B1 (ko) 2009-12-04 2022-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011068033A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102719739B1 (ko) 2009-12-04 2024-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101470303B1 (ko) 2009-12-08 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101576296B1 (ko) * 2009-12-11 2015-12-10 주식회사 동부하이텍 반도체 소자용 커패시터 및 반도체 소자용 커패시터의 제조 방법
WO2011074506A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011074409A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN105023942B (zh) 2009-12-28 2018-11-02 株式会社半导体能源研究所 制造半导体装置的方法
KR101812467B1 (ko) * 2010-03-08 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8603841B2 (en) 2010-08-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor device and light-emitting display device
KR101932576B1 (ko) 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8871565B2 (en) 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8664097B2 (en) 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2012102183A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012102182A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI552345B (zh) 2011-01-26 2016-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9006803B2 (en) 2011-04-22 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
JP6013021B2 (ja) 2016-10-25
US20120286270A1 (en) 2012-11-15
US9530852B2 (en) 2016-12-27
US9087855B2 (en) 2015-07-21
US20150318368A1 (en) 2015-11-05
US8847233B2 (en) 2014-09-30
JP2012253330A (ja) 2012-12-20
JP2017017332A (ja) 2017-01-19
US20140370670A1 (en) 2014-12-18

Similar Documents

Publication Publication Date Title
JP6227079B2 (ja) 半導体装置
JP7315734B2 (ja) 半導体装置
KR102493701B1 (ko) 반도체 장치, 및 그 제작 방법
US10388799B2 (en) Semiconductor Device
US8705292B2 (en) Nonvolatile memory circuit with an oxide semiconductor transistor for reducing power consumption and electronic device
US8681533B2 (en) Memory circuit, signal processing circuit, and electronic device
JP6005388B2 (ja) 半導体装置及び半導体装置の作製方法
JP6013773B2 (ja) 半導体装置
JP7630684B2 (ja) 半導体装置
JP7057400B2 (ja) 半導体装置
JP6753986B2 (ja) 半導体装置
JP2018019088A (ja) 半導体装置
JP2022095838A (ja) 半導体装置
JP2016139822A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171003

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171010

R150 Certificate of patent or registration of utility model

Ref document number: 6227079

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees