JP6162282B2 - 半導体装置 - Google Patents

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Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装
置全般をいい、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術
が注目されている。該トランジスタは集積回路(IC)や画像表示装置(表示装置)のよ
うな電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシ
リコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目され
ている。
例えば、トランジスタの活性層として、電子キャリア濃度が1018/cm未満であ
るインジウム(In)、ガリウム(Ga)、及び亜鉛(Zn)を含む非晶質酸化物を用い
たトランジスタが開示されている(特許文献1参照。)。
酸化物半導体を用いたトランジスタは、アモルファスシリコンを用いたトランジスタよ
りも動作が速く、多結晶シリコンを用いたトランジスタよりも製造が容易であるものの、
電気的特性が変動しやすく信頼性が低いという問題点が知られている。例えば、バイアス
−熱ストレス試験(BT試験)後に、トランジスタのしきい値電圧は変動してしまう。な
お、本明細書において、しきい値電圧とは、トランジスタを「オン状態」にするために必
要なゲートの電圧をいう。そして、ゲート電圧とは、ソースの電位を基準としたゲートの
電位との電位差をいう。
特開2006−165528号公報
酸化物半導体を用いたトランジスタのBT試験によるしきい値電圧の変動は、酸化物半
導体を用いたトランジスタの信頼性を著しく低下させる。本発明の一態様は、酸化物半導
体を用いた半導体装置の信頼性を向上することを目的とする。
本発明の一態様は、酸化物半導体層のチャネル領域に接する絶縁層として、加熱により
酸素を放出する絶縁層を用い、酸化物半導体層のソース領域及びドレイン領域に接する絶
縁層として、酸素放出量が上記チャネル領域に接する絶縁層より少ない絶縁層を用いるこ
とを技術的思想とする半導体装置または半導体装置の作製方法である。
本発明の一態様は、第1の領域及び第2の領域を有する絶縁層と、第1の領域及び第2
の領域に接して設けられ、チャネル領域、ソース領域及びドレイン領域を有する酸化物半
導体層と、を有し、酸化物半導体層のチャネル領域は、第1の領域に接して設けられ、酸
化物半導体層のソース領域及びドレイン領域は、第2の領域に接して設けられ、第1の領
域は、加熱により酸素を放出する絶縁層であり、第2の領域は、酸素放出量が第1の領域
より少ない絶縁層である半導体装置または半導体装置の作製方法である。
「加熱により酸素を放出する」とは、TDS(Thermal Desorption
Spectroscopy:昇温脱離ガス分光法)分析にて、酸素原子に換算しての酸素
の放出量が1×1018atoms/cm以上、好ましくは3×1020atoms/
cm以上であることをいう。
チャネル領域に接する絶縁層である第1の領域からチャネル領域に酸素が供給されるこ
とで、チャネル領域と第1の領域との界面準位密度を低減できる。この結果、半導体装置
の動作などに起因して生じうる電荷などが、第1の領域とチャネル領域との界面で捕獲さ
れることを十分に抑制することができる。
さらに、チャネル領域の酸素欠損に起因して電荷が生じる場合がある。一般にチャネル
領域中の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トラ
ンジスタのしきい値電圧がマイナス方向にシフトしてしまう。チャネル領域に接する絶縁
層である第1の領域からチャネル領域に酸素が十分に放出されることにより、しきい値電
圧がマイナス方向へシフトする要因であるチャネル領域中の酸素欠損を補うことができる
即ち、チャネル領域に酸素欠損が生じると、チャネル領域に接する絶縁層である第1の
領域とチャネル領域との界面における電荷の捕獲を抑制するのが困難になるが、第1の領
域として加熱により酸素を放出する絶縁層を設けることにより、チャネル領域と第1の領
域との界面準位密度、及びチャネル領域の酸素欠損を低減し、チャネル領域と第1の領域
との界面における電荷の捕獲の影響を小さくすることができる。
また、ソース領域及びドレイン領域については、酸素放出量が第1の領域より少ない第
2の領域に接して設けることで、ソース領域及びドレイン領域には酸素が供給されないよ
うにしている。これは、酸化物半導体層において、酸素欠損の一部はキャリアである電子
の発生源となることに着目した構成である。つまり、酸素が供給されることによって酸素
欠損が低減し、ソース領域及びドレイン領域が高抵抗化することを抑制するという技術的
思想に基づく。例えば、ソース領域及びドレイン領域に接する第2の領域として、TDS
分析にて酸素の放出量が1×1018atoms/cm未満である絶縁層を用いること
ができる。
このように、本発明の一態様による効果は、加熱により酸素を放出する絶縁層と酸素放
出量が当該絶縁層より少ない絶縁層とに起因するものである。
上述した酸化物半導体層のチャネル領域の界面における電荷の捕獲を抑制し、かつソー
ス領域及びドレイン領域の高抵抗化を抑制する効果により、ソース領域及びドレイン領域
が高抵抗化することで、ソース領域及びドレイン領域を流れる電流の低下が寄与してトラ
ンジスタのオン電流の低下が起こるといった不具合を抑制することができる。また、酸化
物半導体を用いたトランジスタのオフ電流の増加、しきい値電圧の変動などの不具合を抑
制することができる。加えて半導体装置の信頼性を向上させることができる。
なお、加熱により酸素を放出する絶縁層は、酸化物半導体層に対して十分な厚みを有し
ていることが好ましい。加熱により酸素を放出する絶縁層が酸化物半導体層に対して薄い
場合には、酸化物半導体層への酸素供給が十分でなくなる場合があるためである。
本発明の一態様は、第1の領域及び第2の領域を有する絶縁層と、第1の領域及び第2
の領域に接して設けられ、チャネル領域、ソース領域及びドレイン領域を有する酸化物半
導体層と、酸化物半導体層に接して設けられたゲート絶縁層と、ゲート絶縁層に接して設
けられたゲート電極と、を有し、酸化物半導体層のチャネル領域は、第1の領域に接して
設けられ、酸化物半導体層のソース領域及びドレイン領域は、第2の領域に接して設けら
れ、第1の領域は、加熱により酸素を放出する絶縁層であり、第2の領域は、酸素放出量
が第1の領域より少ない絶縁層である半導体装置または半導体装置の作製方法である。な
お、第1の領域と第2の領域とで、構成元素が同じ材料または構成元素の二つ以上が同じ
材料を用いてもよいし、構成元素の異なる材料を用いてもよい。
上記構成において、加熱により酸素を放出する絶縁層は、酸素が過剰な酸化シリコン(
SiO(X>2))であってもよい。酸素が過剰な酸化シリコン(SiO(X>2)
)とは、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含むものである。単
位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
上記構成において、加熱により酸素を放出する絶縁層には、酸化シリコン、酸化窒化シ
リコン、酸化アルミニウムを用いても良い。また、酸素放出量が第1の領域より少ない絶
縁層には、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ア
ルミニウム、窒化アルミニウムまたは酸化窒化アルミニウムを用いてもよい。または、第
1の領域と第2の領域とで、構成元素の異なる材料を用いてもよい。例えば、加熱により
酸素を放出する絶縁層には、酸化シリコンを用い、酸素放出量が第1の領域より少ない絶
縁層には、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、窒
化アルミニウムまたは酸化窒化アルミニウムを用いてもよい。例えば、第1の領域として
酸化シリコンを用いた場合、第2の領域として、任意の温度において酸化シリコンよりも
酸素の拡散係数の低い酸化アルミニウムを用いると好ましい。第1の領域よりも酸素の拡
散係数の低い第2の領域を設けることによって、第1の領域で放出された酸素が第2の領
域に拡散していく量を低減することができる。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いも
のを示し、例えば、酸素が50原子%以上70原子%以下、窒素が0.5原子%以上15
原子%以下、シリコンが25原子%以上35原子%以下、水素が0原子%以上10原子%
以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸
素よりも窒素の含有量が多いものを示し、例えば、酸素が5原子%以上30原子%以下、
窒素が20原子%以上55原子%以下、シリコンが25原子%以上35原子%以下、水素
が10原子%以上25原子%以下の範囲で含まれるものをいう。但し、上記範囲は、ラザ
フォード後方散乱法(RBS:Rutherford Backscattering
Spectrometry)や、水素前方散乱法(HFS:Hydrogen Forw
ard Scattering)を用いて測定した場合のものである。また、構成元素の
含有比率は、その合計が100原子%を超えない値をとる。酸化窒化アルミニウムとは、
その組成において、窒素よりも酸素の含有量が多いものを示す。
また、上記構成において、第1の領域の表面及び第2の領域の表面が揃っていることが
好ましい。換言すると、第1の領域及び第2の領域の厚さは同じであることが好ましい。
または、第1の領域及び第2の領域の境界付近において、第1の領域の表面及び第2の領
域の表面が連続的に形成されていることが好ましい。
また、上記構成において、第2の領域を設けない構成とすることも可能である。この場
合、基板上に選択的に第1の絶縁層を設け、当該第1の絶縁層を加熱により酸素を放出す
る絶縁層として用いればよい。または、基板上に第2の絶縁層を設け、第2の絶縁層上に
選択的に第1の絶縁層を設け、当該第1の絶縁層を加熱により酸素を放出する絶縁層とし
て用いればよい。
即ち、本発明の一態様は、基板または基板上に設けられた第2の絶縁層上に選択的に設
けられた第1の絶縁層と、基板または第2の絶縁層、及び前記第1の絶縁層に接して設け
られ、チャネル領域、ソース領域及びドレイン領域を有する酸化物半導体層と、酸化物半
導体層に接して設けられたゲート絶縁層と、ゲート絶縁層に接して設けられたゲート電極
と、を有し、酸化物半導体層のチャネル領域は、第1の絶縁層に接して設けられ、酸化物
半導体層のソース領域及びドレイン領域は、基板または第2の絶縁層に接して設けられ、
第1の絶縁層は、加熱により酸素を放出する絶縁層である半導体装置または半導体装置の
作製方法である。
上記構成において、加熱により酸素を放出する絶縁層は、酸素が過剰な酸化シリコン(
SiO(X>2))であってもよい。酸素が過剰な酸化シリコン(SiO(X>2)
)とは、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含むものである。単
位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
上記構成において、加熱により酸素を放出する絶縁層には、酸化シリコン、酸化窒化シ
リコン、酸化アルミニウムを用いても良い。
上記構成において、基板または第2の絶縁層は、酸素放出量が第1の絶縁層より少ない
ことが好ましい。
上記構成において、第2の絶縁層には、酸化シリコン、窒化シリコン、窒化酸化シリコ
ン、酸化窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸化窒化アルミニウ
ムを用いてもよい。
上記構成において、加熱により酸素を放出する絶縁層をゲート絶縁層として用いること
が好ましい。または、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含む酸
化シリコンをゲート絶縁層として用いることが好ましい。
上記構成において、さらに、ゲート電極上に設けられた層間絶縁層と、層間絶縁層上に
設けられ、層間絶縁層に設けられた開口部を通して酸化物半導体層に接する配線と、を有
してもよい。
上記構成において、ソース領域及びドレイン領域は、酸化物半導体層を低抵抗化した領
域である。即ち、ソース領域及びドレイン領域は、酸化物半導体層の一部に低抵抗化の処
理を行うことで形成される。それと同時に、酸化物半導体層にチャネル領域が形成される
上記構成において、加熱により酸素を放出する絶縁層は、スパッタリング法により形成
されることが好ましい。または、加熱により酸素を放出する絶縁層は、酸素または、酸素
とアルゴンの混合ガスを用いたスパッタリング法により形成されることが好ましい。
上記構成において、酸化物半導体層は、スパッタリング法により形成されることが好ま
しい。
上記構成において、酸化物半導体層の形成後、100℃以上650℃以下で熱処理を行
うことが好ましい。
上記構成において、ソース領域及びドレイン領域は、ゲート電極をマスクに用いて、酸
化物半導体層の一部に低抵抗化の処理を行うことで形成してもよい。その場合、酸化物半
導体層のうちゲート電極でマスクされた部分にチャネル領域が形成される。
なお、上記構成において、トランジスタのチャネル長Lは、10nm以上10μm以下
、例えば、0.1μm〜0.5μmとすることができる。もちろん、チャネル長Lは、1
0μm以上であっても構わない。また、チャネル幅Wについても、10μm以上とするこ
とができる。
本発明の一態様により、酸化物半導体層のチャネル領域に接する絶縁層として加熱によ
り酸素を放出する絶縁層を設け、酸化物半導体層のソース領域及びドレイン領域に接する
絶縁層として酸素放出量がチャネル領域に接する絶縁層より少ない絶縁層を設けることで
、オフ電流が小さく、しきい値電圧のばらつきが少なく、オン電流が大きい、安定した電
気特性を有するトランジスタが提供される。
または、本発明の一態様により、電気特性が良好で信頼性の高いトランジスタを有する
半導体装置が提供される。
半導体装置の一形態を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の一形態を示す断面図。 半導体装置の一形態を説明する図。 半導体装置としての電子機器を示す図。 半導体装置の一形態を示す上面図及び断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す
符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターン
を同じくし、特に符号を付さない場合がある。
なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順または積層
順を示すものではない。また、本明細書において発明を特定するための事項として固有の
名称を示すものではない。
(実施の形態1)
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図1乃至図5を
用いて説明する。
図1には、本発明の一態様の半導体装置の例として、トップゲート型の一形態であるコ
プラナー型のトランジスタ155の断面図を示す。
図1(A)に示すトランジスタ155は、基板100上の、絶縁層103、酸化物半導
体層106、ゲート絶縁層112、ゲート電極114を含む。絶縁層103は第1の領域
101及び第2の領域102を有する。トランジスタ155は、酸化物半導体層106中
にチャネル領域126、ソース領域122a及びドレイン領域122bを有する。チャネ
ル領域126、ソース領域122a及びドレイン領域122bは、同一層中に設けられて
いる。
酸化物半導体層106は、第1の領域101及び第2の領域102に接して設けられて
おり、酸化物半導体層106のチャネル領域126は第1の領域101に接して設けられ
、酸化物半導体層106のソース領域122a及びドレイン領域122bは第2の領域1
02に接して設けられている。ゲート絶縁層112は酸化物半導体層106に接して設け
られ、ゲート電極114はゲート絶縁層112に接して設けられている。ゲート電極11
4上には層間絶縁層124が設けられている。そして、ソース領域122a及びドレイン
領域122bには、層間絶縁層124を介して、それぞれ配線108a及び配線108b
が電気的に接続されている。配線108a及び配線108bは、ソース電極及びドレイン
電極として機能する。なお、図1(A)では、ゲート絶縁層112とゲート電極114と
の幅が同様であるように記載されているが、これに限定されるものではない。図1(B)
に示すようにゲート絶縁層112に代えてゲート絶縁層113が、絶縁層103及び酸化
物半導体層106上に設けられていても構わない。なお、ゲート絶縁層113は、ゲート
絶縁膜112と同様の方法及び同様の材料で形成すればよく、本明細書中のゲート絶縁層
112を適宜ゲート絶縁膜113と置き換えることができる。
第1の領域101の材料には、酸化シリコン、酸化窒化シリコン、酸化アルミニウムま
たはこれらの混合材料などを用いればよい。第1の領域101は加熱により酸素を放出す
ることを特徴とする。「加熱により酸素を放出する」とは、TDS(Thermal D
esorption Spectroscopy:昇温脱離ガス分光法)分析にて、酸素
原子に換算しての酸素の放出量が1×1018atoms/cm以上、好ましくは3×
1020atoms/cm以上であることをいう。または、第1の領域101の材料に
は、酸素が過剰な酸化シリコン(SiO(X>2))を用いてもよい。酸素が過剰な酸
化シリコン(SiO(X>2))とは、シリコン原子数の2倍より多い酸素原子を単位
体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザ
フォード後方散乱法により測定した値である。
第2の領域102の材料には、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化
窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸化窒化アルミニウムを用い
ればよい。第2の領域102は酸素放出量が第1の領域101より少ない絶縁層であるこ
とを特徴とする。なお、第1の領域101と第2の領域102とで、構成元素が同じ材料
または構成元素の二つ以上が同じ材料を用いてもよいし、構成元素の異なる材料を用いて
もよい。第1の領域101と第2の領域102とで構成元素が同じ材料または構成元素の
二つ以上が同じ材料を用いる場合は、第2の領域102の材料として、単位体積当たりの
酸素原子数が第1の領域101より少ない材料を用いてもよい。例えば、第1の領域10
1の材料には、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含む酸化シリ
コン(SiO(X>2))を用い、第2の領域102の材料には、単位体積当たりの酸
素原子数が第1の領域101より少ない酸化シリコン(SiO(X≦2))を用いても
よい。または、第2の領域102の材料には、単位体積当たりの酸素原子数が第1の領域
101より少ない酸化窒化シリコンを用いてもよい。また、第2の領域102の材料には
アクリル樹脂、ポリイミド、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂などの
湿式法で形成可能な有機絶縁材料を用いてもよい。また上記有機絶縁材料の他に、低誘電
率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リン
ボロンガラス)などの湿式法で形成可能な無機絶縁材料を用いてもよい。また、第2の領
域102は、第1の領域101よりも任意の温度(例えば100℃から650℃の範囲)
における酸素の拡散係数が低いことが好ましい。このようにすることで、第1の領域10
1で放出された酸素が第2の領域102に拡散していく量を低減することができる。
また、第1の領域101及び第2の領域102を有する絶縁層103には、前述の材料
と酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウ
ム、窒化アルミニウム、酸化窒化アルミニウムまたはこれらの混合材料などを積層して用
いてもよい。絶縁層103を積層構造で形成する場合、酸化物半導体層106と接する側
を、前述の第1の領域101の材料及び第2の領域102の材料とするとよい。なお、絶
縁層103はトランジスタ155の下地層として機能する。
酸化物半導体層106に用いる材料としては、四元系金属酸化物であるIn−Sn−G
a−Zn−O系の材料や、三元系金属酸化物であるIn−Ga−Zn−O系の材料、In
−Sn−Zn−O系の材料、In−Al−Zn−O系の材料、Sn−Ga−Zn−O系の
材料、Al−Ga−Zn−O系の材料、Sn−Al−Zn−O系の材料や、二元系金属酸
化物であるIn−Zn−O系の材料、Sn−Zn−O系の材料、Al−Zn−O系の材料
、Zn−Mg−O系の材料、Sn−Mg−O系の材料、In−Mg−O系の材料、In−
Ga−O系の材料や、In−O系の材料、Sn−O系の材料、Zn−O系の材料などを用
いることができる。また、上記の材料に酸化シリコンを含ませてもよい。ここで、例えば
、In−Ga−Zn−O系の材料とは、インジウム(In)、ガリウム(Ga)、亜鉛(
Zn)を有する酸化物層、という意味であり、その組成比は特に問わない。また、Inと
GaとZn以外の元素を含んでいてもよい。
酸化物半導体層106としてIn−Zn−O系の材料を用いる場合、原子数比で、In
/Zn=0.5以上50以下、好ましくはIn/Zn=1以上20以下、さらに好ましく
はIn/Zn=1.5以上15以下とする。Znの原子数比を前述の範囲とすることで、
トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比が
In:Zn:O=X:Y:Zのとき、Z>1.5X+Yとすると好ましい。
また、酸化物半導体層106は、化学式InMO(ZnO)(m>0)で表記され
る材料を用いた薄膜により形成することができる。ここで、Mは、Ga、Al、Mn及び
Coから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、Ga及びA
l、Ga及びMnまたはGa及びCoなどを用いることができる。
チャネル領域126と第1の領域101とが接することで、第1の領域101とチャネ
ル領域126との界面準位密度及びチャネル領域126中の酸素欠損を低減することがで
きる。
この結果、半導体装置の動作などに起因して生じうる電荷などが、第1の領域101とチ
ャネル領域126との界面に捕獲されることを十分に抑制することができる。
さらに、チャネル領域126の酸素欠損に起因して電荷が生じる場合がある。一般にチ
ャネル領域中の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果
、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。チャネル領域126
に接する絶縁層である第1の領域101からチャネル領域126に酸素が十分に放出され
ることにより、しきい値電圧がマイナス方向へシフトする要因であるチャネル領域126
中の酸素欠損を補うことができる。
即ち、チャネル領域126に酸素欠損が生じると、チャネル領域126に接する絶縁層
である第1の領域101とチャネル領域126との界面における電荷の捕獲を抑制するの
が困難になるが、第1の領域101として加熱により酸素を放出する絶縁層を設けること
により、チャネル領域126と第1の領域101との界面準位密度、及びチャネル領域1
26の酸素欠損を低減し、チャネル領域126と第1の領域101との界面における電荷
の捕獲の影響を小さくすることができる。
また、ソース領域122a及びドレイン領域122bと、酸素放出量が第1の領域10
1より少ない第2の領域102とが接することで、ソース領域122a及びドレイン領域
122bには酸素が供給されないようにしている。これは、酸化物半導体層において、酸
素欠損の一部はキャリアである電子の発生源となることに起因する。つまり、酸素が供給
されることによって酸素欠損が低減し、ソース領域122a及びドレイン領域122bが
高抵抗化することを抑制するという技術的思想に基づく。例えば、ソース領域122a及
びドレイン領域122bに接する第2の領域102として、TDS分析にて酸素の放出量
が1×1018atoms/cm未満である絶縁層を用いることができる。
上述した酸化物半導体層のチャネル領域126の界面における電荷の捕獲を抑制し、か
つソース領域122a及びドレイン領域122bの高抵抗化を抑制する効果により、仮に
ソース領域122a及びドレイン領域122bが高抵抗化することで、ソース領域122
a及びドレイン領域122bを流れる電流の低下が寄与してトランジスタ155のオン電
流の低下が起こるといった不具合を抑制することができる。また、酸化物半導体を用いた
トランジスタ155のオフ電流の増加、しきい値電圧の変動などの不具合を抑制すること
ができる。加えて半導体装置の信頼性を向上させることができる。
ゲート絶縁層112は、第1の領域101と同様の構成(例えば同様の材料)としても
よい。即ち、ゲート絶縁層112は、加熱により酸素を放出する絶縁層としてもよい。ま
たは、トランジスタのゲート絶縁層として機能することを考慮して、酸化ハフニウムや酸
化アルミニウムなどの比誘電率が高い材料を採用してもよい。また、ゲート耐圧や酸化物
半導体との界面状態などを考慮し、酸化シリコン、酸化窒化シリコン、窒化シリコンに酸
化ハフニウムや酸化アルミニウムなどの比誘電率の高い材料を積層してもよい。
ゲート電極114は、モリブデン、チタン、タンタル、タングステン、アルミニウム、
銅、ネオジム、スカンジウムなどの金属材料、これらの窒化物、またはこれらを主成分と
する合金材料を用いて形成することができる。なお、ゲート電極114は、単層構造とし
てもよいし、積層構造としてもよい。
トランジスタ155上には、さらに層間絶縁層124が設けられていてもよい。層間絶
縁層124は、第2の領域102と同様の構成(例えば同様の材料)としてもよい。また
、配線108aや配線108bを電気的に接続させるために、層間絶縁層124には開口
部が形成されていてもよい。
配線108a及び配線108bに用いる導電層としては、例えば、Al、Cr、Cu、
Ta、Ti、Mo、Wから選ばれた元素を含む金属層または上述した元素を成分とする金
属窒化物層(窒化チタン層、窒化モリブデン層、窒化タングステン層)などを用いること
ができる。また、Al、Cuなどの金属層の下側または上側の一方または双方にTi、M
o、Wなどの高融点金属層またはこれらの金属窒化物層(窒化チタン層、窒化モリブデン
層、窒化タングステン層)を積層させた構成を用いてもよい。
また、トランジスタ155は酸化物半導体層106の下方に、第2のゲート電極を有し
ていてもよい。なお、酸化物半導体層106は島状に加工されていることが好ましいが、
島状に加工されていなくてもよい。
以下、図2乃至図5を用いて、図1(A)に示すトランジスタ155の作製工程の例に
ついて説明する。
まず、図2(A)乃至図2(D)及び図3(A)乃至図3(D)を用いて、図1(A)
に示すトランジスタ155の作製工程の一例について説明する。
基板100上に第1の絶縁層131を形成し(図2(A)参照。)、第1の絶縁層13
1をフォトリソグラフィなどの方法を用いて加工して島状の第1の領域101を形成する
(図2(B)参照。)。第1の領域101の形成時に用いるフォトマスクは、ゲート電極
形成時に用いるフォトマスクと同じものを用いることができる。第1の領域101は加熱
により酸素を放出することを特徴とする。または、第1の領域101の材料には、酸素が
過剰な酸化シリコン(SiO(X>2))を用いてもよい。
基板100の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板などを、基板100として用いることができる。また、シリコンや炭化シリ
コンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半
導体基板、SOI基板などを適用することも可能であり、これらの基板上に半導体素子が
設けられたものを、基板100として用いてもよい。
また、基板100として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを
設ける場合、可撓性基板上に直接トランジスタを作り込んでもよいし、他の基板にトラン
ジスタを形成した後、これを剥離し、基板100である可撓性基板に転置してもよい。な
お、トランジスタを剥離し、可撓性基板に転置するためには、上記他の基板とトランジス
タとの間に剥離層を形成するとよい。
第1の領域101となる第1の絶縁層131の形成方法は、例えば、プラズマCVD法
やスパッタリング法などを用いることができる。加熱により酸素を放出する絶縁層の形成
にはスパッタリング法を用いることが好ましい。
スパッタリング法を用いて、加熱により酸素を放出する絶縁層を形成するには、成膜ガ
スとして、酸素または、酸素と希ガス(アルゴンなど)の混合ガスを用いる場合、酸素と
希ガスの混合割合を、酸素の割合を高めて形成するとよい。例えば、全ガス中の酸素の濃
度を6%以上100%未満にするとよい。
第1の領域101となる第1の絶縁層131の材料には、酸化シリコン、酸化窒化シリ
コン、酸化アルミニウムまたはこれらの混合材料などを用いればよい。
例えば、第1の絶縁層131として、石英(好ましくは合成石英)をターゲットに用い
、基板温度30℃以上450℃以下(好ましくは70℃以上200℃以下)、成膜ガスと
して酸素または、酸素及びアルゴンを用い、成膜ガス中のO/(O+Ar)割合を1
%以上100%以下(好ましくは6%以上100%以下)として、RFスパッタリング法
により酸化シリコンを形成する。
第1の絶縁層131及び第1の領域101の膜厚は、好ましくは50nm以上、より好
ましくは200nm以上とする。第1の絶縁層131及び第1の領域101を厚く形成す
ることにより、第1の領域101からの酸素放出量を増加することができる。
次に、基板100及び第1の領域101上に、第2の絶縁層132を形成する(図2(
C)参照。)。その後、第1の領域101の表面が露出するまで第2の絶縁層132を加
工して、第1の領域101に接する第2の領域102を有する絶縁層103を形成する(
図2(D)参照。)。第2の領域102は酸素放出量が第1の領域101より少ない絶縁
層であることを特徴とする。なお、第2の絶縁層132を加工する際に、同時に第1の領
域101の表面が加工され、第1の領域101の一部が除去されてもよい。
第2の絶縁層132の形成方法は、例えば、プラズマCVD法やスパッタリング法など
を用いることができる。
第2の絶縁層132の材料には、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸
化窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸化窒化アルミニウムを用
いればよい。
例えば、第2の絶縁層132として、プラズマCVD法により窒化シリコンを形成する
。または、第2の絶縁層132として、プラズマCVD法により酸化シリコンを形成して
もよい。
上記工程を経たのち、第1の領域101の表面及び第2の領域102の表面が揃ってい
ることが好ましい。例えば、第1の領域101の表面が露出するまで、第2の絶縁層13
2をCMP(化学的機械的研磨)などの研磨処理またはエッチング処理することで、第1
の領域101に接する第2の領域102を有し、かつ、第1の領域101の表面及び第2
の領域102の表面が揃った絶縁層103を形成することができる。第1の領域101の
表面及び第2の領域102の表面を揃えることで、その上に形成する酸化物半導体層の段
切れを防止することができる。この効果は酸化物半導体層が薄いときに顕著である。酸化
物半導体層の段切れを防止することにより、ソース領域及びドレイン領域の段切れを防止
することができ、オン電流の低下を抑制することができる。さらに、酸化物半導体層の上
に形成するゲート絶縁層の段切れを防止することができる。ゲート絶縁層の段切れを防止
することにより、リーク電流の増大や破壊耐圧の低下を抑制することができる。
なお、第2の領域102の膜厚、即ち絶縁層103の膜厚は、第1の絶縁層131及び
第1の領域101の膜厚と同様とする。具体的には、第2の領域102の膜厚、即ち絶縁
層103の膜厚は、好ましくは50nm以上、より好ましくは200nm以上とする。た
だし、研磨処理またはエッチング処理を行うことで、第1の絶縁層131の膜厚は、形成
時の膜厚よりも薄くなっている場合がある。
また、第1の領域101及び第2の領域102を有する絶縁層103には、前述の材料
と酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウ
ム、窒化アルミニウム、酸化窒化アルミニウムまたはこれらの混合材料などを積層して用
いてもよい。絶縁層103を積層構造で形成する場合、酸化物半導体層106と接する側
を、前述の第1の領域101の材料及び第2の領域102の材料とするとよい。なお、絶
縁層103はトランジスタ155の下地層として機能する。
なお、ここでは第1の領域101を形成した後に第2の領域102を形成する例を示し
たが、第1の領域101及び第2の領域102の形成順序を逆にし、第2の領域102を
形成した後に第1の領域101を形成してもよい。その場合には、選択的に第2の領域1
02を形成した後、全面に第1の絶縁層131を形成し、第2の領域102の表面が露出
するまで第1の絶縁層131を研磨処理またはエッチング処理することで、第1の領域1
01に接する第2の領域102を有する絶縁層103を形成することができる。
次に、絶縁層103上に、酸化物半導体層を形成し、当該酸化物半導体層を加工して島
状の酸化物半導体層106を形成する(図3(A)参照。)。酸化物半導体層106は、
第1の領域101及び第2の領域102に接して形成される。
酸化物半導体層106は、例えば、スパッタリング法、真空蒸着法、パルスレーザ堆積
法、CVD法などを用いて形成することができる。また、酸化物半導体層106の厚さは
、3nm以上50nm以下とすることが好ましい。酸化物半導体層106を厚くしすぎる
と(例えば、厚さを100nm以上)、短チャネル効果の影響が大きくなり、サイズの小
さなトランジスタでノーマリーオンになるおそれがあるためである。ここで、「ノーマリ
ーオン」とは、ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電
流が流れてしまう状態のことである。
本実施の形態では、酸化物半導体層106を、In−Ga−Zn−O系の酸化物ターゲ
ットを用いたスパッタリング法により形成する。
In−Ga−Zn−O系の酸化物ターゲットとしては、例えば、組成比として、In
:Ga:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いること
ができる。なお、ターゲットの材料及び組成を上述したものに限定する必要はない。例え
ば、In:Ga:ZnO=1:1:2[mol数比]の組成比の酸化物ター
ゲットを用いることもできる。
酸化物ターゲットの相対密度は、90%以上100%以下、好ましくは95%以上10
0%以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸
化物半導体層を緻密な層とすることができるためである。
成膜の雰囲気は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下または希ガス
と酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、
水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除
去された高純度ガスを用いた雰囲気とすることが好ましい。
例えば、酸化物半導体層106は、次のように形成することができる。
成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa
、直流(DC)電源を0.5kW、成膜雰囲気をアルゴンと酸素の混合雰囲気(酸素流量
比率33%)とすることができる。なお、パルスDCスパッタリング法を用いると、成膜
時に発生する粉状物質(パーティクル、ごみともいう)が軽減でき、厚さの分布も均一と
なるため好ましい。
このとき、基板温度を100℃以上450℃以下、好ましくは150℃以上250℃以
下とすることで第1の領域101から酸素が放出され、酸化物半導体層106の第1の領
域101に接する部分(チャネル領域126となる部分)において酸素欠損を低減するこ
とができ、かつ、酸化物半導体層106と第1の領域101との界面準位密度を低減する
ことができる。
また、酸化物半導体層106の第1の領域101に接しない部分(ソース領域122a
及びドレイン領域122bとなる部分)については、酸素放出量が第1の領域101より
少ない第2の領域102が接することで、当該部分の酸化物半導体層106の高抵抗化を
抑制することができる。
なお、酸化物半導体層106をスパッタリング法により形成する前には、アルゴンガス
を導入してプラズマを発生させる逆スパッタを行い、形成表面(例えば絶縁層103の表
面)の付着物を除去してもよい。ここで、逆スパッタとは、通常のスパッタリングにおい
ては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝
突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突さ
せる方法としては、希ガス雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近
にプラズマを生成する方法などがある。なお、希ガス雰囲気に代えて窒素または酸素など
による雰囲気を適用してもよい。
酸化物半導体層106の加工は、所望の形状のマスクを酸化物半導体層上に形成した後
、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは
、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェッ
ト法などの方法を用いてマスクを形成してもよい。
なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでも
よい。もちろん、これらを組み合わせて用いてもよい。
その後、酸化物半導体層106に対して、熱処理(第1の熱処理)を行うことが好まし
い。この第1の熱処理によって酸化物半導体層106中の、過剰な水素(水や水酸基を含
む)を除去することができる。第1の熱処理の温度は、100℃以上650℃以下または
基板の歪み点未満、好ましくは250℃以上600℃以下とする。第1の熱処理の雰囲気
は、酸化性ガス雰囲気下、もしくは不活性ガス雰囲気下とする。
なお、不活性ガスは、窒素または希ガス(ヘリウム、ネオン、アルゴンなど)を主成分
とし、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する窒素や
、ヘリウム、ネオン、アルゴンなどの希ガスの純度を、6N(99.9999%)以上、
好ましくは7N(99.99999%)以上(即ち、不純物濃度が1ppm以下、好まし
くは0.1ppm以下)とする。不活性ガス雰囲気とは、不活性ガスを主成分とする雰囲
気で、反応性ガスが10ppm未満である雰囲気のことである。
なお、酸化性ガスは、酸素、オゾンまたは二酸化窒素などであって、水、水素などが含
まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、二酸化窒素の純
度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(即
ち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。酸化性ガス雰囲
気には、酸化性ガスを不活性ガスと混合して用いてもよく、酸化性ガスが少なくとも10
ppm以上含まれるものとする。
この第1の熱処理によって、第1の領域101から酸素が放出され、第1の領域101
と酸化物半導体層106の第1の領域101に接する部分(チャネル領域126となる部
分)との界面準位密度を低減することができ、かつ、第1の領域101に接する部分の酸
化物半導体層106中の酸素欠損を低減することができる。上記界面準位密度の低減によ
り、BT試験後のしきい値電圧変動を小さくすることができる。また、一般に、酸化物半
導体層中の酸素欠損は一部がドナーとなり、キャリアである電子の発生源となることが知
られている。酸化物半導体層106中に電子が生じることで、トランジスタ155のしき
い値電圧がマイナス方向へシフトし、ノーマリーオンになりやすい。酸化物半導体層10
6中の酸素欠損が埋められることで、しきい値電圧がマイナス方向へシフトする量を低減
できる。
また、酸化物半導体層106の第1の領域101に接しない部分(ソース領域122a
及びドレイン領域122bとなる部分)については、酸素放出量が第1の領域101より
少ない第2の領域102が接することで、当該部分の酸化物半導体層106の高抵抗化を
抑制することができる。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下
で、350℃、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れ
させず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導または熱輻射
によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas Rap
id Thermal Anneal)装置、LRTA(Lamp Rapid The
rmal Anneal)装置などのRTA(Rapid Thermal Annea
l)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である
。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴ
ンなどの希ガスまたは窒素のような、熱処理によって被処理物と反応しない不活性ガスが
用いられる。
例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数
分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよ
い。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱
温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガス雰囲気
を、酸化性ガスを含む雰囲気に切り替えてもよい。酸化性ガスを含む雰囲気において第1
の熱処理を行うことで、酸化物半導体層106中の酸素欠損を埋めることができるととも
に、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためで
ある。
ところで、上述の熱処理(第1の熱処理)には水素や水などを除去する効果があるため
、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。また、絶縁層や
熱処理雰囲気などから酸素を供給する効果があることから、加酸素化処理と呼ぶこともで
きる。当該脱水化処理、脱水素化処理、加酸素化処理は、例えば、酸化物半導体層を島状
に加工した後などのタイミングにおいて行うことが可能である。また、このような脱水化
処理、脱水素化処理、加酸素化処理は、一回に限らず複数回行ってもよい。
なお、ここでは、酸化物半導体層106を島状に加工した後に、第1の熱処理を行う構
成について説明したが、これに限定されず、第1の熱処理を行った後に、酸化物半導体層
106を加工してもよい。
次に、酸化物半導体層106に接して絶縁層を形成し、当該絶縁層に接して導電層を形
成し、フォトリソグラフィにより絶縁層及び導電層を同様のパターンに加工してゲート絶
縁層112及びゲート電極114を形成する(図3(B)参照。)。即ち、ゲート電極1
14とゲート絶縁層112は同一のマスクを使用して加工することができる。あるいは、
ゲート電極114を加工し、その後、ゲート電極114をマスクにしてゲート絶縁層11
2を加工してもよい。
ゲート絶縁層112は、第1の領域101と同様の構成(例えば同様の材料)としても
よい。または、トランジスタのゲート絶縁層として機能することを考慮して、酸化ハフニ
ウムや酸化アルミニウムなどの比誘電率が高い材料を採用してもよい。また、ゲート耐圧
や酸化物半導体との界面状態などを考慮し、酸化シリコン、酸化窒化シリコン、窒化シリ
コンに酸化ハフニウムや酸化アルミニウムなどの比誘電率の高い材料を積層してもよい。
ゲート絶縁層112の合計の膜厚は、好ましくは1nm以上300nm以下、より好まし
くは5nm以上50nm以下とする。ゲート絶縁層が厚いほど短チャネル効果が顕著とな
り、しきい値電圧がマイナス側へシフトしやすい傾向となる。また、ゲート絶縁層が5n
m以下となるとトンネル電流によるリークが増大することがわかっている。
ゲート絶縁層112の形成後には、第2の熱処理を行うのが好ましい。第2の熱処理の
温度は、100℃以上650℃以下または基板の歪み点未満、好ましくは250℃以上6
00℃以下または基板の歪み点未満とする。
第2の熱処理は、酸化性ガス雰囲気下または不活性ガス雰囲気下で行えばよいが、雰囲
気中に水、水素などが含まれないことが好ましい。また、熱処理装置に導入するガスの純
度を、6N(99.9999%)以上好ましくは7N(99.99999%)以上(即ち
不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
第2の熱処理においては、酸化物半導体層106と、第1の領域101及びゲート絶縁
層112が接した状態で加熱される。したがって、酸化物半導体を構成する主成分材料の
一つである酸素を、酸素を含む第1の領域101及びゲート絶縁層112から酸化物半導
体層106へ供給することができる。これによって、酸化物半導体層106の酸素欠損、
第1の領域101と酸化物半導体層106との界面準位密度及び酸化物半導体層とゲート
絶縁層112との界面準位密度を低減することができる。また、同時にゲート絶縁層11
2中の欠陥も低減することができる。
なお、第2の熱処理のタイミングは、ゲート絶縁層112の形成後であれば特に限定さ
れない。また、第2の熱処理を複数回行ってもよい。
ゲート電極114は、モリブデン、チタン、タンタル、タングステン、アルミニウム、
銅、ネオジム、スカンジウムなどの金属材料、これらの窒化物、またはこれらを主成分と
する合金材料を用いて形成することができる。なお、ゲート電極114は、単層構造とし
てもよいし、積層構造としてもよい。
次に、ゲート電極114をマスクに用いて酸化物半導体層106を低抵抗化し、ソース
領域122a及びドレイン領域122bを形成する。低抵抗化されないゲート電極114
下の領域はチャネル領域126となる(図3(C)参照。)。低抵抗化の方法としては、
アルゴンプラズマ処理、水素プラズマ処理またはアンモニアプラズマ処理などが挙げられ
る。このとき、ゲート電極114の幅によってトランジスタのチャネル長Lが決定される
ことになる。このように、ゲート電極114をマスクに用いてパターニングすることで、
ゲート電極114とソース領域122a、ドレイン領域122bの重なりが生じず、この
領域における寄生容量が生じないため、トランジスタ動作を速くすることができる。
次に、層間絶縁層124を形成し、ソース領域122a及びドレイン領域122bと重
畳する部分の層間絶縁層124に開口部を設ける。そして、導電層を形成し、当該導電層
を加工して、配線108a及び配線108bを形成する(図3(D)参照。)。
配線108a及び配線108bに用いる導電層としては、例えば、Al、Cr、Cu、
Ta、Ti、Mo、Wから選ばれた元素を含む金属層または上述した元素を成分とする金
属窒化物層(窒化チタン層、窒化モリブデン層、窒化タングステン層)などを用いること
ができる。また、Al、Cuなどの金属層の下側または上側の一方または双方にTi、M
o、Wなどの高融点金属層またはこれらの金属窒化物層(窒化チタン層、窒化モリブデン
層、窒化タングステン層)を積層させた構成を用いてもよい。
また、配線108a及び配線108bに用いる導電層は、導電性の金属酸化物で形成し
てもよい。導電性の金属酸化物としては酸化インジウム(In等)、酸化スズ(S
nO等)、酸化亜鉛(ZnO等)、酸化インジウム酸化スズ(In―SnO
、ITOと略記する)、酸化インジウム酸化亜鉛(In―ZnO等)またはこれら
の金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。当該
エッチングに用いるレジストマスク形成時の露光には、紫外線やKrFレーザ光やArF
レーザ光などを用いるとよい。
以上の工程でトランジスタ155が作製される。
次に、図4(A)乃至図4(D)を用いて、絶縁層103の作製工程の一例について説
明する。まず、図2(A)乃至図2(C)と同様の工程により、基板100上に第1の領
域101を形成し、基板100及び第1の領域101上に第2の絶縁層132を形成する
(図4(A)参照。)。次に、第2の絶縁層132上に第3の絶縁層133を形成する(
図4(B)参照。)。第3の絶縁層133には、平坦化絶縁層を用いることができる。例
えば、第3の絶縁層133の材料にはアクリル樹脂、ポリイミド、ベンゾシクロブテン樹
脂、ポリアミド、エポキシ樹脂などの湿式法で形成可能な有機絶縁材料を用いることがで
きる。また上記有機絶縁材料の他に、低誘電率材料(low−k材料)、シロキサン系樹
脂、PSG(リンガラス)、BPSG(リンボロンガラス)などの湿式法で形成可能な無
機絶縁材料を用いることができる。
第3の絶縁層133の形成法は、その材料に応じて、スピンコート法、ディッピング法
、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷など
)、ロールコーティング、カーテンコーティング、ナイフコーティングなどを用いること
ができる。
次に、第3の絶縁層133及び第2の絶縁層132をエッチング処理する。エッチング
処理に用いるエッチャントは、第3の絶縁層133と第2の絶縁層132とのエッチング
選択比が1対1またはその近傍のものを用いる。これにより、第3の絶縁層133と第2
の絶縁層132とのエッチング速度をほぼ同程度とすることができる(図4(C)参照。
)。なお、第3の絶縁層133及び第2の絶縁層132のエッチングは、ドライエッチン
グでもウェットエッチングでもよい。
そして、第1の領域101の表面が露出するまで第3の絶縁層133及び第2の絶縁層
132をエッチング処理することで、第1の領域101に接する第2の領域102を有し
、かつ、第1の領域101の表面及び第2の領域102の表面が揃った絶縁層103を形
成することができる(図4(D)参照。)。第1の領域101の表面及び第2の領域10
2の表面を揃えることで、その上に形成する酸化物半導体層の段切れを防止することがで
きる。この効果は酸化物半導体層106の膜厚が薄いときに顕著である。酸化物半導体層
106の段切れを防止することにより、ソース領域122a及びドレイン領域122bの
段切れを防止することができ、オン電流の低下を抑制することができる。さらに、酸化物
半導体層106の上に形成するゲート絶縁層112の段切れを防止することができる。ゲ
ート絶縁層112の段切れを防止することにより、リーク電流の増大や破壊耐圧の低下を
抑制することができる。
なお、ここでは第1の領域101を形成した後に第2の領域102を形成する例を示し
たが、第1の領域101及び第2の領域102の形成順序を逆にし、第2の領域102を
形成した後に第1の領域101を形成してもよい。その場合には、選択的に第2の領域1
02を形成した後に、全面に第1の絶縁層131を形成し、第1の絶縁層131上に第3
の絶縁層133を形成する。そして、第2の領域102の表面が露出するまで第3の絶縁
層133及び第1の絶縁層131をエッチング処理することで、第1の領域101に接す
る第2の領域102を有し、かつ、第1の領域101の表面及び第2の領域102の表面
が揃った絶縁層103を形成することができる。この場合も、第3の絶縁層133及び第
1の絶縁層131のエッチングは、ドライエッチングでもウェットエッチングでもよい。
また、ここでは第2の絶縁層132と第3の絶縁層133とを形成する例を示したが、
第3の絶縁層133と同じ材料及び同じ方法を用いて第2の絶縁層132を形成すること
で表面が平坦な第2の絶縁層132を形成してもよい。即ち、図5(A)に示すように、
基板100及び第1の領域101上に第3の絶縁層133と同じ材料及び同じ方法を用い
て第2の絶縁層132を形成することで表面が平坦な第2の絶縁層132を形成してもよ
い。表面が平坦な第2の絶縁層132を第1の領域101の表面が露出するまでエッチン
グ処理することで、図5(B)に示すように第2の領域102を形成することができる。
その結果、第1の領域101の表面及び第2の領域102の表面が揃った絶縁層103を
形成することができる。この場合にも、第2の領域102に用いる材料は、酸素放出量が
第1の領域101より少ない絶縁層であることを特徴とする。図5に示す作製方法により
、図4に示す作製方法と比べて絶縁層103を形成するための成膜回数が減り、加工も容
易になる。
その後の工程は、図3(A)乃至図3(D)と同様とすることができる。
本実施の形態により、酸化物半導体層106のチャネル領域126に接する絶縁層とし
て加熱により酸素を放出する第1の領域101を設け、酸化物半導体層106のソース領
域122a及びドレイン領域122bに接する絶縁層として酸素放出量が第1の領域10
1より少ない第2の領域102を設けることで、オフ電流が小さく、しきい値電圧のばら
つきが少なく、オン電流が大きい、安定した電気特性を有するトランジスタが提供される
または、本実施の形態により、電気特性が良好で信頼性の高いトランジスタを有する半
導体装置が提供される。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
(実施の形態2)
本実施の形態では、半導体装置の一形態を、図6を用いて説明する。図6には、図1(
A)に示すトランジスタ155とは異なる構成のトランジスタ156の断面構造を示す。
図6に示すトランジスタ156は、図1(A)に示すトランジスタ155において第2の
領域102を設けない構成である。
図6に示すトランジスタ156は、基板100上の、第1の絶縁層104、酸化物半導
体層106、ゲート絶縁層112、ゲート電極114を含む。トランジスタ156は、酸
化物半導体層106中にチャネル領域126、ソース領域122a及びドレイン領域12
2bを有する。チャネル領域126、ソース領域122a及びドレイン領域122bは、
同一層中に設けられている。
トランジスタ156下には、第2の絶縁層105が設けられていてもよい。第2の絶縁
層105は、トランジスタ156の下地層として機能する。
基板100または基板100上に設けられた第2の絶縁層105上には、第1の絶縁層
104が選択的に設けられている。第1の絶縁層104上には、酸化物半導体層106が
設けられている。酸化物半導体層106は、基板100または基板100上に設けられた
第2の絶縁層105、及び第1の絶縁層104に接して設けられており、酸化物半導体層
106のチャネル領域126は、第1の絶縁層104に接して設けられ、酸化物半導体層
106のソース領域122a及びドレイン領域122bは、基板100または基板100
上に設けられた第2の絶縁層105に接して設けられている。
ゲート絶縁層112は酸化物半導体層106に接して設けられ、ゲート電極114はゲ
ート絶縁層112に接して設けられている。ゲート電極114上には層間絶縁層124が
設けられている。そして、ソース領域122a及びドレイン領域122bには、層間絶縁
層124を介して、それぞれ配線108a及び配線108bが電気的に接続されている。
配線108a及び配線108bは、ソース電極及びドレイン電極として機能する。
第1の絶縁層104の材料は、実施の形態1に示した第1の領域101の材料と同様の
構成とすることができる。即ち、第1の絶縁層104の材料には、酸化シリコン、酸化窒
化シリコン、酸化アルミニウムまたはこれらの混合材料などを用いればよい。第1の絶縁
層104は加熱により酸素を放出することを特徴とする。「加熱により酸素を放出する」
とは、TDS(Thermal Desorption Spectrocopy:昇温
脱離ガス分光法)分析にて酸素原子に換算しての酸素の放出量が1×1018atoms
/cm以上、好ましくは3×1020atoms/cm以上であることを指す。また
は、第1の絶縁層104の材料には、酸素が過剰な酸化シリコン(SiO(X>2))
を用いてもよい。酸素が過剰な酸化シリコン(SiO(X>2))とは、シリコン原子
数の2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコ
ン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
第2の絶縁層105を設ける場合には、第2の絶縁層105の材料は、実施の形態1に
示した第2の領域102の材料と同様の構成とすることができる。即ち、第2の絶縁層1
05の材料には、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、
酸化アルミニウム、窒化アルミニウムまたは酸化窒化アルミニウムなどを用いればよい。
第2の絶縁層105は酸素放出量が第1の絶縁層104より少ない絶縁層であることを特
徴とする。
また、第1の絶縁層104及び/または第2の絶縁層105には、前述の材料と酸化シ
リコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化
アルミニウム、酸化窒化アルミニウムまたはこれらの混合材料などを積層して用いてもよ
い。第1の絶縁層104及び/または第2の絶縁層105を積層構造で形成する場合、酸
化物半導体層106と接する側を、前述の第1の絶縁層104または第2の絶縁層105
の材料とするとよい。
チャネル領域126と第1の絶縁層104とが接することで、第1の絶縁層104とチ
ャネル領域126との界面準位密度及びチャネル領域126中の酸素欠損を低減すること
ができる。上記界面準位密度の低減により、BT試験後にしきい値電圧がマイナス方向に
シフトすることを低減できる。あるいは、キャリアの生成を抑制できるため、ノーマリー
オフの特性が得られる。
また、ソース領域122a及びドレイン領域122bと、基板100または第2の絶縁
層105とが接することで、ソース領域122a及びドレイン領域122bの高抵抗化を
抑制し、電気特性が良好で信頼性の高いトランジスタ156を有する半導体装置を提供す
ることができる。
基板100の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板などを、基板100として用いることができる。また、シリコンや炭化シリ
コンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半
導体基板、SOI基板などを適用することも可能であり、これらの基板上に半導体素子が
設けられたものを、基板100として用いてもよい。
また、基板100として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを
設ける場合、可撓性基板上に直接トランジスタを作り込んでもよいし、他の基板にトラン
ジスタを形成した後、これを剥離し、基板100である可撓性基板に転置してもよい。な
お、トランジスタを剥離し、可撓性基板に転置するためには、上記他の基板とトランジス
タとの間に剥離層を形成するとよい。
なお、第2の絶縁層105を設けない場合には、基板100として酸素放出量が第1の
絶縁層104より少ない材料からなる基板を用いることが好ましい。例えば、第2の絶縁
層105を設けない場合には、基板100としてガラス基板、セラミック基板、石英基板
、サファイア基板、SOI基板などを用いることが好ましい。
トランジスタ156の作製工程について説明する。基板100上の全面に第2の絶縁層
105を形成し、第2の絶縁層105上に選択的に第1の絶縁層104を形成する。第1
の絶縁層104は加熱により酸素を放出することを特徴とする。または、第1の絶縁層1
04の材料には、酸素が過剰な酸化シリコン(SiO(X>2))を用いてもよい。な
お、後で形成する酸化物半導体層106の被覆性を向上させるために、第1の絶縁層10
4の端部は傾斜を有するように形成することが好ましい。また、第1の絶縁層104の形
成時に用いるフォトマスクは、ゲート電極114形成時に用いるフォトマスクと同じもの
を用いることができる。
その後の作製工程は、実施の形態1に示した作製工程と同様とすることができる。
本実施の形態に示すトランジスタ156は、絶縁層の表面を揃える工程を省くことがで
き、低コストかつ簡便な方法でスループットの高いトランジスタ156を提供することが
できる。
本実施の形態により、酸化物半導体層106のチャネル領域126に接する絶縁層とし
て加熱により酸素を放出する第1の絶縁層104を設け、酸化物半導体層106のソース
領域122a及びドレイン領域122bに接する基板または絶縁層として酸素放出量が第
1の絶縁層104より少ない基板100または第2の絶縁層105を設けることで、オフ
電流が小さく、しきい値電圧のばらつきが少なく、オン電流が大きい、安定した電気特性
を有するトランジスタが提供される。
または、本実施の形態により、電気特性が良好で信頼性の高いトランジスタを有する半
導体装置が提供される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組
み合わせて用いることができる。
(実施の形態3)
本実施の形態では、半導体装置の一形態を、図9を用いて説明する。図9(A)には、
トランジスタの上面図を示す。図9(B)には、図9(A)で示す一点鎖線A−Bに対応
する断面構造を示す。
図9(B)に示すトランジスタは、基板100上の、絶縁層103、酸化物半導体層1
36、ゲート絶縁層112、ゲート電極114、側壁絶縁層130、ソース電極116a
、ドレイン電極116bを含む。絶縁層103は第1の領域101及び第2の領域102
を有する。図9(B)に示すトランジスタは、酸化物半導体層136中にチャネル領域1
26、ソース領域122a、ドレイン領域122b、オフセット領域123aおよびオフ
セット領域123bを有する。チャネル領域126、ソース領域122a、ドレイン領域
122b、オフセット領域123aおよびオフセット領域123bは、同一層中に設けら
れている。
オフセット領域123a及びオフセット領域123bは、チャネル領域126よりも抵抗
が低く、ソース領域122aおよびドレイン領域122bよりも抵抗が高い領域である。
オフセット領域123aまたはオフセット領域123bの幅はLoffともいい、図9(
A)に示す幅となる。Loffを有することで、トランジスタの短チャネル効果が低減す
るため、短チャネル効果が顕著にあらわれるような微細なトランジスタを用いる場合は、
図9(B)に示す構造(Loff構造ともいう。)が好ましい。また、Loff構造とす
ることで、ホットキャリア劣化などのトランジスタの劣化も低減できる。
酸化物半導体層136は、第1の領域101及び第2の領域102に接して設けられて
おり、酸化物半導体層136のチャネル領域126は第1の領域101に接して設けられ
、酸化物半導体層136のソース領域122a、ドレイン領域122b、オフセット領域
123aおよびオフセット領域123bは第2の領域102に接して設けられている。オ
フセット領域123aおよびオフセット領域123bは、ソース領域122aおよびドレ
イン領域122bよりもチャネル領域126に近い場所に位置する。
ゲート絶縁層112はチャネル領域126、オフセット領域123aおよびオフセット領
域123bに接して設けられ、側壁絶縁層130はゲート電極114の周辺に設けられる
。ゲート絶縁層112に接してゲート電極114および側壁絶縁層130が設けられてい
る。ゲート電極114および側壁絶縁層130上には層間絶縁層124が設けられている
。そして、ソース領域122a及びドレイン領域122bに接してソース電極116aお
よびドレイン電極116bがそれぞれ設けられ、ソース電極116aおよびドレイン電極
116bには層間絶縁層124を介して、それぞれ配線108a及び配線108bが電気
的に接続されている。
ソース電極116aおよびドレイン電極116bに用いる導電層としては、例えば、A
l、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属層または上述した元
素を成分とする金属窒化物層(窒化チタン層、窒化モリブデン層、窒化タングステン層)
などを用いることができる。また、Al、Cuなどの金属層の下側または上側の一方また
は双方にTi、Mo、Wなどの高融点金属層またはこれらの金属窒化物層(窒化チタン層
、窒化モリブデン層、窒化タングステン層)を積層させた構成を用いてもよい。
また、オフセット領域123aおよびオフセット領域123bと、酸素放出量が第1の
領域101より少ない第2の領域102とが接することで、オフセット領域123aおよ
びオフセット領域123bには酸素が供給されないようにしている。
オフセット領域123aおよびオフセット領域123bは、特に低抵抗化された領域では
なく、絶縁層103の接する領域によってチャネル領域126と区別される。即ち、オフ
セット領域123aおよびオフセット領域123bは、加熱により酸素を放出する絶縁層
と接していない酸化物半導体層136の領域である。
本実施の形態に示すトランジスタは、オフセット領域を有することで、さらに良好な電
気特性を有し、かつ信頼性の高いトランジスタを提供することができる。
ただし、必ずしもオフセット領域を設けなくてはならないわけではない。例えば、図9(
C)に示すトランジスタは、オフセット領域の設けられていない点で図9(B)と異なる
構造を有する。
または、本実施の形態により、電気特性が良好で信頼性の高いトランジスタを有する半
導体装置が提供される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組
み合わせて用いることができる。
(実施の形態4)
実施の形態1、実施の形態2または実施の形態3で例示したトランジスタを用いて表示
機能を有する半導体装置(表示装置ともいう)を作製することができる。また、トランジ
スタを含む駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオ
ンパネルを形成することができる。
図7(A)において、第1の基板201上に設けられた画素部202を囲むようにして
、シール材205が設けられ、第2の基板206によって封止されている。図7(A)に
おいては、第1の基板201上のシール材205によって囲まれている領域とは異なる領
域に、別途用意された基板上に単結晶半導体層または多結晶半導体層で形成された走査線
駆動回路204、信号線駆動回路203が実装されている。また別途形成された信号線駆
動回路203と、走査線駆動回路204または画素部202に与えられる各種信号及び電
位は、FPC(Flexible printed circuit)218a、218
bから供給されている。
図7(B)及び図7(C)において、第1の基板201上に設けられた画素部202と
、走査線駆動回路204とを囲むようにして、シール材205が設けられている。また画
素部202と、走査線駆動回路204の上に第2の基板206が設けられている。よって
画素部202と、走査線駆動回路204とは、第1の基板201とシール材205と第2
の基板206とによって、表示素子と共に封止されている。図7(B)及び図7(C)に
おいては、第1の基板201上のシール材205によって囲まれている領域とは異なる領
域に、別途用意された基板上に単結晶半導体層または多結晶半導体層で形成された信号線
駆動回路203が実装されている。図7(B)及び図7(C)においては、別途形成され
た信号線駆動回路203と、走査線駆動回路204または画素部202に与えられる各種
信号及び電位は、FPC218から供給されている。
また図7(B)及び図7(C)においては、信号線駆動回路203を別途形成し、第1
の基板201に実装している例を示しているが、この構成に限定されない。走査線駆動回
路を別途形成して実装してもよいし、信号線駆動回路の一部または走査線駆動回路の一部
のみを別途形成して実装してもよい。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG(C
hip On Glass)方法、ワイヤボンディング方法、或いはTAB(Tape
Automated Bonding)方法などを用いることができる。図7(A)は、
COG方法により信号線駆動回路203、走査線駆動回路204を実装する例であり、図
7(B)は、COG方法により信号線駆動回路203を実装する例であり、図7(C)は
、TAB方法により信号線駆動回路203を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むICなどを実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは
光源(照明装置含む)を指す。また、コネクター、例えばFPCもしくはTABテープも
しくはTCPが取り付けられたモジュール、TABテープやTCPの先にプリント配線板
が設けられたモジュールまたは表示素子にCOG方式によりIC(集積回路)が直接実装
されたモジュールも全て表示装置に含むものとする。
また第1の基板201上に設けられた画素部及び走査線駆動回路は、トランジスタを複
数有しており、実施の形態1、実施の形態2または実施の形態3で一例を示したトランジ
スタを適用することができる。
表示装置に設けられる表示素子としては液晶素子(液晶表示素子ともいう)、発光素子
(発光表示素子ともいう)、を用いることができる。発光素子は、電流または電圧によっ
て輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electro
Luminescence)、有機ELなどを含む。また、電子インクなど、電気的作
用によりコントラストが変化する表示媒体も適用することができる。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子
液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いることができる。こ
れらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、
カイラルネマチック相、等方相などを示す。
また、配向層を不要とすることができるブルー相を示す液晶を用いてもよい。ブルー相
は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等
方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため
、温度範囲を改善するためにカイラル剤を混合させた液晶組成物を用いて液晶層に用いる
。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1msec以下と
短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向
層を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起
こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減
することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗率は、1×10Ω・cm以上であり、好ましくは1×10
11Ω・cm以上であり、さらに好ましくは1×1012Ω・cm以上である。なお、本
明細書における固有抵抗率の値は、20℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリ
ーク電流などを考慮して、所定の期間の間電荷を保持できるように設定される。高純度の
酸化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対
して1/3以下、好ましくは1/5以下の容量の大きさを有する保持容量を設ければ充分
である。
本実施の形態で用いる酸化物半導体層を用いたトランジスタは、オフ状態における電流
値(オフ電流値)を低くすることができる。よって、画像信号などの電気信号の保持時間
を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフ
レッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いる酸化物半導体層を用いたトランジスタは、比較的高い電界
効果移動度が得られるため、高速駆動が可能である。よって、液晶表示装置の画素部に上
記トランジスタを用いることで、高画質な画像を提供することができる。また、上記トラ
ンジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することができるた
め、液晶表示装置の部品点数を削減することができる。
液晶表示装置には、TN(Twisted Nematic)モード、IPS(In−
Plane−Switching)モード、FFS(Fringe Field Swi
tching)モード、ASM(Axially Symmetric aligned
Micro−cell)モード、OCB(Optical Compensated
Birefringence)モード、FLC(Ferroelectric Liqu
id Crystal)モード、AFLC(AntiFerroelectric Li
quid Crystal)モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向(VA)モードを採用し
た透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの
液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に
対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げら
れるが、例えば、MVA(Multi−Domain Vertical Alignm
ent)モード、PVA(Patterned Vertical Alignment
)モード、ASVモードなどを用いることができる。また、画素(ピクセル)をいくつか
の領域(サブピクセル)に分け、それぞれ別の方向に分子を倒すよう工夫されているマル
チドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス(遮光層)、偏光部材、位相差部材、反
射防止部材などの光学部材(光学基板)などは適宜設ける。例えば、偏光基板及び位相差
基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを
用いてもよい。
また、バックライトとして複数の発光ダイオード(LED)を用いて、時間分割表示方
式(フィールドシーケンシャル駆動方式)を行うことも可能である。フィールドシーケン
シャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行う
ことができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式などを用
いることができる。また、カラー表示する際に画素で制御する色要素としては、RGB(
Rは赤、Gは緑、Bは青を表す)の三色に限定されない。例えば、RGBW(Wは白を表
す)、またはRGBに、イエロー、シアン、マゼンタなどを一色以上追加したものがある
。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発
明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用す
ることもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光
素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材
料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機
EL素子、後者は無機EL素子と呼ばれている。
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子及び正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、これらキャ
リア(電子及び正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し
、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような
発光素子は、電流励起型の発光素子と呼ばれる。
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに
分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を
有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−
アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み
、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を
利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明
する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そ
して、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出
す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の
面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用す
ることができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能で
ある。電子ペーパーは、電気泳動表示装置(電気泳動ディスプレイ)とも呼ばれており、
紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能
という利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第1の粒子
と、マイナスの電荷を有する第2の粒子とを含むマイクロカプセルが溶媒または溶質に複
数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカ
プセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示する
ものである。なお、第1の粒子または第2の粒子は染料を含み、電界がない場合において
移動しないものである。また、第1の粒子の色と第2の粒子の色は異なるもの(無色を含
む)とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、い
わゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、
この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。ま
た、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第1の粒子及び第2の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料またはこれらの複合材料を用
いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用すること
ができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に
用いる電極層である第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2
の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法で
ある。
表示装置は光源または表示素子からの光を透過させて表示を行う。よって光が透過する
画素部に設けられる基板、絶縁層、導電層などの薄膜はすべて可視光の波長領域の光に対
して透光性とする。
表示素子に電圧を印加する第1の電極層及び第2の電極層(画素電極層、共通電極層、
対向電極層などともいう)においては、取り出す光の方向、電極層が設けられる場所、及
び電極層のパターン構造によって透光性、反射性を選択すればよい。
以上のように実施の形態1、実施の形態2または実施の形態3で例示したトランジスタ
を適用することで、信頼性の高い半導体装置を提供することができる。なお、実施の形態
1、実施の形態2または実施の形態3で例示したトランジスタは上述の表示機能を有する
半導体装置のみでなく、電源回路に搭載されるパワーデバイス、LSIなどの半導体集積
回路、対象物の情報を読み取るイメージセンサ機能を有する半導体装置など様々な機能を
有する半導体装置に適用することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
(実施の形態5)
本発明の一態様である半導体装置は、さまざまな電子機器(遊技機も含む)に適用する
ことができる。電子機器としては、例えば、テレビジョン装置(テレビまたはテレビジョ
ン受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラなどのカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置とも
いう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機
などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例につい
て説明する。
図8(A)は、ノート型のパーソナルコンピュータであり、本体301、筐体302、
表示部303、キーボード304などによって構成されている。実施の形態1乃至4のい
ずれかで示した半導体装置を適用することにより、信頼性の高いノート型のパーソナルコ
ンピュータとすることができる。
図8(B)は、携帯情報端末(PDA)であり、本体311には表示部313と、外部
インターフェイス315と、操作ボタン314などが設けられている。また操作用の付属
品としてスタイラス312がある。実施の形態1乃至3のいずれかで示した半導体装置を
適用することにより、より信頼性の高い携帯情報端末(PDA)とすることができる。
図8(C)は、電子書籍の一例を示している。例えば、電子書籍320は、筐体321
及び筐体322の2つの筐体で構成されている。筐体321及び筐体322は、軸部32
5により一体とされており、該軸部325を軸として開閉動作を行うことができる。この
ような構成により、紙の書籍のような動作を行うことが可能となる。
筐体321には表示部323が組み込まれ、筐体322には表示部324が組み込まれ
ている。表示部323及び表示部324は、続き画面を表示する構成としてもよいし、異
なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば
右側の表示部(図8(C)では表示部323)に文章を表示し、左側の表示部(図8(C
)では表示部324)に画像を表示することができる。実施の形態1乃至4のいずれかで
示した半導体装置を適用することにより、信頼性の高い電子書籍とすることができる。
また、図8(C)では、筐体321に操作部などを備えた例を示している。例えば、筐
体321において、電源326、操作キー327、スピーカー328などを備えている。
操作キー327により、頁を送ることができる。なお、筐体の表示部と同一面にキーボー
ドやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に
、外部接続用端子(イヤホン端子、USB端子など)、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍320は、電子辞書としての機能を持たせた構成として
もよい。
また、電子書籍320は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
図8(D)は、携帯型情報端末であり、筐体330及び筐体331の二つの筐体で構成
されている。筐体331には、表示パネル332、スピーカー333、マイクロフォン3
34、ポインティングデバイス336、カメラ用レンズ337、外部接続端子338など
を備えている。また、筐体330には、携帯型情報端末の充電を行う太陽電池セル340
、外部メモリスロット341などを備えている。また、アンテナは筐体331内部に内蔵
されている。実施の形態1乃至4のいずれかで示した半導体装置を適用することにより、
信頼性の高い携帯型情報端末とすることができる。
また、表示パネル332はタッチパネルを備えており、図8(D)には映像表示されて
いる複数の操作キー335を点線で示している。なお、太陽電池セル340で出力される
電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル332は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル
332と同一面上にカメラ用レンズ337を備えているため、テレビ電話が可能である。
スピーカー333及びマイクロフォン334は音声通話に限らず、テレビ電話、録音、再
生などが可能である。さらに、筐体330と筐体331は、スライドし、図8(D)のよ
うに展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可
能である。
外部接続端子338はACアダプタ及びUSBケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット341に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであって
もよい。
図8(E)は、デジタルビデオカメラであり、本体351、表示部(A)357、接眼
部353、操作スイッチ354、表示部(B)355、バッテリー356などによって構
成されている。実施の形態1乃至4のいずれかで示した半導体装置を適用することにより
、信頼性の高いデジタルビデオカメラとすることができる。
図8(F)は、テレビジョン装置の一例を示している。テレビジョン装置360は、筐
体361に表示部363が組み込まれている。表示部363により、映像を表示すること
が可能である。また、ここでは、スタンド365により筐体361を支持した構成を示し
ている。実施の形態1乃至4のいずれかで示した半導体装置を適用することにより、信頼
性の高いテレビジョン装置360とすることができる。
テレビジョン装置360の操作は、筐体361が備える操作スイッチや、別体のリモコ
ン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出
力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置360は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向
(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
100 基板
101 第1の領域
102 第2の領域
103 絶縁層
104 第1の絶縁層
105 第2の絶縁層
106 酸化物半導体層
108a 配線
108b 配線
112 ゲート絶縁層
113 ゲート絶縁層
114 ゲート電極
116a ソース電極
116b ドレイン電極
122a ソース領域
122b ドレイン領域
123a オフセット領域
123b オフセット領域
124 層間絶縁層
126 チャネル領域
130 側壁絶縁層
131 第1の絶縁層
132 第2の絶縁層
133 第3の絶縁層
136 酸化物半導体層
155 トランジスタ
156 トランジスタ
201 基板
202 画素部
203 信号線駆動回路
204 走査線駆動回路
205 シール材
206 基板
218 FPC
218a FPC
218b FPC
301 本体
302 筐体
303 表示部
304 キーボード
311 本体
312 スタイラス
313 表示部
314 操作ボタン
315 外部インターフェイス
320 電子書籍
321 筐体
322 筐体
323 表示部
324 表示部
325 軸部
326 電源
327 操作キー
328 スピーカー
330 筐体
331 筐体
332 表示パネル
333 スピーカー
334 マイクロフォン
335 操作キー
336 ポインティングデバイス
337 カメラ用レンズ
338 外部接続端子
340 太陽電池セル
341 外部メモリスロット
351 本体
353 接眼部
354 操作スイッチ
355 表示部(B)
356 バッテリー
357 表示部(A)
360 テレビジョン装置
361 筐体
363 表示部
365 スタンド

Claims (2)

  1. 第1の絶縁膜と、
    第2の絶縁膜と、
    酸化物半導体層と、
    導電膜と、
    を有し、
    前記酸化物半導体層は、インジウム、ガリウム及び亜鉛を有し、
    前記酸化物半導体層は第1の面において、前記第1の絶縁膜に接する第1の領域と、前
    記第2の絶縁膜に接する第2の領域と、を有し、
    前記導電膜は、前記酸化物半導体層の上方にあり、
    前記導電膜は、ゲート電極として機能する領域を有し、
    前記導電膜は、前記第1の絶縁膜と重なる領域を有し、
    前記第1の絶縁膜は、酸化シリコンを有し、
    前記第1の絶縁膜は、前記第1の領域に酸素を供給する機能を有し、
    前記第2の絶縁膜は、酸化アルミニウム、窒化アルミニウムまたは酸化窒化アルミニウ
    ムを有し、
    前記第2の領域は、前記第1の領域よりも抵抗が低いことを特徴とする半導体装置。
  2. 第1の絶縁膜と、
    第2の絶縁膜と、
    酸化物半導体層と、
    第1の導電膜と、
    第2の導電膜と、
    を有し、
    前記酸化物半導体層は、インジウム、ガリウム及び亜鉛を有し、
    前記酸化物半導体層は第1の面において、前記第1の絶縁膜に接する第1の領域と、前
    記第2の絶縁膜に接する第2の領域と、を有し、
    前記第1の導電膜は、前記酸化物半導体層の上方にあり、
    前記第1の導電膜は、ゲート電極として機能する領域を有し、
    前記第1の導電膜は、前記第1の絶縁膜と重なる領域を有し、
    前記第2の導電膜は、前記酸化物半導体層と接する領域を有し、
    前記第1の絶縁膜は、酸化シリコンを有し、
    前記第1の絶縁膜は、前記第1の領域に酸素を供給する機能を有し、
    前記第2の絶縁膜は、酸化アルミニウム、窒化アルミニウムまたは酸化窒化アルミニウ
    ムを有し、
    前記第2の領域は、前記第1の領域よりも抵抗が低いことを特徴とする半導体装置。
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JP2017116378A Expired - Fee Related JP6379257B2 (ja) 2010-07-26 2017-06-14 半導体装置
JP2018142219A Active JP6657332B2 (ja) 2010-07-26 2018-07-30 半導体装置
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US (3) US8519387B2 (ja)
JP (8) JP5917035B2 (ja)
KR (7) KR101894570B1 (ja)
TW (1) TWI514574B (ja)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101350751B1 (ko) 2010-07-01 2014-01-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 구동 방법
JP5917035B2 (ja) * 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置
KR20180088759A (ko) * 2010-07-27 2018-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9397222B2 (en) 2011-05-13 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
TWI567985B (zh) 2011-10-21 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR20140086954A (ko) * 2011-10-28 2014-07-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9859114B2 (en) * 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
US9735280B2 (en) 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
US8995218B2 (en) * 2012-03-07 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101912406B1 (ko) * 2012-04-12 2019-01-07 삼성디스플레이 주식회사 평판 표시 장치용 백플레인, 상기 백플레인의 제조방법, 및 상기 백플레인을 포함하는 유기 발광 표시 장치
JP6139952B2 (ja) * 2012-04-13 2017-05-31 株式会社半導体エネルギー研究所 半導体装置
JP6186166B2 (ja) * 2012-05-02 2017-08-23 株式会社半導体エネルギー研究所 半導体装置
TWI515911B (zh) * 2012-06-07 2016-01-01 群創光電股份有限公司 薄膜電晶體基板及其製作方法以及顯示器
TWI596778B (zh) 2012-06-29 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR102207063B1 (ko) 2012-12-12 2021-01-25 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
TWI644434B (zh) * 2013-04-29 2018-12-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2014229814A (ja) * 2013-05-24 2014-12-08 ソニー株式会社 薄膜トランジスタ、表示装置および電子機器
JP6345023B2 (ja) * 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6440457B2 (ja) * 2013-11-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置
US9318618B2 (en) * 2013-12-27 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9443876B2 (en) * 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
CN106104772B (zh) * 2014-02-28 2020-11-10 株式会社半导体能源研究所 半导体装置以及具有该半导体装置的显示装置
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI682632B (zh) * 2014-12-26 2020-01-11 日商半導體能源研究所股份有限公司 半導體裝置
KR102290538B1 (ko) 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP6394518B2 (ja) * 2015-07-02 2018-09-26 住友電気工業株式会社 半導体デバイスおよびその製造方法
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
KR102454385B1 (ko) * 2015-12-31 2022-10-14 엘지디스플레이 주식회사 박막트랜지스터, 그를 갖는 표시장치, 및 박막트랜지스터의 제조방법
KR102543577B1 (ko) 2016-04-07 2023-06-14 삼성디스플레이 주식회사 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
KR102568632B1 (ko) 2016-04-07 2023-08-21 삼성디스플레이 주식회사 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
KR101818623B1 (ko) 2016-05-24 2018-01-15 (주)아바텍 알루미늄 산화질화물이 코팅된 투명기판
CN106952827A (zh) * 2017-03-16 2017-07-14 深圳市华星光电技术有限公司 薄膜晶体管及其制造方法、显示面板
JP7163294B2 (ja) 2017-09-05 2022-10-31 株式会社半導体エネルギー研究所 半導体装置
CN111480217A (zh) * 2017-12-22 2020-07-31 株式会社半导体能源研究所 半导体装置
US11195863B2 (en) * 2018-09-21 2021-12-07 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display panel having a storage capacitor, manufacturing method the same thereof and display module having the same
JP2020136400A (ja) * 2019-02-15 2020-08-31 株式会社Joled 半導体装置および表示装置
EP3940753A1 (en) * 2020-07-15 2022-01-19 Imec VZW Method for processing a fet device
EP4020588A1 (en) * 2020-12-28 2022-06-29 IMEC vzw Method for processing a fet device
WO2023189493A1 (ja) * 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 半導体装置

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH03200319A (ja) * 1989-12-27 1991-09-02 Nec Corp 多結晶シリコンの形成方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100248200B1 (ko) * 1996-12-30 2000-03-15 김영환 Soi 반도체 소자 및 그의 제조방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6596570B2 (en) * 2001-06-06 2003-07-22 International Business Machines Corporation SOI device with reduced junction capacitance
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
KR100501700B1 (ko) * 2002-12-16 2005-07-18 삼성에스디아이 주식회사 엘디디/오프셋 구조를 구비하고 있는 박막 트랜지스터
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
JP2006202874A (ja) 2005-01-19 2006-08-03 Sharp Corp 薄膜トランジスタの製造方法及び薄膜トランジスタ
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
KR101035752B1 (ko) * 2005-11-30 2011-05-20 사천홍시현시기건유한공사 다결정 실리콘 박막 트랜지스터 및 그 제조방법
KR101054798B1 (ko) * 2005-12-01 2011-08-05 사천홍시현시기건유한공사 다결정 실리콘 박막 트랜지스터 및 그 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP2007220818A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015471B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5285235B2 (ja) * 2006-04-28 2013-09-11 株式会社半導体エネルギー研究所 半導体装置
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7419858B2 (en) 2006-08-31 2008-09-02 Sharp Laboratories Of America, Inc. Recessed-gate thin-film transistor with self-aligned lightly doped drain
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
JP5121217B2 (ja) * 2006-12-05 2013-01-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7851277B2 (en) 2006-12-05 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing same
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP2008252068A (ja) * 2007-03-08 2008-10-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP5348916B2 (ja) * 2007-04-25 2013-11-20 株式会社半導体エネルギー研究所 半導体装置
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
JP5268132B2 (ja) * 2007-10-30 2013-08-21 富士フイルム株式会社 酸化物半導体素子とその製造方法、薄膜センサおよび電気光学装置
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
WO2009075281A1 (ja) * 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5291928B2 (ja) * 2007-12-26 2013-09-18 株式会社日立製作所 酸化物半導体装置およびその製造方法
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5322530B2 (ja) * 2008-08-01 2013-10-23 富士フイルム株式会社 薄膜電界効果型トランジスタの製造方法及び該製造方法によって製造された薄膜電界効果型トランジスタ
TWI642113B (zh) * 2008-08-08 2018-11-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101722409B1 (ko) * 2008-09-19 2017-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5430113B2 (ja) * 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101021479B1 (ko) * 2008-12-16 2011-03-16 성균관대학교산학협력단 박막 트랜지스터, 그의 형성방법 및 박막 트랜지스터를 구비하는 평판 표시장치
KR100965259B1 (ko) 2008-12-18 2010-06-22 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
CN102257621B (zh) * 2008-12-19 2013-08-21 株式会社半导体能源研究所 晶体管的制造方法
JP5403464B2 (ja) * 2009-08-14 2014-01-29 Nltテクノロジー株式会社 薄膜デバイス及びその製造方法
KR101342179B1 (ko) 2009-09-24 2013-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자 및 그 제조 방법
KR20120102653A (ko) 2009-10-30 2012-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP5917035B2 (ja) * 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置

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