JP6091239B2 - プリント回路板、プリント配線板および電子機器 - Google Patents

Description

本発明は、受信回路が分岐配線で主配線に電気的に接続されるプリント回路板、プリント配線板および電子機器に関する。

一般に、メモリシステムは、メモリコントローラと複数のメモリデバイスとを有して構成されている。メモリデバイスとしては、ＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random Access Memory）が一般的に知られている。

メモリデバイスの実装形態としては、マザーボードに実装される場合と、モジュール基板に実装される場合とがある。メモリデバイスがモジュール基板に実装される場合は、メモリコントローラが実装されたマザーボードにコネクタ接続されてメモリシステムが構成される。

メモリコントローラは、アドレス信号又はコマンド信号（アドレス／コマンド信号）を送信し、各メモリデバイスは、アドレス／コマンド信号を受信することで制御され、メモリコントローラと複数のメモリデバイスとの間でデータ信号の送受信が行われる。特に高機能な電子機器では、メモリ容量の確保のため、複数のＤＤＲ３−ＳＤＲＡＭを搭載して使用する場合が多い。

ＤＤＲ３−ＳＤＲＡＭであるメモリデバイスは、信号伝送タイミングを調整する機能を内蔵している。各メモリデバイスは、アドレス／コマンド信号の高速化が可能なフライバイと呼ばれる一筆書きの主配線に接続されている（非特許文献１参照）。

非特許文献１において、主配線は、プリント配線板の内層の２層が使用されている。また、非特許文献１では、メモリデバイスは、ＢＧＡ（Ball grid array）型の半導体パッケージが用いられている。プリント配線板には、主配線からメモリデバイスに分岐する分岐配線を構成する、主配線上に形成されたヴィアと、ＢＧＡ型半導体パッケージの受信端子に接続される実装パッドと、ヴィアと実装パッドとを接続する引き出し配線とが形成されている。分岐配線の一部に、実装パッド間に配置可能な小径ヴィアを使用することで、メモリデバイスへの分岐配線を短くすることを可能としている。

一方、モジュール基板に実装されたＤＤＲ３−ＳＤＲＡＭを有するＤＩＭＭ（Dual Inline Memory Module）の場合、ＤＩＭＭ上の分岐配線長を調整することで波形のリンギングを低減しようとする提案がなされている（特許文献１参照）。

特開２００９−８６８４１号公報

ＪＥＤＥＣ ｓｔａｎｄａｒｄ Ｎｏ．２１Ｃ ＰＣ３−６４００／ＰＣ３−８５００／ＰＣ３−１２８００ ＤＤＲ３ Ｕｎｂｕｆｆｅｒｅｄ ＳＯ−ＤＩＭＭ Ｒｅｆｅｒｅｎｃｅ Ｄｅｓｉｇｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ

しかしながら、特許文献１や非特許文献１の構成においては、ＤＩＭＭの規格に準拠して分岐配線の配線長が３［ｍｍ］程度と短く定義されている。そのため、従来は、ヴィアを実装パッドに隣接して配置することで引き出し配線の配線長を短くし、その結果、分岐配線の配線長を短くしていた。ところが、アドレスコマンド配線等、本数が多いバス配線で、しかも実装パッドを高密度に配置する場合には、ヴィアを実装パッド間に配置できず、実装パッド群の外側に配置することがあり、その場合には、分岐配線の配線長が長くなる。分岐配線の配線長が長くなるほど、信号の減衰や反射の問題が大きくなり、信号の波形が乱れる、即ち信号のリンギングの原因となる。特にＤＤＲ３−ＳＤＲＡＭにおいてアドレス／コマンド信号の波形で問題となるのは、信号のリンギングが大きくなり、信号の入力電圧条件を満足できない場合が生じることである。

そこで、本発明は、分岐配線の配線長に拘らず、受信回路にて受信される信号の波形のリンギングを抑えることができるプリント回路板、プリント配線板および電子機器を提供する。

本発明のプリント回路板は、プリント配線板と、前記プリント配線板に実装され、送信回路から送信された信号を、前記プリント配線板を介して受信する第１受信回路及び第２受信回路と、を備え、前記プリント配線板は、始端が前記送信回路に電気的に接続される主配線と、一端が前記主配線上の第１分岐点に電気的に接続され、他端が前記第１受信回路に電気的に接続された第１分岐配線と、一端が前記始端に対して前記第１分岐点よりも遠い前記主配線上の第２分岐点に電気的に接続され、他端が前記第２受信回路に電気的に接続された第２分岐配線と、前記始端と前記第１分岐点との間の前記主配線上の第１接続点に電気的に接続された第１接続端、及び前記第１接続端に対して反対側の第１開放端を有する第１オープンスタブ配線と、を有していることを特徴とする。

本発明によれば、オープンスタブ配線により、第２分岐点にて発生するマイナスの反射に対応したプラスの反射を発生させることが可能となる。そして、オープンスタブ配線にて発生する反射波と第２分岐点にて発生する反射波とが第１分岐点にて合波されるので、第１受信回路に到達する信号のリンギングを抑えることができる。

本発明の第１実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。 メモリデバイスが実装される付近のマザーボードの平面図である。 分岐点における信号成分の反射を説明するための図である。 第１分岐配線における主配線の第１分岐点からのマイナスの反射を説明するための図である。 第１分岐点の後段の分岐点からのマイナスの反射を説明するための図である。 第１受信回路の後段の受信回路の受信素子からのプラスの反射を説明するための図である。 シミュレーション結果に基づく信号及び推察結果に基づく信号の波形図である。 第１オープンスタブ配線を付加したことによる信号波を説明するための図である。 実施例１の配線構造においてシミュレーションを行った結果を示す波形図である。 本発明の第２実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。 第１及び第２オープンスタブ配線を付加したことによる信号波を説明するための図である。 実施例２の配線構造においてシミュレーションを行った結果を示す波形図である。 本発明の第３実施形態に係るプリント配線板の一例として、メモリデバイスが実装される付近のマザーボードの平面図である。 比較例のプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。 比較例のメモリシステムにおける実効的な分岐配線長の違いによる波形図である。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。プリント回路板であるメモリシステム１００は、プリント配線板であるマザーボード２００と、送信回路であるメモリコントローラ３０１と、複数の受信回路である複数のメモリデバイス３０２Ａ〜３０２Ｄと、を備えている。本第１実施形態では、メモリデバイス３０２Ａ〜３０２Ｄは、ＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random Access Memory）である。これらメモリコントローラ３０１及び複数のメモリデバイス３０２Ａ〜３０２Ｄは、マザーボード２００に実装されている。

メモリコントローラ３０１は、メモリデバイス３０２Ａ〜３０２Ｄを制御するものである。メモリコントローラ３０１は、メモリデバイス３０２Ａ〜３０２Ｄへ信号、本第１実施形態では、アドレス／コマンド信号を、マザーボード２００を介して送信するものである。

各メモリデバイス３０２Ａ〜３０２Ｄは、マザーボード２００を介してメモリコントローラ３０１から送信されたアドレス／コマンド信号を受信する。そして、メモリコントローラ３０１と各メモリデバイス３０２Ａ〜３０２Ｄとは、データ信号の送受信を行う。

本第１実施形態では、アドレス信号用のバス配線及びコマンド信号用のバス配線は、フライバイ方式による配線構造であり、これら複数のバス配線のうちの１つを、図１に示している。

メモリコントローラ３０１は、具体的には、送信素子である半導体チップからなる送信チップ３１１と、送信チップ３１１に接続された送信端子３１２と、を有する半導体パッケージである。

各メモリデバイス３０２Ａ〜３０２Ｄは、受信素子である半導体チップからなるメモリセル３２１Ａ〜３２１Ｄと、メモリセル３２１Ａ〜３２１Ｄに内部配線３２３Ａ〜３２３Ｄを介して接続された受信端子３２２Ａ〜３２２Ｄとを有する半導体パッケージである。なお、内部配線３２３Ａ〜３２３Ｄは、メモリデバイス３０２Ａ〜３０２Ｄの実効的な配線である。

マザーボード２００は、メモリコントローラ３０１（送信素子）とメモリデバイス３０２Ａ〜３０２Ｄ（受信素子）とをフライバイ方式により接続するバス配線２０１を有している。バス配線２０１は、始端２１７がメモリコントローラ３０１の送信端子３１２に電気的に接続され、終端２１８が終端抵抗３１０の一端に電気的に接続された主配線２１６を有している。終端抵抗３１０の他端は、終端電位が印加される終端配線２１１に電気的に接続されている。

また、バス配線２０１は、メモリデバイス３０２Ａ〜３０２Ｄの受信端子３２２Ａ〜３２２Ｄを主配線２１６上の互いに異なる位置の分岐点２０７Ａ〜２０７Ｄに電気的に接続する分岐配線２０６Ａ〜２０６Ｄを有している。具体的に説明すると、各分岐配線２０６Ａ〜２０６Ｄの一端２１９Ａ〜２１９Ｄが、各分岐点２０７Ａ〜２０７Ｄに電気的に接続されている。また、各分岐配線２０６Ａ〜２０６Ｄの他端２２０Ａ〜２２０Ｄが、各メモリデバイス３０２Ａ〜３０２Ｄの受信端子３２２Ａ〜３２２Ｄに電気的に接続されている。

本第１実施形態では、メモリデバイス３０２Ａが第１受信回路、メモリデバイス３０２Ｂが第２受信回路である。また、メモリデバイス３０２Ｃが第３受信回路、メモリデバイス３０２Ｄが第４受信回路である。なお、本第１実施形態では、メモリデバイス３０２Ａ〜３０２Ｄがそれぞれ１つの場合について説明するが、複数あってもよい。

分岐点２０７Ａが第１分岐点、分岐点２０７Ｂが主配線２１６の始端２１７に対して分岐点２０７Ａよりも遠い第２分岐点である。また、分岐点２０７Ｃが主配線２１６の始端２１７に対して分岐点２０７Ｂよりも遠い第３分岐点、分岐点２０７Ｄが主配線２１６の始端２１７に対して分岐点２０７Ｃよりも遠い第４分岐点である。

また、分岐配線２０６Ａが第１分岐配線、分岐配線２０６Ｂが第２分岐配線である。また、分岐配線２０６Ｃが第３分岐配線、分岐配線２０６Ｄが第４分岐配線である。

本第１実施形態では、図１に示すように、主配線２１６において、始端２１７と分岐点２０７Ａとの間の主配線上の第１接続点である接続点２０８が設けられている。そして、マザーボード２００は、接続点２０８に電気的に接続された第１接続端である接続端２２１と、接続端２２１に対して反対側の第１開放端である開放端２２２とを有する第１オープンスタブ配線であるオープンスタブ配線２０９を備えている。

主配線２１６は、始端２１７と接続点２０８との間の配線２０３Ａ、接続点２０８と分岐点２０７Ａとの間の配線２０３Ｂ、分岐点２０７Ａと分岐点２０７Ｂとの間の配線２０４Ａ、分岐点２０７Ｂと分岐点２０７Ｃとの間の配線２０４Ｂを有している。また、主配線２１６は、分岐点２０７Ｃと分岐点２０７Ｄとの間の配線２０４Ｃ、分岐点２０７Ｄと終端２１８との間の配線２０５を有している。

本第１実施形態では、主配線２１６は、マザーボード２００の内層もしくは表層に形成され、分岐配線２０６Ａ〜２０６Ｄは、マザーボード２００の内層と表層とに跨って形成されている。そして、メモリデバイス３０２Ａ〜３０２Ｄは、ＢＧＡ型の半導体パッケージであり、マザーボード２００の表層に実装される。

図２は、メモリデバイスが実装される付近のマザーボードの平面図である。図２では、各メモリデバイス３０２Ａ〜３０２Ｄを、メモリデバイス３０２とし、各分岐配線２０６Ａ〜２０６Ｄを、分岐配線２０６としている。

図２では、分岐配線２０６が、複数（９つ）図示されており、内層に形成された図２では不図示の複数（９つ）の主配線２１６のそれぞれに電気的に接続されている。また、図示は省略するが、メモリデバイス３０２の底面には、受信端子３２２が複数アレイ状に設けられている。

分岐配線２０６は、主配線２１６に電気的に接続されたヴィア２４１と、表層に形成された、分岐配線２０６の他端である実装パッド２２０と、ヴィア２４１と実装パッド２２０とを電気的に接続する引き出し配線パターン２４２と、を有している。複数の実装パッド２２０は、アレイ状に配置されており、各実装パッド２２０は、不図示のはんだボール等の接続導体でメモリデバイス３０２の受信端子３２２に電気的に接続されている。

ヴィア２４１は、これら複数の実装パッド２２０からなる実装パッド群の外側に配置されており、任意の径に形成することができるので、安価なマザーボード２００を実現している。実装パッド２２０，２２０の間隔ｄは、例えば０．８［ｍｍ］ピッチとなる。そのときの分岐配線２０６の一端２１９から他端２２０までの配線長は、最大８［ｍｍ］程度となる。

ここで、比較例として、本実施形態のマザーボード２００において、オープンスタブ配線２０９がない場合について説明する。

図１４は、比較例のプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。なお、図１４に示すプリント回路板は、図１に示すプリント回路板に対して、オープンスタブ配線２０９がないものであり、それ以外の構成は、本第１実施形態と同様である。

分岐配線２０６Ａ〜２０６Ｄの配線長が長くなるほど、信号の減衰や反射の問題が大きくなり波形が乱れる原因となる。特にＤＤＲ３−ＳＤＲＡＭのアドレス／コマンド信号の波形で問題となるのは、信号のリンギングが大きくなり、信号の入力電圧条件を満足できない場合があることである。

図２に示すような安価なマザーボード２００で使用可能なヴィア２４１のランドの大きさは、φ０．６［ｍｍ］程度であり、実装パッド２２０の大きさはφ０．６［ｍｍ］程度である。そのため、０．８［ｍｍ］ピッチの実装パッド２２０間にヴィア２４１を配置することできない。従って、ヴィア２４１はメモリデバイス３０２の外側に配置される。その結果、主配線上にあるヴィア２４１から実装パッド２２０までの引き出し配線パターン２４２が長くなることにより、先に述べた波形の信号の入力電圧条件の問題が起こりやすい。

また、メモリデバイス３０２の内部には、パッケージ配線や内部容量により、メモリセル３２１までの伝搬遅延が存在する。この伝搬遅延を、プリント配線板上の長さに置き換えたものを実効的な内部配線３２３の配線長と考える。この実効的な内部配線３２３の配線長を含む分岐配線長、即ち内部配線３２３と分岐配線２０６との合計の配線長は、通常でも１０［ｍｍ］〜２０［ｍｍ］程度のばらつきがあり、メモリベンダーの違いや世代間の違いを考慮すると更に広く考える必要がある。以下、この内部配線３２３と分岐配線２０６との合計の配線長を、実効的な分岐配線長という。

図１５は、比較例のメモリシステムにおける実効的な分岐配線長の違いによる波形図である。図１５（ａ）は実効的な分岐配線長が２０［ｍｍ］の場合の波形であり、図１５（ｂ）は実効的な分岐配線長が１５［ｍｍ］の場合の波形であり、図１５（ｃ）は実効的な分岐配線長が１０［ｍｍ］の場合の波形である。なお、メモリデバイス３０２Ａにおける信号電圧をＶ_３１、メモリデバイス３０２Ｂにおける信号電圧をＶ_３２、メモリデバイス３０２Ｃにおける信号電圧をＶ_３３、メモリデバイス３０２Ｄにおける信号電圧をＶ_３４とする。

内部配線３２３Ａと分岐配線２０６Ａとの合計の配線長が長いほど、波形のリンギングが大きくなる。なお、リンギングは、クロストークなどのノイズの影響で更に大きくなる場合もあり、設計上はできるだけ閾値電圧から離れた電圧差分を持つことが必要となる。

図１５（ａ）に示すように、メモリデバイス３０２Ａ〜３０２Ｄのうち、メモリデバイス３０２Ａが受信する信号の電圧Ｖ_３１が、入力電圧条件を満足していない。なお、閾値電圧Ｖ_Ｌ，Ｖ_Ｈが信号の入力電圧条件の大きさで、通常は２００［ｍＶ］の電圧差であり、電圧Ｖ_Ｈより信号の電圧が高いと論理値「ハイ」となり、電圧Ｖ_Ｌより信号の電圧が低いと論理値「ロー」となる。しかし、電圧Ｖ_Ｈと電圧Ｖ_Ｌとの間に信号の電圧が留まると、論理値が不安定になる。従って、信号が変化する際に、一度信号の入力電圧条件を超えた信号が、リンギングにより電圧Ｖ_Ｈと電圧Ｖ_Ｌとの間に再び入ることは動作上問題となる。

メモリデバイス３０２Ａに到達する信号の波形にリンギングが発生していた主要因が、主配線２１６の分岐点２０７Ｂからのマイナスの反射と、分岐配線２０６Ａにおける主配線２１６の分岐点２０７Ａからのマイナスの反射であることを見出した。特に、主配線２１６の分岐点２０７Ｂからのマイナスの反射が大きな要因となっていることを見出した。以下、これらの要因について具体的に説明する。

図３は、分岐点における信号成分の反射を説明するための図である。図３では、特性インピーダンスＺ_１の配線５００と、特性インピーダンスＺ_２の配線５０１と、特性インピーダンスＺ_３の配線５０２とが接続点５１０で接続されている。そして、配線５００側から信号が伝わるものと仮定する。図３には、配線５００側から伝わる信号が接続点５１０で反射を起こして戻る経路ｒ−５００と、同じ信号が接続点５１０を透過し、配線５０１，５０２へ伝わる経路ｔ−５００とが図示されている。

配線５００側からみた配線５０１と配線５０２との合成インピーダンスＺ_ａは、以下の式（１）となる。

例えば、特性インピーダンスＺ_２と特性インピーダンスＺ_３がそれぞれ５０［Ω］の場合は、合成インピーダンスＺ_ａは２５［Ω］となる。

配線５００側から伝わった信号が接続点５１０で反射する電圧割合は、以下の式（２）で表される。

例えば特性インピーダンスＺ_１が５０［Ω］で、合成インピーダンスＺ_ａが２５［Ω］の場合、式（２）の値は、−１／３となり、−１／３の電圧が反射する。

配線５００側から伝わった信号が接続点５１０で透過する電圧割合は、以下の式（３）で表される。

例えば特性インピーダンスＺ_１が５０［Ω］で、合成インピーダンスＺ_ａが２５［Ω］の場合、式（３）の値は２／３となり、２／３の電圧が反射する。

図４は、分岐配線２０６Ａにおける主配線２１６の分岐点２０７Ａからのマイナスの反射を説明するための図である。

図４（ａ）は、メモリデバイス３０２Ａの分岐部分を示す部分トポロジー図である。図４（ａ）には、分岐点２０７Ａとメモリセル３２１Ａとの間を往復する信号成分を図示している。この信号成分の信号経路ｂ−２ａは、分岐点２０７Ａとメモリセル３２１Ａとの間を往復する経路である。

配線２０３Ｂを伝わってくる信号は、まず分岐点２０７Ａを透過し、分岐配線２０６Ａとメモリデバイス３０２Ａの実効的な内部配線３２３Ａを経由して、受信素子であるメモリセル３２１Ａに伝搬する。

ここで考えやすくするため、分岐配線２０６Ａと内部配線３２３Ａの特性インピーダンスの差が極めて小さく、分岐配線２０６Ａから内部配線３２３Ａへの信号波は、そのまま透過するとして説明する。また、メモリセル３２１Ａは、ハイインピーダンス（インピーダンスが無限大）と近似して説明する。

メモリセル３２１Ａに伝搬した信号波は、メモリセル３２１Ａで全反射し、そのままの電圧の反射波が内部配線３２３Ａと分岐配線２０６Ａとを経由して分岐点２０７Ａに戻ってくる。返ってきた信号の反射波は、分岐点２０７Ａで反射を起こす。この分岐点２０７Ａにおける反射波は、入射波に対して−１／３の電圧の反射波である。分岐点２０７Ａで反射した反射波は、再び分岐配線２０６Ａと内部配線３２３Ａとを経由してメモリセル３２１Ａに伝搬する。

図４（ｂ）は、その時のメモリセル３２１Ａに伝わる信号波の電圧を個別に表した波形図である。ここで、全配線の特性インピーダンスは同じとして説明する。信号波Ｓｂ０−２ａは、初めにメモリセル３２１Ａに伝わる信号波（直接波）の電圧を示す。即ち、信号波Ｓｂ０−２ａは、始端２１７から分岐配線２０６Ａ（メモリデバイス３０２Ａ、即ちメモリセル３２１Ａ）に直接伝搬する直接波である。具体的には、信号波Ｓｂ０−２ａは、始端２１７から、配線２０３Ａ，２０３Ｂ，２０６Ａ（及び配線３２３Ａ）を経てメモリデバイス３０２（メモリセル３２１Ａ）に伝搬する信号波である。

信号波（反射波）Ｓｂ１−２ａは、メモリセル３２１Ａで全反射した信号波Ｓｂ０−２ａが、分岐点２０７Ａで反射を起こし、−１／３の電圧で反射した信号波である。即ち、信号波（反射波）Ｓｂ１−２ａは、信号波Ｓｂ０−２ａがメモリデバイス３０２Ａのメモリセル３２１Ａで最初に分岐点２０７Ａの側に反射して更に分岐点２０７Ａでメモリデバイス３０２Ａの側に反射した反射波である。信号波Ｓｂ１−２ａは、内部配線３２３Ａと分岐配線２０６Ａとの１往復分、信号波Ｓｂ０−２ａに対して遅れて、メモリセル３２１Ａに到達する。

信号波（反射波）Ｓｂ２−２ａは、メモリセル３２１Ａで全反射した信号波Ｓｂ１−２ａが、分岐点２０７Ａで反射を起こし、＋１／９の電圧で反射した信号波である。信号波Ｓｂ２−２ａは、内部配線３２３Ａと分岐配線２０６Ａとの２往復分、信号波Ｓｂ０−２ａに対して遅れて、メモリセル３２１Ａに到達する。

信号波（反射波）Ｓｂ３−２ａは、メモリセル３２１Ａで全反射した信号波Ｓｂ２−２ａが、分岐点２０７Ａで反射を起こし、−１／２７の電圧で反射した信号波である。信号波Ｓｂ３−２ａは、内部配線３２３Ａと分岐配線２０６Ａとの３往復分、信号波Ｓｂ０−２ａに対して遅れて、メモリセル３２１Ａに到達する。

図４（ｃ）は、全ての信号波Ｓｂ０−２ａ、Ｓｂ１−２ａ、Ｓｂ２−２ａ、Ｓｂ３−２ａの合計電圧を表した波形図である。分岐配線２０６Ａにおける主配線２１６の分岐点２０７Ａからのマイナスの反射によって合計の信号波Ｓｂ−２ａの波形は図４（ｃ）のように変化する。

図５は、分岐点２０７Ａの後段の分岐点２０７Ｂ，２０７Ｃ，２０７Ｄからのマイナスの反射を説明するための図である。図５（ａ）は、分岐点２０７Ｂからの反射経路ｍａ−２ａを説明するためのトポロジー図である。メモリコントローラ３０１の送信チップ３１１から伝わる信号波の経路ｍａ−２ａは、配線２０３Ａ，２０３Ｂ，２０４Ａを通過して、分岐点２０７Ｂで折り返し、配線２０４Ａ，２０６Ａ，３２３Ａを通過してメモリセル３２１Ａに至る経路である。

図５（ｂ）は、分岐点２０７Ｃからの反射経路ｍｂ−２ａを説明するためのトポロジー図である。送信チップ３１１から伝わる信号波の経路ｍｂ−２ａは、配線２０３Ａ，２０３Ｂ，２０４Ａ、２０４Ｂを通過して、分岐点２０７Ｃで折り返し、配線２０４Ｂ，２０４Ａ，２０６Ａ，３２３Ａを通過してメモリセル３２１Ａに至る経路である。

図５（ｃ）は、分岐点２０７Ｄからの反射経路ｍｃ−２ａを説明するためのトポロジー図である。送信チップ３１１から伝わる信号波の経路ｍｃ−２ａは、配線２０３Ａ，２０３Ｂ，２０４Ａ〜２０４Ｃを通過して、分岐点２０７Ｄで折り返し、配線２０４Ｃ〜２０４Ａ，２０６Ａ，３２３Ａを通過してメモリセル３２１Ａに至る経路である。

図５（ｄ）は、各経路ｍａ−２ａ，ｍｂ−２ａ，ｍｃ−２ａを通過してメモリセル３２１Ａに到達する信号波Ｓｍａ−２ａ、Ｓｍｂ−２ａ、Ｓｍｃ−２ａを個別に表した波形図である。

経路ｍａ−２ａを通過する信号波Ｓｍａ−２ａは、配線２０３Ａ，２０３Ｂを伝搬し、分岐点２０７Ａで減衰し、配線２０４Ａを伝搬し、分岐点２０７Ｂでマイナスの反射を起こして、配線２０４Ａを伝搬する。更に、分岐点２０７Ａで減衰し、分岐配線２０６Ａ及び内部配線３２３Ａを伝搬し、メモリセル３２１Ａに到達する。

即ち、信号波Ｓｍａ−２ａは、始端２１７から配線２０３Ａ，２０３Ｂ，２０４Ａを順次通過し、分岐点２０７Ｂで分岐点２０７Ａの側に反射することで配線２０４Ａを１往復し、分岐配線２０６Ａを通じて他端２２０Ａに伝搬する反射波である。従って、信号波Ｓｍａ−２ａは、図４に示す信号波Ｓｂ０−２ａに対して、配線２０４Ａを１往復する分の伝搬遅延時間、遅れてメモリデバイス３０２Ａ（メモリセル３２１Ａ）、即ち分岐点２０７Ａに到達する。

経路ｍｂ−２ａを通過する信号波Ｓｍｂ−２ａは、配線２０３Ａ，２０３Ｂを伝搬し、分岐点２０７Ａで減衰し、配線２０４Ａを伝搬し、分岐点２０７Ｂで減衰し、配線２０４Ｂを伝搬し、分岐点２０７Ｃでマイナスの反射を起こす。更に、配線２０４Ｂを伝搬し、分岐点２０７Ｂで減衰し、配線２０４Ａを伝搬し、分岐点２０７Ａで減衰し、分岐配線２０６Ａ及び内部配線３２３Ａを伝搬し、メモリセル３２１Ａに到達する。したがって、信号波Ｓｍｂ−２ａは、信号波Ｓｍａ−２ａよりも減衰しており、また、図４に示す信号波Ｓｂ０−２ａに対して、配線２０４Ａ，２０４Ｂを１往復する分の伝搬遅延時間、遅れてメモリセル３２１Ａ（分岐点２０７Ａ）に到達する。

経路ｍｃ−２ａを通過する信号波Ｓｍｃ−２ａは、配線２０３Ａ，２０３Ｂを伝搬し、分岐点２０７Ａで減衰し、配線２０４Ａを伝搬し、分岐点２０７Ｂで減衰し、配線２０４Ｂを伝搬し、分岐点２０７Ｃで減衰し、配線２０４Ｃを伝搬する。更に、分岐点２０７Ｄでマイナスの反射を起こし、配線２０４Ｃを伝搬し、分岐点２０７Ｃで減衰し、配線２０４Ｂを伝搬し、分岐点２０７Ｂで減衰し、配線２０４Ａを伝搬し、分岐点２０７Ａで減衰する。更に、分岐配線２０６Ａ及び内部配線３２３Ａを伝搬し、メモリセル３２１Ａに到達する。したがって、信号波Ｓｍｃ−２ａは、信号波Ｓｍｂ−２ａよりも減衰しており、また、図４に示す信号波Ｓｂ０−２ａに対して、配線２０４Ａ〜２０４Ｃを１往復する分の伝搬遅延時間、遅れてメモリセル３２１Ａ（分岐点２０７Ａ）に到達する。

図５（ｅ）は、全ての信号波Ｓｍａ−２ａ、Ｓｍｂ−２ａ、Ｓｍｃ−２ａの合計電圧を表した波形図である。分岐点２０７Ｂ〜２０７Ｄのマイナスの反射によって合計の信号波Ｓｍ−２ａの波形は図５（ｅ）のように変化する。

図６は、メモリセル３２１Ａの後段のメモリセル３２１Ｂ，３２１Ｃ，３２１Ｄからのプラスの反射を説明するための図である。図６（ａ）は、メモリセル３２１Ｂからの反射経路ｐａ−２ａを説明するためのトポロジー図である。信号波の経路ｐａ−２ａは、配線２０３Ａ〜２０４Ａ，２０６Ｂ，３２３Ｂを通過し、メモリセル３２１Ｂで折り返して、配線３２３Ｂ，２０６Ｂ，２０４Ａ，２０６Ａ，３２３Ａを通過して、メモリセル３２１Ａに至る経路である。

図６（ｂ）は、メモリセル３２１Ｃからの反射経路ｐｂ−２ａを説明するためのトポロジー図である。信号波の経路ｐｂ−２ａは、配線２０３Ａ〜２０４Ｂ，２０６Ｃ，３２３Ｃを通過し、メモリセル３２１Ｃで折り返して、配線３２３Ｃ，２０６Ｃ，２０４Ｂ，２０４Ａ，２０６Ａ，３２３Ａを通過して、メモリセル３２１Ａに至る経路である。

図６（ｃ）は、メモリセル３２１Ｄからの反射経路ｐｃ−２ａを説明するためのトポロジー図である。信号波の経路ｐｃ−２ａは、配線２０３Ａ〜２０４Ｃ，２０６Ｄ，３２３Ｄを通過し、メモリセル３２１Ｄで折り返して、配線３２３Ｄ，２０６Ｄ，２０４Ｃ〜２０４Ａ，２０６Ａ，３２３Ａを通過して、メモリセル３２１Ａに至る経路である。

図６（ｄ）は、各経路ｐａ−２ａ，ｐｂ−２ａ，ｐｃ−２ａを通過してメモリセル３２１Ａに到達する信号波Ｓｐａ−２ａ，Ｓｐｂ−２ａ，Ｓｐｃ−２ａを個別に表した波形図である。

経路ｐａ−２ａを通過する信号波Ｓｐａ−２ａは、配線２０３Ａ，２０３Ｂを伝搬し、分岐点２０７Ａで減衰し、配線２０４Ａを伝搬し、分岐点２０７Ｂで減衰し、配線２０６Ｂ，３２３Ｂを伝搬して、メモリセル３２１Ｂでプラスの反射を起こす。更に、配線３２３Ｂ，２０６Ｂを伝搬し、分岐点２０７Ｂで減衰し、配線２０４Ａを伝搬し、分岐点２０７Ａで減衰し、配線２０６Ａ，３２３Ａを伝搬して、メモリセル３２１Ａに到達する。したがって、信号波Ｓｐａ−２ａは、図４に示す信号波Ｓｂ０−２ａに対して、配線２０４Ａ，２０６Ｂ，３２３Ｂを１往復する分の伝搬遅延時間、図５に示す信号波Ｓｍａ−２ａよりも遅れてメモリセル３２１Ａ（分岐点２０７Ａ）に到達する。

経路ｐｂ−２ａを通過する信号波Ｓｐｂ−２ａは、配線２０３Ａ，２０３Ｂを伝搬し、分岐点２０７Ａで減衰し、配線２０４Ａを伝搬し、分岐点２０７Ｂで減衰し、配線２０４Ｂを伝搬し、分岐点２０７Ｃで減衰し、配線２０６Ｃ，３２３Ｃを伝搬する。更に、メモリセル３２１Ｃでプラスの反射を起こし、配線３２３Ｃ，２０６Ｃを伝搬し、分岐点２０７Ｃで減衰し、配線２０４Ｂを伝搬し、分岐点２０７Ｂで減衰し、配線２０４Ａを伝搬し、分岐点２０７Ａで減衰する。更に、配線２０６Ａ，３２３Ａを伝搬して、メモリセル３２１Ａに到達する。したがって、信号波Ｓｐｂ−２ａは、信号波Ｓｐａ−２ａよりも減衰しており、また、図４に示す信号波Ｓｂ０−２ａに対して、配線２０４Ａ，２０４Ｂ，２０６Ｃ，３２３Ｃを１往復する分の伝搬遅延時間遅れてメモリセル３２１Ａ（分岐点２０７Ａ）に到達する。

経路ｐｃ−２ａを通過する信号波Ｓｐｃ−２ａは、配線２０３Ａ，２０３Ｂを伝搬し、分岐点２０７Ａで減衰し、配線２０４Ａを伝搬し、分岐点２０７Ｂで減衰し、配線２０４Ｂを伝搬し、分岐点２０７Ｃで減衰し、配線２０４Ｃを伝搬する。更に、分岐点２０７Ｄで減衰し、配線２０６Ｄ，３２３Ｄを伝搬し、メモリセル３２１Ｄでプラスの反射を起こし、配線３２３Ｄ，２０６Ｄを伝搬し、分岐点２０７Ｄで減衰し、配線２０４Ｃを伝搬し、分岐点２０７Ｃで減衰する。更に、配線２０４Ｂを伝搬し、分岐点２０７Ｂで減衰し、配線２０４Ａを伝搬し、分岐点２０７Ａで減衰し、配線２０６Ａ，３２３Ａを伝搬して、メモリセル３２１Ａに到達する。したがって、信号波Ｓｐｃ−２ａは、信号波Ｓｐｂ−２ａよりも減衰しており、また、図４に示す信号波Ｓｂ０−２ａに対して、配線２０４Ａ〜２０４Ｃ，２０６Ｄ，３２３Ｄを１往復する分の伝搬遅延時間遅れてメモリセル３２１Ａ（分岐点２０７Ａ）に到達する。

図６（ｅ）は、全ての信号波Ｓｐａ−２ａ、Ｓｐｂ−２ａ、Ｓｐｃ−２ａの合計電圧を表した波形図である。メモリセル３２１Ａ〜３２１Ｄのプラスの反射によって合計の信号波Ｓｐ−２ａの波形は図６（ｅ）のように変化する。

図７は、シミュレーション結果に基づく信号及び推察結果に基づく信号の波形図である。図７（ａ）、図７（ｂ）及び図７（ｃ）は、図１の配線構造において、以下の条件でシミュレーションを行ったメモリデバイス３０２Ａにて受信する信号の波形図である。配線のインピーダンスによる波形分析をするために、立ち上がり時間を大きくとり、メモリデバイス３０２Ａは無負荷条件とした。

シミュレーションの条件は以下の通りである。メモリコントローラ３０１が送信する信号（パルス）の電圧は、１．５［Ｖ］で、内部特性インピーダンスは５０［Ω］、信号の立ち上がり時間は１０００［Ｖ／ｎｓ］とし、メモリデバイス３０２Ａ〜３０２Ｄは０［ｐＦ］で負荷近似した。

全配線の特性インピーダンスは５０［Ω］、遅延時間は７［ｎｓ／ｍ］とした。配線２０３Ａと配線２０３Ｂとの合計の配線長を４５［ｍｍ］、各配線２０４Ａ、２０４Ｂ、２０４Ｃの配線長を１５［ｍｍ］、配線２０５の配線長を１０［ｍｍ］とした。終端抵抗３１０の抵抗値は５０［Ω］、終端配線２１１に印加した終端電位は０．７５［Ｖ］とした。

さらに、マザーボード２００の分岐配線２０６Ａ〜２０６Ｄの配線長と、メモリデバイス３０２Ａ〜３０２Ｄ内部の実効的な配線長との合計の配線長（実効的な分岐配線長）を、２０［ｍｍ］、１５［ｍｍ］、１０［ｍｍ］の３種類の条件で行った。図７（ａ）は実効的な分岐配線長が２０［ｍｍ］の場合、図７（ｂ）は実効的な分岐配線長が１５［ｍｍ］の場合、図７（ｃ）は実効的な分岐配線長が１０［ｍｍ］の場合である。

図７（ｄ）、図７（ｅ）及び図７（ｆ）には、図４、図５及び図６を用いて説明した、３つの信号波Ｓｂ−２ａ，Ｓｍ−２ａ，Ｓｐ−２ａの波形と、更に３つの信号波の波形を合計した信号波ＳＡの推察波形とを図示している。図７（ｄ）は実効的な分岐配線長が２０［ｍｍ］の場合、図７（ｅ）は実効的な分岐配線長が１５［ｍｍ］の場合、図７（ｆ）は実効的な分岐配線長が１０［ｍｍ］の場合である。

それぞれの実効的な分岐配線長で、シミュレーション結果と推察結果とが一致しており、信号波形のリンギングが最も大きい部分は、信号波Ｓｂ１−２ａと、信号波Ｓｍａ−２ａで発生していることが分かった。即ち、分岐点２０７Ａからの最初のマイナスの反射による反射波と、分岐点２０７Ｂからのマイナスの反射による反射波によって引き起こされていることが分かった。特に、分岐点２０７Ｂからのマイナスの反射による反射波の影響が大きいことが分かった。

そこで、本第１実施形態では、分岐点２０７Ｂからのマイナスの反射による反射波に対応した配線長のオープンスタブ配線２０９を付加した。

図８は、オープンスタブ配線２０９を付加したことによる信号波を説明するための図である。図８（ａ）は、直接波の経路ｓ１ａを説明するための図、図８（ｂ）は、オープンスタブ配線２０９にて発生する反射波の経路ｓ１ｂを説明するための図、図８（ｃ）は、メモリデバイス３０２Ａに到達する各信号波の波形を示す波形図である。ここでＳｓ１は、オープンスタブ配線２０９が存在しない場合の波形である。

オープンスタブ配線２０９の開放端２２２では、プラスの反射による反射波Ｓｓ１ｂが発生する。従って、オープンスタブ配線２０９は、メモリデバイス３０２Ａ（メモリセル３２１Ａ）、即ち分岐点２０７Ａにおいて、プラスの反射による反射波Ｓｓ１ｂとマイナスの反射による信号波Ｓｍａ−２ａ（図５（ｄ））とが重なり合う配線長に設定されている。オープンスタブ配線２０９は、開放端２２２で反射した反射波Ｓｓ１ｂが、直接波Ｓｓ１ａ（図４（ｂ）の信号波Ｓｂ０−２ａ）に対して所定の第１伝搬遅延時間である伝搬遅延時間Δｔ_１遅れて分岐点２０７Ａ（図１）に到達する配線長に設定されている。なお、オープンスタブ配線２０９の配線長とは、接続端２２１から開放端２２２までの長さである。この伝搬遅延時間Δｔ_１は、メモリデバイス３０２Ａ（メモリセル３２１Ａ）、即ち分岐点２０７Ａにおいて、信号波Ｓｍａ−２ａ（図５（ｄ））を低減するのに必要な遅延時間である。つまり、分岐点２０７Ａにおいて、プラスの反射による反射波Ｓｓ１ｂが、マイナスの反射による信号波Ｓｍａ−２ａに重なり合う遅延時間である。

これにより、信号波Ｓｍａ−２ａは、分岐点２０７Ａにて合流する反射波Ｓｓ１ｂにより減衰して、メモリデバイス３０２Ａ（メモリセル３２１Ａ）に到達することになる。なお、信号波Ｓｍａ−２ａと反射波Ｓｓ１ｂとが同じ電圧値であれば、相殺された結果により、メモリデバイス３０２Ａ（メモリセル３２１Ａ）に到達する信号波Ｓｍａ−２ａは、０［Ｖ］となる。

配線２０４Ａによる信号波Ｓｓ１ａに対する信号波Ｓｍａ−２ａの遅延時間と、オープンスタブ配線２０９による信号波Ｓｓ１ａに対する反射波Ｓｓ１ｂの遅延時間とが略一致するのが好ましい。即ち、オープンスタブ配線２０９の配線長は、配線２０４Ａの配線長と略等しいのが好ましい。ここで、略等しいとは、配線長が等しい場合のほか、信号波Ｓｍ−２ａの低減効果がある範囲内の誤差を含むものである。また、オープンスタブ配線２０９は、直線状に形成されているのが好ましいが、屈曲して形成されていてもよい。

このように、オープンスタブ配線２０９により、オープンスタブ配線２０９を１往復する伝搬遅延時間の分の遅れたプラスの信号波Ｓｓ１ｂを発生させることができる。そのため、分岐点２０７Ａにて信号波Ｓｓ１ｂと信号波Ｓｍａ−２ａとを合波させることができ、発生する主要なマイナスの信号波Ｓｍａ−２ａを減衰させることができる。したがって、メモリデバイス３０２Ａ（メモリセル３２１Ａ）に到達する信号のリンギングを抑えることが可能となる。また、オープンスタブ配線２０９の付加により、初めに分岐点２０７Ａに伝わる信号の大きさが小さくなるため、分岐点２０７Ａで分岐する信号も小さくなり、分岐点２０７Ｂで反射する信号波Ｓｍａ−２ａも小さくなるので、リンギングの大きさを抑える効果もある。

（実施例１）
図９は、実施例１の配線構造においてシミュレーションを行った結果を示す波形図である。この図９は、図１の配線構造において、以下の条件でシミュレーションを行った結果である。

メモリコントローラ３０１が送信する信号（パルス）の電圧は、１．５［Ｖ］で、内部特性インピーダンスは５０［Ω］、立ち上がり時間は２［Ｖ／ｎｓ］とし、メモリデバイス３０２Ａ〜３０２Ｄは１［ｐＦ］で負荷近似した。全配線の特性インピーダンスは５０［Ω］、遅延時間は７［ｎｓ／ｍ］とした。配線２０３Ａの配線長を５［ｍｍ］、配線２０３Ｂの配線長を４０［ｍｍ］、各配線２０４Ａ、２０４Ｂ、２０４Ｃの配線長を１５［ｍｍ］、配線２０５の配線長を１０［ｍｍ］とした。終端抵抗３１０の抵抗値は５０［Ω］、終端配線２１１に印加した終端電位は０．７５［Ｖ］とした。

さらに、マザーボード２００の分岐配線２０６Ａ〜２０６Ｄの配線長と、メモリデバイス３０２Ａ〜３０２Ｄ内部の実効的な配線長との合計の配線長（実効的な分岐配線長）を、２０［ｍｍ］、１５［ｍｍ］、１０［ｍｍ］の３種類の条件で行った。図９（ａ）は実効的な分岐配線長が２０［ｍｍ］の場合、図９（ｂ）は実効的な分岐配線長が１５［ｍｍ］の場合、図９（ｃ）は実効的な分岐配線長が１０［ｍｍ］の場合である。

オープンスタブ配線２０９の配線長は、分岐点２０７Ａと分岐点２０７Ｂとの間の配線２０４Ａの配線長と等しい、１５［ｍｍ］とした。

図９（ａ）〜図９（ｃ）において、メモリデバイス３０２Ａが受信する信号の電圧をＶ_１、メモリデバイス３０２Ｂが受信する信号の電圧をＶ_２、メモリデバイス３０２Ｃが受信する信号の電圧をＶ_３、メモリデバイス３０２Ｄが受信する信号の電圧をＶ_４とする。

図９（ａ）〜図９（ｃ）に示すように、いずれの条件でもメモリデバイス３０２Ａのメモリセル３２１Ａが受信する信号の波形（電圧Ｖ_１）は、閾値Ｖ_Ｈを下回ることがなくなり、信号のリンギングが改善していることが確認できる。なお、メモリデバイス３０２Ｂ〜３０２Ｄのメモリセル３２１Ｂ〜３２１Ｄが受信する信号の波形（電圧Ｖ_２〜Ｖ_４）も閾値Ｖ_Ｈを下回ることがなく、信号の品質が確保されている。

図９（ｄ）は、実効的な分岐配線長が２０［ｍｍ］の場合において、実施例１と比較例とを比較した結果である。図９（ｅ）は、実効的な分岐配線長が１５［ｍｍ］の場合において、実施例１と比較例とを比較した結果である。図９（ｆ）は、実効的な分岐配線長が１０［ｍｍ］の場合において、実施例１と比較例とを比較した結果である。図９（ｄ）〜図９（ｆ）に示すように、全ての条件でメモリデバイス３０２Ａのメモリセル３２１Ａが受信する信号の波形が改善していることが確認できる。

次に、図１の配線構造において、効果があるオープンスタブ配線２０９の配線長の条件を確認するため、以下の条件でシミュレーションを行った結果を表１に示す。

メモリコントローラ３０１が送信する信号（パルス）の電圧は、１．５［Ｖ］で、内部特性インピーダンスは５０［Ω］、立ち上がり時間は２［Ｖ／ｎｓ］とし、メモリデバイス３０２Ａ〜３０２Ｄは０［ｐＦ］とした。全配線の特性インピーダンスは５０［Ω］、遅延時間は７［ｎｓ／ｍ］とした。配線２０３Ａの配線長を５［ｍｍ］、配線２０３Ｂの配線長を１００［ｍｍ］、配線２０５の配線長を１０［ｍｍ］とした。終端抵抗３１０の抵抗値は５０［Ω］、終端配線２１１に印加した終端電位は０．７５［Ｖ］とした。各配線２０４Ａ、２０４Ｂ、２０４Ｃの配線長は、１０［ｍｍ］、１５［ｍｍ］、２０［ｍｍ］、２５［ｍｍ］、３０［ｍｍ］と条件を変えて検証した。

さらに、基板上の実効的な分岐配線長は、搭載されるメモリデバイス３０２Ａ〜３０２Ｄの実効的な配線長ばらつきも加味して、５［ｍｍ］、１０［ｍｍ］、１５［ｍｍ］、２０［ｍｍ］、２５［ｍｍ］、３０［ｍｍ］の６種類の条件で行った。そして、最もリンギングが大きい条件で、オープンスタブ配線２０９が無い比較例に対して、オープンスタブ配線２０９の長さを変えた場合で改善量を比較した。

なお、表１に示す結果は、プラスであれば波形が改善されており、マイナスであれば改善されていない結果となる。そして、配線２０４Ａ，２０４Ｂ，２０４Ｃの配線長のばらつきの範囲（１０［ｍｍ］〜３０［ｍｍ］）と、考慮される実効的な分岐配線長のばらつきの範囲（５［ｍｍ］〜３０［ｍｍ］）において、オープンスタブ配線２０９の配線長を変えた結果が示されている。この表１の結果、オープンスタブ配線２０９が、５［ｍｍ］以上かつ３０［ｍｍ］以下の配線長に設定されている場合に、波形のリンギングが改善したことを確認した。

したがって、実効的な分岐配線長が５［ｍｍ］〜３０［ｍｍ］とばらついたフライバイ配線において、アドレス／コマンド信号の波形のリンギングが改善され、波形規定を満足させることが可能となる。

［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図１０は、本発明の第２実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。なお、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。

プリント回路板であるメモリシステム１００Ａは、プリント配線板であるマザーボード２００Ａと、送信回路であるメモリコントローラ３０１と、複数の受信回路である複数のメモリデバイス３０２Ａ〜３０２Ｄと、を備えている。

上述したように、メモリデバイス３０２Ａにおける波形を決めるマイナスの要因が、分岐配線２０６Ａにおける主配線２１６の分岐点２０７Ａからのマイナスの反射と、主配線２１６における後段の分岐点２０７Ｂからのマイナスの反射であることを見出した。

そこで、本第２実施形態では、マザーボード２００Ａは、上記第１実施形態の配線構造に対して、更に、第２オープンスタブ配線であるオープンスタブ配線２１０を有しているものである。

オープンスタブ配線２１０は、主配線２１６の始端２１７と第１分岐点である分岐点２０７Ａとの間の主配線上の第２接続点である接続点２３０に電気的に接続されている。

即ち、オープンスタブ配線２１０は、接続点２３０に電気的に接続された第２接続端である接続端２２３と、接続端２２３に対して反対側の第２開放端である開放端２２４とを有している。

本第２実施形態では、接続点２３０は、オープンスタブ配線２０９の接続端２２１が電気的に接続される第１接続点でもある。即ち、オープンスタブ配線２０９とオープンスタブ配線２１０とが共通の接続点２３０に電気的に接続されている。なお、オープンスタブ配線２０９とオープンスタブ配線２１０とは、始端２１７と分岐点２０７Ａとの間の主配線上の点であれば、異なる接続点に接続されていてもよい。

図１１は、オープンスタブ配線２０９，２１０を付加したことによる信号波を説明するための図である。図１１（ａ）は、直接波の経路ｓ２ａを説明するための図である。図１１（ｂ）は、オープンスタブ配線２０９にて発生する反射波の経路ｓ２ｂを説明するための図である。図１１（ｃ）は、オープンスタブ配線２１０にて発生する反射波の経路ｓ２ｃを説明するための図である。図１１（ｄ）は、メモリデバイス３０２Ａに到達する各信号波の波形図である。ここでＳｓ２は、オープンスタブ配線２０９が存在しない場合の波形である。

オープンスタブ配線２０９の開放端２２２では、上記第１実施形態で説明した通り、プラスの反射による反射波Ｓｓ２ｂ（上記第１実施形態の反射波Ｓｓ１ｂに相当）が発生する。従って、オープンスタブ配線２０９は、メモリデバイス３０２Ａ（メモリセル３２１Ａ）、即ち分岐点２０７Ａにおいて、プラスの反射による反射波Ｓｓｂ２とマイナスの反射による信号波Ｓｍａ−２ａ（図５（ｄ））とが重なり合う配線長に設定されている。

一方、オープンスタブ配線２１０の開放端２２４では、プラスの反射による反射波Ｓｓ２ｃが発生する。オープンスタブ配線２１０は、開放端２２４で反射した反射波Ｓｓ２ｃが、直接波Ｓｓ２ａ（図４（ｂ）の信号波Ｓｂ０−２ａ）に対して所定の第２伝搬遅延時間である伝搬遅延時間Δｔ_２遅れて分岐点２０７Ａに到達する配線長に設定されている。なお、オープンスタブ配線２１０の配線長とは、接続端２２３から開放端２２４までの長さである。この伝搬遅延時間Δｔ_２は、メモリデバイス３０２Ａ（メモリセル３２１Ａ）、即ち分岐点２０７Ａにおいて、信号波Ｓｂ１−２ａ（図４（ｂ））を低減するのに必要な遅延時間である。つまり、分岐点２０７Ａにおいて、プラスの反射による反射波Ｓｓ２ｃが、マイナスの反射による信号波Ｓｂ１−２ａに重なり合う遅延時間である。

これにより、信号波Ｓｂ１−２ａは、分岐点２０７Ａにて合流する反射波Ｓｓ２ｃにより減衰して、メモリデバイス３０２Ａ（メモリセル３２１Ａ）に到達することになる。なお、信号波Ｓｂ１−２ａと反射波Ｓｓ２ｃとが同じ電圧値であれば、相殺された結果により、メモリデバイス３０２Ａ（メモリセル３２１Ａ）に到達する信号波Ｓｂ１−２ａは、０［Ｖ］となる。なお、オープンスタブ配線２１０は、直線状に形成されているのが好ましいが、屈曲して形成されていてもよい。

このように、オープンスタブ配線２０９により、オープンスタブ配線２０９を１往復する伝搬遅延時間の分の遅れたプラスの信号波Ｓｓ２ｂを発生させることができる。そのため、分岐点２０７Ａにて信号波Ｓｓ２ｂと信号波Ｓｍａ−２ａとを合波させることができ、発生する主要なマイナスの信号波Ｓｍａ−２ａを減衰させることができる。したがって、メモリデバイス３０２Ａ（メモリセル３２１Ａ）に到達する信号のリンギングを抑えることが可能となる。

更に、本第２実施形態では、オープンスタブ配線２１０により、オープンスタブ配線２１０を１往復する伝搬遅延時間の分の遅れたプラスの信号波Ｓｓ２ｃを発生させることができる。そのため、分岐点２０７Ａにて信号波Ｓｓ２ｃと信号波Ｓｂ１−２ａとを合波させることができ、発生する主要なマイナスの信号波Ｓｂ１−２ａを減衰させることができる。したがって、メモリデバイス３０２Ａ（メモリセル３２１Ａ）に到達する信号のリンギングを更に効果的に抑えることが可能となる。

また、オープンスタブ配線２０９の付加により、初めに分岐点２０７Ａに伝わる信号の大きさが小さくなるため、分岐点２０７Ａで分岐する信号も小さくなり、信号波Ｓｍａ−２ａ，Ｓｂ１−２ａも小さくなるので、リンギングの大きさを抑える効果もある。

（実施例２）
図１２は、実施例２の配線構造においてシミュレーションを行った結果を示す波形図である。この図１２は、図１０の配線構造において、以下の条件でシミュレーションを行った結果である。

メモリコントローラ３０１が送信する信号（パルス）の電圧は、１．５［Ｖ］で、内部特性インピーダンスは５０［Ω］、立ち上がり時間は２［Ｖ／ｎｓ］とし、メモリデバイス３０２Ａ〜３０２Ｄは１［ｐＦ］で負荷近似した。全配線の特性インピーダンスは５０［Ω］、遅延時間は７［ｎｓ／ｍ］とした。配線２０３Ａの配線長を５［ｍｍ］、配線２０３Ｂの配線長を４０［ｍｍ］、各配線２０４Ａ、２０４Ｂ、２０４Ｃの配線長を１５［ｍｍ］、配線２０５の配線長を１０［ｍｍ］とした。終端抵抗３１０の抵抗値は５０［Ω］、終端配線２１１に印加した終端電位は０．７５［Ｖ］とした。

さらに、マザーボード２００の分岐配線２０６Ａ〜２０６Ｄの配線長と、メモリデバイス３０２Ａ〜３０２Ｄ内部の実効的な配線長との合計の配線長（実効的な分岐配線長）を、２０［ｍｍ］、１５［ｍｍ］、１０［ｍｍ］の３種類の条件で行った。図１２（ａ）は実効的な分岐配線長が２０［ｍｍ］の場合、図１２（ｂ）は実効的な分岐配線長が１５［ｍｍ］の場合、図１２（ｃ）は実効的な分岐配線長が１０［ｍｍ］の場合である。

オープンスタブ配線２０９の配線長は、分岐点２０７Ａと分岐点２０７Ｂとの間の配線２０４Ａの配線長と等しい、１５［ｍｍ］とし、オープンスタブ配線２１０の配線長は、最も実効的な分岐配線長が長い場合を想定し、２０［ｍｍ］とした。

図１２（ａ）〜図１２（ｃ）において、メモリデバイス３０２Ａが受信する信号の電圧をＶ_２１、メモリデバイス３０２Ｂが受信する信号の電圧をＶ_２２とする。また、メモリデバイス３０２Ｃが受信する信号の電圧をＶ_２３、メモリデバイス３０２Ｄが受信する信号の電圧をＶ_２４とする。

図１２（ａ）〜図１２（ｃ）に示すように、いずれの条件でもメモリデバイス３０２Ａのメモリセル３２１Ａが受信する信号の波形（電圧Ｖ_２１）は、閾値Ｖ_Ｈを下回ることがなくなり、信号のリンギングが改善していることが確認できる。なお、メモリデバイス３０２Ｂ〜３０２Ｄのメモリセル３２１Ｂ〜３２１Ｄが受信する信号の波形（電圧Ｖ_２２〜Ｖ_２４）も閾値Ｖ_Ｈを下回ることがなく、信号の品質が確保されている。

図１２（ｄ）は、実効的な分岐配線長が２０［ｍｍ］の場合において、実施例２と比較例とを比較した結果である。図１２（ｅ）は、実効的な分岐配線長が１５［ｍｍ］の場合において、実施例２と比較例とを比較した結果である。図１２（ｆ）は、実効的な分岐配線長が１０［ｍｍ］の場合において、実施例２と比較例とを比較した結果である。図１２（ｄ）〜図１２（ｆ）に示すように、全ての条件でメモリデバイス３０２Ａのメモリセル３２１Ａが受信する信号の波形が改善していることが確認できる。

次に、図１０の配線構造において、効果があるオープンスタブ配線２０９，２１０の配線長の条件を確認するため、以下の条件でシミュレーションを行った結果を表２に示す。

メモリコントローラ３０１が送信する信号（パルス）の電圧は、１．５［Ｖ］で、内部特性インピーダンスは５０［Ω］、立ち上がり時間は２［Ｖ／ｎｓ］とし、メモリデバイス３０２Ａ〜３０２Ｄは０［ｐＦ］とした。全配線の特性インピーダンスは５０［Ω］、遅延時間は７［ｎｓ／ｍ］とした。配線２０３Ａの配線長を５［ｍｍ］、配線２０３Ｂの配線長を１００［ｍｍ］、配線２０５の配線長を１０［ｍｍ］とした。終端抵抗３１０の抵抗値は５０［Ω］、終端配線２１１に印加した終端電位は０．７５［Ｖ］とした。各配線２０４Ａ、２０４Ｂ、２０４Ｃの配線長は、１０［ｍｍ］、１５［ｍｍ］、２０［ｍｍ］、２５［ｍｍ］、３０［ｍｍ］と条件を変えて検証した。

さらに、オープンスタブ配線２０９，２１０は、５［ｍｍ］、１０［ｍｍ］、１５［ｍｍ］、２０［ｍｍ］、２５［ｍｍ］、３０［ｍｍ］の６種類の条件でシミュレーションを実施した。具体的には、１つのオープンスタブ配線２１０の長さ条件に対して、オープンスタブ配線２０９の長さを５［ｍｍ］、１０［ｍｍ］、１５［ｍｍ］、２０［ｍｍ］、２５［ｍｍ］、３０［ｍｍ］と６種類の条件でシミュレーションを実施した。

表２は、１つのオープンスタブ配線２１０の長さ条件に対して、オープンスタブ配線２０９の長さを変えた中の最もリンギングが大きくなる結果に対し、オープンスタブ配線２０９，２１０が無い場合からの改善量を出した結果となっている。なお、表２の結果は、プラスであれば波形が改善されており、マイナスであれば改善されていない結果となる。配線２０４Ａ，２０４Ｂ，２０４Ｃの配線長のばらつきの範囲（１０［ｍｍ］〜３０［ｍｍ］）と、考慮される実効的な分岐配線長のばらつきの範囲（５［ｍｍ］〜３０［ｍｍ］）において、オープンスタブ配線２０９，２１０の配線長を変えた結果が示されている。

この表２の結果、オープンスタブ配線２０９，２１０が、５［ｍｍ］以上かつ３０［ｍｍ］以下の配線長に設定されている全ての組み合わせで、波形のリンギングが改善したことを確認した。

したがって、実効的な分岐配線長が５［ｍｍ］〜３０［ｍｍ］とばらついたフライバイ配線において、アドレス／コマンド信号の波形のリンギングが大きく改善され、波形規定を満足させることが可能となる。

［第３実施形態］
次に、本発明の第３実施形態に係るプリント回路板について説明する。図１３は、本発明の第３実施形態に係るプリント配線板の一例として、メモリデバイスが実装される付近のマザーボードの平面図である。なお、上記第１、第２実施形態と同様の構成については、同一符号を付している。

メモリデバイス３０２は、ＢＧＡの半導体パッケージであり、これが実装されるマザーボード２００（２００Ａ）は、アレイ状に配列された実装パッド２２０を有している。実装パッド２２０の間隔ｄは、ＤＤＲ３−ＳＤＲＡＭのメモリデバイス３０２では０．８［ｍｍ］ピッチとなる。そして、上記第１実施形態よりも小径の実装パッド２２０及びヴィア２４１としており、０．８［ｍｍ］ピッチの実装パッド２２０間にヴィア２４１を配置している。このような構成であっても、上記第１、第２実施形態と同様、リンギングを抑制できる効果を奏する。

なお、本発明は、以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。

上記第１〜第３実施形態では、プリント回路板が、メモリシステムであり、プリント配線板が、メモリデバイスおよびメモリコントローラが実装されるマザーボードである場合について説明したが、これに限定するものではない。プリント回路板が、プリント配線板としてのモジュール基板と、モジュール基板に実装されたメモリデバイスとで構成されたメモリモジュール（ＤＩＭＭ）であってもよい。この場合、メモリコントローラは、マザーボードに実装されており、メモリモジュールをマザーボードにコネクタ等で接続することにより、メモリコントローラとメモリデバイスとが電気的に接続されることになる。

また、本発明は、メモリシステムやメモリモジュール以外にも、送信回路と受信回路との間で信号の伝送が行われるものについて適用可能である。

１００…メモリシステム（プリント回路板）、２００…マザーボード（プリント配線板）、２０６Ａ…分岐配線（第１分岐配線）、２０６Ｂ…分岐配線（第２分岐配線）、２０７Ａ…分岐点（第１分岐点）、２０７Ｂ…分岐点（第２分岐点）、２０９…オープンスタブ配線（第１オープンスタブ配線）、２１０…オープンスタブ配線（第２オープンスタブ配線）、３０１…メモリコントローラ（送信回路）、３０２Ａ…メモリデバイス（第１受信回路）、３０２Ｂ…メモリデバイス（第２受信回路）

Claims (11)

1. プリント配線板と、
   前記プリント配線板に実装され、送信回路から送信された信号を、前記プリント配線板を介して受信する第１受信回路及び第２受信回路と、を備え、
   前記プリント配線板は、
   始端が前記送信回路に電気的に接続される主配線と、
   一端が前記主配線上の第１分岐点に電気的に接続され、他端が前記第１受信回路に電気的に接続された第１分岐配線と、
   一端が前記始端に対して前記第１分岐点よりも遠い前記主配線上の第２分岐点に電気的に接続され、他端が前記第２受信回路に電気的に接続された第２分岐配線と、
   前記始端と前記第１分岐点との間の前記主配線上の第１接続点に電気的に接続された第１接続端、及び前記第１接続端に対して反対側の第１開放端を有する第１オープンスタブ配線と、を有していることを特徴とするプリント回路板。
2. 前記第１オープンスタブ配線は、５［ｍｍ］以上かつ３０［ｍｍ］以下の配線長に設定されていることを特徴とする請求項１に記載のプリント回路板。
3. 前記第１オープンスタブ配線は、前記第１開放端で反射した反射波が、前記第１分岐配線に直接伝搬する直接波に対して所定の第１伝搬遅延時間、遅れて前記第１分岐点に到達する配線長に設定されていることを特徴とする請求項１又は２に記載のプリント回路板。
4. 前記プリント配線板は、前記始端と前記第１分岐点との間の前記主配線上の第２接続点に電気的に接続された第２接続端、及び前記第２接続端に対して反対側の第２開放端を有する第２オープンスタブ配線を有し、
   前記第２オープンスタブ配線は、前記第２開放端で反射した反射波が、前記第１分岐配線に直接伝搬する直接波に対して所定の第２伝搬遅延時間、遅れて前記第１分岐点に到達する配線長に設定されていることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
5. 前記第２オープンスタブ配線は、５［ｍｍ］以上かつ３０［ｍｍ］以下の配線長に設定されていることを特徴とする請求項４に記載のプリント回路板。
6. 前記送信回路が、前記プリント配線板に実装されていることを特徴とする請求項１乃至５のいずれか１項に記載のプリント回路板。
7. 前記第１受信回路及び前記第２受信回路が、メモリデバイスであり、
   前記送信回路が、前記メモリデバイスを制御するメモリコントローラであることを特徴とする請求項１乃至６のいずれか１項に記載のプリント回路板。
8. 前記メモリデバイスが、ＤＤＲ３−ＳＤＲＡＭであることを特徴とする請求項７に記載のプリント回路板。
9. 送信回路、第１受信回路及び第２受信回路のうち、少なくとも前記第１受信回路及び前記第２受信回路が実装されるプリント配線板において、
   始端が前記送信回路に電気的に接続される主配線と、
   一端が前記主配線上の第１分岐点に電気的に接続され、他端が前記第１受信回路に電気的に接続される第１分岐配線と、
   一端が前記始端に対して前記第１分岐点よりも遠い前記主配線上の第２分岐点に電気的に接続され、他端が前記第２受信回路に電気的に接続される第２分岐配線と、
   前記始端と前記第１分岐点との間の前記主配線上の接続点に電気的に接続された接続端、及び前記接続端に対して反対側の開放端を有するオープンスタブ配線と、を備え、
   前記オープンスタブ配線は、前記開放端で反射した反射波が、前記第１分岐配線に直接伝搬する直接波に対して所定の伝搬遅延時間、遅れて前記第１分岐点に到達する配線長に設定されていることを特徴とするプリント配線板。
10. 前記オープンスタブ配線は、５［ｍｍ］以上かつ３０［ｍｍ］以下の配線長に設定されていることを特徴とする請求項９に記載のプリント配線板。
11. 請求項１乃至８のいずれか１項に記載のプリント回路板を備えた電子機器。

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