JP4585340B2 - 集積回路搭載基板のバス構造とその定在波抑圧方法 - Google Patents
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Description
ADI社のホームページより「Plexus社の試作レポート」(ADSP-TS101S MP System)
図1は、本発明に係る集積回路搭載基板のバス構造の一実施形態を示すブロック図である。図1において、ブリッジ(FPGA)11、5個のDSP(SHARC#0〜#5)12〜15、2個のメモリ(NtRAM#0〜#1)16,17はマザーボード基板(図示せず)に搭載されるLSI/ICチップであり、これらは任意の1点から等長の配線パターンを形成したスター型バスによって接続される。
SHARC/SRAM:中心点から95mm以下
FPGA :中心点から85mm以下
(2)最大スタブ長を確保できない場合の共振回避方法として、以下のように配線パターン長(SHAPC/SRAM)の調整で対応する。
1番目 2番目以降
110mm 70mm以下
105mm 75mm以下
100mm 80mm以下
95mm 85mm以下
(3)スタブの最小配線長を以下のように設定して、7次共振周波数350MHz以下にする。
SHARC/SRAM:両端から60mm以上
FPGA :両端から52mm以上
(4)(1)または(2)の条件を満足できない場合には、オープンスタブを利用して、スターバス中心点より152.8mmのパターンを引く。
Claims (6)
- 複数の集積回路が搭載される基板であって、前記複数の集積回路が共通に接続されるスター型バスとして、任意に決められた中心点から前記複数の集積回路との間にそれぞれ等長の配線パターンによる伝送線路を形成してなることを特徴とする集積回路搭載基板のバス構造。
- さらに、前記スター型バス上で伝送する信号帯域/スペクトラムから前記伝送線路のオープンモードとショートモードでの共振を含む総ての定在波の分布を解析し、その分布解析結果から求められる逆定在波に相当する長さの配線パターンが前記中心点から延設されるオープンスタブを備えることを特徴とする請求項1記載の集積回路搭載基板のバス構造。
- さらに、前記スター型バス上で伝送する信号帯域/スペクトラムから前記伝送線路のオープンモードとショートモードでの共振を含む総ての定在波の分布を解析し、その分布解析結果から求められる逆定在波に相当する長さより短い配線パターンが前記中心点から延設され、その端部で不足した長さ相当の容量素子を介して基準電位ラインに接続してなる波長圧縮型オープンスタブを備えることを特徴とする請求項1記載の集積回路搭載基板のバス構造。
- 複数の集積回路が搭載され、前記複数の集積回路が共通に接続されるスター型バスを有する基板に対し、前記スター型バスとして、任意に決められた中心点から前記複数の集積回路との間にそれぞれ等長の配線パターンによる伝送線路を形成することを特徴とする集積回路搭載基板の定在波抑圧方法。
- さらに、前記スター型バス上で伝送する信号帯域/スペクトラムから前記伝送線路のオープンモードとショートモードでの共振を含む総ての定在波の分布を解析し、その分布解析結果から逆定在波を求め、この逆定在波に相当する配線パターンを前記中心点から延設してオープンスタブを形成するようにしたことを特徴とする請求項4記載の集積回路搭載基板の定在波抑圧方法。
- さらに、前記スター型バス上で伝送する信号帯域/スペクトラムから前記伝送線路のオープンモードとショートモードでの共振を含む総ての定在波の分布を解析し、その分布解析結果から求められる逆定在波に相当する長さより短い配線パターンを前記中心点から延設し、その端部を不足した長さ相当の容量素子を介して基準電位ラインに接続することで波長圧縮型オープンスタブを形成することを特徴とする請求項4記載の集積回路搭載基板の定在波抑圧方法。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07212406A (ja) * | 1993-12-29 | 1995-08-11 | Internatl Business Mach Corp <Ibm> | 高速プロセッサ・カードでの反射波補償 |
JP2001175373A (ja) * | 1999-12-15 | 2001-06-29 | Yokogawa Electric Corp | 通信装置 |
JP2001333115A (ja) * | 2000-05-22 | 2001-11-30 | Matsushita Electric Ind Co Ltd | ペアケーブルを用いたマルチドロップ伝送システム |
JP2002259481A (ja) * | 2000-05-11 | 2002-09-13 | Fujitsu Ltd | ノイズ対策決定方法及び装置、記憶媒体並びにコンピュータプログラム |
JP2004007657A (ja) * | 2003-05-07 | 2004-01-08 | Kanji Otsuka | 高速信号伝送システム |
JP2006074431A (ja) * | 2004-09-02 | 2006-03-16 | Techno Soft Systemnics:Kk | ネットワークノード、ネットワークシステムおよびネットワークノードにおける終端抵抗設定方法 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07212406A (ja) * | 1993-12-29 | 1995-08-11 | Internatl Business Mach Corp <Ibm> | 高速プロセッサ・カードでの反射波補償 |
JP2001175373A (ja) * | 1999-12-15 | 2001-06-29 | Yokogawa Electric Corp | 通信装置 |
JP2002259481A (ja) * | 2000-05-11 | 2002-09-13 | Fujitsu Ltd | ノイズ対策決定方法及び装置、記憶媒体並びにコンピュータプログラム |
JP2001333115A (ja) * | 2000-05-22 | 2001-11-30 | Matsushita Electric Ind Co Ltd | ペアケーブルを用いたマルチドロップ伝送システム |
JP2004007657A (ja) * | 2003-05-07 | 2004-01-08 | Kanji Otsuka | 高速信号伝送システム |
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