KR20210114991A - 반도체 장치 - Google Patents

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KR20210114991A
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power
circuit
power supply
module
semiconductor module
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KR1020217025613A
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다카노부 나루세
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가부시키가이샤 아이신
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Abstract

반도체 모듈에 적절하게 전력을 공급함과 함께, 반도체 모듈이 실장되는 주 기판의 배선층의 수를 억제한다. 반도체 장치(10)는 주 기판(90)과 반도체 모듈(1)을 구비한다. 주 기판(90)에는 제1 전원 회로(71)와 반도체 모듈(1)과 제1 소자(9)가 실장된다. 반도체 모듈(1)은 제2 소자(2, 3)와, 제2 소자(2, 3)가 실장된 모듈 기판(4)을 구비한다. 제1 전원 회로(71)는 제1 소자(9)에 전력(Vcc)을 공급한다. 반도체 모듈(1)은 모듈 기판(4)에 실장된 제2 전원 회로(72)를 더 구비하고, 제2 전원 회로(72)는 제2 소자(2, 3)에 전력(Vcc)을 공급한다.

Description

반도체 장치
본 발명은, 주 기판과 반도체 모듈을 구비한 반도체 장치에 관한 것이다.
SoC(System on a Chip)나 SiP(System in a Package) 등의 시스템 LSI를 핵심으로 한 반도체 모듈은, 대부분의 경우 복수의 기능 블록을 가지고 구성되어 있다. 국제 공개 제WO2017/038905호에 개시된 반도체 모듈은, 복수의 CPU 코어, DSP(Digital Signal Processor), SDRAM(Synchronous Dynamic Random Access Memory)의 인터페이스 등의 기능 블록을 갖고 있다(예를 들어 도 7 참조). 각각의 기능 블록은, 종종 다른 전원 전압 등에 의해 동작하므로, 이와 같은 반도체 모듈에는, 복수의 전원을 필요로 하는 경우가 있다. 예를 들어, CPU 코어나 DSP는 1.0[V], SDRAM은 1.5[V], 주변 회로와 접속되는 I/O 단자는 3.3[V]이나 1.8[V]의 전원 전압에 의해 동작하는 경우가 있다. 또한, CPU 코어나 DSP를 복수 갖고 있는 경우에는, 전원 전압이 동일해도, 각각 별도의 전원이 준비되는 경우도 있다. 즉, 반도체 모듈은, 복수 종류의 전력을 공급받아 동작하는 것이 일반적이다.
상기 공보에는, 2종류 또는 3종류의 전력이 반도체 모듈에 공급되는 형태가 예시되어 있지만, 4종류 이상의 전력이 반도체 모듈에 공급되는 경우도 있다. 대부분의 종류의 전력을 공급하기 위한 전원은, 반도체 모듈이 실장되는 주 기판 상에 있어서, 전원 회로에 의해 생성되는 경우가 많다. 기판 상에 있어서 전력을 전송하기 위한 배선은, 단면적을 크게 하여 임피던스를 낮게 억제하기 위해, 넓은 배선 폭을 갖는 것이 요구된다. 이 때문에, 특히 소비 전류가 많은 전력에 대해서는 1개의 배선층(대부분의 경우 내층 배선층)의 모두를 사용하여 전력을 전송하는 경우가 있다.
국제 공개 제WO2017/038905호
근년, 반도체 모듈에는, 집적율의 향상 등에 의해, 보다 많은 기능 블록이 탑재되도록 되어 오고 있고, 반도체 모듈에 공급하는 전력의 종류도 증가하는 경향이 있다. 상술한 바와 같이, 반도체 모듈이 실장되는 주 기판의 1개의 내층 배선층의 모두를 사용하여 전송하는 것이 필요한 전력의 종류가 많아지면, 주 기판을 구성하는 배선층의 수가 증가하고, 주 기판의 비용이 상승한다.
상기 배경을 감안하여, 반도체 모듈에 적절하게 전력을 공급함과 함께, 반도체 모듈이 실장되는 주 기판의 배선층의 수를 억제하는 것이 요망된다.
상기에 감안한, 주 기판과, 반도체 모듈을 구비한 반도체 장치는, 하나의 양태로서, 상기 주 기판에는, 제1 전원 회로와, 상기 반도체 모듈과, 제1 소자가 실장되고, 상기 반도체 모듈은, 제2 소자와, 상기 제2 소자가 실장된 모듈 기판을 구비하고, 상기 제1 전원 회로는, 상기 제1 소자에 전력을 공급하고, 상기 반도체 모듈은, 상기 모듈 기판에 실장된 제2 전원 회로를 더 구비하고, 상기 제2 전원 회로는, 상기 제2 소자에 전력을 공급한다.
이와 같은 반도체 장치에서는, 대부분의 경우, 주 기판에 전원 회로가 형성되고, 당해 전원 회로로부터, 주 기판에 실장된 제1 소자 및 반도체 모듈의 모듈 기판에 실장된 제2 소자에 전력이 공급된다. 예를 들어, 제1 소자에 공급하는 전력과 제2 소자에 공급하는 전력이 다른 경우, 주 기판에 있어서 사용하지 않는 전력의 배선이 주 기판에 형성될 가능성이 있다. 일반적으로 전력을 전송하는 배선은, 신호를 전송하는 배선에 비해 매우 굵고, 1층의 배선층의 모두를 사용한 전원 플레인으로서 형성되는 경우도 많다. 예를 들어, 주 기판에서는 사용하지 않는 제2 소자에 대한 전력을 전송하기 위해 주 기판에 이와 같은 전원 플레인이 형성되면 반도체 장치의 비용 상승을 초래한다. 본 구성에 의하면, 모듈 기판에 실장된 제2 소자가 사용하는 전력이 모듈 기판에 실장된 제2 전원 회로에 의해 생성되므로, 주 기판으로부터 반도체 모듈로 전력을 전송할 필요가 없다. 따라서, 제2 소자에 대한 전력을 전송하기 위한 전원 플레인을 주 기판에 마련할 필요는 없고, 주 기판 및 반도체 장치의 비용을 저감할 수 있다. 즉, 본 구성에 의하면, 반도체 모듈에 적절하게 전력을 공급함과 함께, 반도체 모듈이 실장되는 주 기판의 배선층의 수를 억제할 수 있다.
상기에 감안한, 주 기판과, 반도체 모듈을 구비한 반도체 장치는, 하나의 양태로서, 상기 주 기판에는, 제1 전원 회로와, 상기 반도체 모듈이 실장되고, 상기 반도체 모듈은, 프로세서와, 상기 프로세서와 협동하는 메모리와, 상기 프로세서 및 상기 메모리가 실장된 모듈 기판을 구비하고, 상기 프로세서는, 복수 계통의 전원 입력부를 구비하고, 상기 반도체 모듈에는, 상기 프로세서의 적어도 1 계통의 상기 전원 입력부인 제1 계통 전원 입력부를 포함하는 제1 회로와, 상기 프로세서의 다른 적어도 1 계통의 상기 전원 입력부인 제2 계통 전원 입력부 및 상기 메모리를 포함하는 제2 회로가 형성되고, 상기 제1 전원 회로는, 상기 제1 회로에 제1 전력을 공급하고, 상기 반도체 모듈은, 상기 모듈 기판에 실장된 제2 전원 회로를 더 구비하고, 상기 제2 전원 회로는, 상기 제2 회로에 상기 제1 전력과는 다른 제2 전력을 공급한다.
프로세서에 의해 액세스되어 프로세서와의 사이에서 데이터가 수수되는 메모리가, 모듈 기판 상에서 완결하는 회로 블록인 것과 같은 경우, 주 기판 상에는, 제2 전력은 필요하지 않다. 본 구성과 같이, 제2 전력이 모듈 기판 상의 제2 전원 회로에서 생성되면, 주 기판 상에는, 제2 전력에 관한 회로를 형성할 필요가 없어진다. 주 기판 상에 있어서 전력을 전송하기 위한 배선은 임피던스를 낮게 억제하기 위해 폭을 넓게 하는 것이 요구되고, 종종 1개의 내층 배선층의 모두를 사용하여 전력을 전송할 경우가 있다. 본 구성에 의하면, 제2 전력의 내층 배선층을 주 기판에 마련할 필요도 없으므로, 주 기판의 내층 배선층을 삭감할 수 있다. 그 결과, 예를 들어, 제2 전력을 전송하는 경우에 대응하는 내층 배선층을 신호 배선층으로서 사용함으로써 신호 배선 밀도를 저하시켜 크로스토크 노이즈를 억제하거나, 배선 폭을 굵게 함으로써 임피던스를 저하시켜 신호 감쇠를 억제하거나 할 수 있다. 또한, 내층 배선층의 삭감에 의해 기판 비용이 저하될 가능성도 있다. 이와 같이, 본 구성에 의하면, 반도체 모듈에 적절하게 전력을 공급함과 함께, 반도체 모듈이 실장되는 주 기판의 배선층의 수를 억제할 수 있다. 특히, 복수 종류의 전력의 공급을 필요로 하는 반도체 모듈에 적절하게 전력을 공급함과 함께, 반도체 모듈이 실장되는 주 기판의 내층 배선층의 수를 억제할 수 있다.
반도체 장치의 새로운 특징과 이점은, 도면을 참조하여 설명하는 실시 형태에 대한 이하의 기재로부터 명확해진다.
도 1은 반도체 장치의 모식적 분해 사시도이다.
도 2는 반도체 모듈의 부품 배치도이다.
도 3은 시스템 LSI의 일례를 나타내는 모식적 블록도이다.
도 4는 반도체 장치의 일례를 나타내는 모식적 회로 블록도이다.
도 5는 반도체 장치의 일례를 나타내는 측면도 및 주 기판의 구조의 일례를 나타내는 단면도이다.
도 6은 반도체 장치의 다른 예를 나타내는 모식적 회로 블록도이다.
도 7은 도 6의 반도체 장치의 주 기판의 구조의 일례를 나타내는 단면도이다.
도 8은 반도체 장치의 비교예를 나타내는 모식적 회로 블록도이다.
도 9는 도 7의 반도체 장치의 주 기판의 구조의 일례(비교예)를 나타내는 단면도이다.
이하, 반도체 장치의 실시 형태를 도면에 기초하여 설명한다. 본 실시 형태에 있어서는, 이 반도체 장치가, 예를 들어 차량에 탑재되어, 차량 탑재 정보 기기를 제어하는 ECU(Electronic Control Unit)로 구성되는 형태를 예로서 설명하지만, 당연히 반도체 장치의 용도는, 이에 한정되는 것은 아니다.
도 1의 모식적 분해 사시도에 도시한 바와 같이, 반도체 장치(10)는 주 기판(90)과, 반도체 모듈(1)을 구비하여 구성되어 있다. 주 기판(90)에는, 제1 전원 회로(71)와, 반도체 모듈(1)과, 제1 소자(9)가 실장되어 있다. 여기서, 반도체 모듈(1)은 시스템 LSI(2)(프로세서, 제2 소자)와, 시스템 LSI(2)와 협동하는 메모리(3)(제2 소자)와, 후술하는 제2 전원 회로(72)와, 시스템 LSI(2) 및 메모리(3)가 실장된 모듈 기판(4)을 구비한 멀티칩 모듈이다. 본 실시 형태에서는, 도 1 및 도 2에 도시한 바와 같이, 모듈 기판 제1 면(4a)에는, 제2 소자로서, 시스템 LSI(2)로서의 SoC(System on a Chip)와, 메모리(3)로서의 2개의 SDRAM(Synchronous Dynamic Random Access Memory)이 실장되어 있다. SDRAM은, 예를 들어, DDR3(Double Data Rate3) SDRAM, DDR4(Double Data Rate4) SDRAM 등이면 바람직하다.
여기서는, 시스템 LSI(2)로서 SoC를 예시하고 있지만, SiP(System in a Package)이어도 된다. 또한, SoC에는, 세미 커스텀 LSI의 ASIC(Application Specific Integrated Circuit), 범용 LSI의 ASSP(Application Specific Standard Processor) 등도 포함한다. 또한, ASIC는, 게이트 어레이나 셀 베이스 IC(스탠다드 셀)에 한정되지 않고, FPGA(Field Programmable Gate Array), PLA(Programmable Logic Array) 등의 PLD(Programmable Logic Device)도 포함한다. 또한, 여기서는, 메모리(3)로서 SDRAM을 예시하고 있지만, 플래시 메모리나 SRAM(Static RAM) 등, 다른 구조의 메모리인 것도 무방하다.
반도체 모듈(1)은 도 5에 도시한 바와 같이 모듈 기판 제2 면(4b)에 형성된 모듈 단자 B를 갖고 있다. 멀티칩 모듈인 반도체 모듈(1)은 주 기판(90)에 형성된 도시하지 않은 랜드에 모듈 단자 B를 납땜함으로써, 1개의 소자와 같이 주 기판(90)에 실장된다. 즉, 모듈 기판(4)과 주 기판(90)은, 단순히 기판끼리가 하니스나 커넥터 등에 의해 접속되어 있는 것이 아니라, 모듈 기판(4)에 모듈 단자 B가 형성된 반도체 모듈(1)이 부품으로서 주 기판(90)에 실장됨으로써 접속되어 있다.
모듈 단자 B는, 모듈 기판(4)에 실장된 시스템 LSI(2) 등과 접속되어 있다. 시스템 LSI(2)와 협동하는 메모리(3)의 신호 단자는, 시스템 LSI(2)로만 접속되어 있다. 따라서, 시스템 LSI(2)와 메모리(3)를 구비한 반도체 모듈(1)에는, 시스템 LSI(2)의 접속 단자와 메모리(3)의 접속 단자 중, 서로의 접속에만 사용되는 접속 단자를 제외하고, 모듈 단자 B가 마련되어 있다. 이 때문에, 시스템 LSI(2)와 메모리(3)를 각각 주 기판(90)에 실장하는 경우에 비해, 반도체 모듈(1)을 주 기판(90)에 실장하는 쪽이 배선 효율이나 실장 효율이 향상된다.
도 3의 모식적 블록도는, 시스템 LSI(2)의 일례를 나타내고 있다. 도 3에 도시한 바와 같이, 시스템 LSI(2)는 CPU 코어(CPU CORE)(22), GPU 코어(GPU CORE)(23), 오디오 DSP(Audio DSP), 메모리 인터페이스(SDRAM I/F)(21), 사운드 라우팅 유닛(SRU)(30), 디스플레이 인터페이스(Display I/F)(27), 비디오 캡처(Video Capture)(28), USB 호스트(USB 3.0 HOST)(29), 화상 인식 엔진(Image Recognition Engine)(25), CAN(Control Area Network)(32), 시리얼 ATA(Serial ATA)(31), 비디오 액셀러레이터(Video Accelerator)(26) 등의 기능 블록을 갖고 있다.
CPU 코어(22)는 시스템 LSI(2)의 핵심이 되는 CPU(Central Processing Unit)를 포함하는 연산 유닛이다. GPU 코어(23)는 주로 화상 관계의 연산 처리의 핵심이 되는 GPU(Graphic Processing Unit)를 포함하는 연산 유닛이다. 메모리 인터페이스(21)는 시스템 LSI(2)가, 메모리(3)로서의 SDRAM에 데이터를 기입하거나, SDRAM으로부터 데이터를 판독하거나, SDRAM이 기억하고 있는 데이터를 리프레시하거나 할 때의 인터페이스가 되는 기능부이다.
오디오 DSP(24)는, 다양한 압축 형식이나 보존 형식으로 구성된 음성 데이터를 복호하는 처리를 행하는 DSP(Digital Signal Processor)이다. 사운드 라우팅 유닛(30)은, 오디오 코딩 장치(Audio Codec)(101) 등을 통해 스피커(102)에 의해, 서라운드 재생 등의 음향 효과를 실현하거나, 마이크(103)에 입력된 음성 등의 오디오 정보를 오디오 코딩 장치(101)를 통해 수취하거나 하기 위한 연산 유닛이다.
비디오 캡처(28)는, 예를 들어 차량 탑재 카메라(104)에 의한 촬영 화상을 취득하는 연산 유닛이다. 화상 인식 엔진(25)은 비디오 캡처(28)에 의해 취득된 차량 탑재 카메라(104)에 의한 촬영 화상에 기초하여 화상 인식을 행하기 위한 ISP(Image Signal Processor)를 포함하는 연산 유닛이다. 비디오 액셀러레이터(26)는 다양한 압축 형식이나 보존 형식으로 구성된 동화상 데이터를 복호하는 처리를 행하기 위한 ISP를 포함하는 연산 유닛이다. 디스플레이 인터페이스(27)는, 예를 들어 차실내의 디스플레이(107)의 표시 형태에 따라서, 비디오 캡처(28)에 의해 취득된 차량 탑재 카메라(104)에 의한 촬영 화상이나, 비디오 액셀러레이터(26)에 의해 복호된 화상을 출력하는 연산 유닛이다. 차량 탑재 카메라(104)에 의한 촬영 화상에는, 화상 인식 엔진(25)의 인식 결과에 기초하여 다양한 정보(문자, 기호 등)를 중첩시키거나, 화상을 부분적으로 강조시키거나 할 수도 있다.
USB 호스트(29)는 포터블 오디오 기기, 스마트폰, 디지털 카메라 등, 유저가 휴대하는 각종의 USB 대응 기기(109)를 접속하기 위한 인터페이스가 되는 연산 유닛이다. 시리얼 ATA(31)는, 하드디스크 드라이브(HDD)(105)나 DVD 디스크 드라이브(DVD)(106)의 인터페이스가 되는 연산 유닛이다. CAN(32)은, 차량 내의 CAN 트랜시버(CAN Transceiver)(108)를 통한 차량 내의 통신의 인터페이스가 되는 연산 유닛이다.
상술한 CPU 코어(22), GPU 코어(23), DSP, ISP 등은, 각각의 연산 처리 시에, 메모리(3)와 협동한다. 반도체 모듈(1)은 시스템 LSI(2)와, 시스템 LSI와 협동하는 메모리(3)와, 이들이 실장된 모듈 기판(4)을 구비한 멀티칩 모듈로 구성되어 있다. 도 1 및 도 5에 도시한 바와 같이, 반도체 모듈(1)은 모듈 기판(4)의 일방측의 기판면인 모듈 기판 제1 면(4a)에, 시스템 LSI(2), 제1 메모리(3a), 제2 메모리(3b), 후술하는 모듈 전원 IC(8) 등의 부품이 실장되고, 모듈 기판(4)의 타방측의 기판면인 모듈 기판 제2 면(4b)에 반구 형상의 모듈 단자 B가 격자 형상으로 배치되어 구성되어 있다. 모듈 단자 B에는, 신호를 전송하는 모듈 신호 입출력 단자 SB와, 전력 Vcc가 전송되는 모듈 전원 단자 PB를 포함한다. 또한, 「신호 입출력 단자」는 「입력 단자」, 「출력 단자」, 「쌍방향 단자」를 포함한다.
시스템 LSI(2)의 칩 단자 T는, 시스템 LSI(2)가 QFP(Quad Flat Gull Wing Leaded Package) 타입인 경우에는, 패키지의 주위에 마련되고, 시스템 LSI(2)가 BGA(Ball Grid Array) 타입인 경우에는, 패키지의 하부(모듈 기판 제1 면(4a)과 대향하는 면)에 마련되어 있다. 칩 단자 T는, 도 4의 회로 블록도에 도시한 바와 같이, 칩 신호 입출력 단자 S와, 칩 전원 단자 P를 포함한다. 칩 신호 입출력 단자 S 중, 주 기판(90)에 형성된 회로(예를 들어 제1 소자(9)(접속 대상 소자)(도 4 참조))와 접속되는 단자는, 모듈 기판(4) 내에서, 모듈 신호 입출력 단자 SB(도 5 참조)와 접속된다. 칩 신호 입출력 단자 S 중, 모듈 기판(4) 상의 회로로만 접속되는 단자는, 모듈 신호 입출력 단자 SB와는 접속되지 않는다. 칩 전원 단자 P 중, 주 기판(90)에 형성된 전원 회로(예를 들어 후술하는 제1 전원 회로(71))와 접속되는 단자는, 모듈 기판(4) 내에서, 모듈 전원 단자 PB(도 5 참조)와 접속된다. 칩 전원 단자 P 중, 모듈 기판(4) 상의 전원 회로(예를 들어 제2 전원 회로(72))와 접속되고, 주 기판(90)과는 접속되지 않는 단자는, 모듈 전원 단자 PB에는 접속되지 않는다.
그런데, 시스템 LSI(2)에는, 상술한 바와 같은 복수의 기능 블록이 구성되어 있고, 멀티칩 모듈로서의 반도체 모듈(1)도 마찬가지로 복수의 기능 블록을 갖는다. SoC나 SiP 등, 복수의 기능 블록이 집적된 시스템 LSI(2)에서는, 복수의 기능 블록은, 일반적으로 각각의 전기적 특성에 따른 전력을 공급받아 동작한다. 여기서 「전력」이란, 「전압」 및 「전류」를 포함하고, 이상적으로는 안정된 「전압」으로 부하에 의해 크게 변동하지 않는 「전류」를 부여하는 것이 가능한 「전원(전원 회로)」으로부터 공급되는 것이다.
예를 들어, CPU 코어(22)나 GPU 코어(23), DSP, ISP는, 정격 전압 1.0[V]의 전력을 공급받아 동작하고, 메모리(3), 메모리 인터페이스(21), 메모리(3)와 접속되는 시스템 LSI(2)의 칩 단자 T(칩 신호 입출력 단자 S)는 정격 전압 1.5[V]나 1.35[V]의 전력을 공급받아 동작한다. 주변 회로와 접속되는 시스템 LSI(2)의 칩 신호 입출력 단자 S는, 예를 들어 시스템 LSI(2)의 내부에서 I/O 패드(신호 입출력부(50))에 접속되어 있고, 이 I/O 패드에 공급되는 전력의 정격 전압은, 3.3[V]이나 1.8[V]이다.
이와 같이, 시스템 LSI(2)에는 복수의 전력을 공급할 필요가 있다. 또한, 정격 전압이 동일한 기능 블록이어도, 합계의 소비 전력이 많은 경우에는 전원 회로의 부하도 고려하면 다른 전력으로서 공급되는 것이 바람직하다. 또한, 정격 전압이 동일한 기능 블록이어도, 어느 기능 블록의 동작에 의해 발생하는 전원 노이즈가, 다른 기능 블록으로 영향을 미치는 것을 억제하기 위해, 복수의 각각 별도의 전력에 의해 동작하는 쪽이 바람직한 경우도 있다. 이 때문에, 도 4에 도시한 바와 같이, 시스템 LSI(2)는 복수 계통의 전원 입력부(5)를 구비하여, 복수의 전력 Vcc가 공급된다.
도 4에 도시한 바와 같이, 본 실시 형태에서는, 시스템 LSI(2)에는, 11종의 전력 Vcc(제1 전력 Vcc1, 제2 전력 Vcc2, ···)가 공급되어 있다. 예를 들어, 제1 전력 Vcc1(제1 계통 전력)은 CPU 코어(22)에 공급되는 전력 Vcc이며, 제2 전력 Vcc2(제2 계통 전력)는 메모리(3), 메모리 인터페이스(21)에 공급되는 전력 Vcc이며, 제3 전력 Vcc3(제3 계통 전력)은 GPU 코어(23)에 공급되는 전력 Vcc이다. 제4 계통 전력에는 3종류가 있고, 제4 계통 제1 전력 Vcc41, 제4 계통 제2 전력 Vcc42, 제4 계통 제3 전력 Vcc43은, DSP나 ISP 등(부호 24 내지 26 등)에 공급되는 전력 Vcc이다. 제5 계통 전력에는 5종류가 있고, 제5 계통 제1 전력 Vcc51, 제5 계통 제2 전력 Vcc52, 제5 계통 제3 전력 Vcc53, 제5 계통 제4 전력 Vcc54, 제5 계통 제5 전력 Vcc55는, I/O 패드(신호 입출력부(50))나, 각종 인터페이스부 등(부호 27 내지 32 등)에 공급되는 전력 Vcc이다.
도 4에 도시한 바와 같이, 반도체 모듈(1)에는, 시스템 LSI(2)의 적어도 1 계통의 전원 입력부(5)인 제1 계통 전원 입력부(51)를 포함하는 제1 회로(11)와, 시스템 LSI(2)의 다른 적어도 1 계통의 전원 입력부(5)인 제2 계통 전원 입력부(52) 및 메모리(3)를 포함하는 제2 회로(12)가 형성되어 있다. 반도체 모듈(1)이 실장되는 주 기판(90)에는, 제1 전력 Vcc1을 생성하는 제1 전원 회로(71)가 실장되어 있다. 제1 전원 회로(71)는 제1 회로(11)에 제1 전력 Vcc1을 공급한다. 보다 상세하게는, 제1 전원 회로(71)는 도 5에 도시하는 모듈 단자 B의 1종인 모듈 전원 단자 PB를 통해 반도체 모듈(1)의 제1 회로(11)에 제1 전력 Vcc1을 공급한다. 반도체 모듈(1)은 시스템 LSI(2) 및 메모리(3)에 추가하고, 모듈 기판(4)에 실장된 제2 전원 회로(72)를 더 구비하고 있다. 제2 전원 회로(72)는 제2 회로(12)에 제1 전력 Vcc1과는 다른 제2 전력 Vcc2를 공급한다. 또한, 제1 회로(11)는 시스템 LSI(2)의 내부(반도체 셀 내)에 있어서 제1 전력 Vcc1에 의해 동작하는 회로 및 전원 입력 패드 등도 포함한다. 제2 회로(12) 및 후술하는 제3 회로(13)에 대해서도 마찬가지이다.
주 기판(90)에는, 제1 전원 회로(71)를 포함하는 주전원 회로(60)가 주전원 IC(6)를 핵심으로 구성되어 있다. 주전원 IC(6)는, 복수종의 전력을 생성 가능한 전원 기능 블록을 갖고 구성되어 있고, 각각의 전원 기능 블록을 핵심으로서, 도시하지 않은 평활 콘덴서나 바이패스 콘덴서, 저항기 등의 수동 부품을 포함하는 전원 회로 블록(PCCT)이 형성되어 있다. 제1 전원 회로(71)는 주전원 IC(6)의 1개의 전원 기능 블록을 포함하는 제1 주전원 회로 블록(61)에 의해 구성되어 있다. 또한, 예를 들어, 제3 전원 회로(73)는 주전원 IC(6)의 다른 1개의 전원 기능 블록을 포함하는 제3 주전원 회로 블록(63)에 의해 구성되어 있다. 도 4에서는 간략화하고 있지만, 3종류의 제4 계통 전력(Vcc41 내지 Vcc43), 5종류의 제5 계통 전력(Vcc51 내지 Vcc55)도, 각각 주전원 IC(6)의 1개의 전원 기능 블록을 포함하는 주전원 회로 블록에 의해 구성되어 있다. 주전원 회로(60)에는, 반도체 장치(10)의 외부, 예를 들어 차량에 탑재된 도시하지 않은 직류 전원(저압용 주전원:예를 들어 정격 전압(12)[V]) 등으로부터 공급되는 베이스 전력 VB로부터 각각의 전력 Vcc를 생성한다.
또한, 제2 전원 회로(72)에 대해서도, 주전원 IC(6)의 1개의 전원 기능 블록을 포함하여 구성하는 것이 가능하다. 예를 들어, 본 실시 형태에 대한 비교예의 블록도인 도 8에 도시한 바와 같이, 제2 전원 회로(72)도, 주전원 IC(6)의 1개의 전원 기능 블록을 포함하는 제2 주전원 회로 블록(62)에 의해 구성할 수 있다. 그러나, 본 실시 형태에서는, 제2 전원 회로(72)는 모듈 기판(4)에 실장되어 있다. 모듈 기판(4)에는, 제2 전원 회로(72)를 포함하는 모듈 전원 회로(80)가 모듈 전원 IC(8)를 핵심으로 구성되어 있다. 주전원 IC(6)와 마찬가지로, 모듈 전원 IC(8)는, 적어도 하나의 전력을 생성 가능한 전원 기능 블록을 갖고 구성되어 있고, 1개의 전원 기능 블록을 핵심으로서, 1개의 전원 회로 블록(PCCT)이 형성되어 있다. 제2 전원 회로(72)는 모듈 전원 IC(8)의 1개의 전원 기능 블록을 포함하는 제1 모듈 전원 회로 블록(81)에 의해 구성되어 있다. 모듈 전원 회로(80)(제2 전원 회로(72))도, 베이스 전력 VB로부터 제2 전력 Vcc2를 생성한다.
도 4에 도시한 바와 같이, 제2 회로(12)는 모듈 기판(4) 중에서 완결된 회로이다. 따라서, 모듈 기판(4)에 있어서 제2 전력 Vcc2가 생성된 경우에는, 주 기판(90)에는 제2 전력 Vcc2는 필요없다. 주 기판(90) 상에 있어서 전력을 전송하기 위한 배선은 임피던스를 낮게 억제하기 위해 폭을 넓게 하는 것이 요구된다. 단, 표면 배선층(도 5에 도시하는 부호 "OL")에 그와 같은 전력 전송용의 배선을 마련하면, 부품을 실장하기 위한 영역이나 신호 배선을 마련하기 위한 영역이 제한됨으로써 바람직하지 않다. 이 때문에, 이와 같은 전력 전송용의 배선은, 내층 배선층(도 5에 도시하는 부호 "IL")을 사용하여 마련된다. 그리고, 그와 같은 전력 전송용의 배선에는, 종종 1개의 내층 배선층의 모두가 사용된다.
도 5는, 주 기판(90)의 단면을 모식적으로 도시하고 있다. 주 기판(90)에는, 반도체 모듈(1)이 실장되는 주 기판 제1 면(90a)으로부터, 이면측의 주 기판 제2 면(90b)을 향하여, 적어도 9층의 배선층이 형성되어 있다(후술하는 바와 같이 10층 이상의 짝수층이어도 되지만 여기서는 9층분에 대해서 예시한다.). 주 기판 제1 면(90a)의 측으로부터, 제1 신호 배선층 SL1, 제1 전원 배선층 PL1, 제3 전원 배선층 PL3, 제2 신호 배선층 SL2, 그라운드 배선층 GL, 제3 신호 배선층 SL3, 제4 전원 배선층 PL4, 제5 전원 배선층 PL5, 제4 신호 배선층 SL4의 배선층이 형성되어 있다. 제1 신호 배선층 SL1, 제2 신호 배선층 SL2, 제3 신호 배선층 SL3, 제4 신호 배선층 SL4는, 신호 배선이 마련되는 배선층이며, 제1 신호 배선층 SL1 및 제4 신호 배선층 SL4가 표면 배선층 OL이며, 제2 신호 배선층 SL2 및 제3 신호 배선층 SL3이 내층 배선층 IL이다.
제1 전원 배선층 PL1은 제1 전력 Vcc1이 전송되는 배선층, 제3 전원 배선층 PL3은 제3 전력 Vcc3이 전송되는 배선층, 제4 전원 배선층 PL4는 3종류의 제4 계통 전력(Vcc41 내지 Vcc43)이 전송되는 배선층이며, 다른 3개의 전력 배선이 형성되어 있다. 제5 전원 배선층 PL5는 5종류의 제5 계통 전력(Vcc51 내지 Vcc55)이 전송되는 배선층이며, 다른 5개의 전력 배선이 형성되어 있다. 제1 전원 배선층 PL1, 제3 전원 배선층 PL3, 제4 전원 배선층 PL4, 제5 전원 배선층 PL5은, 내층 배선층 IL이다. 그라운드 배선층 GL은, 반도체 장치(10)의 기준이 되는 그라운드 G의 배선층이다. 이들 배선층의 순서는, 일례이며 반도체 장치(10)의 구성을 한정하는 것은 아니다. 또한, 내층 배선층 IL의 모두 또는 일부를 사용하여 베이스 전력 VB의 배선층이 마련되는 것을 방해하는 것은 아니다.
또한, 일반적으로는, 복수층의 배선층을 갖는 기판(다층 기판)은 2개의 표면 배선층을 갖는 양면 기판을 복수조, 적층함으로써 형성된다. 이 때문에, 일반적으로, 배선층의 수는 짝수가 된다. 예를 들어 본 실시 형태의 주 기판(90)을 짝수의 배선층을 갖는 10층 기판에 의해 구성하는 경우에는, 그라운드 배선층 GL을 1층 추가하거나, 신호 배선층을 1층 추가하거나 하면 바람직하다. 그라운드 배선층 GL의 추가에 의해 전력 Vcc의 안정화가 도모되는 것 외에, 신호 배선층의 사이를 차폐하는 실드 효과가 얻어져 신호 전송의 신뢰성을 향상시킬 수 있다. 또한, 신호 배선층을 추가함으로써, 신호 배선 밀도를 저하시켜서 크로스토크 노이즈를 억제하거나, 배선 폭을 굵게 함으로써 임피던스를 저하시켜서 신호 감쇠를 억제하거나 할 수 있다.
도 9는, 도 8에 예시한 비교예의 블록도에 대응한 주 기판(90)의 단면을 도시하고 있다. 상술한 바와 같이, 비교예의 반도체 모듈(1)에서는, 제2 전원 회로(72)도 주 기판(90)에 형성되어 있다. 이 때문에, 주 기판(90)에 제2 전력 Vcc2를 전송하는 제2 전원 배선층 PL2가 형성되어 있고, 이 점에 있어서 도 5에 예시한 본 실시 형태와 상이하다. 또한, 일반적으로 크로스토크 노이즈 등의 신호선끼리의 간섭을 억제하므로, 복수의 신호 배선층은, 각각 인접하지 않고 배치되는 것이 바람직하고, 신호 배선층의 사이에는 전원 배선층이나 그라운드 배선층이 마련되는 경우가 많다. 이 때문에, 제2 전원 배선층 PL2의 유무에 따라서 배선층의 배치가 도 5와 도 8에서 다르지만, 반도체 장치(10)의 구성을 하등 한정하는 것은 아니다.
도 5와 도 9의 비교에 의해 명확한 바와 같이, 반도체 모듈(1)에 제2 전원 회로(72)를 구비함으로써, 주 기판(90)에 있어서의 전원 배선층(제2 전원 배선층 PL2)을 삭감할 수 있다. 이에 의해, 복수의 배선층을 갖는 주 기판(90)의 배선층의 수를 삭감할 수 있다. 또한, 도 9와 도 5의 비교에서는, 10층에서 9층으로 1층 삭감 가능하고, 일반적으로 짝수의 층수로 형성되는 기판에서는 삭감 효과가 한정적으로 된다고도 생각된다. 그러나, 상술한 바와 같이, 그라운드 배선층을 추가하거나, 신호 배선층을 추가하거나 함으로써, 반도체 장치(10)의 노이즈 내성을 향상시키는 것이 가능하다. 그 결과, 반도체 장치(10)의 신뢰성의 향상이나, 노이즈 대책 부품의 삭감에 의해 비용 저감이 도모될 가능성이 있다. 또한, 배선층을 짝수로 하기 위해, 신호 배선층을 여분으로 이용하고 있었던 경우에는, 전원 배선층을 1층 삭감할 때, 신호 배선층도 1층 삭감할 수 있는 경우가 있다. 이와 같은 경우에는, 제2 전원 배선층 PL2의 삭감에 의해 주 기판(90)의 비용도 저감된다. 따라서, 1층이어도, 주 기판(90)의 내층 전원 배선층을 삭감할 수 있으면 바람직하다.
또한, 제2 전원 회로(72)가 반도체 모듈(1)에 형성된 경우에는, 도 4와 도 8의 비교로부터 명확한 바와 같이, 제2 주전원 회로 블록(62)을 다른 용도로 이용할 수 있다. 예를 들어, 주 기판(90) 상에 있어서, 주전원 IC(6)의 전원 기능 블록의 수가 충분하지 않고, 리니어 레귤레이션 IC 등을 이용한 드로퍼 회로 등에 의해 전력 Vcc를 생성할 경우가 있다. 드로퍼 회로는 전압 강하 분을 열에 의해 소비시키므로 에너지 효율이 낮다. 이와 같은 경우에, 제2 주전원 회로 블록(62)을 이용함으로써 에너지 효율을 향상시킬 수 있다.
또한, 다른 형태로서, 2개의 전원 배선층이 삭감 가능하도록, 반도체 모듈(1)에 복수의 전력 Vcc를 생성하는 전원 회로를 마련하는 것도 바람직하다. 도 6의 회로 블록도는, 반도체 모듈(1)이 모듈 기판(4)에 실장된 제3 전원 회로(73)를 더 구비하고 있는 형태를 예시하고 있다. 구체적으로는, 모듈 기판(4)에, 제2 전원 회로(72) 및 제3 전원 회로(73)를 포함하는 모듈 전원 회로(80)가 모듈 전원 IC(8)를 핵심으로 구성되어 있다. 모듈 전원 IC(8)는, 적어도 2개의 전력을 생성 가능한 전원 기능 블록을 갖고 구성되어 있고, 1개의 전원 기능 블록을 핵심으로서 1개의 전원 회로 블록(PCCT)이 형성되어 있다. 상술한 바와 같이, 제2 전원 회로(72)는 모듈 전원 IC(8)의 1개의 전원 기능 블록을 포함하는 제1 모듈 전원 회로 블록(81)에 의해 구성되어 있다. 그리고, 제3 전원 회로(73)는 모듈 전원 IC(8)의 다른 전원 기능 블록을 포함하는 제2 모듈 전원 회로 블록(82)에 의해 구성되어 있다.
반도체 모듈(1)에는, 시스템 LSI(2)의 제1 계통 전원 입력부(51) 및 제2 계통 전원 입력부(52)와는 다른 적어도 1 계통의 전원 입력부(5)인 제3 계통 전원 입력부(53)를 포함하는 제3 회로(13)가 더욱 형성되어 있다. 제3 전원 회로(73)는 제3 회로(13)에 제1 전력 Vcc1 및 제2 전력 Vcc2와는 다른 제3 전력 Vcc3을 공급한다.
그런데, 상술한 바와 같이, 주 기판(90)의 전원 배선층에는, 제1 전원 배선층 PL1, 제2 전원 배선층 PL2, 제3 전원 배선층 PL3과 같이, 1개의 내층 배선층 IL의 모두를 사용하여 1종의 전력 Vcc를 전송하는 층과, 제4 전원 배선층 PL4 및 제5 전원 배선층 PL5와 같이, 1개의 내층 배선층 IL에 있어서 복수의 전력 Vcc를 전송하는 층이 있다. 제4 전원 배선층 PL4 및 제5 전원 배선층 PL5에 있어서 전송되는 전력 Vcc를 반도체 모듈(1)의 측에서 생성했다고 해도, 주 기판(90)에 있어서 생성되는 다른 전력 Vcc가, 제4 전원 배선층 PL4 및 제5 전원 배선층 PL5에 있어서 전송되므로, 전원 배선층의 삭감에는 연결되지 않는다. 한편, 1개의 내층 배선층 IL의 모두를 사용하여 1종의 전력 Vcc를 전송하는 층에 있어서 전송되는 전력 Vcc가 반도체 모듈(1)의 측에서 생성되면, 전원 배선층을 삭감할 수 있다.
1개의 내층 배선층 IL의 모두를 사용하여 전송되는 전력 Vcc의 소비 전류는, 1개의 내층 배선층 IL의 일부를 사용하여 전송되는 전력 Vcc의 소비 전력보다도 크다. 바꿔 말하면, 소비 전류가 큰 전력 Vcc는, 전송에 있어서의 전압 강하를 억제하기 위해, 소비 전력이 작은 전력 Vcc보다도 임피던스를 낮게 할 필요가 있다. 이 때문에, 소비 전류가 큰 전력 Vcc는, 소비 전력이 작은 전력 Vcc보다도 넓은 배선 폭으로 전송될 필요가 있고, 1개의 내층 배선층 IL의 모두를 사용하여 전송되는 경우가 많아진다. 따라서, 제3 전력 Vcc3은, 시스템 LSI(2)의 복수 계통의 전원 입력부(5)의 각각에 공급되는 전력 Vcc 중, 제1 전력 Vcc1 및 제2 전력 Vcc2를 제외하고 가장 소비 전류가 큰 전력 Vcc이면 바람직하다.
도 6 및 도 7에 도시한 바와 같이, 반도체 모듈(1)의 내부에서만 사용되는 제2 전력 Vcc2 및 제3 전력 Vcc3이, 반도체 모듈(1)에 형성된 제2 전원 회로(72) 및 제3 전원 회로(73)에 있어서 생성되면, 주 기판(90)에 제2 전원 배선층 PL2 및 제3 전원 배선층 PL3을 마련할 필요가 없다. 따라서, 도 9에 도시한 비교예에 있어서 10층 기판에 의해 구성되는 주 기판(90)을 도 7에 도시한 바와 같이 8층 기판에 의해 구성할 수 있고, 주 기판(90)의 비용을 저감할 수 있다. 예를 들어, 종래, 반도체 모듈(1)의 내부에서만 사용되는 전력 Vcc도 주 기판(90)의 측에서 생성하고 있었던 경우에, 당해 전력 Vcc를 전송하기 위해 주 기판(90)에 마련되어 있었던 배선층이, 반도체 모듈(1)의 내부에서만 사용되는 전력 Vcc를 모듈 기판(4)의 측에서 생성함으로써 삭감 가능하게 된다.
이상, 소비 전류의 관점으로부터, 반도체 모듈(1)에서 생성하는 전력 Vcc를 선정하는 기준을 설명하였지만, 반도체 모듈(1)에서 생성하는 전력 Vcc는, 주 기판(90)에 있어서 사용되지 않는 전력 Vcc인 것이 바람직하다. 바꿔 말하면, 주 기판(90)에서 사용되는 전력 Vcc(주 기판(90) 및 반도체 모듈(1)에서 사용되는 전력 Vcc도 포함함)는 주 기판(90)에 있어서 생성하고(제1 전원 회로(71)에 의해 생성하고), 모듈 기판(4)으로만 사용되는 전력 Vcc는 모듈 기판(4)에 있어서 생성(제2 전원 회로(72)에 의해 생성)하면 된다. 예를 들어, 제1 전력 Vcc1은, 반도체 모듈(1)의 제1 회로(11)뿐만 아니라, 주 기판(90)에 있어서도 사용된다. 도 4 및 도 6(도 8도 포함함)에 도시한 바와 같이, 주 기판(90)에는, 시스템 LSI(2)의 칩 신호 입출력 단자 S(신호 단자)와 접속되는 회로 소자인 제1 소자(9)(IC)가 더 실장되어 있다. 제1 전원 회로(71)는 제1 회로(11) 및 제1 소자(9)(접속 대상 소자)를 포함하는 대상 회로(91)에 전력을 공급한다.
반도체 모듈(1)의 내부에서만 사용되는 전력 Vcc가 아니라, 주 기판(90) 상에 있어서도 필요한 제1 전력 Vcc1을 반도체 모듈(1)의 내부에서 생성한 경우, 제1 전력 Vcc1을 주 기판(90)에도 공급할 필요가 있다. 그리고, 주 기판(90)에 있어서는 이 제1 전력 Vcc1을 전송하기 위한 배선이 필요하다. 따라서, 제1 전력 Vcc1을 반도체 모듈(1)에 있어서 생성해도 주 기판(90)의 배선층의 삭감에는 그다지 효과는 없다. 이 때문에, 제1 전력 Vcc1은, 모듈 기판(4) 상의 모듈 전원 회로(80)가 아니라, 주 기판(90)에 형성된 제1 전원 회로(71)에 의해 생성되어 모듈 기판(4)에 공급되어 있다. 즉, 반도체 모듈(1)에서 생성하는 전력 Vcc는, 반도체 모듈(1)의 내부에서만 사용되는 전력 Vcc 중, 소비 전류가 큰 것으로부터 순서대로 선정되면 바람직하다.
또한, 상기에 있어서는, 제2 소자로서, 시스템 LSI(2)와 메모리(3)를 예시하여 설명하였지만, 제2 소자는, 제2 전원 회로(72)로부터 전력 Vcc를 공급되는 소자라면, 다른 소자이어도 된다. 또한, 제2 소자는, 제2 전원 회로(72)로부터 전력 Vcc를 공급받고 있으면 되고, 제1 전원 회로(71)로부터 다른 전력 Vcc를 공급되는 것을 방해하는 것은 아니다. 즉, 제2 소자는, 상술한 시스템 LSI(2)와 같이, 제1 전원 회로(71) 및 제2 전원 회로(72)로부터 전력 Vcc를 공급되어도 된다.
[실시 형태의 개요]
이하, 상기에 있어서 설명한 반도체 장치(10)의 개요에 대해서 간단하게 설명한다.
주 기판(90)과, 반도체 모듈(1)을 구비한 반도체 장치(10)는 하나의 양태로서, 상기 주 기판(90)에는, 제1 전원 회로(71)와, 상기 반도체 모듈(1)과, 제1 소자(9)가 실장되고, 상기 반도체 모듈(1)은 제2 소자(2, 3)와, 상기 제2 소자(2, 3)가 실장된 모듈 기판(4)을 구비하고, 상기 제1 전원 회로(71)는 상기 제1 소자(9)에 전력(Vcc)을 공급하고, 상기 반도체 모듈(1)은 상기 모듈 기판(4)에 실장된 제2 전원 회로(72)를 더 구비하고, 상기 제2 전원 회로(72)는 상기 제2 소자(2, 3)에 전력(Vcc)을 공급한다.
이와 같은 반도체 장치(10)에서는, 대부분의 경우, 주 기판(90)에 전원 회로가 형성되고, 당해 전원 회로로부터, 주 기판(90)에 실장된 제1 소자(9) 및 반도체 모듈(1)의 모듈 기판(4)에 실장된 제2 소자(2, 3)에 전력(Vcc)이 공급된다. 예를 들어, 제1 소자(9)에 공급하는 전력(Vcc)과 제2 소자(2, 3)에 공급하는 전력(Vcc)이 다른 경우, 주 기판(90)에 있어서 사용하지 않는 전력(Vcc)의 배선이 주 기판(90)에 형성될 가능성이 있다. 일반적으로 전력(Vcc)을 전송하는 배선은, 신호를 전송하는 배선에 비해 매우 굵고, 1층의 배선층의 모두를 사용한 전원 플레인으로서 형성되는 경우도 많다. 예를 들어, 주 기판(90)에서는 사용하지 않는 제2 소자(2, 3)에 대한 전력(Vcc)을 전송하기 위해 주 기판(90)에 이와 같은 전원 플레인이 형성되면 반도체 장치(10)의 비용의 상승을 초래한다. 본 구성에 의하면, 모듈 기판(4)에 실장된 제2 소자(2, 3)가 사용하는 전력(Vcc)이 모듈 기판(4)에 실장된 제2 전원 회로(72)에 의해 생성되므로, 주 기판(90)으로부터 반도체 모듈(1)로 전력(Vcc)을 전송할 필요가 없다. 따라서, 제2 소자(2, 3)에 대한 전력(Vcc)을 전송하기 위한 전원 플레인을 주 기판(90)에 마련할 필요는 없고, 주 기판(90) 및 반도체 장치(10)의 비용을 저감할 수 있다. 즉, 본 구성에 의하면, 반도체 모듈(1)에 적절하게 전력(Vcc)을 공급함과 함께, 반도체 모듈(1)이 실장되는 주 기판(90)의 배선층의 수를 억제할 수 있다.
여기서, 상기 제2 소자(2, 3)는 프로세서(2) 및 메모리(3)이면 바람직하다.
프로세서(2)와 메모리(3)는 협동하는 경우가 많고, 프로세서(2)와 메모리(3) 사이에서만 접속되는 신호선도 많다. 따라서, 프로세서(2)와 메모리(3)를 구비한 반도체 모듈(1)에서는, 프로세서(2)의 접속 단자와 메모리(3)의 접속 단자 중, 서로의 접속에만 사용되는 접속 단자를 제외하고, 반도체 모듈(1)의 접속 단자(B)를 마련하면 된다. 이 때문에, 프로세서(2)와 메모리(3)를 각각 주 기판(90)에 실장하는 경우에 비해, 반도체 모듈(1)을 주 기판(90)에 실장하는 쪽이 배선 효율이나 실장 효율이 향상된다. 따라서, 제2 소자가 프로세서(2)와 메모리(3)이면 바람직하다. 또한, 메모리(2)로 공급되는 전력은 대부분의 경우, 메모리(2)만, 또는 메모리(3) 및 메모리(3)와 협동하는 프로세서(2)만으로 사용된다. 따라서, 제2 소자로서의 프로세서(2) 및 메모리(3)에는, 모듈 기판(4)에 실장된 제2 전원 회로(72)로부터 전력이 공급되면 바람직하다.
또한, 반도체 장치(10)는 상기 제2 소자가, 프로세서 및 상기 프로세서와 협동하는 메모리이며, 상기 프로세서(2)가 복수 계통의 전원 입력부(5)를 구비하고, 상기 반도체 모듈(1)에는, 상기 프로세서(2)의 적어도 1 계통의 상기 전원 입력부(5)인 제1 계통 전원 입력부(51)를 포함하는 제1 회로(11)와, 상기 프로세서(2)의 다른 적어도 1 계통의 상기 전원 입력부(5)인 제2 계통 전원 입력부(52) 및 상기 메모리(3)를 포함하는 제2 회로(12)가 형성되고, 상기 제1 전원 회로(71)가 상기 제1 회로(11)에 제1 전력(Vcc1)을 공급하고, 상기 반도체 모듈(1)이 상기 모듈 기판(4)에 실장된 제2 전원 회로(72)를 더 구비하고, 상기 제2 전원 회로(72)가 상기 제2 회로(12)에 상기 제1 전력(Vcc1)과는 다른 제2 전력(Vcc2)을 공급하면 바람직하다.
프로세서(2)에 의해 액세스되어 프로세서(2)와의 사이에서 데이터가 수수되는 메모리(3)가 모듈 기판(4) 상에서 완결하는 회로 블록인 것과 같은 경우, 주 기판(90) 상에는, 제2 전력(Vcc2)은 필요하지 않다. 본 구성과 같이, 제2 전력(Vcc2)이 모듈 기판(4) 상의 제2 전원 회로(72)에서 생성되면, 주 기판(90)에는, 제2 전력(Vcc2)에 관한 회로를 형성할 필요가 없어진다. 주 기판(90) 상에 있어서 전력을 전송하기 위한 배선은 임피던스를 낮게 억제하기 위해 폭을 넓게 하는 것이 요구되고, 종종 1개의 내층 배선층(IL)의 모두를 사용하여 전력을 전송하는 경우가 있다. 본 구성에 의하면, 제2 전력(Vcc2)의 내층 배선층(IL)을 주 기판(90)에 마련할 필요가 없으므로, 주 기판(90)의 내층 배선층(IL)을 삭감할 수 있다. 그 결과, 예를 들어, 제2 전력(Vcc2)을 전송할 경우에 대응하는 내층 배선층(IL)을 신호 배선층으로서 사용함으로써, 신호 배선 밀도를 저하시켜서 크로스토크 노이즈를 억제하거나, 배선 폭을 굵게 함으로써 임피던스를 저하시켜서 신호 감쇠를 억제하거나 할 수 있다. 또한, 내층 배선층(IL)의 삭감에 의해 기판 비용이 저하될 가능성도 있다. 이와 같이, 본 구성에 의하면, 반도체 모듈(1)에 적절하게 전력을 공급함과 함께, 반도체 모듈(1)이 실장되는 주 기판(90)의 배선층의 수를 억제할 수 있다. 특히, 복수 종류의 전력 공급을 필요로 하는 반도체 모듈(1)에 적절하게 전력을 공급함과 함께, 반도체 모듈(1)이 실장되는 주 기판(90)의 내층 배선층(IL)의 수를 억제할 수 있다.
여기서, 상기 반도체 모듈(1)은 상기 모듈 기판(4)에 실장된 제3 전원 회로(73)를 더 구비하고, 상기 반도체 모듈(1)에는, 상기 프로세서(2)의 상기 제1 계통 전원 입력부(51) 및 상기 제2 계통 전원 입력부(52)와는 다른 적어도 1 계통의 상기 전원 입력부(5)인 제3 계통 전원 입력부(53)를 포함하는 제3 회로(13)가 더 형성되고, 상기 제3 전원 회로(73)는 상기 제3 회로(13)에 상기 제1 전력(Vcc1) 및 상기 제2 전력(Vcc2)과는 다른 제3 전력(Vcc3)을 공급하면 바람직하다.
일반적으로, 복수층의 배선층을 갖는 기판(다층 기판)은 2개의 표면 배선층(OL)을 갖는 양면 기판을 복수조, 적층함으로써 형성된다. 이 때문에, 일반적으로, 배선층의 수는 짝수가 된다(예를 들어 4층 기판, 6층 기판, 8층 기판 등). 제2 전력(Vcc2)에 추가하여, 제3 전력(Vcc3)에 대해서도, 모듈 기판(4) 상에서 생성함으로써, 주 기판(90) 상으로부터, 용이하게 2개의 전력용 배선층을 없앨 수 있다. 즉, 신호 배선의 재설계 등을 행하지 않고, 단순하게 2개의 전력용 배선층을 없앰으로써, 용이하게 주 기판(90)의 배선층의 수를 삭감할 수 있다. 그 결과, 주 기판(90)의 비용을 삭감하는 것이 가능하게 된다.
또한, 상기 제3 전원 회로(73)가 상기 제3 회로(13)에 상기 제3 전력(Vcc3)을 공급하는 경우, 상기 제3 전력(Vcc3)은 상기 프로세서(2)의 복수 계통의 상기 전원 입력부(5)의 각각에 공급되는 전력(Vcc) 중, 상기 제1 전력(Vcc1) 및 상기 제2 전력(Vcc2)을 제외하고 가장 소비 전류가 큰 전력(Vcc)이면 바람직하다.
주 기판(90)에 있어서, 1개의 내층 배선층(IL)의 모두를 1개의 전력(Vcc)의 배선층으로서 사용하는 경우에는, 일반적으로 당해 전력(Vcc)의 소비 전력이 크다. 한편, 소비 전력이 작은 전력(Vcc)인 경우에는, 동일한 내층 배선층(IL)의 모두를 사용하지 않아도 전력(Vcc)을 전송할 수 있는 경우가 있다. 따라서, 이와 같이 소비 전력이 작은 전력(Vcc)을 모듈 기판(4)에서 생성해도, 내층 배선층(IL)에는 다른 배선이 남는 가능성이 높다. 즉, 주 기판(90)에 있어서 전력 전송에 사용되는 내층 배선층(IL)의 수를 적게 하는 데 있어서는, 1개의 배선층의 모두를 사용하는 전력(Vcc)을 삭감 대상으로 하는 것이 바람직하다. 따라서, 이미 전력(Vcc)의 공급 경로가 정해져 있는 제1 전력(Vcc1) 및 제2 전력(Vcc2)을 제외하고, 가장 소비 전류가 많은 전력(Vcc)을 제3 전력(Vcc3)으로 하면 바람직하다.
또한, 상기 주 기판(90)에는, 상기 프로세서(2)의 신호 단자(S)와 접속되는 회로 소자인 접속 대상 소자(9)가 더 실장되고, 상기 제1 전원 회로(71)는 상기 제1 회로(11) 및 상기 접속 대상 소자(9)를 포함하는 대상 회로(91)에 전력을 공급하면 바람직하다.
모듈 기판(4) 상뿐만 아니라, 주 기판(90) 상에 있어서도 필요한 전력(Vcc)을 모듈 기판(4) 상에서 생성한 경우에는, 당해 전력(Vcc)을 주 기판(90)에 공급할 필요가 있다. 따라서, 주 기판(90) 상에는 당해 전력(Vcc)을 전송하기 위한 배선이 필요하다. 그리고, 그 배선은 내층 배선층(IL)에 마련될 가능성이 높다. 따라서, 그와 같은 전력(Vcc)을 모듈 기판(4)에 있어서 생성해도 주 기판(90)의 배선층의 삭감에는 연결되기 어렵다. 주 기판(90)에 실장되어 프로세서(2)의 신호 단자(S)와 접속되는 접속 대상 소자(9)를 포함하는 대상 회로(91)에도 제1 전력(Vcc1)이 공급되는 경우, 주 기판(90)에는 제1 전력(Vcc1)의 배선이 필요하다. 따라서, 제1 전력(Vcc1)은 모듈 기판(4) 상의 전원 회로(80)가 아니라, 주 기판(90)에 형성된 제1 전원 회로(71)에 의해 생성되어 모듈 기판(4)에 공급되면 바람직하다.
1:반도체 모듈
2:시스템 LSI(프로세서, 제2 소자)
3:메모리(제2 소자)
4:모듈 기판
5:전원 입력부
9:접속 대상 소자(제1 소자)
10:반도체 장치
11:제1 회로
12:제2 회로
13:제3 회로
51:제1 계통 전원 입력부
52:제2 계통 전원 입력부
53:제3 계통 전원 입력부
71:제1 전원 회로
72:제2 전원 회로
73:제3 전원 회로
90:주 기판
91:대상 회로
S:칩 신호 입출력 단자(프로세서의 신호 단자)
Vcc:전력
Vcc1:제1 전력
Vcc2:제2 전력
Vcc3:제3 전력

Claims (6)

  1. 주 기판과, 반도체 모듈을 구비한 반도체 장치이며,
    상기 주 기판에는, 제1 전원 회로와, 상기 반도체 모듈과, 제1 소자가 실장되고,
    상기 반도체 모듈은, 제2 소자와, 상기 제2 소자가 실장된 모듈 기판을 구비하고,
    상기 제1 전원 회로는, 상기 제1 소자에 전력을 공급하고,
    상기 반도체 모듈은, 상기 모듈 기판에 실장된 제2 전원 회로를 더 구비하고,
    상기 제2 전원 회로는, 상기 제2 소자에 전력을 공급하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 소자는, 프로세서 및 메모리인, 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 소자는, 프로세서 및 상기 프로세서와 협동하는 메모리이며,
    상기 프로세서는, 복수 계통의 전원 입력부를 구비하고,
    상기 반도체 모듈에는, 상기 프로세서의 적어도 1 계통의 상기 전원 입력부인 제1 계통 전원 입력부를 포함하는 제1 회로와, 상기 프로세서의 다른 적어도 1 계통의 상기 전원 입력부인 제2 계통 전원 입력부 및 상기 메모리를 포함하는 제2 회로가 형성되고,
    상기 제1 전원 회로는, 상기 제1 회로에 제1 전력을 공급하고,
    상기 반도체 모듈은, 상기 모듈 기판에 실장된 제2 전원 회로를 더 구비하고,
    상기 제2 전원 회로는, 상기 제2 회로에 상기 제1 전력과는 다른 제2 전력을 공급하는, 반도체 장치.
  4. 제3항에 있어서,
    상기 반도체 모듈은, 상기 모듈 기판에 실장된 제3 전원 회로를 더 구비하고,
    상기 반도체 모듈에는, 상기 프로세서의 상기 제1 계통 전원 입력부 및 상기 제2 계통 전원 입력부와는 다른 적어도 1 계통의 상기 전원 입력부인 제3 계통 전원 입력부를 포함하는 제3 회로가 더 형성되고,
    상기 제3 전원 회로는, 상기 제3 회로에 상기 제1 전력 및 상기 제2 전력과는 다른 제3 전력을 공급하는, 반도체 장치.
  5. 제4항에 있어서,
    상기 제3 전력은, 상기 프로세서의 복수 계통의 상기 전원 입력부의 각각에 공급되는 전력 중, 상기 제1 전력 및 상기 제2 전력을 제외하고 가장 소비 전류가 큰 전력인, 반도체 장치.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 주 기판에는, 상기 프로세서의 신호 단자와 접속되는 회로 소자인 접속 대상 소자가 더 실장되고, 상기 제1 전원 회로는, 상기 제1 회로 및 상기 접속 대상 소자를 포함하는 대상 회로에 전력을 공급하는, 반도체 장치.
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