CN109691241B - 在竖直电连接件中提供互电容的电路和方法 - Google Patents

在竖直电连接件中提供互电容的电路和方法 Download PDF

Info

Publication number
CN109691241B
CN109691241B CN201780053629.4A CN201780053629A CN109691241B CN 109691241 B CN109691241 B CN 109691241B CN 201780053629 A CN201780053629 A CN 201780053629A CN 109691241 B CN109691241 B CN 109691241B
Authority
CN
China
Prior art keywords
vertical
electrical
capacitive structure
capacitive
dielectric layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780053629.4A
Other languages
English (en)
Other versions
CN109691241A (zh
Inventor
P·帕特马纳坦
D·帕特尔
D·A·诺斯格雷夫
K·罗伯茨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN109691241A publication Critical patent/CN109691241A/zh
Application granted granted Critical
Publication of CN109691241B publication Critical patent/CN109691241B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0228—Compensation of cross-talk by a mutually correlated lay-out of printed circuit traces, e.g. for compensation of cross-talk in mounted connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09636—Details of adjacent, not connected vias

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electrotherapy Devices (AREA)
  • Geometry (AREA)
  • Details Of Connecting Devices For Male And Female Coupling (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种电气设备，包括：具有多个介电层的结构，该结构还具有从介电层的顶层延伸到介电层的底层的多个竖直电连接件；多个竖直电连接件中的第一竖直电连接件，其包括在垂直于竖直电连接件的竖直尺寸的平面中延伸的第一电容性结构，其中第一电容性结构设置在多个介电层中的第一介电层上，其中第一介电层在顶层下方；以及多个竖直电连接件中的第二竖直电连接件，其包括在该平面中延伸并且设置在第一介电层上的第二电容性结构。

Description

在竖直电连接件中提供互电容的电路和方法
相关申请的交叉引用
本申请要求于2016年9月2日提交的美国非临时申请No.15/255412的优先权，其全部内容通过引用并入本文，如同在下文中完整地阐述并且用于所有适用的目的。
技术领域
本申请总体上涉及串扰减少，并且更具体地涉及使用互电容来减少或最小化串扰的电路和方法。
背景技术
传统的计算设备可以包括设置在封装件中的芯片，其中封装件安装在印刷电路板(PCB)上。在一个示例中，芯片包括设置在芯片封装件内的多核处理器。芯片封装件包括与印刷电路板上的电触点耦合的插座引脚。印刷电路板上的迹线提供多核处理器与随机存取存储器芯片之间的电通信。
芯片/封装件/PCB结构包括竖直电连接件。例如，芯片内的金属通孔本身允许不同金属层之间的通信。类似地，印刷电路板内的通孔允许PCB的不同层之间的通信。
在诸如双倍数据速率第四代同步动态随机存取存储器(DDR4)的高速信令系统中，来自系统上的相邻信号(干扰源)传输路径的串扰退化了受害者路径的性能。增加插座、连接器和相关联通孔的引脚密度是串扰的主要来源。在通道的竖直部分中引起的串扰作为远端串扰到达接收代理并且退化了性能。因此，本领域需要减少或消除远端串扰。
发明内容
根据一个实施例，一种电气设备包括：具有多个介电层的结构，该结构还具有从介电层的顶层延伸到介电层的底层的多个竖直电连接件；多个竖直电连接件中的第一竖直电连接件，其包括在垂直于竖直电连接件的竖直尺寸的平面中延伸的第一电容性结构，其中第一电容性结构设置在多个介电层中的第一介电层上，其中第一介电层在顶层下方；以及多个竖直电连接件中的第二竖直电连接件，其包括在该平面中延伸并且设置在第一介电层上的第二电容性结构。
根据另一实施例，一种方法包括：在第一竖直电连接件中传导电信号；在传导电信号期间，通过第一竖直电连接件与第二竖直电连接件之间的互电容在电场中存储能量，其中第一竖直电连接件和第二竖直电连接件每个以多层电介质结构实现，进一步地，其中第一竖直电连接件包括在垂直于第一竖直电连接件的竖直尺寸的平面中延伸的第一电容性结构，进一步地，其中第二竖直电连接件包括在该平面中延伸的第二电容性结构，并且其中第一电容性结构和第二电容性结构位于多层电介质结构的同一层内。
根据另一实施例，一种装置包括：具有多个介电层的结构；第一竖直部件，用于在包括在垂直于第一竖直装置的竖直尺寸的平面中延伸的第一互电容性结构的介电层中的多个介电层之间传导电信号，其中第一互电容性结构设置在多个介电层中的第一介电层上，其中第一介电层在顶层下方；以及第二竖直部件，用于在包括在该平面中延伸并且设置在第一介电层上的第二互电容性结构的介电层中的多个介电层之间传导电信号。
附图说明
图1是根据一个实施例的示例电气设备的图示。
图2是根据一个实施例的示例电气设备的图示。
图3是根据一个实施例的示例电气设备的图示。
图4是根据一个实施例的图1-图3的电气设备的示例内部架构的图示。
图5是根据一个实施例的包括图1-图3的设备的特征的计算设备的示例内部组件的图示。
图6是根据一个实施例的在减少远端串扰的同时传导信号的示例方法的流程图的图示。
具体实施方式
各种实施例包括用于通过解决(诸如通孔)竖直电连接件的互电容来减少远端串扰的系统和方法。通孔可以包括电容性结构，电容性结构用于增加相邻通孔之间的互电容，从而降低远端串扰电压电平。
远端串扰可以根据下面的等式1建模：
Figure BDA0001982137060000031
在等式1中，VFext是远端串扰的大小，Cm是两个结构之间的互电容，Lm是这两个结构之间的互感，并且Cs和Ls分别是自电容和自电感。Vagg是干扰源信号的电压，并且tpd是信号的传播延迟。在垂直信号路径中，互感Lm倾向于占主导地位，并且因此导致负远端串扰。此外，互感Lm、自电容Cs和自电感Ls在更紧密的竖直截面中趋于不可控制。因此，为了减小或消除负远端串扰，可以增加互电容Cm以减小(Cm/Cs-Lm/Ls)的值。
在一个实施例中，一种电气设备包括设置在芯片封装件内的片上系统(SOC)，其中芯片封装件设置在印刷电路板上。印刷电路板由多个介电层制成，并且诸如迹线和触点的导电特征设置在介电层的各种多个介电层上。继续该实施例，去往和来自SOC的电信号被传导通过芯片封装件并且通过插座引脚传导到印刷电路板。插座引脚与构建在印刷电路板的顶层上的导电触点电通信。电触点中的一些电触点还与PCB内的通孔电通信。
此外，在该示例中，PCB包括从通孔中的多个通孔跨越水平距离到第二组通孔的电迹线。第二组通孔与PCB的顶层上的触点以及与存储器芯片或连接器电通信，该存储器芯片或连接器保持其上具有存储器芯片的双列直插式存储器模块(DIMM)。当SOC从存储器芯片读取数据和向存储器芯片写入数据时，它将信号传导到其通孔中的多个通孔，并且从通孔到迹线以及到第二组通孔和存储器芯片。存储器芯片还包括沿着相同或类似的路线向SOC和从SOC驱动信号的驱动器电路。存储器芯片的示例包括双倍数据速率第四代同步动态随机存取存储器(DDR4)，尽管实施例的范围不限于任何特定存储器技术。
在该示例中，存储器信号是单端的，而不是差分的。因此，该示例实施例包括用于减轻远端串扰的电容性结构。例如，专注于PCB内的两个相邻通孔的子集，相邻通孔中的每个通孔可以包括在PCB的层内位于顶层下方的电容性结构。电容性结构形成在垂直于通孔的竖直尺寸的平面中，并且电容性结构以它们自己的长度尺寸朝向彼此延伸。虽然PCB的顶层可以用于电触点，但是PCB的其他层可以用于容纳电容性结构。
根据等式1，电容性结构的形状增加了两个相邻通孔的互电容，从而减轻了远端串扰。在各种实施例中，可以通过模拟或实验来选择结构的形状，以在特定信号频率下实现互电容的期望水平。此外，虽然上面的示例专注于PCB通孔，但是在通孔上包括电容性结构的概念可以应用于SOC内的通孔或芯片封装件内的通孔。实际上，这种电容性结构可以应用于任何适当的竖直电连接件。
其他实施例包括用于具有与上述类似结构的电气设备的方法，其中信号的传导在电容性结构之间的电场内存储能量，从而减少远端串扰。
图1是示出其中可以实现各种实施例的示例电气设备100的简化等距图。为了便于说明，图1包括示出X、Y和Z轴的图例。Z轴限定通孔110和120的竖直尺寸。在该示例中，通孔110和120在PCB中实现；然而，PCB本身未示出以避免模糊通孔110和120的视图。尽管如此，本领域技术人员应当容易理解，PCB包括多层介电材料，其中该层中的每个层在由X和Y轴定义的平面中延伸。PCB的示例包括FR-4玻璃环氧树脂或其他合适材料的介电层。通孔110、120和其他导电和电容性结构可以由铜和/或其他适当的导体制成。
通孔110具有焊盘111，焊盘111用于提供与封装件插座引脚(未示出)的电耦合。焊盘111设置在PCB的顶层上。通孔120具有类似的焊盘121，焊盘121也设置在PCB的顶层上。在图1的实施例中，提供电容性结构112、122，以便增加互电容。具体地，与通孔焊盘130相比，电容性结构112、122的表面积增加。在该示例中，电容性结构112、122是共面的并且设置在PCB结构的单个层上——在该示例中是PCB结构的底层上。而且，电容性结构112、122每个在x轴上具有主要尺寸并且在x轴上朝向彼此延伸，但是不彼此电接触。电容性结构112、122不提供与另一结构的直接电接触，而是与除了它们的相应通孔110、120之外的结构电隔离。
如图1所示，电容性结构112、122的形状是部分半圆形的，具有沿着x轴朝向彼此延伸的细长矩形部分。然而，实施例的范围可以包括任何适当的形状以实现互电容的期望值。
再次参考上面的等式1，远端串扰是信号上升时间的函数。在本示例中，信号上升时间约为50-100ps，并且操作电压为400-800mV。通孔110、120中的每个通孔中心到中心间隔开约1mm，并且间隙125的尺寸约为100μm。电容性结构112、122形成共面平行板电容器，当通孔110、120传导信号时，该电容器在电场中存储能量。信号的示例包括数据信号以及时钟信号。PCB包括在Z轴上彼此在顶部上堆叠的18层FR-4材料。以上给出的具体值仅是示例性的，并且应当理解，可以适当地设计各种实施例以实现期望的互电容值。
通孔110、120分别与水平迹线131、132电通信。在本示例中，电触点焊盘111、121从SOC(未示出)接收电信号，并且沿着水平迹线131、132将这些信号传播到与存储器芯片相关联的第二组通孔(未示出)。在该示例中，电容性结构112、122设置在PCB的层中，该层不同于用于水平迹线131、132的层并且不同于用于触点焊盘111、121的层。各种实施例可以在任何适当的层中设置电容性结构112、122。此外，尽管图1的示例示出了仅与两个通孔110、120相关联的电容性结构，但是应当理解，各种实施例可以利用任何适当的通孔和任何适当数目的通孔来实现电容性结构。
实施例的范围包括其他形状和布置。例如，图2是根据一个实施例适应的电气设备200的等距视图。电气设备200包括设置在PCB的不同层中的电容性结构210和220。在该示例中，电容性结构220的形状类似于图1的示例的电容性结构112、122。
在当前示例中，电容性结构220形成在PCB的最底层中，而电容性结构210形成在该最底层上方的层中。电容性结构220在X-Y平面内以其各自的主要尺寸朝向相邻通孔250延伸。电容性结构210形成为从通孔250正交地并且朝向不同的X-Y平面中的相邻通孔230、240延伸的板。
电容器结构210和220还用于增加互电容，并且从而减小电感串扰。例如，与通孔230相关联的电容性结构220a通过利用结构210的臂形成朝向通孔230延伸的平行板电容器来增加与通孔250的互电容。与通孔240相关联的电容性结构220b通过利用结构210的臂形成朝向通孔240延伸的平行板电容器来增加与电容器250的互电容。
与上面的图1的实施例类似，通孔230-250可以由铜或其他适当的导体制成并且具有沿着z轴的竖直尺寸，而PCB的层(未示出)在沿着z轴堆叠的不同的X-Y平面中。水平迹线260提供通孔230与另一通孔(未示出)之间的电耦合。触点焊盘211类似于图1的实施例的焊盘111、121。
在图3的实施例中示出了又一形状和布置。图3是根据一个实施例适应的示例电气设备300的等距视图。电气设备300包括通孔330和340。通孔330和340包括触点焊盘311，类似于图1的触点焊盘111和121。而且，水平迹线350和360分别从通孔330和340向第二通孔子集(未显示)传导信号。再次，通孔330和340的竖直尺寸沿着z轴，并且PCB的层(未示出)形成在堆叠在z轴中的X-Y平面中。
电容器结构310和320形成为具有朝向相邻通孔延伸的短迹线的圆形焊盘。在该示例中，结构310形成在与结构320不同的层中。然而，实施例的范围可以包括形成在同一层中的结构310和320。再次，结构310和320用于通过在结构310和320的水平迹线之间的电场中存储能量来增加互电容。
此外，电容性结构310和320形成在与水平迹线350和360以及触点焊盘311不同的层中。换言之，电容性结构310和320形成在PCB的最顶层下方的层中，并且这些层至少相对于通孔330和340不用于传导电信号。
在上面图1-图3所示的实施例中，可以通过增加或减小相应电容性结构的表面积来在设计阶段调节由电容性结构提供的互电容量。作为一般规则，结构的更大表面积导致由该结构提供的更大的互电容。另外，可以通过增加或减小电容性结构之间的距离来在设计阶段调节由图1-图3中的电容性结构提供的互电容量，从而较短的距离通常增加互电容。而且，虽然上面示出的实施例是相对于PCB描述的，但是实施例的范围可以包括在别处实现的竖直电连接器，诸如在半导体芯片本身中，在封装件中，或在任何其他适当的位置。
图4是根据一个实施例适应的示例设备堆叠400的图示。设备堆叠400是其中可以实现以上相对于图1-图3描述的结构的环境的示例。半导体管芯405可以包括SOC或其他处理设备，或者可以包括存储器芯片。虽然这里未示出，但应当理解，半导体管芯405可以包括竖直连接管芯自身内的一个或多个金属层的通孔。
半导体管芯405设置在半导体管芯封装件410上。半导体管芯封装件410提供到管芯405的机械支撑和电连接。封装件410的材料的示例可以包括塑料、陶瓷或电介质，诸如布置在多层中的FR-4。图4示出了通过通孔411例示的多个通孔。通孔411提供管芯405下侧上的一个或多个触点(未示出)与插座420内的插座引脚之间的电耦合。引脚421是插座420的插座引脚的示例。在一些示例中，插座420是封装件的一部分，而在其他实施例中，它可以是物理上分离的组件。无论如何，封装件410和插座420提供半导体管芯405与印刷电路板430之间的电耦合。
插座420安装到印刷电路板430，使得插座引脚(诸如插座引脚421)耦合到触点焊盘，诸如触点焊盘433。图1-图3的实施例中的触点焊盘的示例包括这些触点焊盘111、121、211和311。图4示出了多个通孔，其中的通孔431是一个示例。此外，PCB 430包括由金属层432例示的多个金属层。金属层中的每个金属层设置在相应的介电层上，其中PCB 430由多个介电层构成。PCB 430的通孔允许电信号从PCB的一个层传递到PCB的另一层，例如，通过使用水平迹线。
图4的图示是Z-X平面中的剖视图，因此金属层被示出为边缘开口。在这些金属层内，可以实现电容性结构。应当理解，在图4提供的边缘开口视图中，电容性结构不一定从水平迹线可辨别，但是通过图1-图3的图示提供了如何在PCB 430的金属层内实现各种示例的说明。
如上所述，图1-图3的示例描述了诸如PCB 430等PCB的金属层内的通孔和电容性结构。然而，其他实施例可以在封装件410的通孔(例如，411)中或半导体管芯405内的通孔中实现类似的电容性结构。具体地，使用模拟或实验，设计者可以迭代地改变电容性结构的形状和电容性结构之间的距离以实现期望水平的互电容。以上相对于图1-图3描述的形状和距离是针对特定结构尺寸和信号上升时间的示例，并且可以适当地修改这些形状和距离以有益于不同的结构和不同的上升时间。
图5是根据一个实施例适应的计算设备(诸如智能电话、平板计算机或服务器主板)的内部组件500的图示。芯片封装件510包括SOC，并且芯片封装件510安装到PCB 530。类似地，芯片封装件520包括存储器芯片，并且芯片封装件520也安装到PCB 530。SOC(未示出)与芯片封装件510的竖直电连接器和PCB 530电通信，如上面相对于图4所解释的。以类似的方式，存储器芯片(未示出)与芯片封装件520的竖直电连接器和PCB 530电通信。
PCB 530包括与芯片封装件510电通信的通孔531。PCB 530还包括与芯片封装件520电通信的通孔534。通孔531通过水平迹线533电耦合到通孔534。图5提供了端视图，使得水平迹线533由单条线表示，但是应当理解，通孔531可以使用多个单独的水平迹线连接到通孔534。在一个示例中，SOC和存储器芯片根据与DDR4、第五代同步动态随机存取存储器(DDR5)或其他适当技术相关联的协议凭借通孔531、水平迹线533和通孔534进行通信。
此外，在该示例中，通孔531包括类似于图1的电容性结构112和122的电容性结构532。然而，应当理解，附加地或备选地，可以在PCB 530中实现其他实施例的电容性结构，诸如图2和图3的电容性结构。
尽管未在图5中示出，但是应当理解，计算设备可以包括其他组件，诸如电池、其他印刷电路板、其他集成电路芯片和芯片封装件等。电池、印刷电路板和集成电路芯片设置在计算设备内，使得它们封闭在计算设备的物理外壳内。
各种实施例可以提供优于传统系统的一个或多个优点。例如，一些传统系统将结构添加到水平迹线以便减少远端串扰。然而，通过使用不用于通过特定通孔来传导电信号的印刷电路板、封装件或半导体管芯的层，本文中描述的实施例可以更节省空间。例如，在图1-图3的实施例中，电容性结构包括设置在通孔不用于水平迹线的层上的形状的导电材料。这种附加的导电材料可以以很少成本或不需要附加成本地添加到设计中。
电容性结构本身不与其他结构直接电接触，并且因此可以采用可以针对实现互电容的特定值而优化的各种任意形状中的任何一种。此外，电容性结构的形状和设计可以使用模拟软件以迭代方式有效地确定，包括重复地调节和模拟，直到找到可接受的参数。
图6中示出了传输电信号的示例方法600的流程图。在一个示例中，方法600在使用诸如图1-图5中所示的电气设备期间执行。
在动作610处，电气设备在第一竖直电连接件中传导电信号。电信号的示例可以包括数据信号或时钟信号。电信号包括在处于另一电压的一些部分中的处于一个电压的一些部分，从而表示数字1和0。尽管时钟信号可以是周期性的并且是交替的，但是数据信号可以包括一行中相同值的多个实例。此外，在该示例中，电信号是单端的而不是差分的，从而使其更容易发生串扰现象。然而，可以使用本文中描述的结构和技术来减轻远端串扰。
动作610的示例包括通过图5的水平迹线533从通孔531中的一个向通孔534中的另一个(或反之亦然)传导电信号。通孔本身提供针对电信号从结构中的一个层(例如，PCB、封装件、半导体管芯)到结构中的另一层的传送。例如，在图5的示例中，电信号在PCB 530的顶层处被传送到通孔531，并且在PCB 530的下层处沿着水平迹线533传导。然而，信号的传导可以产生相应通孔531之间的串扰。
在动作620处，在传导电信号期间，第一竖直电连接件和第二竖直电连接件通过互电容在电场中存储能量。例如，在图5中，通孔531包括电容性结构532。电容性结构532在两个特定通孔531之间添加互电容。根据图1-图3所示的设计，根据等式1，电容性结构可以增加互电容以便减少或消除远端串扰。
当计算设备在正常使用期间操作时，它可以通过使用竖直电连接件和水平迹线从一个芯片到另一芯片每秒传导数百万或数十亿的数字位。因此，计算设备可以以与芯片的时钟频率相关联的频率重复地执行动作610和620。芯片的示例包括诸如SOC的处理芯片、以及使用DDR4或其他技术进行通信的存储器芯片。
实施例的范围不限于图6所示的特定方法。其他实施例可以添加、省略、重新布置或修改一个或多个动作。例如，方法600不旨在暗示动作610和620是串行执行的；而是，应当理解，它们在操作示例中基本上同时发生。
如本领域技术人员现在将理解并且取决于手中的特定应用，在不脱离其精神和范围的情况下，可以对本公开的设备的材料、装置、配置和使用方法进行很多修改、替换和变化。鉴于此，本公开的范围不应当限于本文中所示和所述的特定实施例的范围，因为它们仅仅是其一些示例，而是，本公开的范围应当与所附权利要求及其功能等同物的范围完全相称。

Claims (18)

1.一种电气设备，包括：
具有多个介电层的结构，所述结构还具有从所述介电层的顶层延伸到所述介电层的底层的多个竖直电连接件；
所述多个竖直电连接件中的第一竖直电连接件，包括在垂直于所述第一竖直电连接件的竖直尺寸的平面中延伸的第一电容性结构，其中所述第一电容性结构被设置在所述多个介电层中的第一介电层上，其中所述第一介电层在所述顶层下方；
所述多个竖直电连接件中的第二竖直电连接件，包括垂直于所述第二竖直电连接件的竖直尺寸延伸的第二电容性结构；以及
所述多个竖直电连接件中的第三竖直电连接件，包括垂直于所述第三竖直电连接件的竖直尺寸延伸的第三电容性结构，
其中所述第一电容性结构包括在所述平面中朝向所述第二电容性结构延伸的第一细长部分以及在所述平面中朝向所述第三电容性结构延伸的第二细长部分。
2.根据权利要求1所述的电气设备，其中所述第一电容性结构被设置在所述顶层与所述底层之间的介电层上。
3.根据权利要求1所述的电气设备，其中所述第二电容性结构和所述第三电容性结构被设置在所述底层上。
4.根据权利要求1所述的电气设备，其中所述第二电容性结构和所述第三电容性结构为细长形状，其中所述第二电容性结构和所述第三电容性结构的长度尺寸朝向所述第一电容性结构延伸。
5.根据权利要求1所述的电气设备，其中具有所述多个介电层的所述结构包括印刷电路板。
6.根据权利要求5所述的电气设备，还包括：
多个插座引脚，与所述印刷电路板的顶表面通信并且与所述第一竖直电连接件和所述第二竖直电连接件电通信；
半导体管芯封装件，被设置在所述多个插座引脚的顶部上并且具有与所述多个插座引脚电通信的第一组电触点；以及
半导体管芯，被安装到所述半导体管芯封装件并且具有与所述半导体管芯封装件电通信的第二组电触点。
7.根据权利要求1所述的电气设备，其中具有所述多个介电层的所述结构包括半导体管芯封装件。
8.根据权利要求1所述的电气设备，其中具有多个介电层的所述结构包括半导体管芯。
9.一种方法，包括：
在第一竖直电连接件中传导电信号；以及
在传导所述电信号期间，通过所述第一竖直电连接件与第二竖直电连接件之间的互电容和所述第一竖直电连接件与第三竖直电连接件之间的互电容在电场中存储能量，其中所述第一竖直电连接件、所述第二竖直电连接件和所述第三竖直电连接件每个以多层电介质结构实现，进一步地，其中所述第一竖直电连接件包括在垂直于所述第一竖直电连接件的竖直尺寸的平面中延伸的第一电容性结构，进一步地，其中所述第二竖直电连接件包括垂直于所述第二竖直电连接件的竖直尺寸延伸的第二电容性结构，其中所述第三竖直电连接件包括垂直于所述第三竖直电连接件的竖直尺寸延伸的第三电容性结构，并且其中所述第一电容性结构包括在所述平面中朝向所述第二电容性结构延伸的第一细长部分以及在所述平面中朝向所述第三电容性结构延伸的第二细长部分。
10.根据权利要求9所述的方法，其中传导电信号包括：将所述电信号传导到存储器设备或从存储器设备传导所述电信号。
11.根据权利要求9所述的方法，其中通过互电容在所述电场中存储能量包括：至少部分通过所述第一电容性结构和所述第二电容性结构在电场中存储能量以及至少部分通过所述第一电容性结构和所述第三电容性结构在电场中存储能量。
12.根据权利要求9所述的方法，其中在所述第一竖直电连接件中传导所述电信号包括：
在水平电迹线中从所述第一竖直电连接件到与所述水平电迹线通信的第四竖直电连接件传导所述电信号，其中所述水平电迹线在所述多层电介质结构的与所述第一电容性结构不同的层中。
13.根据权利要求9所述的方法，其中在所述第一竖直电连接件中传导所述电信号包括：
在所述多层电介质结构的层之间传导所述电信号。
14.一种装置，包括：
具有多个介电层的结构；
用于在所述多个介电层中的介电层之间传导电信号的第一竖直部件，包括在垂直于所述第一竖直部件的竖直尺寸的平面中延伸的第一电容性结构，其中所述第一电容性结构被设置在所述多个介电层中的第一介电层上，其中所述第一介电层在顶层下方；
用于在所述多个介电层中的介电层之间传导电信号的第二竖直部件，包括垂直于所述第二竖直部件的竖直尺寸延伸的第二电容性结构；以及
用于在所述多个介电层中的介电层之间传导电信号的第三竖直部件，包括垂直于所述第三竖直部件的竖直尺寸延伸的第三电容性结构，
其中所述第一电容性结构包括在所述平面中朝向所述第二电容性结构延伸的第一细长部分以及在所述平面中朝向所述第三电容性结构延伸的第二细长部分。
15.根据权利要求14所述的装置，其中所述第二电容性结构和所述第三电容性结构被设置在所述多个介电层的底层上。
16.根据权利要求14所述的装置，其中具有所述多个介电层的所述结构包括印刷电路板。
17.根据权利要求16所述的装置，还包括：
多个插座引脚，与所述印刷电路板的顶表面通信并且与所述第一竖直部件、所述第二竖直部件和所述第三竖直部件电通信；
半导体管芯封装件，被设置在所述多个插座引脚的顶部上并且具有与所述多个插座引脚电通信的第一组电触点；以及
半导体管芯，被安装到所述半导体管芯封装件并且具有与所述半导体管芯封装件电通信的第二组电触点。
18.根据权利要求14所述的装置，其中具有所述多个介电层的所述结构包括半导体管芯封装件。
CN201780053629.4A 2016-09-02 2017-08-08 在竖直电连接件中提供互电容的电路和方法 Active CN109691241B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/255,412 US9722012B1 (en) 2016-09-02 2016-09-02 Circuits and methods providing mutual capacitance in vertical electrical connections
US15/255,412 2016-09-02
PCT/US2017/045888 WO2018044514A1 (en) 2016-09-02 2017-08-08 Circuits and methods providing mutual capacitance in vertical electrical connections

Publications (2)

Publication Number Publication Date
CN109691241A CN109691241A (zh) 2019-04-26
CN109691241B true CN109691241B (zh) 2022-09-30

Family

ID=59382664

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780053629.4A Active CN109691241B (zh) 2016-09-02 2017-08-08 在竖直电连接件中提供互电容的电路和方法

Country Status (8)

Country Link
US (1) US9722012B1 (zh)
EP (1) EP3508039A1 (zh)
KR (1) KR102000779B1 (zh)
CN (1) CN109691241B (zh)
AU (1) AU2017321176B2 (zh)
SG (1) SG11201900403PA (zh)
TW (1) TWI630608B (zh)
WO (1) WO2018044514A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10149377B2 (en) 2016-06-24 2018-12-04 Invensas Corporation Stacked transmission line
US11862547B2 (en) * 2020-02-28 2024-01-02 Intel Corporation Differential crosstalk self-cancelation in stackable structures
TWI756860B (zh) * 2020-10-08 2022-03-01 緯創資通股份有限公司 訊號傳輸之通道結構
CN115003008B (zh) * 2022-05-25 2023-10-20 长鑫存储技术有限公司 用于改善远端串扰的导体结构、半导体封装结构和电路板
CN117787197A (zh) * 2022-09-22 2024-03-29 长鑫存储技术有限公司 电路结构及其形成方法、存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103379733A (zh) * 2012-04-23 2013-10-30 佳能株式会社 印刷布线板、半导体封装件和印刷电路板
CN104051425A (zh) * 2013-03-13 2014-09-17 英特尔公司 用于减少通道串扰的耦合通孔

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316801B1 (en) * 1998-03-04 2001-11-13 Nec Corporation Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same
US6819543B2 (en) * 2002-12-31 2004-11-16 Intel Corporation Multilayer capacitor with multiple plates per layer
US7154047B2 (en) * 2004-02-27 2006-12-26 Texas Instruments Incorporated Via structure of packages for high frequency semiconductor devices
CN101484976B (zh) * 2006-05-02 2011-02-23 Nxp股份有限公司 包括改进的电极的电器件及其制造方法
TWI325512B (en) * 2006-08-01 2010-06-01 Au Optronics Corp Liquid crystal display panel and method for making liquid crystal display panel
KR100791339B1 (ko) * 2006-08-25 2008-01-03 삼성전자주식회사 평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법
US9240621B2 (en) 2009-06-24 2016-01-19 Intel Corporation Micro-strip crosstalk compensation using stubs
JP5724531B2 (ja) * 2010-04-12 2015-05-27 セイコーエプソン株式会社 電気光学装置及び電子機器
TWI438882B (zh) * 2011-11-01 2014-05-21 Unimicron Technology Corp 嵌埋電容元件之封裝基板及其製法
US9331137B1 (en) * 2012-03-27 2016-05-03 Altera Corporation Metal-insulator-metal capacitors between metal interconnect layers
US20140177150A1 (en) 2012-12-21 2014-06-26 Olufemi B. Oluwafemi Crosstalk cancelation in striplines
US9105635B2 (en) 2013-03-13 2015-08-11 Intel Corporation Stubby pads for channel cross-talk reduction
US20150085458A1 (en) 2013-09-26 2015-03-26 Raul Enriquez Shibayama Reducing Far End Crosstalk in Single Ended Interconnects and Buses
US9893761B2 (en) 2014-09-25 2018-02-13 Intel Corporation Signal routing with reduced crosstalk

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103379733A (zh) * 2012-04-23 2013-10-30 佳能株式会社 印刷布线板、半导体封装件和印刷电路板
CN104051425A (zh) * 2013-03-13 2014-09-17 英特尔公司 用于减少通道串扰的耦合通孔

Also Published As

Publication number Publication date
CN109691241A (zh) 2019-04-26
SG11201900403PA (en) 2019-03-28
AU2017321176A1 (en) 2019-02-07
KR102000779B1 (ko) 2019-07-17
AU2017321176B2 (en) 2019-12-12
EP3508039A1 (en) 2019-07-10
TWI630608B (zh) 2018-07-21
KR20190028551A (ko) 2019-03-18
WO2018044514A1 (en) 2018-03-08
BR112019003457A2 (pt) 2019-05-21
US9722012B1 (en) 2017-08-01
TW201812761A (zh) 2018-04-01

Similar Documents

Publication Publication Date Title
CN109691241B (zh) 在竖直电连接件中提供互电容的电路和方法
US7227247B2 (en) IC package with signal land pads
CN101180924B (zh) 电感器
US9768536B2 (en) Socket with routed contacts
WO2008102326A2 (en) In-grid decoupling for ball grid array (bga) devices
US20110085313A1 (en) Motherboard Assembly for Interconnecting and Distributing Signals and Power
US7402757B1 (en) Method, system, and apparatus for reducing transition capacitance
US9069910B2 (en) Mechanism for facilitating dynamic cancellation of signal crosstalk in differential input/output channels
US20140301052A1 (en) Conductive Mechanical Support at Interface of Printed Circuit Board
US20240128163A1 (en) Substrates for semiconductor packages, including hybrid substrates for decoupling capacitors, and associated devices, systems, and methods
US10716210B2 (en) Printed circuit board including through-hole vias
US7173804B2 (en) Array capacitor with IC contacts and applications
JP6466305B2 (ja) 電子パッケージ用の電気インターコネクト
TW202147929A (zh) 電子總成
EP3084894B1 (en) Ground routing device and method
CN216057643U (zh) PCIe板卡
CN108256269B (zh) 一种处理器芯片及印制电路板
BR112019003457B1 (pt) Dispositivo elétrico e método de transmissão de um sinal elétrico
CN113133199A (zh) 印刷电路板结构及具有印刷电路板结构的电子装置
KR20040058417A (ko) 메모리 모듈용 인쇄회로기판 및 이를 장착하는 소켓
CN110687971A (zh) 主板及应用所述主板的电子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 40005760

Country of ref document: HK

GR01 Patent grant
GR01 Patent grant