KR20190028551A - 수직 전기 연결부들에 상호 커패시턴스를 제공하는 회로들 및 방법들 - Google Patents

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Abstract

본 발명은 전기 디바이스에 관한 것이며, 전기 디바이스는 복수의 유전체 층들을 갖는 구조체 ― 구조체는 유전체 층들의 최상부 층으로부터 유전체 층들의 최하부 층으로 연장되는 복수의 수직 전기 연결부들을 더 가짐 ― , 수직 전기 연결부의 수직 치수에 수직인 평면에서 연장되는 제1 용량성 구조체를 포함하는, 복수의 수직 전기 연결부들 중 제1 수직 전기 연결부 ― 제1 용량성 구조체는 복수의 유전체 층들 중 제1 유전체 층 상에 배치되고, 제1 유전체 층은 최상부 층 아래에 있음 ― , 및 평면에서 연장되고 제1 유전체 층 상에 배치된 제2 용량성 구조체를 포함하는, 복수의 수직 전기 연결부들 중 제2 수직 전기 연결부를 포함한다.

Description

수직 전기 연결부들에 상호 커패시턴스를 제공하는 회로들 및 방법들
[0001] 본 출원은 2016년 9월 2일자로 출원된 미국 정규 출원 제15/255,412호를 우선권으로 주장하며, 그로 인해 출원의 전체 내용은, 전체가 아래에서 완전히 제시된 것처럼 그리고 모든 적용 가능한 목적들을 위해, 본원에 인용에 의해 포함된다.
[0002] 본 출원은 일반적으로 크로스토크(crosstalk) 감소와 관한 것이며, 더 구체적으로, 크로스토크를 감소시키거나 최소화하기 위해 상호 커패시턴스(mutual capacitance)를 사용하는 회로들 및 방법들에 관한 것이다.
[0003] 종래의 컴퓨팅 디바이스는 패키지로 배치된 칩을 포함할 수 있고, 여기서 패키지는 PCB(printed circuit board)에 실장된다. 일 예에서, 칩은 멀티-코어 프로세서를 포함하고, 멀티-코어 프로세서는 칩 패키지 내에 배치된다. 칩 패키지는 소켓 핀들을 포함하고, 소켓 핀들은 인쇄 회로 기판의 전기 접촉들과 커플링된다. 인쇄 회로 기판 상의 트레이스들은 멀티-코어 프로세서와 랜덤-액세스 메모리 칩들 사이의 전기 통신을 제공한다.
[0004] 칩/패키지/PCB 구조체는 수직 전기 연결부들을 포함한다. 예컨대, 칩 자체 내의 금속 비아들(metal vias)은 상이한 금속 층들 간의 통신을 허용한다. 마찬가지로, 인쇄 회로 기판 내의 비아들은 PCB의 상이한 층들 간의 통신을 허용한다.
[0005] DDR4(double data rate fourth-generation) 동기식 동적 랜덤-액세스 메모리와 같은 고속 시그널링 시스템들에서, 시스템 상의 인접한 신호(공격자(aggressor)) 송신 경로들로부터의 크로스토크는 피해자(victim) 경로들의 성능을 저하시킨다. 소켓들, 커넥터들 및 연관된 바아들의 핀 밀도를 증가시키는 것은 크로스토크의 주요 소스들이다. 채널의 수직 섹션들에서 유도되는 크로스토크는 원단 크로스토크(far end crosstalk)로서 수신 에이전트들에 도달하여, 성능을 저하시킨다. 따라서, 당분야에서 원단 크로스토크를 감소시키거나 제거할 필요가 있다.
[0006] 일 실시예에 따라, 전기 디바이스는 복수의 유전체 층들을 갖는 구조체 ― 구조체는 유전체 층들의 최상부 층으로부터 유전체 층들의 최하부 층으로 연장되는 복수의 수직 전기 연결부들을 더 가짐 ― ; 복수의 수직 전기 연결부들 중 제1 수직 전기 연결부 ― 제1 수직 전기 연결부는 수직 전기 연결부의 수직 치수(vertical dimension)에 수직인 평면에서 연장되는 제1 용량성 구조체(capacitive structure)를 포함하고, 제1 용량성 구조체는 복수의 유전체 층들 중 제1 유전체 층 상에 배치되고, 제1 유전체 층은 최상부 층 아래에 있음 ― ; 및 평면에서 연장되고 제1 유전체 층 상에 배치된 제2 용량성 구조체를 포함하는, 복수의 수직 전기 연결부들 중 제2 수직 전기 연결부를 포함한다.
[0007] 다른 실시예에 따라, 방법은: 제1 수직 전기 연결부에서 전기 신호를 전도(conduct)하는 단계; 및 전기 신호를 전도하는 동안에, 제1 수직 전기 연결부와 제2 수직 전기 연결부 사이에 상호 커패시턴스(mutual capacitance)에 의해 전기장의 에너지를 저장하는 단계를 포함하고, 제1 수직 전기 연결부 및 제2 수직 전기 연결부 각각은 다중-층 유전체 구조체에서 구현되고, 또한 제1 수직 전기 연결부는 제1 수직 전기 연결부의 수직 치수에 수직인 평면에서 연장되는 제1 용량성 구조체를 포함하고, 또한 제2 수직 전기 연결부는 평면에서 연장되는 제2 용량성 구조체를 포함하고, 제1 용량성 구조체 및 제2 용량성 구조체는 다중-층 유전체 구조체의 동일한 층 내에 위치된다.
[0008] 다른 실시예에 따라, 장치는: 복수의 유전체 층들을 갖는 구조체; 유전체 층들 중의 유전체 층들 사이에서 전기 신호를 전도하기 위한 제1 수직 수단 ― 제1 수직 수단은 제1 수직 수단의 수직 치수에 수직인 평면에서 연장되는 제1 상호 커패시턴스 구조체를 포함하고, 제1 상호 커패시턴스 구조체는 복수의 유전체 층들 중 제1 유전체 층 상에 배치되고, 제1 유전체 층은 최상부 층 아래에 있음 ― ; 및 유전체 층들 중의 유전체 층들 사이에서 전기 신호를 전도하기 위한 제2 수직 수단을 포함하고, 제2 수직 수단은 평면에서 연장되고 제1 유전체 층 상에 배치된 제2 상호 커패시턴스 구조체를 포함한다.
[0009] 도 1은 일 실시예에 따른 예시적인 전기 디바이스의 예시다.
[0010] 도 2는 일 실시예에 따른 예시적인 전기 디바이스의 예시다.
[0011] 도 3은 일 실시예에 따른 예시적인 전기 디바이스의 예시다.
[0012] 도 4는 일 실시예에 따른, 도 1-3의 전기 디바이스들의 예시적인 내부 아키텍처의 예시이다.
[0013] 도 5는 일 실시예에 따른, 도 1-3의 디바이스들의 특징들을 포함하여, 컴퓨팅 디바이스의 예시적인 내부 컴포넌트들의 예시이다.
[0014] 도 6은 일 실시예에 따른, 원단 크로스토크를 감소시키면서 신호들을 전도하는 예시적인 방법의 흐름도의 예시이다.
[0015] 다양한 실시예들은 수직 전기 연결부들, 이를테면, 비아들의 상호 커패시턴스를 어드레싱함으로써 원단 크로스토크를 감소시키기 위한 시스템들 및 방법들을 포함한다. 비아들은 인접한 비아들 사이의 상호 커패시턴스를 증가시키는 역할을 하는 용량성 구조체들을 포함할 수 있고, 이로써 원단 크로스토크 전압 레벨들을 감소시킨다.
[0016] 원단 크로스토크는 아래의 수학식 1에 따라 모델링될 수 있다.
Figure pct00001
[0017] 수학식 1에서, VFext는 원단 크로스토크의 크기이고, Cm은 2개의 구조체들 간의 상호 커패시턴스이고, Lm은 그러한 2개의 구조체들 간의 상호 인덕턴스이고, Cs 및 Ls는 각각 자기-커패시턴스(self-capacitance) 및 자기-인덕턴스이다. Vagg는 공격자 신호의 전압이고, tpd는 신호의 전파 지연이다. 수직 신호 경로들에서, 상호 인덕턴스(Lm)가 우세한 경향이 있고, 따라서 네거티브 원단 크로스토크를 발생시킨다. 또한, 상호 인덕턴스(Lm), 자기-커패시턴스(Cs), 및 자기-인덕턴스(Ls)는 더 밀집한 수직 섹션들에서 제어 불가능한 경향이 있다. 따라서, 네거티브 원단 크로스토크를 감소 또는 제거하기 위해, 상호 커패시턴스(Cm)는 (Cm/Cs ― Lm/Ls)의 값을 감소시키도록 증가될 수 있다.
[0018] 일 실시예에서, 전기 디바이스는 칩 패키지 내에 배치된 SOC(system on chip)을 포함하며, 칩 패키지는 인쇄 회로 기판 상에 배치된다. 인쇄 회로 기판은 복수의 유전체 층들로 구성되고, 트레이스들 및 접촉들과 같은 도전성 피처들은 유전체 층들 중 다양한 층들 상에 배치된다. 이 실시예를 계속하면, SOC로 그리고 SOC로부터의 전기 신호들은 소켓 핀들에 의해 칩 패키지를 통해 그리고 인쇄 회로 기판으로 전도된다. 소켓 핀들은 인쇄 회로 기판의 최상부 층 상에 구축된 도전성 접촉들과 전기 통신한다. 전기 접촉들 중 일부는 또한 PCB 내의 비아들과 전기 통신한다.
[0019] 또한, 이 예에서, PCB는 수평 거리를 가로질러 비아들 중 일부 비아들로부터 제2 세트의 비아들로의 전기 트레이스들을 포함한다. 제2 세트의 비아들은 PCB의 최상부 층 상의 접촉들, 및 그 위에 메모리 칩을 갖는 DIMM(dual in-line memory module)을 보유하는 커넥터 또는 메모리 칩과 전기 통신한다. SOC가 데이터를 메모리 칩으로부터 판독하고 메모리 칩에 기록할 때, SOC는 자신의 비아들 중 일부 비아들로, 비아들로부터 트레이스들로, 그리고 제2 세트의 비아들로 그리고 메모리 칩으로 신호들을 전도한다. 메모리 칩은 또한 동일하거나 유사한 루트들을 따라 SOC로 그리고 SOC로부터 신호들을 드라이빙하는 드라이버 회로들을 포함한다. 실시예들의 범위가 임의의 특정 메모리 기술로 제한되지는 않지만, 메모리 칩의 예는 DDR4(double data rate fourth-generation) 동기식 동적 랜덤-액세스 메모리를 포함한다.
[0020] 이 예에서, 메모리 신호들은 차동(differential)보다는 단일-엔드형(single-ended)이다. 따라서, 이러한 예시적인 실시예는 원단 크로스토크를 완화하기 위한 용량성 구조체들을 포함한다. 예컨대, PCB 내의 2개의 인접한 비아들의 서브 세트에 초점을 맞추면, 인접한 비아들 각각은 최상부 층 아래의 PCB 층 내에 용량성 구조체들을 포함할 수 있다. 용량성 구조체들은 비아들의 수직 치수들(vertical dimensions)에 수직인 평면에 형성되고, 용량성 구조체들은 그들 자신의 길이 치수들에서 서로를 향해 연장된다. PCB의 최상부 층은 전기 접촉들에 사용될 수 있는 한편, PCB의 다른 층들은 용량성 구조체들을 호스팅하는 데 이용 가능할 수 있다.
[0021] 용량성 구조체들의 형상들은 2개의 인접한 비아들의 상호 커패시턴스를 증가시키고, 이로써 수학식 1에 따른 원단 크로스토크(far end crosstalk)를 완화한다. 다양한 실시예들에서, 구조체들의 형상들은, 특정 신호 주파수들에서 원하는 레벨의 상호 커패시턴스를 달성하기 위해 시뮬레이션 또는 실험을 통해 선택될 수 있다. 또한, 위의 예가 PCB 비아들에 초점을 맞추고 있지만, 비아들 상에 용량성 구조체들을 포함하는 개념은 SOC 내의 비아들 또는 칩 패키지 내의 비아들에 적용될 수 있다. 사실상, 그러한 용량성 구조체들은 임의의 적절한 수직 전기 연결부에 적용될 수 있다.
[0022] 다른 실시예들은 상기와 유사한 구조체를 갖는 전기 디바이스들에 대한 사용 방법들을 포함하며, 여기서 신호들의 전도는 용량성 구조체들 사이에 전기장 내의 에너지를 저장하고, 이로써 원단 크로스토크를 감소시킨다.
[0023] 도 1은, 다양한 실시예들이 구현될 수 있은 예시적인 전기 디바이스(100)를 예시하는 간략화된 등각도이다. 예시를 용이하게 하기 위해, 도 1은 X, Y 및 Z 축들을 예시하는 범례를 포함한다. Z 축은 비아들(110 및 120)의 수직 치수를 규정한다. 비아들(110 및 120)은 이 예에서 PCB에서 구현되지만, PCB 자체는 비아들(110 및 120)의 뷰를 모호하게 하는 것을 피하기 위해 예시되지 않는다. 그럼에도 불구하고, PCB가 유전체 재료의 복수의 층들을 포함하고, 여기서 층들 각각이 X 및 Y 축들에 의해 규정된 평면에서 연장되는 것을 당업자는 용이하게 인지해야 한다. PCB의 예는 FR-4 유리 에폭시 또는 다른 적절한 재료의 유전체 층들을 포함한다. 비아들(110, 120) 및 다른 도전성 및 용량성 구조체들은 구리 및/또는 다른 적절한 도전체로 구성될 수 있다.
[0024] 비아(110)는 패키지 소켓 핀(도시되지 않음)과의 전기 커플링을 제공하기 위한 패드(111)를 갖는다. 패드(111)는 PCB의 최상부 층 상에 배치된다. 비아(120)는 PCB의 최상부 층 상에 또한 배치된 유사한 패드(121)를 갖는다. 용량성 구조체들(112, 122)은 상호 커패시턴스를 증가시키기 위해 도 1의 실시예에 제공된다. 구체적으로, 용량성 구조체들(112, 122)의 표면적들은 비아 패드(130)와 비교하여 증가된다. 이 예에서, 용량성 구조체들(112, 122)은 동일 평면 상에 있고, PCB 구조체의 단일 층 - 이러한 예에서, PCB 구조체의 최하부 층 상에 배치된다. 또한, 용량성 구조체들(112, 122) 각각은 x-축에서 주요한 치수를 가지며, x-축에서 서로를 향해 연장되지만, 서로 전기적으로 접촉하지는 않는다. 용량성 구조체들(112, 122)은 다른 구조체로의 직접적인 전기적 접촉을 제공하지 않지만, 오히려 그들 개개의 비아들(110, 120) 이외의 구조체들로부터 전기적으로 절연된다.
[0025] 도 1에 도시된 바와 같이, 용량성 구조체들(112, 122)의 형상들은 x-축을 따라 서로를 향해 연장되는 세장형 직사각형 부분들(elongated rectangular portions)을 갖는 부분적으로 반원형이다. 그러나, 실시예들의 범위는 상호 커패시턴스에 대해 원하는 값을 달성하기 위한 임의의 적절한 형상을 포함할 수 있다.
[0026] 위의 수학식 1을 다시 참조하면, 원단 크로스토크는 신호 상승 시간(signal rise time)의 함수이다. 본 예에서, 신호 상승 시간은 대략 50-100ps이고, 동작 전압은 400-800mV이다. 비아들(110, 120) 각각은 중심에서 중심까지 약 1mm만큼 이격되고, 갭(125)의 크기는 대략 100㎛이다. 용량성 구조체들(112, 122)은, 비아들(110, 120)이 신호들을 전도할 때, 전기장의 에너지를 저장하는 동일-평면 평행 플레이트 커패시터를 형성한다. 신호들의 예들은 데이터 신호들 및 또한 클록 신호들을 포함한다. PCB는 Z-축에서 서로의 최상부 상에 적층된 FR-4 재료의 18개의 층들을 포함한다. 위에 제공된 특정 값들은 단지 예를 위한 것이며, 다양한 실시예들이 상호 커패시턴스에 대해 원하는 값을 달성하기에 적절하도록 설계될 수 있음이 이해된다.
[0027] 비아들(110, 120)은 수평 트레이스들(131, 132)과 각각 전기 통신한다. 본 예에서, 전기 접촉 패드들(111, 121)은 SOC(도시되지 않음)로부터 전기 신호들을 수신하고, 수평 트레이스들(131, 132)을 따라 메모리 칩과 연관된 제2 세트의 비아들(도시되지 않음)로 그러한 신호들을 전파한다. 이 예에서, 용량성 구조체들(112, 122)은, 수평 트레이스들(131, 132)에 사용되는 층과 상이하고, 접촉 패드들(111, 121)에 사용되는 층과 상이한 PCB의 층에 배치된다. 다양한 실시예들은 임의의 적합한 층에 용량성 구조체들(112, 122)을 배치할 수 있다. 또한, 도 1의 예가 단지 2개의 비아들(110, 120)과 연관된 용량성 구조체들을 도시하지만, 다양한 실시예들이 임의의 적절한 비아들 및 임의의 적절한 수의 비아들을 갖는 용량성 구조체들을 구현할 수 있다는 것이 이해된다.
[0028] 실시예들의 범위는 다른 형상들 및 어레인지먼트들을 포함한다. 예컨대, 도 2는 일 실시예에 따라 적응된 전기 디바이스(200)의 등각도이다. 전기 디바이스(200)는, PCB의 상이한 층들에 배치되는 용량성 구조체들(210, 220)을 포함한다. 이 예에서, 용량성 구조체들(220)은 도 1의 예의 용량성 구조체들(112, 122)과 형상면에서 유사하다.
[0029] 본 예에서, 용량성 구조체들(220)은 PCB의 최하부 층에 형성되는 반면, 용량성 구조체(210)는 그 최하부 층 위의 층에 형성된다. 용량성 구조체들(220)은, X-Y 평면 내의 자신들 개개의 주요한 치수들에서, 인접한 비아(250)를 향해 연장된다. 용량성 구조체(210)는, 상이한 X-Y 평면에서 비아(250)로부터 직각으로 그리고 인접한 비아들(230, 240)을 향해 연장되는 플레이트들로서 형성된다.
[0030] 용량성 구조체들(210 및 220)은 또한 상호 커패시턴스를 증가시키고, 이로써 유도성 크로스토크를 감소시키도록 작동한다. 예컨대, 비아(230)와 연관된 용량성 구조체(220a)는, 비아(230)를 향해 연장되는 구조체(210)의 암(arm)을 갖는 평행한 플레이트 커패시터를 형성함으로써 비아(250)와의 상호 커패시턴스를 증가시킨다. 비아(240)와 연관된 용량성 구조체(220b)는, 비아(240)를 향해 연장되는 구조체(210)의 암을 갖는 평행한 플레이트 커패시터를 형성함으로써 비아(250)와의 상호 커패시턴스를 증가시킨다.
[0031] 위의 도 1의 실시예와 유사하게, 비아들(230-250)은 구리 또는 다른 적절한 도전체로 구성되고, z-축을 따른 수직 치수를 가질 수 있는 반면에, PCB(도시되지 않음)의 층들은 z-축을 따라 적층된 상이한 X-Y 평면들에 있다. 수평 트레이스(260)는 비아(230)와 다른 비아(도시되지 않음) 사이의 전기 커플링을 제공한다. 접촉 패드들(211)은 도 1의 실시예의 패드들(111, 121)과 유사하다.
[0032] 또 다른 형상 및 어레인지먼트가 도 3의 실시예에 도시된다. 도 3은 일 실시예에 따라 적응된 예시적인 전기 디바이스(300)의 등각 예시이다. 전기 디바이스(300)는 비아들(330 및 340)을 포함한다. 비아들(330 및 340)은 도 1의 접촉 패드들(111 및 121)과 유사한 접촉 패드들(311)을 포함한다. 또한, 수평 트레이스들(350 및 360)은 비아들(330 및 340)로부터 제2 서브세트의 비아들(도시되지 않음)로 신호들을 각각 전도한다. 다시 한번, 비아들(330 및 340)의 수직 치수들은 z-축을 따르고, PCB(도시되지 않음)의 층들은 z-축으로 적층된 X-Y 평면들에 형성된다.
[0033] 용량성 구조체들(310 및 320)은 인접한 비아를 향해 연장되는 짧은 트레이스들을 갖는 원형 패드들로서 형성된다. 이 예에서, 구조체(310)는 구조체(320)와 상이한 층에 형성된다. 그러나, 실시예들의 범위는 동일한 층에 형성되는 구조체들(310 및 320)을 포함할 수 있다. 다시 한번, 구조체들(310 및 320)은, 구조체들(310 및 320)의 수평 트레이스들 사이에 전기장의 에너지를 저장함으로써 상호 커패시턴스를 증가시키도록 동작한다.
[0034] 또한, 용량성 구조체들(310 및 320)은 수평 트레이스들(350 및 360) 및 접촉 패드들(311)과 상이한 층들에 형성된다. 다시 말해서, 용량성 구조체들(310 및 320)은 PCB의 최상부 층 아래의 층에 형성되고, 그러한 층들은 적어도 비아들(330 및 340)에 관련하여 전기 신호들을 전도하는 데 사용되지 않는다.
[0035] 도 1-3에 도시된 위의 실시예들에서, 용량성 구조체들에 의해 제공되는 상호 커패시턴스의 양은 개개의 용량성 구조체의 표면적을 증가시키거나 감소시킴으로써 설계 단계에서 조정될 수 있다. 일반적으로, 구조체의 더 큰 표면적은 그 구조체에 의해 제공되는 더 큰 상호 커패시턴스로 이어진다. 부가적으로, 도 1-3의 용량성 구조체들에 의해 제공되는 상호 커패시턴스의 양은 용량성 구조체들 사이의 거리를 증가 또는 감소시킴으로써 설계 단계에서 조정될 수 있어서, 더 짧은 거리는 일반적으로 상호 커패시턴스를 증가시킨다. 또한, 위에 도시된 실시예들이 PCB들과 관련하여 설명되지만, 실시예들의 범위는 반도체 칩 자체에, 패키지에 또는 다른 적절한 장소에서와 같이 다른 곳에서 구현되는 수직 전기 커넥터들을 포함할 수 있다.
[0036] 도 4는 일 실시예에 따라 적응된 예시적인 디바이스 스택(400)의 예시이다. 디바이스 스택(400)은, 도 1-3과 관련하여 위에 설명된 구조체들이 구현될 수 있는 환경의 예이다. 반도체 다이(405)는 SOC 또는 다른 프로세싱 디바이스를 포함할 수 있거나, 메모리 칩을 포함할 수 있다. 본원에 도시되지 않지만, 반도체 다이(405)가 다이 자체 내에 하나 이상의 금속층들을 수직으로 연결하는 비아들을 포함할 수 있다는 것이 이해된다.
[0037] 반도체 다이(405)는 반도체 다이 패키지(410) 상에 배치된다. 반도체 다이 패키지(410)는 다이(405)에 기계적 지지(mechanical support) 및 전기적 연결들을 제공한다. 패키지(410)의 재료들의 예들은 플라스틱, 세라믹 또는 유전체, 이를테면 다수의 층들에 배열된 FR-4를 포함할 수 있다. 도 4는 비아(411)로 예시된 다수의 비아들을 도시한다. 비아(411)는 다이(405)의 밑면에 있는 하나 이상의 접촉들(도시되지 않음)과 소켓(420) 내의 소켓 핀들 사이의 전기 커플링을 제공한다. 핀(421)은 소켓(420)의 소켓 핀의 예이다. 일부 예들에서, 소켓(420)은 패키지의 부분인 반면, 다른 실시예들에서, 소켓(420)은 물리적으로 별개의 컴포넌트일 수 있다. 임의의 경우에, 패키지(410) 및 소켓(420)은 반도체 다이(405)와 인쇄 회로 기판(430) 사이에 전기 커플링을 제공한다.
[0038] 소켓(420)은, 소켓 핀(421)과 같은 소켓 핀들이 접촉 패드(433)와 같은 접촉 패드들에 커플링되도록 인쇄 회로 기판(430)에 실장된다. 도 1-3의 실시예들의 접촉 패드들의 예들은 그러한 접촉 패드들(111, 121, 211 및 311)을 포함한다. 도 4는 다수의 비아들을 도시하는데, 이들 비아들 중 비아(431)가 일례이다. 또한, PCB(430)는 금속층(432)으로 예시된 다수의 금속층들을 포함한다. 금속층들 각각은 개개의 유전체 층 상에 배치되고, 여기서 PCB(430)는 복수의 유전체 층들로 구성된다. PCB(430)의 비아들은, 전기 신호들이, 예컨대, 수평 트레이스들을 사용하여 PCB의 한 층에서 PCB의 다른 층으로 잔달되게 할 수 있다.
[0039] 도 4의 예시는 Z-X 평면에서의 절단면이어서, 금속층들이 에지-온(edge-on)으로 도시된다. 이는, 용량성 구조체들이 구현될 수 있는 이러한 금속층들 내에 있다. 도 4에 의해 제공되는 에지-온 뷰(edge-on view)에서, 다양한 예들이 PCB(430)의 금속층들 내에서 구현될 수 있는 방법의 예시들을 도 1-3의 예시가 제공하지만, 용량성 구조체들이 반드시 수평 트레이스들로부터 식별 가능하지는 않다는 것이 이해된다.
[0040] 위에 언급된 바와 같이, 도 1-3의 예들은 PCB, 이를테면, PCB(430)의 금속층들 내의 비아들 및 용량성 구조체들을 설명한다. 그러나, 다른 실시예들은 패키지(410)의 비아들(예컨대, 411) 또는 반도체 다이(405) 내의 비아들에서 유사한 용량성 구조체들을 구현할 수 있다. 구체적으로, 시뮬레이션 또는 실험을 사용하여, 설계자는, 원하는 레벨의 상호 커패시턴스를 달성하기 위해 용량성 구조체들의 형상들 및 용량성 구조체들 간의 거리들을 반복적으로 변경할 수 있다. 도 1-3과 관련하여 위에 설명된 형상들 및 거리들은 특정 구조적 치수들 및 신호 상승 시간들에 대한 예들이며, 그러한 형상들 및 거리들은 상이한 구조체들 및 상이한 상승 시간들에 유익하도록 적절하게 수정될 수 있다.
[0041] 도 5는 일 실시예에 따라 적응된 컴퓨팅 디바이스, 이를테면, 스마트 폰, 태블릿 컴퓨터 또는 서버 메인보드의 내부 컴포넌트들(500)의 예시이다. 칩 패키지(510)는 SOC를 포함하고, 칩 패키지(510)는 PCB(530)에 실장된다. 유사하게, 칩 패키지(520)는 메모리 칩을 포함하고, 칩 패키지(520)는 또한 PCB(530)에 실장된다. SOC(도시되지 않음)는, 도 4에 관련하여 위에 설명된 바와 같이, 칩 패키지(510)의 수직 전기 커넥터들 및 PCB(530)와 전기 통신한다. 유사한 방식으로, 메모리 칩(도시되지 않음)은 칩 패키지(520)의 수직 전기 커넥터들 및 PCB(530)와 전기 통신한다.
[0042] PCB(530)는, 칩 패키지(510)와 전기 통신하는 비아들(531)을 포함한다. PCB(530)는 또한, 칩 패키지(520)와 전기 통신하는 비아들(534)을 포함한다. 비아들(531)은 수평 트레이스들(533)에 의해 비아들(534)에 전기적으로 커플링된다. 도 5는 엔드-온 뷰(end-on view)를 제공하여, 수평 트레이스들(533)은 단일 라인으로 표현되지만, 비아들(531)이 다수의 그리고 별개의 수평 트레이스들을 사용하여 비아들(534)에 연결될 수 있다는 것이 이해된다. 일 예에서, SOC 및 메모리 칩은 DDR4, 제5 세대 동기식 동적 랜덤-액세스 메모리(DDR5) 또는 다른 적합한 기술과 연관된 프로토콜들에 따라 비아들(531), 수평 트레이스들(533) 및 비아들(534) 기술에 의해 통신한다.
[0043] 또한, 이 예에서, 비아들(531)은 도 1의 용량성 구조체들(112 및 122)과 유사한 용량성 구조체들(532)을 포함한다. 그러나, 도 2 및 3의 용량성 구조체들과 같은, 다른 실시예의 용량성 구조체들이 부가적으로 또는 대안적으로 PCB(530)에서 구현될 수 있다는 것이 이해된다.
[0044] 도 5에 도시되지는 않지만, 컴퓨팅 디바이스가 다른 컴포넌트들, 이를테면, 배터리, 다른 인쇄 회로 기판들, 다른 집적 회로 칩들 및 칩 패키지들 등을 포함할 수 있다는 것이 이해된다. 배터리, 인쇄 회로 기판들 및 집적 회로 칩들은, 그들이 컴퓨팅 디바이스의 물리적 하우징 내에 둘러싸이도록, 컴퓨팅 디바이스 내에 배치된다.
[0045] 다양한 실시예들은 종래의 시스템들에 비해 하나 이상의 장점들을 제공할 수 있다. 예컨대, 일부 종래의 시스템들은 원단 크로스토크를 감소시키기 위한 구조체들을 수평 트레이스들에 추가한다. 그러나, 본원에 설명된 실시예들은, 특정 비아들에 의해 전기 신호들을 전도하는 데 사용되지 않는 인쇄 회로 기판, 패키지 또는 반도체 다이의 층들을 사용함으로써 더 공간 효율적일 수 있다. 예컨대, 도 1-3의 실시예들에서, 용량성 구조체들은, 비아들이 수평 트레이스들을 위해 사용하지 않는 층들 상에 배치되는 도전성 재료의 형상들을 포함한다. 이러한 추가 도전성 재료는 거의 또는 전혀 추가 비용없이 설계에 추가될 수 있다.
[0046] 용량성 구조체들 자체들은 다른 구조체들에 직접적으로 전기 접촉하지 않고, 따라서 특정 값의 상호 커패시턴스를 달성하기 위해 최적화될 수 있은 다양한 임의의 형상들 중 임의의 형상을 취할 수 있다. 또한, 용량성 구조체들의 형상들 및 설계들은, 수용 가능한 파라미터들이 발견될 때까지 반복적으로 조정 및 시뮬레이션하는 것을 포함하여, 시뮬레이션 소프트웨어를 반복적인 방식으로 사용하여 효율적으로 결정될 수 있다.
[0047] 전기 신호를 전송하는 예시적인 방법(600)의 흐름도가 도 6에 예시된다. 일 예에서, 방법(600)은 도 1-5에 도시된 것들과 같은 전기 디바이스의 사용 동안에 수행된다.
[0048] 액션(610)에서, 전기 디바이스는 제1 수직 전기 연결부에서 전기 신호를 전도한다. 전기 신호의 예는 데이터 신호 또는 클록 신호를 포함할 수 있다. 전기 신호는 하나의 전압에 있는 일부 부분들 및 다른 전압에 있는 일부 부분들을 포함하고, 이로써 디지털 1들 및 0들을 나타낸다. 클록 신호가 주기적이고 교번할 수 있은 반면, 데이터 신호는 행(row)에서 동일한 값들의 다수의 인스턴스들을 포함할 수 있다. 또한, 이 예에서, 전기 신호는 차동보다는 단일-엔드형이고, 따라서 크로스토크 현상이 더 쉽게 발생하게 한다. 그러나, 원단 크로스토크는 본원에 설명된 구조체들 및 기술들을 사용하여 완화될 수 있다.
[0049] 액션(610)의 예는 도 5의 수평 트레이스들(533)을 통해 비아들(531) 중 하나로부터 비아들(534) 중 다른 하나로(또는 그 역도 가능함) 전기 신호를 전도하는 것을 포함한다. 비아 그 자체는 구조체의 한 층(예컨대, PCB, 패키지, 반도체 다이)으로부터 구조체의 다른 층으로의 전기 신호의 통신을 제공한다. 예컨대, 도 5의 예에서, 전기 신호는 PCB(530)의 최상부 층의 비아(531)로 통신되고, PCB(530)의 하위층의 수평 트레이스(533)를 따라 전도된다. 그러나, 신호의 전도는 개개의 비아들(531) 사이에서 크로스토크를 생성할 수 있다.
[0050] 액션(620)에서, 전기 신호를 전도하는 동안, 제1 수직 전기 연결부 및 제2 수직 전기 연결부는 상호 커패시턴스에 의해 전기장의 에너지를 저장한다. 예컨대, 도 5에서, 비아들(531)은 용량성 구조체들(532)을 포함한다. 용량성 구조체들(532)은 2개의 특정 비아들(531) 사이에 상호 커패시턴스를 추가한다. 도 1-3에 도시된 설계들에 따르면, 용량성 구조체들은, 수학식 1에 따라 원단 크로스토크를 감소 또는 제거하기 위해 상호 커패시턴스를 증가시킬 수 있다.
[0051] 컴퓨팅 디바이스가 정상적인 사용 동안에 동작할 때, 컴퓨팅 디바이스는 수직 전기 연결부들 및 수평 트레이스들의 사용에 의해 하나의 칩으로부터 다른 칩으로 초당 수백만 또는 수십억의 디지털 비트들을 전도할 수 있다. 따라서, 컴퓨팅 디바이스는 칩들의 클록 주파수와 연관된 주파수에서 그리고 반복적으로 액션들(610 및 620)을 수행할 수 있다. 칩들의 예는 SOC와 같은 프로세싱 칩, 및 DDR4 또는 다른 기술들을 사용하여 통신하는 메모리 칩을 포함한다.
[0052] 실시예들의 범위는 도 6에 도시된 특정 방법에 제한되지 않는다. 다른 실시예들은 하나 이상의 액션들을 부가, 생략, 재배열 또는 수정할 수 있다. 예컨대, 방법(600)은 액션들(610 및 620)이 직렬로 수행된다는 것을 의미하는 것으로 의도되지 않고, 오히려, 그들이 동작 예들에서 실질적으로 동시에 발생하는 것으로 이해된다.
[0053] 당업자들이 이제 인식할 바와 같이 그리고 당면한(at hand) 특정한 애플리케이션에 의존하여, 많은 변형들, 치환들 및 변경들이, 본 개시내용의 사상 및 범위를 벗어나지 않으면서, 본 개시내용의 재료들, 장치, 구성들 및 디바이스들의 사용 방법들에서 그리고 그에 대해 행해질 수 있다. 이러한 관점에서, 본 개시내용의 범위는, 본 명세서에 예시되고 설명된 특정한 실시예들이 단지 본 개시내용의 몇몇 예들에만 의한 것이므로, 그 특정한 실시예들의 범위로 제한되지 않아야 하며, 오히려, 아래에 첨부된 청구항들 및 그들의 기능적인 등가물들의 범위와 완전히 동등해야 한다.

Claims (16)

  1. 복수의 유전체 층들을 갖는 구조체 ― 상기 구조체는 상기 유전체 층들의 최상부 층으로부터 상기 유전체 층들의 최하부 층으로 연장되는 복수의 수직 전기 연결부들을 더 가짐 ―;
    상기 복수의 수직 전기 연결부들 중 제1 수직 전기 연결부 ― 상기 제1 수직 전기 연결부는 상기 제1 수직 전기 연결부의 수직 치수(vertical dimension)에 수직인 평면에서 연장되는 제1 용량성 구조체(capacitive structure)를 포함하고, 상기 제1 용량성 구조체는 상기 복수의 유전체 층들 중 제1 유전체 층 상에 배치되고, 상기 제1 유전체 층은 상기 최상부 층 아래에 있음 ―; 및
    상기 평면에서 연장되고 상기 제1 유전체 층 상에 배치된 제2 용량성 구조체를 포함하는, 상기 복수의 수직 전기 연결부들 중 제2 수직 전기 연결부를 포함하고,
    상기 제1 용량성 구조체는 세장형 형상(elongated shape)이고, 상기 제1 용량성 구조체의 길이 치수(length dimension)는 상기 제2 용량성 구조체를 향해 연장되는,
    전기 디바이스.
  2. 제1 항에 있어서,
    상기 제1 유전체 층은 상기 최상부 층과 상기 최하부 층 사이에 있는,
    전기 디바이스.
  3. 제1 항에 있어서,
    상기 제1 용량성 구조체 및 상기 제2 용량성 구조체는 상기 최하부 층 상에 배치되는,
    전기 디바이스.
  4. 제1 항에 있어서,
    상기 제2 용량성 구조체 또한 세장형 형상이고, 상기 제2 용량성 구조체의 길이 치수는 상기 제1 용량성 구조체를 향해 연장되는,
    전기 디바이스.
  5. 제1 항에 있어서,
    상기 복수의 유전체 층들을 갖는 구조체는 반도체 다이 패키지(semiconductor die package)를 포함하는,
    전기 디바이스.
  6. 제1 항에 있어서,
    상기 복수의 유전체 층들을 갖는 구조체는 반도체 다이를 포함하는,
    전기 디바이스.
  7. 복수의 유전체 층들을 갖는 구조체 ― 상기 구조체는 상기 유전체 층들의 최상부 층으로부터 상기 유전체 층들의 최하부 층으로 연장되는 복수의 수직 전기 연결부들을 더 가짐 ―;
    상기 복수의 수직 전기 연결부들 중 제1 수직 전기 연결부 ― 상기 제1 수직 전기 연결부는 상기 제1 수직 전기 연결부의 수직 치수에 수직인 평면에서 연장되는 제1 용량성 구조체를 포함하고, 상기 제1 용량성 구조체는 상기 복수의 유전체 층들 중 제1 유전체 층 상에 배치되고, 상기 제1 유전체 층은 상기 최상부 층 아래에 있음 ―;
    상기 평면에서 연장되고 상기 제1 유전체 층 상에 배치된 제2 용량성 구조체를 포함하는, 상기 복수의 수직 전기 연결부들 중 제2 수직 전기 연결부 ― 상기 복수의 유전체 층들을 갖는 상기 구조체는 PCB(Printed Circuit Board)를 포함함 ―;
    상기 PCB의 최상부 표면과 통신하고, 상기 제1 수직 전기 연결부 및 상기 제2 수직 전기 연결부와 전기 통신하는 복수의 소켓 핀들(socket pins);
    상기 복수의 소켓 핀들의 최상부 상에 배치되고, 상기 복수의 소켓 핀들과 전기 통신하는 제1 세트의 전기 접촉들(electrical contacts)을 갖는 반도체 다이 패키지; 및
    상기 반도체 다이 패키지에 실장되고, 상기 반도체 다이 패키지와 전기 통신하는 제2 세트의 전기 접촉들을 갖는 반도체 다이를 포함하는,
    전기 디바이스.
  8. 제1 수직 전기 연결부에서 전기 신호를 전도(conduct)하는 단계; 및
    상기 전기 신호를 전도하는 동안에, 상기 제1 수직 전기 연결부와 제2 수직 전기 연결부 사이의 상호 커패시턴스(mutual capacitance)에 의한 전기장의 에너지를 저장하는 단계를 포함하고,
    상기 제1 수직 전기 연결부 및 상기 제2 수직 전기 연결부 각각은 다중-층(multi-layer) 유전체 구조체에서 구현되고, 추가로 상기 제1 수직 전기 연결부는 상기 제1 수직 전기 연결부의 수직 치수에 수직인 평면에서 연장되는 제1 용량성 구조체를 포함하고, 추가로 상기 제2 수직 전기 연결부는 상기 평면에서 연장되는 제2 용량성 구조체를 포함하고, 상기 제1 용량성 구조체 및 제2 용량성 구조체는 상기 다중-층 유전체 구조체의 동일한 층 내에 위치되는,
    방법.
  9. 제8 항에 있어서,
    상기 전기 신호를 전도하는 단계는 상기 전기 신호를 메모리 디바이스로 또는 상기 메모리 디바이스로부터 전도하는 단계를 포함하는,
    방법.
  10. 제9 항에 있어서,
    상기 상호 커패시턴스에 의한 전기장의 에너지를 저장하는 단계는 적어도 부분적으로 상기 제1 용량성 구조체 및 상기 제2 용량성 구조체에 의해 전기장의 에너지를 저장하는 단계를 포함하는,
    방법.
  11. 제10 항에 있어서,
    상기 제1 수직 전기 연결부에서 상기 전기 신호를 전도하는 단계는,
    수평 전기 트레이스(horizontal electrical trace)에서 상기 전기 신호를 상기 제1 수직 전기 연결부로부터, 상기 수평 전기 트레이스와 통신하는 제3 수직 전기 연결부로 전도하는 단계를 포함하고,
    상기 수평 전기 트레이스는 상기 다중-층 유전체 구조체 중, 상기 제1 용량성 구조체 및 상기 제2 용량성 구조체와 상이한 층에 있는,
    방법.
  12. 제11 항에 있어서,
    상기 제1 수직 전기 연결부에서 상기 전기 신호를 전도하는 단계는,
    상기 다중-층 유전체 구조체의 층들 사이에서 상기 전기 신호를 전도하는 단계를 포함하는,
    방법.
  13. 복수의 유전체 층들을 갖는 구조체;
    상기 유전체 층들 중의 유전체 층들 사이에서 전기 신호를 전도하기 위한 제1 수직 수단 ― 상기 제1 수직 수단은 상기 제1 수직 수단의 수직 치수에 수직인 평면에서 연장되는 제1 상호 커패시턴스 구조체를 포함하고, 상기 제1 상호 커패시턴스 구조체는 상기 복수의 유전체 층들 중 제1 유전체 층 상에 배치되고, 상기 제1 유전체 층은 최상부 층 아래에 있음 ―; 및
    상기 유전체 층들 중의 유전체 층들 사이에서 전기 신호를 전도하기 위한 제2 수직 수단을 포함하고,
    상기 제2 수직 수단은 상기 평면에서 연장되고 상기 제1 유전체 층 상에 배치된 제2 상호 커패시턴스 구조체를 포함하고,
    상기 제1 상호 커패시턴스 구조체는 세장형 형상을 포함하고, 상기 제1 상호 커패시턴스 구조체의 길이 치수는 상기 제2 상호 커패시턴스 구조체를 향해 연장되는,
    장치.
  14. 제13 항에 있어서,
    상기 제1 상호 커패시턴스 구조체 및 상기 제2 상호 커패시턴스 구조체는 상기 복수의 유전체 층들의 최하부 층 상에 배치되는,
    장치.
  15. 제13 항에 있어서,
    상기 복수의 유전체 층들을 갖는 구조체는 반도체 다이 패키지를 포함하는,
    장치.
  16. 복수의 유전체 층들을 갖는 구조체;
    상기 유전체 층들 중의 유전체 층들 사이에서 전기 신호를 전도하기 위한 제1 수직 수단 ― 상기 제1 수직 수단은 상기 제1 수직 수단의 수직 치수에 수직인 평면에서 연장되는 제1 상호 커패시턴스 구조체를 포함하고, 상기 제1 상호 커패시턴스 구조체는 상기 복수의 유전체 층들 중 제1 유전체 층 상에 배치되고, 상기 제1 유전체 층은 최상부 층 아래에 있음 ―;
    상기 유전체 층들 중의 유전체 층들 사이에서 전기 신호를 전도하기 위한 제2 수직 수단 ― 상기 제 2 수직 수단은 상기 평면에서 연장되고 상기 제1 유전체 층 상에 배치된 제2 상호 커패시턴스 구조체를 포함하고, 상기 복수의 유전체 층들을 갖는 구조체는 PCB(Printed Circuit Board)를 포함함 ―;
    상기 PCB의 최상부 표면과 통신하고, 상기 제1 수직 수단 및 상기 제2 수직 수단과 전기 통신하는 복수의 소켓 핀들;
    상기 복수의 소켓 핀들의 최상부 상에 배치되고, 상기 복수의 소켓 핀들과 전기 통신하는 제1 세트의 전기 접촉들을 갖는 반도체 다이 패키지; 및
    상기 반도체 다이 패키지에 실장되고, 상기 반도체 다이 패키지와 전기 통신하는 제2 세트의 전기 접촉들을 갖는 반도체 다이를 포함하는,
    장치.
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