WO2017038905A1

WO2017038905A1 - 半導体装置、チップモジュール及び半導体モジュール

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Publication number: WO2017038905A1
Application number: PCT/JP2016/075578
Authority: WO
Inventors: 成瀬峰信
Original assignee: アイシン・エィ・ダブリュ株式会社
Priority date: 2015-08-31
Filing date: 2016-08-31
Publication date: 2017-03-09
Also published as: CN107949909B; KR20180016602A; JPWO2017038905A1; US20180197801A1; EP3312878A1; US10707159B2; JP6468360B2; EP3312878A4; EP3916778A1; CN107949909A; EP3598488B1; EP3916779A1; KR102035947B1; EP3598488A1

Abstract

スルーホールによって配線の有効面積が減少することを抑制し、安定して電源供給が可能な技術を提供する。半導体装置（１）は、複数の配線層（３１，３２，３３，３９）及びスルーホール（ＴＨ）を有する主基板（３）においてチップモジュール（５Ｍ）が実装される表層配線層（３１）に、内周側電源端子群（１４１ｇ）及び外周側電源端子群（１６ｇ）を介して半導体チップ（５１ｐ）に電力を供給する表層電源経路（４０）を有する。表層電源経路（４０）は、直交方向（Ｚ）に見て内周側電源端子群（１４１ｇ）及び外周側電源端子群（１６ｇ）と重複し、内周側電源端子群（１４１ｇ）と接続される位置から主基板（３）の外周側に向かう方向（Ｙ）に延びるように連続して形成されている。

Description

半導体装置、チップモジュール及び半導体モジュール

　本発明は、複数層の配線層及びスルーホールを有する回路基板と、半導体モジュール又はチップモジュールとを備えた半導体装置、チップモジュール、半導体モジュールに関する。

　特開平１０－３０３５６２号公報（特許文献１）には、配線の引き回しが容易であるとともに安定した電源の供給が可能な回路基板の技術が開示されている。回路基板に、多くの接続端子を持つＢＧＡ（Ball Grid Array）タイプの半導体モジュールなどを実装する場合、全ての配線を回路基板の表層の配線層のみで完結することは困難である。このため、そのような半導体モジュールを実装する回路基板は、一般的には、複数層の配線層、及び、複数層の配線層の間をつなぐスルーホールを有している。また、このような半導体モジュールは消費電力も大きくなる傾向があり、電源を供給する電源配線には広い配線幅を確保することが求められる。上記文献では、信号を伝達するスルーホールとの絶縁を保つために、スルーホールの周囲の電源配線が除去されることによって、電源配線が分断されたり、面積が狭くなったりすることを抑制している。具体的には、電源配線を貫通するスルーホールを規則的に並べることによって、電源配線の中での配線除去領域がつながってしまうことを避け、電源配線の幅や面積を充分確保して、安定した電源の供給を可能にしている。しかし、電源配線をスルーホールが貫通するので、スルーホールとの導通を防ぐための配線除去領域を設ける分だけ、電源配線が占める領域における電源配線の有効面積は低くなる。そこで、スルーホールの影響を受けることなく高い有効面積を有して電源配線を設ける技術が望まれる。

特開平１０－３０３５６２号公報

　上記背景に鑑みて、スルーホールによって配線の有効面積が減少することを抑制し、安定して電源供給が可能な技術の提供が望まれる。

　半導体装置は、１つの態様として、
　パッケージ基板に少なくとも１つの半導体ダイが支持された半導体チップを少なくとも１つ上面に支持固定する矩形板状のモジュール基板、及び、前記モジュール基板の下面に沿って平面配置されて前記半導体チップと電気的に接続される複数の接続端子を備えたチップモジュールと、
　複数層の配線層を有し、前記チップモジュールが複数の前記接続端子を介して表面実装される基板であって、当該基板を貫通して複数の前記配線層を電気的に接続可能なスルーホールが複数個形成された主基板と、を備え、
　前記半導体チップは、前記モジュール基板に支持される被支持面に沿って平面配置されて前記モジュール基板と電気的に接続される複数のチップ端子を有し、
　複数の前記チップ端子は、前記半導体チップに電力を供給する複数のチップ電源端子を含み、
　複数の前記チップ電源端子は、複数の前記チップ端子が平面配置された配置領域の外縁よりも内側に配置され、
　前記チップモジュールは、前記半導体チップが前記モジュール基板に実装され、複数の前記チップ端子の配置と複数の前記接続端子の配置とが前記モジュール基板において並び替えられており
　複数の前記接続端子は、前記モジュール基板の各辺に沿って複数列の矩形環状に配列されると共に、複数の前記接続端子は、前記モジュール基板の中心側に配列された内周側端子群と、前記内周側端子群よりも外周側に配列された外周側端子群とを含み、
　前記内周側端子群は、前記半導体チップに電力を供給する内周側電源端子群を含み、
　前記外周側端子群は、前記内周側電源端子群の少なくとも一部と同一系統の外周側電源端子群を含み、
　前記内周側電源端子群は、前記モジュール基板の板面に直交する方向に見て前記半導体チップと少なくとも一部が重複する位置に配置され、
　前記外周側電源端子群は、前記内周側電源端子群から前記外周側端子群の最外周端子まで連続して並ぶように配列され、
　前記主基板は、前記チップモジュールが実装される表層配線層に、前記内周側電源端子群及び前記外周側電源端子群を介して前記半導体チップに電力を供給する表層電源経路を有し、
　前記表層電源経路は、前記チップモジュールが前記主基板に実装された状態で、前記主基板の基板面に直交する直交方向に見て前記内周側電源端子群及び前記外周側電源端子群と重複し、前記内周側電源端子群と接続される位置から前記主基板の外周側に向かって延びるように連続して形成されている。

　また、パッケージ基板に少なくとも１つの半導体ダイが支持された半導体チップを少なくとも１つ上面に支持固定する矩形板状のモジュール基板、及び、前記モジュール基板の下面に沿って平面配置されて前記半導体チップと電気的に接続される複数の接続端子を備えたチップモジュールは、１つの態様として、
　前記半導体チップは、前記モジュール基板に支持される被支持面に沿って平面配置されて前記モジュール基板と電気的に接続される複数のチップ端子を有し、
　複数の前記チップ端子は、前記半導体チップに電力を供給する複数のチップ電源端子を含み、
　複数の前記チップ電源端子は、複数の前記チップ端子が平面配置された配置領域の外縁よりも内側に配置され、
　前記半導体チップは、前記モジュール基板に実装され、
　複数の前記チップ端子の配置と複数の前記接続端子の配置とは、前記モジュール基板において並び替えられており、
　複数の前記接続端子は、前記モジュール基板の各辺に沿って複数列の矩形環状に配列されると共に、複数の前記接続端子は、前記モジュール基板の中心側に配列された内周側端子群と、前記内周側端子群よりも外周側に配列された外周側端子群とを含み、
　前記内周側端子群は、前記半導体チップの電源端子に接続される内周側電源端子群を含み、
　前記外周側端子群は、前記内周側電源端子群の少なくとも一部と同一系統の外周側電源端子群を含み、
　前記内周側電源端子群は、前記モジュール基板の板面に直交する方向に見て、前記半導体チップと少なくとも一部が重複する位置に配置され、
　前記外周側電源端子群は、前記内周側電源端子群から前記外周側端子群の最外周端子まで連続して並ぶように配列されている。

　上記の構成によれば、内周側電源端子群がモジュール基板の板面に直交する方向に見て、半導体チップと少なくとも一部が重複する位置に配置されているから、半導体チップの直下に内周側電源端子群が配置されていることになる。従って、半導体チップの電源端子とチップモジュールの電源端子とを短い配線距離で接続することができ、配線におけるインピーダンスを低く抑えることができる。尚、半導体ダイへの電源供給経路を短く形成するために、一般的にチップ電源端子は、半導体ダイの直下に設けられる（一般的にモジュール基板とパッケージ基板とは平行状に配置されるので、モジュール基板（パッケージ基板）の板面に直交する方向に見て、半導体ダイの少なくとも一部と重複する位置に、チップ電源端子が設けられる。）。従って、内周側電源端子群は、モジュール基板の板面に直交する方向に見て、半導体ダイと少なくとも一部が重複する位置に配置されているということもできる。

　また、半導体装置においては、半導体チップに電力を供給する表層電源経路が、チップモジュールが実装される表層配線層に形成される。この表層電源経路は、モジュール基板を介して半導体チップに電力を供給する内周側電源端子群及び外周側電源端子群と、直交方向に見て重複している。従って、表層配線層において表面実装されるとチップモジュールの内周側電源端子群及び外周側電源端子群は、直接、表層電源経路と接続される。また、表層電源経路には、他の信号を引き出すためのスルーホールを設ける必要もなく、孔や絶縁領域を設ける必要もないので、表層電源経路のインピーダンスも低く抑えることができる。このように、上記の構成によれば、スルーホールによって配線の有効面積が減少することを抑制し、安定して電源供給が可能な半導体装置並びにチップモジュールを提供することができる。

　例えば、半導体チップが汎用的なマイクロコンピュータやＤＳＰのようなプロセッサである場合、その端子配置（チップ端子の端子配置）は、半導体ベンダーによって決定されている。つまり、これらのマイクロコンピュータやＤＳＰを利用して装置を生産する装置メーカーにとって好適な端子配置とはなっていない場合も多い。マイクロコンピュータやＤＳＰの端子配置が装置メーカーに好適な配置となるように、専用品として生産することは不可能ではないが、専用品化のための開発費等を考慮すると採算が取れず現実的ではない。チップモジュールでは、モジュール基板上の配線によって端子配置を変換できるので、チップモジュールにおける接続端子の端子配置を、装置メーカーにとって好適な端子配置とすることができる。その結果、上述したように、主基板の表層配線層に形成される表層電源経路により、半導体チップに電力を供給することができる。

　また、１つの態様として、半導体装置は、
少なくとも１つの半導体素子を上面に支持固定する矩形板状の支持基板、及び、前記支持基板の下面に沿って平面配置されて前記半導体素子と電気的に接続される複数の接続端子を備えた半導体モジュールと、
　複数層の配線層を有し、前記半導体モジュールが複数の前記接続端子を介して表面実装される基板であって、当該基板を貫通して複数の前記配線層を電気的に接続可能なスルーホールが複数個形成された主基板と、を備え、
　複数の前記接続端子は、前記支持基板の各辺に沿って複数列の矩形環状に配列されると共に、複数の前記接続端子は、前記支持基板の中心側に配列された内周側端子群と、前記内周側端子群よりも外周側に配列された外周側端子群とを含み、
　前記内周側端子群は、前記半導体素子の内の１つである対象半導体素子に電力を供給する内周側電源端子群を含み、
　前記外周側端子群は、前記内周側電源端子群の少なくとも一部と同一系統の外周側電源端子群を含み、
　前記内周側電源端子群は、前記支持基板の板面に直交する方向に見て前記対象半導体素子と少なくとも一部が重複する位置に配置され、
　前記外周側電源端子群は、前記内周側電源端子群から前記外周側端子群の最外周端子まで連続して並ぶように配列され、
　前記主基板は、前記半導体モジュールが実装される表層配線層に、前記内周側電源端子群及び前記外周側電源端子群を介して前記対象半導体素子に電力を供給する表層電源経路を有し、
　前記表層電源経路は、前記半導体モジュールが前記主基板に実装された状態で、前記主基板の基板面に直交する直交方向に見て前記内周側電源端子群及び前記外周側電源端子群と重複し、前記内周側電源端子群と接続される位置から前記主基板の外周側に向かって延びるように連続して形成されている。

　また、少なくとも１つの半導体素子を上面に支持固定する矩形板状の支持基板、及び、前記支持基板の下面に沿って平面配置されて前記半導体素子と電気的に接続される複数の接続端子を備えた半導体モジュールは、１つの態様として、
　複数の前記接続端子は、前記支持基板の各辺に沿って複数列の矩形環状に配列されると共に、複数の前記接続端子は、前記支持基板の中心側に配列された内周側端子群と、前記内周側端子群よりも外周側に配列された外周側端子群とを含み、
　前記内周側端子群は、前記半導体素子の内の１つである対象半導体素子の電源端子に接続される内周側電源端子群を含み、
　前記外周側端子群は、前記内周側電源端子群の少なくとも一部と同一系統の外周側電源端子群を含み、
　前記内周側電源端子群は、前記支持基板の板面に直交する方向に見て、前記対象半導体素子と少なくとも一部が重複する位置に配置され、
　前記外周側電源端子群は、前記内周側電源端子群から前記外周側端子群の最外周端子まで連続して並ぶように配列されている。

　上記の構成によれば、内周側電源端子群が支持基板の板面に直交する方向に見て、対象半導体素子と少なくとも一部が重複する位置に配置されているから、対象半導体素子の直下に内周側電源端子群が配置されていることになる。従って、対象半導体素子の電源端子と半導体モジュールの電源端子とを短い配線距離で接続することができ、配線におけるインピーダンスを低く抑えることができる。また、半導体装置においては、対象半導体素子に電力を供給する表層電源経路が、半導体モジュールが実装される表層配線層に形成される。この表層電源経路は、支持基板を介して対象半導体素子に電力を供給する内周側電源端子群及び外周側電源端子群と、直交方向に見て重複している。従って、表層配線層において表面実装される半導体モジュールの内周側電源端子群及び外周側電源端子群は、直接、表層電源経路と接続される。また、表層電源経路には、他の信号を引き出すためのスルーホールを設ける必要もなく、孔や絶縁領域を設ける必要もないので、表層電源経路のインピーダンスも低く抑えることができる。このように、上記の構成によれば、スルーホールによって配線の有効面積が減少することを抑制し、安定して電源供給が可能な半導体装置並びに半導体モジュールを提供することができる。

　半導体装置及び半導体モジュールのさらなる特徴と利点は、図面を参照して説明する実施形態についての以下の記載から明確となる。

半導体装置の模式的な外観図半導体モジュールの端子配置の一例を示す模式的な透視図表層配線層の電源配線を含む部分的な配線パターンの一例を模式的に示す図内層配線層の電源配線を含む部分的な配線パターンの一例を模式的に示す図表層配線層の電源配線を含む部分的な配線パターンの他の例を模式的に示す図内層配線層の電源配線を含む部分的な配線パターンの他の例を模式的に示す図システムＬＳＩの一例を示す機能ブロック図半導体モジュール（ＳＯＣ）の構造を示す断面図半導体モジュール（ＳＯＣ）の構造を示す模式的な断面図半導体モジュール（ＭＣＭ）の構造を示す模式的な断面図半導体モジュール（ＳＩＰ）の構造を示す模式的な断面図ＳＯＣを備えた半導体装置の構造を示す模式的な断面図ＭＣＭを備えた半導体装置の構造を示す模式的な断面図ＳＩＰを備えた半導体装置の構造を示す模式的な断面図半導体モジュールの端子配置と回路基板上の配線との関係の一例を示す図半導体装置の特徴を示す断面図半導体装置の特徴を示す説明図半導体モジュールの端子配置と回路基板上の配線との関係の他の例を示す図半導体モジュールの端子配置の他の例を示す模式的な透視図表層配線層の電源配線を含む部分的な配線パターンの別の例を模式的に示す図支持基板に設けられた接続端子と支持基板における半導体素子の配置位置との関係を示す図

　以下、半導体モジュール及び半導体装置の実施形態を図面に基づいて説明する。図１に示すように、半導体装置１は、表層及び内層に配線層を有した複数層（３１，３２，３３，３９）の回路基板３（主基板）と、回路基板３に実装される半導体モジュール５とを備えている。半導体モジュール５は、例えば、図８から図１１に示すように、少なくとも１つの半導体素子５１と、半導体素子５１を上面２１ａに支持固定する支持基板２１とを備えて構成されている。支持基板２１の下面２１ｂには半導体素子５１と電気的に接続される複数の端子１０（接続端子）が、下面２１ｂから突出して平面配置されている。

　図８は、単一の半導体素子５１（半導体ダイ５１ｄ）を備えて構成されている半導体モジュール５（システムＬＳＩ５Ｃ）の一般的な構造を模式的に示している。図９は、複数の半導体素子５１（半導体ダイ５１ｄ）が１つのパッケージに封入された半導体モジュール５（システムＬＳＩ（ＳＯＣ（System on a Chip）５Ｃ））の構造を模式的に示している。半導体ダイ５１ｄは支持基板２１（パッケージ基板）の上面２１ａに支持固定されている。符号“５１Ｃ”は、システムＬＳＩ５Ｃにおける半導体素子５１を示している。尚、半導体モジュール５が、単一の半導体素子５１（半導体ダイ５１ｄ）を備えて構成されている場合でも、特有の機能を有する複数の回路ブロック（メガセル）を単一の半導体素子５１（半導体ダイ５１ｄ）上に集積した大規模ＬＳＩ（Large Scale Integration Circuit）として、システムＬＳＩ５Ｃが構成されてもよい。

　図１０は、半導体モジュール５が、マルチチップモジュール５Ｍ（ＭＣＭ（Multi Chip Module））と称されるハイブリッドＩＣとして構成されている形態を例示している。マルチチップモジュール５Ｍ（チップモジュール）は、特有の機能を有する複数の半導体素子５１（符号“５１Ｍ”で示す半導体チップなど）を少なくとも１つ、１枚の支持基板２１（モジュール基板２１ｍ）の上に実装したモジュールとして構成されている。即ち、マルチチップモジュール５Ｍ（チップモジュール）は、パッケージ基板Ｂに少なくとも１つの半導体ダイＤが支持された半導体チップ５１Ｍ（半導体素子５１）を少なくとも１つ上面に支持固定する矩形板状のモジュール基板２１ｍ（支持基板２１）、及び、モジュール基板２１ｍの下面２１ｂに沿って平面配置されて半導体チップ５１Ｍと電気的に接続される複数の端子１０を備えている。尚、マルチチップモジュール５Ｍ（チップモジュール）は、１つの半導体チップ５１Ｍを有して構成されていてもよい。

　図１０では、例えばマイクロコンピュータやＤＳＰ（Digital Signal Processor）などのプロセッサ５１ｐと、メモリ５１ｍなどの周辺チップとが、特有の機能を有する複数の半導体素子５１（半導体チップ５１Ｍ）としてモジュール基板２１ｍ（支持基板２１）に実装されている形態を例示している。マルチチップモジュール５Ｍ（チップモジュール）がこのように複数の半導体チップ５１Ｍを有する場合、後述するように、チップ電源端子５６（図１７等参照）、内周側電源端子群（１４１ｇ，１４ｇ：図１６等参照）、表層電源配線４０（図１６等参照）等との位置関係に特徴を備える少なくとも１つの半導体チップ５１Ｍを対象半導体チップと称する。上述したように、マルチチップモジュール５Ｍ（チップモジュール）は、１つの半導体チップ５１Ｍを有して構成されていてもよく、この場合には当該１つの半導体チップ５１Ｍが対象半導体チップに相当する。

　図１０に示す形態において、プロセッサ５１ｐは、半導体チップ５１Ｍの内の１つである対象半導体チップに相当する。対象半導体チップ（ここではプロセッサ５１ｐ）は、モジュール基板２１ｍに支持される被支持面５１ｂに沿って平面配置されてモジュール基板２１ｍと電気的に接続される複数のチップ端子５５を有している。図１７を参照して後述するが、複数のチップ端子５５は、対象半導体チップ（ここではプロセッサ５１ｐ）に電力を供給する複数のチップ電源端子５６を含む。

　図１１は、半導体モジュール５が、ＳＩＰ（System in a Package）５Ｐと称されるハイブリッドＩＣとして構成されている形態を例示している。ＳＩＰ５Ｐとしての半導体モジュール５は、例えば、特有の機能を有する複数の半導体素子５１（符号“５１Ｐ”で示す半導体チップなど）を１つのパッケージ内に集積したハイブリッドＩＣとして構成される。

　半導体素子５１は、半導体素子５１に応じた端子配置を有しているが、その端子配置は支持基板２１（例えば後述するモジュール基板２１ｍなど）において変更することができる。つまり、回路基板３に実装された場合に適した端子配置となるように、半導体モジュール５の端子１０の配置を支持基板２１において設定することができる。例えば、半導体素子５１（後述する対象半導体素子５１Ｔ）が汎用的なマイクロコンピュータやＤＳＰのようなプロセッサ５１ｐである場合、その端子配置（チップ端子５５の端子配置）は、半導体ベンダーによって決定されている。半導体モジュール５の一態様であるマルチチップモジュール５Ｍでは、プロセッサ５１ｐ（対象半導体素子５１Ｔに相当）の端子であるチップ端子５５の端子配置を、モジュール基板２１ｍ（支持基板２１）において変換し、半導体モジュール５（マルチチップモジュール５Ｍ）の端子１０（接続端子）として適切な端子配置とすることができる。図１７には、プロセッサ５１ｐ及びマルチチップモジュール５Ｍの端子配置を、プロセッサ５１ｐ及びマルチチップモジュール５Ｍの上面（端子の無い側）から見た下面（端子の有る側）の透視図により示している（後述する図２等と同様。）

　図１７に示すように、プロセッサ５１ｐ（対象半導体素子５１Ｔ）は、モジュール基板２１ｍ（支持基板２１）に支持される被支持面５１ｂ（図１０、図１６参照）に沿って平面配置されて支持基板２１と電気的に接続される複数のチップ端子５５を有している。複数のチップ端子５５は、配置領域Ｒ１の中に配置されている。チップ端子５５は、プロセッサ５１ｐに電力を供給する複数のチップ電源端子５６を有しており、図１７では黒塗りで示している。尚、マルチチップモジュール５Ｍは、モジュール基板２１ｍ（支持基板２１）の下面２１ｂに沿って平面配置されてプロセッサ５１ｐと電気的に接続される複数の端子１０（接続端子）を備えており、その内、黒塗りで示す端子は、電源端子（後述する第１電源端子１１）である。プロセッサ５１ｐのチップ電源端子５６は、プロセッサ５１ｐに搭載された半導体ダイＤ（図１０、図１６参照）に対して適切に電力を供給できる位置に配置されており、図１７に示すように、配置領域Ｒ１の外縁Ｒ１ｅよりも内側だけに（配置領域Ｒ１の外縁Ｒ１ｅまで連続することなく）配置されている。しかし、モジュール基板２１ｍ（支持基板２１）において端子配置が変換され、マルチチップモジュール５Ｍでは、最外周の端子（最外周端子１８）まで連続して並ぶように第１電源端子１１が配列されている。

　ところで、複数の半導体素子５１を支持基板２１の上で接続することによって、それらの半導体素子５１の間でのみ接続される端子を、半導体モジュール５の端子１０から削減することができる。端子１０の総数が削減されることによって、より適切に端子１０を配列することができる。例えば、図１０、図１６、図１７に例示するマルチチップモジュール５Ｍは、半導体モジュール５を構成する半導体チップ５１Ｍ（半導体素子５１）として、プロセッサ５１ｐとメモリ５１ｍとを備えている。多くの場合、プロセッサ５１ｐには、メモリ５１ｍと接続される端子が設けられている。メモリ５１ｍと接続される端子は、アドレスバスやデータバスなどのバス信号を含むため、その本数は多い。プロセッサ５１ｐとメモリ５１ｍとがモジュール基板２１ｍ（支持基板２１）の上で接続されると、そのようなバス信号の端子を、半導体モジュール５（マルチチップモジュール５Ｍ）の端子１０から削減することができる。例えば、上述したように電源端子の配置を並び替えることも容易になる。このようなマルチチップモジュール５Ｍを回路基板３に実装して半導体装置１を構成した場合、図１７に示すように、同じく回路基板３に実装された電源回路ＰＷと、マルチチップモジュール５Ｍとを、表層配線層（第１表層配線層３１）に形成された表層電源配線４０（第１電源配線４１）により接続することができる。つまり、電源回路ＰＷから半導体モジュール５（マルチチップモジュール５Ｍ）までの経路が短くなり、低インピーダンス環境下での電力供給が実現できる。

　上述したように、半導体素子５１が汎用的なマイクロコンピュータやＤＳＰのようなプロセッサである場合、その端子配置（チップ端子５５の端子配置）は、半導体ベンダーによって決定されている。つまり、これらのマイクロコンピュータやＤＳＰを利用して装置を生産する装置メーカーにとって好適な端子配置とはなっていない場合も多い。マイクロコンピュータやＤＳＰの端子配置が装置メーカーに好適な配置となるように、専用品として生産することは不可能ではないが、専用品化のための開発費等を考慮すると採算が取れず現実的ではない。上述したように、マルチチップモジュール５Ｍでは、モジュール基板２１ｍ（支持基板２１）上の配線によって端子配置を変換できるので、半導体モジュール５（マルチチップモジュール５Ｍ）における端子１０（接続端子）の端子配置を、装置メーカーにとって好適な端子配置とすることができる。

　図１７に示すプロセッサ５１ｐのチップ電源端子５６の配置では、チップ端子５５の配置領域Ｒ１の外縁Ｒ１ｅの内側だけにチップ電源端子５６が配置されており、チップ電源端子５６は外縁Ｒ１ｅまで連続して配置されてはいない。このため、例えば回路基板３に直接、プロセッサ５１ｐを実装した場合に、電源回路ＰＷと、チップ電源端子５６とを、回路基板３の表層配線層（第１表層配線層３１）において接続することができない。しかし、モジュール基板２１ｍ（支持基板２１）で端子配置を並び替えることによって、プロセッサ５１ｐへ電力を供給するための配線（第１電源配線４１）を、回路基板３の表層配線層（第１表層配線層３１）に形成することができる。即ち、上述したように、回路基板３の表層配線層（第１表層配線層３１）に形成される表層電源配線４０により、半導体素子５１（半導体チップ５１Ｍ）に電力を供給することができる。

　図１２から図１４は、図９から図１１に例示した半導体モジュール５を回路基板３に搭載して構成された半導体装置１の構成例を模式的に示している。図１２は、半導体モジュール５としてのシステムＬＳＩ５Ｃが、回路基板３に表面実装されて半導体装置１（１Ｃ）が構成されている形態を模式的に示している。図１３は、半導体モジュール５としてのマルチチップモジュール５Ｍが、回路基板３に表面実装されて半導体装置１（１Ｍ）が構成されている形態を模式的に示している。図１４は、半導体モジュール５としてのＳＩＰ５Ｐが、回路基板３に表面実装されて半導体装置１（１Ｐ）が構成されている形態を模式的に示している。

　以下、半導体装置１の実施形態について詳細に説明する。ここでは、半導体装置１として、車両に搭載される車載情報機器向け情報処理装置を例示する。半導体装置１は、半導体モジュール５を中核としたＥＣＵ（Electronic Control Unit）として構成されている。図８，図９を参照して上述したように、１つの態様として、半導体モジュール５は、車載情報端末用ＳＯＣとすることができる。このような車載情報端末用ＳＯＣの一例は、半導体ベンダーのウェブページ＜http://japan.renesas.com/applications/automotive/cis/cis_highend/rcar_h2/index.jsp＞［２０１５年８月２５日検索］に開示されている。図７は、このウェブページに示されている車載情報端末用ＳＯＣ５００の機能構成を示すブロック図を簡略化して転載したものである。この車載情報端末用ＳＯＣ５００には、９つのＣＰＵコア（４つのCPU CORE A, ４つのCPU CORE B, １つのCPU CORE C）をはじめ、画像処理演算器（Graphics Processor）や、画像認識エンジン（Image Recognition Engine）などのメガセルが集積されている。本実施形態の半導体モジュール５も、図示は省略するが、このようなメガセルが複数個集積されている。ＣＰＵコア、画像処理演算器、画像認識エンジンなどのようなメガセルは、高速で（高いクロック周波数で）複雑な演算を行うことが多く、その消費電力（消費電流）も大きい。

　上述したように、図８の断面図は、単一の半導体素子５１（半導体ダイ５１ｄ）を備えて構成されている半導体モジュール５の一般的な構造を模式的に示している。半導体モジュール５は、半導体素子５１（半導体ダイ５１ｄ），支持基板２１（モジュール基板）、ボンディングワイヤー２５、電極パターン２６、モールド部２２を備えている。半導体素子５１は、支持基板２１の一方側の面である上面２１ａ（部品実装面）に実装されている。上面２１ａには、半導体素子５１に形成された各電極パッド（不図示）に対応する電極パターン２６が形成されている。各電極パッドと各電極パターン２６とは、ボンディングワイヤー２５によって電気的に接続される。電極パターン２６は、スルーホール２７を介して、上面２１ａに対して裏面側の面である下面２１ｂ（端子面）の側と導通される。下面２１ｂには、各電極パターン２６と導通するように、半導体モジュール５の端子１０（接続端子）となる球状バンプが形成されている。

　半導体素子５１及びボンディングワイヤー２５は、例えば樹脂材料によってモールドされる。図２に示す半導体モジュール５において、支持基板２１及びモールド部２２は、半導体素子５１を収容するパッケージ２に相当する。上述したように、支持基板２１の下面２１ｂ、つまり、パッケージ２の裏面２ｂには、ボール状の端子（球状バンプ）を突出させて端子１０が形成されており、ＢＧＡ（Ball Grid Array）タイプの半導体モジュール５が形成されている。尚、図９から図１１に例示された半導体モジュール５（５Ｃ，５Ｍ，５Ｐ）も、ＢＧＡタイプの半導体モジュール５である。

　図２は、半導体モジュール５を上面（支持基板２１の上面２１ａ）の側から見た下面（支持基板２１の下面２１ｂ、パッケージ２の裏面２ｂ）の透視図を模式的に示している。図２において、破線の丸は端子１０を示しているが、端子１０の数や大きさ、端子１０の間隔等については、模式的なものである。端子１０は、支持基板２１の各辺に沿って複数列の矩形環状に配列されている。また、本実施形態では、端子１０は、パッケージ２の中央部に矩形状に配列された内周側端子群１５と、内周側端子群１５よりも外周側に配列された外周側端子群１７とにより構成されている。内周側端子群１５は、主に半導体素子５１の電源電極パッドと接続される端子１０が割り当てられている。

　ところで、内周側端子群１５は、中心部分にも端子１０が存在して、中央部に隙間を有していない。しかし、図２において３６本の端子１０を有する内周側端子群１５は、中央部の４本の端子１０、最も外周の２０本の端子１０、その間の１２本の端子が、それぞれ矩形環状に並んで（３周分の矩形状の環が並んで）配列されているということができる。従って、図２に例示する内周側端子群１５のように端子１０が密に敷き詰められた状態であっても、端子１０は矩形環状に配列されているということができる。

　内周側端子群１５は、半導体素子５１のほぼ直下に（支持基板２１の板面に直交する方向（支持基板直交方向）に見て半導体素子５１と少なくとも一部が重複する位置に）配置されている。尚、半導体モジュール５が回路基板３（主基板）に実装された状態で、回路基板３の基板面に直交する方向（直交方向Ｚ；例えば図１２～図１４等参照）は、部品公差や実装誤差を無視すれば、ほぼ支持基板直交方向と同義である。従って、特に断らない限り、本明細書及び図面において、「直交方向Ｚ」は、支持基板直交方向、及び、回路基板３の基板面に直交する方向に共通する方向として扱う。

　内周側端子群１５が半導体素子５１のほぼ直下に配置され、内周側端子群１５に電源端子が割り当てられることによって、電気抵抗やインダクタンスの影響ができるだけ小さくなる状態で半導体素子５１に電力を供給することができる。尚、図９、図１０、図１１に例示するように、半導体モジュール５が複数の半導体素子５１を有している場合には、内周側端子群１５を介して電力を供給される対象の半導体素子５１（対象半導体素子５１Ｔ）の直下に、内周側端子群１５が配置される。

　外周側端子群１７には、主に、車載情報端末（モニター装置やカメラ、ディスク装置など）と接続される信号端子が割り当てられている。スルーホールを介さずに表層の配線層において内周側端子群１５から半導体モジュール５の外側へ信号線を引き出すためには、外周側端子群１７の端子１０の間に信号配線を通す必要がある。しかし、信号数によっては、外周側端子群１７の端子１０の間に信号配線を通すことが困難な場合もある。従って、信号端子は、より外周側に配置される外周側端子群１７に割り当てられていると好ましい。

　実際には、端子１０のピッチ（端子間の長さ）、回路基板３に形成可能な信号配線の幅や、信号配線同士に求められる絶縁距離等に応じても異なるが、端子１０と端子１０との間に通すことのできる信号配線の数は有限である。理解を容易にするために、ここでは、端子１０と端子１０との間に、通すことが可能な信号配線が１本であるとする。図１５は、図２と同様に、半導体モジュール５を上面（支持基板２１の上面２１ａ）の側から見た下面（支持基板２１の下面２１ｂ、パッケージ２の裏面２ｂ）の透視図を模式的に示している。図１５において符号“Ｗ”は、半導体モジュール５が実装された回路基板３において、各端子１０から引き出す信号配線を模式的に示している。また、図２及び図１５において、符号“１８”で示す端子１０は、最も外周側に配置された最外周端子を示している。

　図１５に示すように、最外周端子１８のそれぞれは、当該端子（自端子；最外周端子１８）よりも外周側に端子１０が存在しないため、自由に信号配線Ｗを自端子よりも外周側に引き出すことができる。最外周端子１８よりも１周分内周側の端子１０のそれぞれは、自端子よりも外周側の端子１０が１周分であるので、最外周端子１８の間を通って、自端子よりも外周側に信号配線Ｗを引き出すことができる。端子１０と端子１０との間に、通すことが可能な信号配線が１本であると、さらに１周分内周側の端子１０のそれぞれは、自端子よりも外周側の端子１０の間を通って、自端子よりも外周側に信号配線Ｗを引き出すことができない場合が多くなる。

　つまり、自端子よりも外周側に信号配線Ｗを引き出すことができるか否かは、自端子よりも外周側に配列された端子１０から引き出される信号配線Ｗの状態に依存する。換言すれば、図２及び図１５に示す例において、外周側端子群１７の内、最も内周側に配置されている端子１０は、第１表層配線層３１のみを通って自端子よりも外周側に信号配線Ｗを引き出すことが容易ではない難接続端子１９と称することができる。図１５に示す難接続端子１９の多くは、自端子よりも外周側に信号配線Ｗを引き出すことはできない。しかし、符号“１９Ａ”で示す難接続端子１９は、信号配線Ｗを自端子よりも外周側に引き出すことができる。このように、難接続端子１９は、外周側端子群１７に含まれる端子１０の内、半導体モジュール５が回路基板３に実装された状態で、自端子よりも外周側に配置された端子１０から引き出される信号配線Ｗの有無に応じて、スルーホールＴＨを経由しなければ最外周端子１８よりも外周側へ信号配線Ｗを引き出すことができない場合がある位置に配置されている端子１０である。

　難接続端子１９は、最外周端子１８よりも外周側へ信号配線Ｗを引き出す必要のない用途に割り当てられていると好適である。難接続端子１９は、例えば、電源用の端子や、グラウンド端子、信号が入出力されない端子であり半導体モジュール５を回路基板３にハンダ等で接合する際の接合用として利用されるＮＣ端子などに、割り当てられていると好適である。詳細は後述するが、例えば、図３に符号“Ｌ１９”で示すランドは、図２に示す難接続端子１９が接続されるランドである。本実施形態では、これらの難接続端子１９は、電源用の端子（後述する外周側電源端子１６）に割り当てられている。

　ところで、上記ウェブページを参照すると、車載情報端末用ＳＯＣ５００は、複数の電源を必要とする。例えば、入出力端子用の電源（３．３［Ｖ］／１．８［Ｖ］）、高速読み書きが可能なメモリ（図７では、“SDRAM I/F”と表記）用の電源（１．５［Ｖ］／１．３５［Ｖ］）、ＣＰＵコア（図７では“CPU CORE A, CPU CORE B, CPU CORE C”と表記）用の電源（１．０［Ｖ］）である。半導体モジュール５は、このように多数の電源ではなくても、２種類程度の異なる電源を必要とする場合がある。また、図７のように異なる種類のＣＰＵコアを搭載している場合には、同じ電圧であっても消費電流（定格電流）の違いによって、複数の電源を必要とする場合がある。本実施形態では、少なくとも定格電流値が異なる電源であって、少なくとも２種類の電源が利用される。このため、半導体モジュール５は、これら２種類の電源の一方に接続される第１電源端子１１と、他方に接続される第２電源端子１２とを備えている。

　また、電源端子には信号端子に比べて非常に大きい電流が流れるため、複数の端子１０が電源端子に割り当てられている。第１電源端子１１として割り当てられている端子１０の集合を第１電源端子群１１ｇと称し、第２電源端子１２として割り当てられている端子１０の集合を第２電源端子群１２ｇと称する。

　上述したように、電源端子は、基本的には、内周側端子群１５に割り当てられ、信号端子は、基本的には、外周側端子群１７に割り当てられる。しかし、本実施形態では、図２に示すように、外周側端子群１７にも電源端子（第１電源端子群１１ｇ）を含む。詳細は、後述するが、内周側端子群１５には、第１電源端子群１１ｇ（第１内周側電源端子群１４１ｇ）と第２電源端子群１２ｇ（第２内周側電源端子群１４２ｇ）とを含む。また、内周側端子群１５における第１電源端子１１と第２電源端子１２とを総称して内周側電源端子１４と称し、内周側電源端子１４の集合、即ち、第１内周側電源端子群１４１ｇと第２内周側電源端子群１４２ｇとを総称して内周側電源端子群１４ｇと称する。

　また、上述したように、回路基板３は、表層及び内層に配線層を有している。表層の配線層（３１，３９）は、回路基板３の表側の面及び裏側の面に形成された配線層である。内層の配線層（３２，３３）は、回路基板３の内部の面に形成された配線層である。後述するように、本実施形態では、表層の配線層（第１表層配線層３１）と、内層の配線層（第２内層配線層３３）との双方に異なる電源配線（第１電源配線４１（第１電源経路），第２電源配線４２（第２電源経路））が設けられている（図１、図１６参照）。

　図３は、回路基板３の表層（３１，３９）の一方、ここでは、部品実装面、表側の面、第１面などと称される面に形成された第１表層配線層３１の部分的な配線パターンを模式的に示している。以下、図３～図６、図２０に例示する配線パターンは、全て図２と同様に、半導体モジュール５が実装される側（第１表層配線層３１）の側から見たものである。図３では、主に、半導体モジュール５の端子１０が接触する部分の電極パターンと、電源配線のパターンとを例示しており、信号配線Ｗのパターンについては省略している。図４～図６、図２０に例示する配線パターンも同様である。図３、図２０において符号“Ｌ”は、電極パターンとしてのランドを示している。第１表層配線層３１では、ランドＬにおいて、端子１０がハンダによって回路基板３と接合される。ランドＬの中央の丸は、回路基板３を貫通して複数の異なる配線層を電気的に接続可能なスルーホールＴＨを示している。

　図１５を参照して上述したように、第１表層配線層３１において、外周側端子群１７の内、内周側の端子１０から半導体モジュール５の外側へ向かって信号配線Ｗを引き出す場合には、自端子より外周側の端子１０に対応するランドＬの間に信号配線Ｗを通す必要がある。このため、信号配線Ｗが通すことができても、配線経路の自由度が低下したり、耐ノイズ性が低下したりする可能性がある。そこで、本実施形態では、外周側端子群１７の内、最も内周側の端子１０（難接続端子１９）の多くは、スルーホールＴＨを介して内層の配線層に設けられた信号配線Ｗに接続されるように構成されている。図３に符号“Ｌ１９ｓ”で示すランドＬは、難接続端子１９が接続される難接続ランドＬ１９の内、スルーホールＴＨを介して他の配線層に接続されるランドである。また、図３に符号“Ｌ１９ｎ”で示すランドＬは、難接続端子１９が接続される難接続ランドＬ１９の内、後述する非信号接続端子が接続されるランドである。

　また、ランドＬの内、“Ｌ１”は第１電源端子１１と接合される第１電源用ランドを示しており、“Ｌ２”は第２電源端子１２と接合される第２電源用ランドを示している。特に区別しないランドＬ（図３～図６、図２０において黒く塗りつぶされたランドＬ）は、信号端子等と導通するランドである。

　また、図３に示すように、本実施形態では、第１表層配線層３１に、基板外周縁３ｅの側（図３では基板外周縁３ｅまで達している形態を例示）と、半導体モジュール５の第１電源端子１１とを接続する第１電源配線４１（第１電源経路、表層電源配線４０（表層電源経路））が配置されている。第１電源用ランドＬ１は、この第１電源配線４１と一体的に形成されている。尚、図３（及び図５、図２０）においては、第１電源配線４１（表層電源配線４０）と第１電源用ランドＬ１とが連続して設けられているように図示しているが、第１電源用ランドＬ１の周囲において部分的に配線パターンが省かれていてもよい。第１電源配線４１（表層電源配線４０）と第１電源用ランドＬ１とが連続していると、半導体モジュール５の実装時に熱が逃げてハンダの熔融温度よりも低下してしまう場合がある。このため、第１電源用ランドＬ１の周囲に略環状（部分的に第１電源用ランドＬ１と第１電源配線４１と導通する放射状のブリッジ部を有した環状）の緩衝領域を有していてもよい。

　また、特に内周側端子群１５が接続される領域では、信号端子のランドＬの一部や、第２電源用ランドＬ２も、第１電源配線４１のパターン内に配置されている。このため、第１電源配線４１と信号端子のランドＬ、及び第１電源配線４１と第２電源用ランドＬ２とが導通しないように、信号端子のランドＬの周囲（外周）、及び第２電源用ランドＬ２の周囲（外周）には、環状の絶縁領域Ｓが設けられている。

　図４は、回路基板３の内層（３２，３３）の何れか、ここでは、第１表層配線層３１との間に一層の内層配線層（第１内層配線層３２）を挟んだ第２内層配線層３３の部分的な配線パターンを模式的に示している。本実施形態では、図４に示すように、第２内層配線層３３に、基板外周縁３ｅの側（図４では基板外周縁３ｅまで達している形態を例示）と半導体モジュール５の第２電源端子１２とを接続する第２電源配線４２（第２電源経路）が、第１電源配線４１とは別に配置されている。上述したように、外周側端子群１７の内、外側に配置されている端子１０は、第１表層配線層３１に信号配線Ｗを設けることができる。しかし、内層配線層にも配線パターンを有していてもよい。図４に破線で示すスルーホールＴＨ（外周側２周分に対応する部分）は、そのように内層配線層に配線パターンを設ける場合にスルーホールＴＨが形成されても良いことを示している。

　図３及び図４に示すように、第１電源配線４１及び第２電源配線４２のそれぞれは、一体的な帯状の配線パターンである。各端子１０に接続される信号配線Ｗの形成は、端子１０との接続が第１表層配線層３１にて行われることもあり、内層配線層よりも表面配線層の方が容易である。電源配線は帯状の配線パターンを有するが、内層配線層に形成される電源配線の幅（Ｗ２）に比べて表層配線層に形成される電源配線の幅（Ｗ１）の方が細いと、表層配線層（３１）において他の信号線の配線に利用できる領域を多く確保することができて好適である。本実施形態では、幅方向Ｘ（基板外周縁３ｅに沿う方向とも略一致）における第２電源配線４２の幅（第２電源配線幅Ｗ２）が、同方向における第１電源配線４１の幅（第１電源配線幅Ｗ１）よりも大きい。

　配線パターンの幅を広くすることができると、導体の断面積が広くなるので、電気抵抗は低くなる。従って、相対的に配線パターンの幅が広い方を定格電流値の大きい電源端子に対応させると好適である。本実施形態の場合には、第２電源端子１２が、第１電源端子１１よりも定格電流値が大きい電源端子であると好適である。尚、電源配線は、第１表層配線層３１に形成される場合に比べ、内層配線層に形成される場合には、インダクタンス成分が増加する。しかし、定格電流値が大きい電源端子に対応する電源配線を第１表層配線層３１に形成すると、配線幅を広くする必要があるため、外周側端子群１７の中で電源端子に割り当てなければならない端子１０が増加してしまい、その分信号端子が減少してしまう。従って、本実施形態のように、第１表層配線層３１には定格電流値が最大の電源端子に対応する電源配線ではなく、定格電流値が最大から２番目以下の電源端子に対応する電源配線が形成されると好適である。

　ところで、電源には、正極と負極とがあり、正極側の配線と負極側の配線とでは、電流が流れる方向が逆である。このため、正極側の配線と負極側の配線とが平行であると電流が流れることによって生じる電磁波を相殺することができる。また、一般的に電源の負極側はグラウンドに接続され、グラウンドは信号線を流れる信号の変動によって生じるノイズ（電磁波）を吸収し、シールドとして作用する。このため、内層配線層を含めた複数層の配線を有する回路基板では、しばしば広い領域に亘ってグラウンドパターンを形成した配線層（いわゆるベタ・グラウンド層）が設けられる。本実施形態のように、２種類の電源配線（４１，４２）が異なる配線層（３１，３３）に配置される場合、これらの配線層（３１，３３）の間の配線層にグラウンド層が設けられると好適である。本実施形態の場合には、第１電源配線４１が形成される第１表層配線層３１と、第２電源配線４２が形成される１つの内層配線層（第２内層配線層３３）との間に、グラウンド層が形成された別の内層配線層（第１内層配線層３２）を有する。

　ところで、上記においては、定格電流値が異なる２種類の電源が利用される形態を例示したが、当然ながら、３種類以上の電源が利用されてもよい。図５及び図６は、４種類の電源が利用される形態を例示している。電源配線は、第１電源配線４１、第２電源配線４２に加えて、第３電源配線４３及び第４電源配線４４が設けられている。また、不図示の第３電源端子に接続されるランドとして第３電源用ランドＬ３、不図示の第４電源端子に接続されるランドとして第４電源用ランドＬ４が設けられている。

　この例でも、４種類の電源の内、最も定格電流値が大きい電源に接続される電源配線（第２電源配線４２）は、内層配線層（第２内層配線層３３）に配置される。そして、定格電流値の大きさが２番目以下の電源に接続される電源配線（第１電源配線４１）は、表層配線層（第１表層配線層３１）に配置される。残りの２つの電源の内、より定格電流値の大きい電源に接続される第４電源配線４４は、第２電源配線４２と同様の理由で、第２内層配線層３３に配置されている。定格電流値が最も小さい電源に接続される第３電源配線４３は、第１電源配線４１と同様に第１表層配線層３１に配置されている。

　尚、図５及び図６に例示する形態では、第１電源配線４１に接続される電源の定格電流値よりも、第４電源配線４４に接続される電源の定格電流値の方が大きい。従って、第１電源配線４１は、定格電流値の大きさが３番目の電源に接続される電源配線である。当然ながら、第１表層配線層３１に、第１電源配線４１ではなく、第４電源配線４４を配置することも可能である。しかし、図５及び図６から明らかなように、第１電源配線４１の幅（第１電源配線幅Ｗ１）に比べて第４電源配線４４の幅（第４電源配線幅Ｗ４）の方が大きい。第１表層配線層３１において信号端子のランドＬや信号配線を充分に確保するという観点より、本形態では、第１電源配線４１を第１表層配線層３１に配置している。

　上記においては、定格電流値が異なる２種類以上の電源が利用される形態を例示したが、当然ながら、単一の電源が利用されてもよい。つまり、上記においては、第１表層配線層３１に形成される第１電源配線４１と、第２内層配線層３３に形成される第２電源配線４２との２つの電源配線を有する形態を例示したが、第１電源配線４１（表層電源配線４０）のみを有する形態であってもよい。

　即ち、半導体モジュール５と、回路基板３（主基板）とを備えた半導体装置１は、少なくとも以下のように構成される。半導体モジュール５は、少なくとも１つの半導体素子５１を上面２１ａに支持固定する矩形板状の支持基板２１、及び、支持基板２１の下面２１ｂに沿って平面配置されて半導体素子５１と電気的に接続される複数の端子１０（接続端子）を備える。回路基板３（主基板）は、複数層の配線層（３１，３２，３３，３９）を有し、半導体モジュール５が複数の端子１０を介して表面実装される基板である。回路基板３には、当該基板を貫通して複数の配線層（３１，３２，３３，３９）を電気的に接続可能なスルーホールＴＨが複数個形成されている。スルーホールＴＨのそれぞれは、複数層の配線層（３１，３２，３３，３９）の全ての層において同じ位置に形成されている。つまり、スルーホールＴＨは、直交方向Ｚに沿って貫通しており、複数層の配線層（３１，３２，３３，３９）においてスルーホールＴＨによる孔は、直交方向Ｚに沿って全て重複している。

　複数の端子１０は、支持基板２１の各辺に沿って複数列の矩形環状に配列されている。また、複数の端子１０は、支持基板２１の中心側に配列された内周側端子群１５と、内周側端子群１５よりも外周側に配列された外周側端子群１７とを含む。内周側端子群１５は、半導体素子５１の内の１つである対象半導体素子５１Ｔに電力を供給する内周側電源端子群１４ｇを含み、外周側端子群１７は、内周側電源端子群１４ｇの少なくとも一部と同一系統の外周側電源端子群１６ｇを含む。内周側電源端子群１４ｇは、支持基板２１の板面に直交する方向（直交方向Ｚと略同じ方向）に見て対象半導体素子５１Ｔと少なくとも一部が重複する位置に配置されている。外周側電源端子群１６ｇは、内周側電源端子群１４ｇから外周側端子群１７の最外周端子１８まで連続して並ぶように配列されている。

　回路基板３は、半導体モジュール５が実装される表層配線層（第１表層配線層３１）に、内周側電源端子群１４ｇ及び外周側電源端子群１６ｇを介して対象半導体素子５１Ｔに電力を供給する表層電源配線４０（表層電源経路）を有する。表層電源配線４０は、半導体モジュール５が回路基板３に実装された状態で、回路基板の基板面に直交する直交方向Ｚに見て内周側電源端子群１４ｇ及び外周側電源端子群１６ｇと重複し、内周側電源端子群１４ｇと接続される位置から回路基板３の外周側（基板外周縁３ｅの方向）に向かって延びるように連続して形成されている。

　好適な形態として、内周側電源端子群１４ｇは、上述したように、対象半導体素子５１Ｔの少なくとも２系統の異なる電力を供給する電源端子群として、第１電源端子群１１ｇ（第１内周側電源端子群１４１ｇ）と、第２電源端子群１２ｇ（第２内周側電源端子群１４２ｇ）とを含む。一方、外周側電源端子群１６ｇは、第２電源端子群１２ｇ（第２内周側電源端子群１４２ｇ）と同一系統の端子を含まず、第１電源端子群１１ｇ（第１内周側電源端子群１４１ｇ）と同一系統の端子を含む。また、表層電源配線４０（表層電源経路）は、直交方向Ｚに見て第２電源端子群１２ｇ（第２内周側電源端子群１４２ｇ）とは重複せず、第１電源端子群１１ｇ（第１内周側電源端子群１４１ｇ及び外周側電源端子群１６ｇ）と重複して、第１電源端子群１１ｇ（第１内周側電源端子群１４１ｇ及び外周側電源端子群１６ｇ）に接続される第１電源配線４１（第１電源経路）である。この形態では、第２電源端子群１２ｇも有するため、回路基板３（主基板）は、半導体モジュール５が実装される表層配線層（第１表層配線層３１）とは異なる配線層に、第２電源端子群１２ｇと接続される位置から回路基板３の外周側（基板外周縁３ｅの方向）に向かって延びるように連続して形成される第２電源配線４２（第２電源経路）をさらに備えている。図１６に模式的に示すように、これらの第１電源配線４１と第２電源配線４２とは、直交方向Ｚに見て少なくとも一部が重複している。

　尚、支持基板２１の中心から、外周側電源端子群１６ｇが配置される側の支持基板２１の辺への法線に沿って支持基板２１の外周側へ向かう方向を外周方向Ｙとして、第１電源端子群１１ｇ（第１内周側電源端子群１４１ｇ）は、第２電源端子群１２ｇ（第２内周側電源端子群１４２ｇ）よりも外周方向の側に配置されている。

　ここで、第１電源配線４１を介して半導体モジュール５に供給される電力を第１電源、第２電源配線４２を介して半導体モジュール５に供給される電力を第２電源とする。また、第１電源配線４１（第１電源経路）の幅方向Ｘの長さ（特に外周側端子群１７と直交方向で重複する領域での幅方向Ｘの長さ）を第１電源配線幅Ｗ１（第１経路幅）とする。同様に、第２電源配線４２（第２電源経路）の幅方向Ｘの長さ（特に外周側端子群１７と直交方向で重複する領域での幅方向Ｘの長さ）を第２電源配線幅Ｗ２（第２経路幅）とする。

　外周側電源端子群１６ｇが、幅方向Ｘに連続して並ぶ長さによって、第１電源配線幅Ｗ１として利用できる領域が決定される。つまり、必要な長さの第１電源配線幅Ｗ１を確保できるように、外周側電源端子群１６ｇは、幅方向Ｘに連続して並ぶように配置されている。ここで、第１電源配線幅Ｗ１として必要な長さとは、第１電源配線４１を介して半導体モジュール５の第１電源に電力を供給する際に、第１電源の電気的な基準値（第１基準値）を満たすことのできる長さである。換言すれば、第１電源配線幅Ｗ１（第１経路幅）が第１電源配線４１を介して半導体モジュール５に供給される第１電源の電気的な基準値である第１基準値を満たすように、外周側電源端子群１６ｇが、幅方向Ｘに連続して並ぶように配置されている。

　尚、電気的な基準値とは、例えば、インピーダンス（周波数に依存するインダクタンス成分(リアクタンス)、電圧降下に影響する抵抗成分、それらの両方）、定格電流値、電流や電圧の脈動の振幅等を含む、電気的なパラメータである。第２電源配線４２を介して半導体モジュール５に供給される第２電源の電気的な基準値である第２基準値は、第１基準値よりも許容範囲が狭くなる基準値である。ここで、「許容範囲が狭くなる」とは、例えば、基準値がインピーダンスの場合には、より低いインピーダンスであることであり、定格電流値の場合には、定格電流が大きいことであり、脈動の場合には許容可能な振幅がより小さいこと、などである。

　一例として、第１基準値は、第１電源の定格電流値である第１定格電流値を含むことができ、第２基準値は、第２電源の定格電流値である第２定格電流値を含むことができる。この場合、第１基準値よりも許容範囲が狭くなる第２基準値としての第２定格電流値は、第１定格電流値よりも大きい。また、第１基準値は、第１電源配線４１のインピーダンスの最大許容値である第１インピーダンスを含むことができ、第２基準値は、第２電源配線４２のインピーダンスの最大許容値である第２インピーダンスを含むことができる。第１基準値よりも許容範囲が狭くなる第２基準値としての第２インピーダンスは第１インピーダンスよりも低い。

　ところで、上述したように、外周側端子群１７に含まれる端子１０の内、半導体モジュール５が回路基板３に実装された状態で、自端子よりも外周側に配置された端子１０から引き出される信号配線Ｗの有無に応じて、スルーホールＴＨを経由しなければ最外周端子１８よりも外周側へ信号配線Ｗを引き出すことができない場合がある位置に配置されている端子１０を難接続端子１９と称する。好ましくは、難接続端子１９は、最外周端子１８よりも外周側へ信号配線Ｗを引き出す必要のない用途に割り当てられている。このように、信号配線Ｗを引き出す必要のない用途に割り当てられている端子を「非信号接続端子」と称する。このような非信号出力端子は、図２から図４、図１５を参照して上述したように、第２電源配線４２の幅方向Ｘの長さである第２電源配線幅Ｗ２（第２経路幅）が第２基準値を満たすように、幅方向Ｘに連続して並ぶように配置されている。

　図３及び図４を参照して、上述したように、第２電源配線幅Ｗ２（第２経路幅）は、第１電源配線幅Ｗ１（第１経路幅）よりも大きい。図２に示すように、外周側端子群１７に含まれる端子１０の内、半導体モジュール５が回路基板３に実装された状態で直交方向Ｚに見て第２電源配線４２（第２電源経路）と重複し、外周側電源端子群１６ｇ及び非信号接続端子に含まれない端子１０は、スルーホールＴＨを経由することなく最外周端子１８よりも外周側へ信号配線Ｗを引き出すことが可能な位置に配置されている。このような端子１０は、図２や図１５に示す例では、外周側から１周目の端子１０、及び外周側から２周目の端子１０の内、外周側電源端子群１６ｇとして割り当てられない端子１０に対応する。図１５を参照して上述したように、これらの端子１０は、スルーホールＴＨを経由することなく最外周端子１８よりも外周側へ信号配線Ｗを引き出すことが可能である。

　尚、上述したように、非信号接続端子の内、第１基準値を満たすために外周側電源端子群１６ｇに割り当てられる端子１０以外の端子１０は、好適には、グラウンド端子、又は信号が入出力されないＮＣ端子に割り当てられている。図１８に例示するように、難接続端子１９が、外周側端子群１７において複数列（複数周）存在する場合には、難接続端子１９に、外周側電源端子群１６ｇに属する端子１０、グラウンド端子、及び信号端子の何れか２つ以上の属性の端子１０を割り当てることができる。このような場合、支持基板２１の中心側から外周側に向かって（外周方向Ｙに向かって）、外周側電源端子群１６ｇに属する端子１０、グラウンド端子、信号端子の優先順位で割り当てると好適である。例えば、図１８に例示する３本の端子“１０ａ，１０ｂ，１０ｃ”の場合には、これら３本の内最も内周側の難接続端子“１０ａ”を外周側電源端子群１６ｇに属する端子１０とし、真ん中の難接続端子“１０ｂ”をグラウンド端子とし、３本の内最も外周側の難接続端子“１０ｃ”を信号端子とすると好適である。

　上記においては、図５及び図６を参照して、４種類の電源が利用される形態を例示した。図５及び図６に示した形態では、第１電源配線４１及び第３電源配線４３が、第１表層配線層３１に配置されているが、第１電源配線４１及び第３電源配線４３は、互いに逆方向に延びるように形成されている。しかし、第１表層配線層３１に複数種類の電源配線が形成される場合に、同一方向（例えば外周方向Ｙ）に向かって電源配線が延びるように形成されてもよい。

　図１９及び図２０は、対象半導体素子５１Ｔが、少なくとも３系統の電源端子を有している場合の例を示している。内周側端子群１５は、図２及び図３に示した例に比べて、さらに、第１電源端子群１１ｇ（第１内周側電源端子群１４１ｇ）及び第２電源端子群１２ｇ（第２内周側電源端子群１４２ｇ）とは異なる系統の第３電源端子群１３ｇ（第３内周側電源端子群１４３ｇ）を含む。外周側電源端子群１６ｇは、第１電源端子群１１ｇ（第１内周側電源端子群１４１ｇ）と同一系統の第１外周側電源端子群１６１ｇに加えて、第３電源端子群１３ｇ（第３内周側電源端子群１４３ｇ）と同一系統の第２外周側電源端子群１６２ｇを含む。内周側電源端子群１４ｇにおいて、第１電源端子群１１ｇと第３電源端子群１３ｇとは、少なくとも一部の端子が幅方向Ｘにおいて隣り合って配置されている。また、第１外周側電源端子群１６１ｇと第２外周側電源端子群１６２ｇとは、少なくとも一部の端子が幅方向Ｘにおいて隣り合って配置されている。

　図１９及び図２０を参照する例では、第１外周側電源端子群１６１ｇを含む第１電源端子群１１ｇを介して電力を供給される第１電源の方が、第２外周側電源端子群１６２ｇを含む第３電源端子群１３ｇを介して電力を供給される第３電源に比べて定格電流が大きい電源である。図２０に示すように、表層電源配線４０も、第１電源に電力を供給する第１電源配線４１（第１電源経路）と、第３電源に電力を供給する第３電源配線４３（第３電源経路）との２つが形成されている。これらの電源配線は、定格電流に応じて、第１電源配線４１の第１電源配線幅Ｗ１の方が、第３電源配線４３の第３電源配線幅Ｗ３よりも大きい。

〔その他の実施形態〕
　以下、その他の実施形態について説明する。尚、以下に説明する各実施形態の構成は、それぞれ単独で適用されるものに限られず、矛盾が生じない限り、他の実施形態の構成と組み合わせて適用することも可能である。

（１）上記においては、半導体モジュール５の端子１０が、内周側端子群１５と外周側端子群１７との大きく２つの端子群を有している形態を例示して説明した。また、内周側端子群１５に含まれる内周側電源端子群１４ｇは、直交方向Ｚに見て半導体素子５１（対象半導体素子５１Ｔ）と少なくとも一部が重複する位置に配置されていると説明した。しかし、半導体モジュール５に形成される端子群は、３つ以上であってもよい。例えば、図２１に例示するように、端子１０は、最も中心側に配列された第１端子群１０１と、第１端子群１０１よりも外周側に配列された第２端子群１０３と、第２端子群１０３よりも外周側に配列された第３端子群１０５と、の３つの端子群を有していてもよい。

　ここで、図２１に示すように、直交方向Ｚに見て第１端子群１０１に重複するように、半導体素子５１（５１Ａ）が備えられている場合、第１端子群１０１が内周側端子群１５に対応し、内周側端子群１５としての第１端子群１０１に内周側電源端子群１４ｇが含まれる。また、少なくとも第２端子群１０３が外周側端子群１７に対応し、外周側端子群１７としての第２端子群１０３に外周側電源端子群１６ｇが含まれる。図２１に示すように、表層電源配線４０は、直交方向Ｚに見て第１端子群１０１（内周側電源端子群１４ｇ）及び第２端子群１０３（外周側電源端子群１６ｇ）と重複するように形成される。図示は省略するが、当然ながら、第２端子群１０３及び第３端子群１０５が、外周側端子群１７に対応する形態であってもよい。この場合、第２端子群１０３及び第３端子群１０５に外周側電源端子群１６ｇが含まれ、表層電源配線４０は、第２端子群１０３に加えて第３端子群１０５とも重複する。

　また、図２１に示すように、直交方向Ｚに見て第２端子群１０２に重複するように、半導体素子５１（５１Ｂ）が備えられている場合には、第２端子群１０３が内周側端子群１５に対応し、内周側端子群１５としての第２端子群１０３に内周側電源端子群１４ｇが含まれる。この場合には、第３端子群１０５が外周側端子群１７に対応し、外周側端子群１７としての第３端子群１０５に外周側電源端子群１６ｇが含まれる。図２１に示すように、表層電源配線４０は、直交方向Ｚに見て第２端子群１０３（内周側電源端子群１４ｇ）及び第３端子群１０５（外周側電源端子群１６ｇ）と重複するように形成される。

（２）上記においては、第１電源配線４１が形成される表層配線層（第１表層配線層３１）と、第２電源配線４２が形成される１つの内層配線層（第２内層配線層３３）との間に、グラウンド層が形成された別の内層配線層で（第１内層配線層３２）を有する形態を例示した。しかし、第１電源配線４１が形成される表層配線層（３１）と、第２電源配線４２が形成される１つの内層配線層との間に、そのようなグラウンド層を挟むことなく、回路基板３が構成されることを妨げるものではない。

〔実施形態の概要〕
　以下、上記において説明した半導体装置（１）、チップモジュール（５Ｍ）、半導体モジュール（５）の概要について簡単に説明する。

　半導体装置（１）は、１つの態様として、
　パッケージ基板（Ｂ）に少なくとも１つの半導体ダイ（Ｄ）が支持された半導体チップ（５１Ｍ）を少なくとも１つ上面に支持固定する矩形板状のモジュール基板（２１ｍ）、及び、前記モジュール基板（２１ｍ）の下面（２１ｂ）に沿って平面配置されて前記半導体チップ（５１Ｍ）と電気的に接続される複数の接続端子を備えたチップモジュール（５Ｍ）と、
　複数層の配線層（３１，３２，３３，３９）を有し、前記チップモジュール（５Ｍ）が複数の前記接続端子（１０）を介して表面実装される基板であって、当該基板を貫通して複数の前記配線層（３１，３２，３３，３９）を電気的に接続可能なスルーホール（ＴＨ）が複数個形成された主基板（３）と、を備え、
　前記半導体チップ（５１Ｍ（５１ｐ））は、前記モジュール基板（２１ｍ）に支持される被支持面（５１ｂ）に沿って平面配置されて前記モジュール基板（２１ｍ）と電気的に接続される複数のチップ端子（５５）を有し、
　複数の前記チップ端子（５５）は、前記半導体チップ（５１Ｍ（５１ｐ））に電力を供給する複数のチップ電源端子（５６）を含み、
　複数の前記チップ電源端子（５６）は、複数の前記チップ端子（５５）が平面配置された配置領域（Ｒ１）の外縁（Ｒ１ｅ）よりも内側に配置され、
　前記チップモジュール（５Ｍ）は、前記半導体チップ（５１Ｍ（５１ｐ））が前記モジュール基板（２１ｍ）に実装され、複数の前記チップ端子（５５）の配置と複数の前記接続端子（１０）の配置とが前記モジュール基板（２１ｍ）において並び替えられており
　複数の前記接続端子（１０）は、前記モジュール基板（２１ｍ）の各辺に沿って複数列の矩形環状に配列されると共に、複数の前記接続端子（１０）は、前記モジュール基板（２１ｍ）の中心側に配列された内周側端子群（１５）と、前記内周側端子群（１５）よりも外周側に配列された外周側端子群（１７）とを含み、
　前記内周側端子群（１５）は、前記半導体チップ（５１Ｍ（５１ｐ））に電力を供給する内周側電源端子群（１４ｇ）を含み、
　前記外周側端子群（１７）は、前記内周側電源端子群（１４ｇ）の少なくとも一部と同一系統の外周側電源端子群（１６ｇ）を含み、
　前記内周側電源端子群（１４ｇ）は、前記モジュール基板（２１ｍ）の板面に直交する方向に見て前記半導体チップ（５１Ｍ（５１ｐ））と少なくとも一部が重複する位置に配置され、
　前記外周側電源端子群（１６ｇ）は、前記内周側電源端子群（１４ｇ）から前記外周側端子群（１７）の最外周端子（１８）まで連続して並ぶように配列され、
　前記主基板（３）は、前記チップモジュール（５Ｍ）が実装される表層配線層（３１）に、前記内周側電源端子群（１４ｇ）及び前記外周側電源端子群（１６ｇ）を介して前記半導体チップ（５１Ｍ（５１ｐ））に電力を供給する表層電源経路（４０）を有し、
　前記表層電源経路（４０）は、前記チップモジュール（５Ｍ）が前記主基板（３）に実装された状態で、前記主基板（３）の基板面に直交する直交方向（Ｚ）に見て前記内周側電源端子群（１４ｇ）及び前記外周側電源端子群（１６ｇ）と重複し、前記内周側電源端子群（１４ｇ）と接続される位置から前記主基板（３）の外周側に向かって延びるように連続して形成されている。

　また、パッケージ基板（Ｂ）に少なくとも１つの半導体ダイ（Ｄ）が支持された半導体チップ（５１Ｍ）を少なくとも１つ上面に支持固定する矩形板状のモジュール基板（２１ｍ）、及び、前記モジュール基板（２１ｍ）の下面（２１ｂ）に沿って平面配置されて前記半導体チップ（５１Ｍ）と電気的に接続される複数の接続端子を備えたチップモジュール（５Ｍ）は、１つの態様として、
　前記半導体チップ（５１Ｍ（５１ｐ））は、前記モジュール基板（２１ｍ）に支持される被支持面（５１ｂ）に沿って平面配置されて前記モジュール基板（２１ｍ）と電気的に接続される複数のチップ端子（５５）を有し、
　複数の前記チップ端子（５５）は、前記半導体チップ（５１Ｍ（５１ｐ））に電力を供給する複数のチップ電源端子（５６）を含み、
　複数の前記チップ電源端子（５６）は、複数の前記チップ端子（５５）が平面配置された配置領域（Ｒ１）の外縁（Ｒ１ｅ）よりも内側に配置され、
　前記半導体チップ（５１Ｍ（５１ｐ））は、前記モジュール基板（２１ｍ）に実装され、
　複数の前記チップ端子（５５）の配置と複数の前記接続端子の配置とは、前記モジュール基板（２１ｍ）において並び替えられており、
　複数の前記接続端子（１０）は、前記モジュール基板（２１ｍ）の各辺に沿って複数列の矩形環状に配列されると共に、複数の前記接続端子（１０）は、前記モジュール基板（２１ｍ）の中心側に配列された内周側端子群（１５）と、前記内周側端子群（１５）よりも外周側に配列された外周側端子群（１７）とを含み、
　前記内周側端子群（１５）は、前記半導体チップ（５１Ｍ（５１ｐ））の電源端子に接続される内周側電源端子群（１４ｇ）を含み、
　前記外周側端子群（１７）は、前記内周側電源端子群（１４ｇ）の少なくとも一部と同一系統の外周側電源端子群（１６ｇ）を含み、
　前記内周側電源端子群（１４ｇ）は、前記モジュール基板（２１ｍ）の板面に直交する方向に見て、前記半導体チップ（５１Ｍ（５１ｐ））と少なくとも一部が重複する位置に配置され、
　前記外周側電源端子群（１６ｇ）は、前記内周側電源端子群（１４ｇ）から前記外周側端子群（１７）の最外周端子（１８）まで連続して並ぶように配列されている。

　上記の構成によれば、内周側電源端子群（１４ｇ）がモジュール基板（２１ｍ）の板面に直交する方向に見て、半導体チップ（５１Ｍ（５１ｐ））と少なくとも一部が重複する位置に配置されているから、半導体チップ（５１Ｍ（５１ｐ））の直下に内周側電源端子群（１４ｇ）が配置されていることになる。従って、半導体チップ（５１Ｍ（５１ｐ））の電源端子とチップモジュール（５Ｍ）の電源端子とを短い配線距離で接続することができ、配線におけるインピーダンスを低く抑えることができる。尚、半導体ダイ（Ｄ）への電源供給経路を短く形成するために、一般的にチップ電源端子（５６）は、半導体ダイ（Ｄ）の直下に設けられる（一般的にモジュール基板（２１ｍ）とパッケージ基板（Ｂ）とは平行状に配置されるので、モジュール基板（２１ｍ）（パッケージ基板（Ｂ））の板面に直交する方向に見て、半導体ダイ（Ｄ）の少なくとも一部と重複する位置に、チップ電源端子（５６）が設けられる。）。従って、内周側電源端子群（１４ｇ）は、モジュール基板（２１ｍ）の板面に直交する方向に見て、半導体ダイ（Ｄ）（半導体チップ５１Ｍ（５１ｐ）の半導体ダイ（Ｄ））と少なくとも一部が重複する位置に配置されているということもできる。

　また、半導体装置（１）においては、半導体チップ（５１Ｍ（５１ｐ））に電力を供給する表層電源経路（４０）が、チップモジュール（５Ｍ）が実装される表層配線層（３１）に形成される。この表層電源経路（４０）は、モジュール基板（２１ｍ）を介して半導体チップ（５１Ｍ（５１ｐ））に電力を供給する内周側電源端子群（１４ｇ）及び外周側電源端子群（１６ｇ）と、直交方向（Ｚ）に見て重複している。従って、表層配線層（３１）において表面実装されるとチップモジュール（５Ｍ）の内周側電源端子群（１４ｇ）及び外周側電源端子群（１６ｇ）は、直接、表層電源経路（４０）と接続される。また、表層電源経路（４０）には、他の信号を引き出すためのスルーホール（ＴＨ）を設ける必要もなく、孔や絶縁領域を設ける必要もないので、表層電源経路（４０）のインピーダンスも低く抑えることができる。このように、上記の構成によれば、スルーホール（ＴＨ）によって配線の有効面積が減少することを抑制し、安定して電源供給が可能な半導体装置（１）並びにチップモジュール（５Ｍ）を提供することができる。

　例えば、半導体チップ（５１Ｍ（５１ｐ））が汎用的なマイクロコンピュータやＤＳＰのようなプロセッサである場合、その端子配置（チップ端子（５５）の端子配置）は、半導体ベンダーによって決定されている。つまり、これらのマイクロコンピュータやＤＳＰを利用して装置を生産する装置メーカーにとって好適な端子配置とはなっていない場合も多い。マイクロコンピュータやＤＳＰの端子配置が装置メーカーに好適な配置となるように、専用品として生産することは不可能ではないが、専用品化のための開発費等を考慮すると採算が取れず現実的ではない。チップモジュール（５Ｍ）では、モジュール基板（２１ｍ）上の配線によって端子配置を変換できるので、チップモジュール（５Ｍ）における接続端子（１０）の端子配置を、装置メーカーにとって好適な端子配置とすることができる。その結果、上述したように、主基板（３）の表層配線層（３１）に形成される表層電源経路（４０）により、半導体チップ（５１Ｍ（５１ｐ））に電力を供給することができる。

　また、チップモジュール（５Ｍ）は、前記内周側電源端子群（１４ｇ）が、前記半導体チップ（５１Ｍ（５１ｐ））の少なくとも２系統の異なる電源端子に接続される電源端子群として、第１内周側電源端子群（１４１ｇ）と、第２内周側電源端子群（１４２ｇ）とを含み、前記外周側電源端子群（１６ｇ）が、前記第２内周側電源端子群（１４２ｇ）と同一系統の端子を含まず、前記第１内周側電源端子群（１４１ｇ）と同一系統の端子を含むと好適である。

　また、半導体装置（１）は、以下のように構成されていると好適である。即ち、前記内周側電源端子群（１４ｇ）は、前記半導体チップ（５１Ｍ（５１ｐ））の少なくとも２系統の異なる電力を供給する電源端子群として、第１内周側電源端子群（１４１ｇ）と、第２内周側電源端子群（１４２ｇ）とを含み、前記外周側電源端子群（１６ｇ）は、前記第２内周側電源端子群（１４２ｇ）と同一系統の端子を含まず、前記第１内周側電源端子群（１４１ｇ）と同一系統の端子を含み、前記表層電源経路（４０）は、前記直交方向（Ｘ）に見て前記第２内周側電源端子群（１４２ｇ）とは重複せず、前記第１内周側電源端子群（１４１ｇ）及び前記外周側電源端子群（１６ｇ）と重複して、前記第１内周側電源端子群（１４１ｇ）及び前記外周側電源端子群（１６ｇ）に接続される第１電源経路（４１）であり、前記主基板（３）は、前記チップモジュール（５Ｍ）が実装される前記表層配線層（３１）とは異なる配線層（３３）に、前記第２内周側電源端子群（１４２ｇ）と接続される位置から前記主基板（３）の外周側に向かって延びるように連続して形成される第２電源経路（４２）をさらに備え、前記第１電源経路（４１）と前記第２電源経路（４２）とは、前記直交方向（Ｚ）に見て少なくとも一部が重複すると好適である。

　半導体チップ（５１Ｍ（５１ｐ））の２系統の電源端子に対応する電源端子群を内周側電源端子群（１４ｇ）に割り当てることで、半導体チップ（５１Ｍ（５１ｐ））の電源端子と半導体モジュール（５）の電源端子とを短い配線距離で接続することができ、配線におけるインピーダンスを低く抑えることができる。また、内周側電源端子群（１４ｇ）に属する２種類の電源端子群の内、第１内周側電源端子群（１４１ｇ）と同一系統の端子のみが、最外周端子（１８）まで連続して並ぶ外周側電源端子群（１６ｇ）に含まれる。従って、少なくとも第１内周側電源端子群（１４１ｇ）及び外周側電源端子群（１６ｇ）は、実装先の基板において連続した電源配線を介して電力の供給を受けることができる。

　半導体装置（１）では、主基板（３）に実装されたチップモジュール（５Ｍ）の第１内周側電源端子群（１４１ｇ）及び外周側電源端子群（１６ｇ）は、表層配線層（３１）に形成された表層電源経路（４０）（第１電源経路（４１））を介して、電力の供給を受けることができる。また、主基板（３）に実装されたチップモジュール（５Ｍ）の第２内周側電源端子群（１４２ｇ）は、表層配線層（３１）とは異なる配線層（３３）に形成された第２電源経路（４２）を介して電力の供給を受ける。第１電源経路（４１）と第２電源経路（４２）とは、直交方向（Ｚ）に見て少なくとも一部が重複し、第１電源経路（４１）には第１内周側電源端子群（１４１ｇ）及び外周側電源端子群（１６ｇ）が直交方向（Ｚ）に見て重複している。第１電源経路（４１）にはスルーホール（ＴＨ）を設ける必要がないから、少なくとも第１電源経路（４１）と重複する部分では第２電源経路（４２）にも他の電源や信号を伝達するためのスルーホール（ＴＨ）は設けられない。従って、スルーホール（ＴＨ）によって第２電源経路（４２）の有効面積が減少することが抑制される。即ち、第１電源経路（４１）及び第２電源経路（４２）を介して、安定して電源供給が可能な半導体装置（１）を提供することができる。

　また、１つの態様として、半導体装置（１）は、前記チップモジュール（５Ｍ）が前記主基板（３）に実装された状態で、前記外周側電源端子群（１６ｇ）が配置される側の前記モジュール基板（２１ｍ）の辺に沿った方向を幅方向（Ｘ）として、前記第１電源経路（４１）の前記幅方向（Ｘ）の長さである第１経路幅（Ｗ１）が前記第１電源経路（４１）を介して前記半導体モジュール（５）に供給される第１電源の電気的な基準値である第１基準値を満たすように、前記外周側電源端子群（１６ｇ）が、前記幅方向（Ｘ）に連続して並ぶように配置されていると好適である。

　一般的に電源を供給する配線は、信号配線に比べて流れる電流が大きいため、配線の断面積が大きくなるように、信号配線に比べて広い配線幅を有する。第１基準値を満たすように、外周側電源端子群（１６ｇ）が、幅方向（Ｘ）に連続して並ぶことで、第１電源経路（４１）は必要な配線幅を確保することができる。

　ここで、前記第２電源経路（４２）を介して前記チップモジュール（５Ｍ）に供給される第２電源の電気的な基準値である第２基準値は、前記第１基準値よりも許容範囲が狭くなる基準値であると好適である。

　第２基準値が第１基準値よりも許容範囲が狭く、よい厳しい条件の場合、例えば配線の断面積を大きくするなど、第１電源経路（４１）に比べて第２電源経路（４２）の形成条件を優先する場合がある。第２電源経路（４２）は、チップモジュール（５Ｍ）が実装される表層配線層（３１）とは異なる配線層に形成されるので、実装の制約や、表層配線層（３１）における信号の配線への制約を抑制することができて好適である。

　また、１つの態様として、前記外周側端子群（１６ｇ）に含まれる前記接続端子（１０）の内、前記チップモジュール（５Ｍ）が前記主基板（３）に実装された状態で、自端子よりも外周側に配置された前記接続端子（１０）から引き出される信号配線（Ｗ）の有無に応じて、前記スルーホール（ＴＨ）を経由しなければ前記最外周端子（１８）よりも外周側へ信号配線（Ｗ）を引き出すことができない場合がある位置に配置されている前記接続端子（１０）を難接続端子（１９）とし、前記難接続端子（１９）の内、前記最外周端子（１８）よりも外周側へ信号配線（Ｗ）を引き出す必要のない用途に割り当てられている端子を非信号接続端子とし、前記非信号接続端子は、前記第２電源経路（４２）の前記幅方向（Ｘ）の長さである第２経路幅（Ｗ２）が前記第２基準値を満たすように、前記幅方向（Ｘ）に連続して並ぶように配置されていると好適である。

　非信号接続端子が接続される位置には、接続端子（１０）が難接続端子（１９）であってもスルーホール（ＴＨ）を設ける必要がない。第２基準値を満たすように、非信号接続端子が、幅方向（Ｘ）に連続して並ぶことで、第２電源経路（４２）は必要な配線幅を確保することができる。

　また、１つの態様として、前記第２経路幅（Ｗ２）は、前記第１経路幅（Ｗ１）よりも大きく、前記外周側端子群（１８）に含まれる前記接続端子（１０）の内、前記チップモジュール（５Ｍ）が前記主基板（３）に実装された状態で前記直交方向（Ｚ）に見て前記第２電源経路（４２）と重複し、前記外周側電源端子群（１６ｇ）及び前記非信号接続端子に含まれない前記接続端子（１０）は、前記スルーホール（ＴＨ）を経由することなく前記最外周端子（１８）よりも外周側へ信号配線（Ｗ）を引き出すことが可能な位置に配置されていると好適である。

　第２電源経路（４２）と直交方向（Ｚ）に見て重複する接続端子（１０）が接続される位置の全てが、スルーホール（ＴＨ）を設ける必要がない位置となるので、第２電源経路（４２）の有効面積が減少することが抑制され、安定した電源供給が可能となる。

　また、１つの態様として、前記非信号接続端子の内、前記第１基準値を満たすために前記外周側電源端子群（１６ｇ）に割り当てられる前記接続端子（１０）以外の前記接続端子（１０）は、グラウンド端子、又は信号が入出力されないＮＣ端子に割り当てられていると好適である。

　グラウンド端子及びＮＣ端子は、スルーホール（ＴＨ）を介して他の配線層と接続しなくてもよいので、非信号接続端子として好適である。

　また、１つの態様として、前記難接続端子（１９）に、前記外周側電源端子群（１６ｇ）に属する前記接続端子（１０）、前記グラウンド端子、及び信号端子の何れか２つ以上の属性の前記接続端子（１０）が割り当てられる場合、前記モジュール基板（２１ｍ）の中心側から外周側に向かって、前記外周側電源端子群（１６ｇ）に属する前記接続端子（１０）、前記グラウンド端子、前記信号端子の優先順位で割り当てられていると好適である。

　より外周側に配置されている接続端子（１０）の方が、スルーホール（ＴＨ）を介さず、表層配線層（３１）を通って最外周端子（１８）よりも外周側へ信号配線（Ｗ）を引き出すことができる可能性が高い。従って、上記の優先順位で接続端子（１０）が割り当てられると好適である。

　ここで、前記第１基準値は、前記第１電源の定格電流値である第１定格電流値を含み、前記第２基準値は、前記第２電源の定格電流値である第２定格電流値を含み、前記第２定格電流値は、前記第１定格電流値よりも大きいと好適である。

　第２定格電流値が第１定格電流値よりも大きい場合、例えば配線の断面積を大きくするなど、第１電源経路（４１）に比べて第２電源経路（４２）の形成条件を優先する場合がある。第２電源経路（４２）は、チップモジュール（５Ｍ）が実装される表層配線層（３１）とは異なる配線層に形成されるので、実装の制約や、表層配線層（３１）における信号の配線への制約を抑制することができて好適である。

　また、前記第１基準値は、前記第１電源経路（４１）のインピーダンスの最大許容値である第１インピーダンスを含み、前記第２基準値は、前記第２電源経路のインピーダンスの最大許容値である第２インピーダンスを含み、前記第２インピーダンスは前記第１インピーダンスよりも低いと好適である。

　第２インピーダンスが第１インピーダンスよりも低い場合、第１電源経路（４１）に比べて第２電源経路（４２）の形成条件を優先する場合がある。第２電源経路（４２）は、半導体モジュール（５）が実装される表層配線層（３１）とは異なる配線層に形成されるので、実装の制約や、表層配線層（３１）における信号の配線への制約を抑制することができて好適である。

　また、１つの態様として、前記半導体チップ（５１Ｍ（５１ｐ））は、少なくとも３系統の電源端子を有し、前記内周側端子群（１４ｇ）は、さらに、前記第１内周側電源端子群（１４１ｇ）及び前記第２内周側電源端子群（１４２ｇ）とは異なる系統の第３内周側電源端子群（１４３ｇ）を含み、前記外周側電源端子群（１６ｇ）は、前記第１内周側電源端子群（１４１ｇ）と同一系統の第１外周側電源端子群（１６１ｇ）に加えて、前記第３内周側電源端子群（１４３ｇ）と同一系統の第２外周側電源端子群（１６２ｇ）を含むと好適である。

　２系統の電源に対応させて表層電源経路（４０）を設けることができるので、スルーホール（ＴＨ）によって配線の有効面積が減少することを抑制し、安定してチップモジュール（５Ｍ）に電源供給が可能な半導体装置（１）を提供することができる。

　また、前記チップモジュール（５Ｍ）が前記主基板（３）に実装された状態で、前記外周側電源端子群（１６ｇ）が配置される側の前記モジュール基板（２１ｍ）の辺に沿った方向を幅方向（Ｘ）として、前記第１内周側電源端子群（１４１ｇ）と前記第３内周側電源端子群（１４３ｇ）とは、少なくとも一部の端子が前記幅方向（Ｘ）において隣り合って配置され、前記第１外周側電源端子群（１６１ｇ）と前記第２外周側電源端子群（１６２ｇ）とは、少なくとも一部の端子が前記幅方向（Ｘ）において隣り合って配置されていると好適である。

　２系統の電源に対応した２つの表層電源経路（４１，４３）を、幅方向（Ｘ）に並べて並行させることができるので、高い配線効率で２つの表層電源経路（４１，４３）を形成することができる。

　また、前記モジュール基板（２１ｍ）の中心から、前記外周側電源端子群（１６ｇ）が配置される側の前記モジュール基板（２１ｍ）の辺への法線に沿って前記モジュール基板（２１ｍ）の外周側へ向かう方向を外周方向（Ｙ）として、前記第１内周側電源端子群（１４１ｇ）は、前記第２内周側電源端子群（１４２ｇ）よりも前記外周方向（Ｙ）の側に配置されていると好適である。

　表層電源経路（４０）である第１電源経路（４１）が外周側に向かって延伸する側に、内周側電源端子群（１４ｇ）の内の第１内周側電源端子群（１４１ｇ）が配置されるので、高い配線効率で第１電源経路（４１）を形成することができる。

　また、半導体装置（１）は、１つの態様として、
　少なくとも１つの半導体素子（５１）を上面（２１ａ）に支持固定する矩形板状の支持基板（２１）、及び、前記支持基板（２１）の下面（２１ｂ）に沿って平面配置されて前記半導体素子（５１）と電気的に接続される複数の接続端子（１０）を備えた半導体モジュール（５）と、
　複数層の配線層（３１，３２，３３，３９）を有し、前記半導体モジュール（５）が複数の前記接続端子（１０）を介して表面実装される基板であって、当該基板を貫通して複数の前記配線層（３１，３２，３３，３９）を電気的に接続可能なスルーホール（ＴＨ）が複数個形成された主基板（３）と、を備え、
　複数の前記接続端子（１０）は、前記支持基板（２１）の各辺に沿って複数列の矩形環状に配列されると共に、複数の前記接続端子（１０）は、前記支持基板（２１）の中心側に配列された内周側端子群（１５）と、前記内周側端子群（１５）よりも外周側に配列された外周側端子群（１７）とを含み、
　前記内周側端子群（１５）は、前記半導体素子（５１）の内の１つである対象半導体素子（５１Ｔ）に電力を供給する内周側電源端子群（１４ｇ）を含み、
　前記外周側端子群（１７）は、前記内周側電源端子群（１４ｇ）の少なくとも一部と同一系統の外周側電源端子群（１６ｇ）を含み、
　前記内周側電源端子群（１４ｇ）は、前記支持基板（２１）の板面に直交する方向に見て前記対象半導体素子（５１Ｔ）と少なくとも一部が重複する位置に配置され、
　前記外周側電源端子群（１６ｇ）は、前記内周側電源端子群（１４ｇ）から前記外周側端子群（１７）の最外周端子（１８）まで連続して並ぶように配列され、
　前記主基板（３）は、前記半導体モジュール（５）が実装される表層配線層（３１）に、前記内周側電源端子群（１４ｇ）及び前記外周側電源端子群（１６ｇ）を介して前記対象半導体素子（５１Ｔ）に電力を供給する表層電源経路（４０）を有し、
　前記表層電源経路（４０）は、前記半導体モジュール（５）が前記主基板（３）に実装された状態で、前記主基板（３）の基板面に直交する直交方向（Ｚ）に見て前記内周側電源端子群（１４ｇ）及び前記外周側電源端子群（１６ｇ）と重複し、前記内周側電源端子群（１４ｇ）と接続される位置から前記主基板（３）の外周側に向かって延びるように連続して形成されている。

　また、少なくとも１つの半導体素子（５１）を上面（２１ａ）に支持固定する矩形板状の支持基板（２１）、及び、前記支持基板（２１）の下面（２１ｂ）に沿って平面配置されて前記半導体素子（５１）と電気的に接続される複数の接続端子（１０）を備えた半導体モジュール（５）は、１つの態様として、
　複数の前記接続端子（１０）は、前記支持基板（２１）の各辺に沿って複数列の矩形環状に配列されると共に、複数の前記接続端子（１０）は、前記支持基板（２１）の中心側に配列された内周側端子群（１５）と、前記内周側端子群（１５）よりも外周側に配列された外周側端子群（１７）とを含み、
　前記内周側端子群（１５）は、前記半導体素子（５１）の内の１つである対象半導体素子（５１）の電源端子に接続される内周側電源端子群（１４ｇ）を含み、
　前記外周側端子群（１７）は、前記内周側電源端子群（１４ｇ）の少なくとも一部と同一系統の外周側電源端子群（１６ｇ）を含み、
　前記内周側電源端子群（１４ｇ）は、前記支持基板（２１）の板面に直交する方向に見て、前記対象半導体素子（５１Ｔ）と少なくとも一部が重複する位置に配置され、
　前記外周側電源端子群（１６ｇ）は、前記内周側電源端子群（１４ｇ）から前記外周側端子群（１７）の最外周端子（１８）まで連続して並ぶように配列されている。

　上記の構成によれば、内周側電源端子群（１４ｇ）が支持基板（２１）の板面に直交する方向に見て、対象半導体素子（５１Ｔ）と少なくとも一部が重複する位置に配置されているから、対象半導体素子（５１Ｔ）の直下に内周側電源端子群（１４ｇ）が配置されていることになる。従って、対象半導体素子（５１Ｔ）の電源端子と半導体モジュール（５）の電源端子とを短い配線距離で接続することができ、配線におけるインピーダンスを低く抑えることができる。また、半導体装置（１）においては、対象半導体素子（５１Ｔ）に電力を供給する表層電源経路（４０）が、半導体モジュール（５）が実装される表層配線層（３１）に形成される。この表層電源経路（４０）は、支持基板（２１）を介して対象半導体素子（５１Ｔ）に電力を供給する内周側電源端子群（１４ｇ）及び外周側電源端子群（１６ｇ）と、直交方向（Ｚ）に見て重複している。従って、表層配線層（３１）において表面実装される半導体モジュール（５）の内周側電源端子群（１４ｇ）及び外周側電源端子群（１６ｇ）は、直接、表層電源経路（４０）と接続される。また、表層電源経路（４０）には、他の信号を引き出すためのスルーホール（ＴＨ）を設ける必要もなく、孔や絶縁領域を設ける必要もないので、表層電源経路（４０）のインピーダンスも低く抑えることができる。このように、上記の構成によれば、スルーホール（ＴＨ）によって配線の有効面積が減少することを抑制し、安定して電源供給が可能な半導体装置（１）並びに半導体モジュール（５）を提供することができる。

　また、半導体モジュール（５）は、前記内周側電源端子群（１４ｇ）が、前記対象半導体素子（５１Ｔ）の少なくとも２系統の異なる電源端子に接続される電源端子群として、第１内周側電源端子群（１４１ｇ）と、第２内周側電源端子群（１４２ｇ）とを含み、前記外周側電源端子群（１６ｇ）が、前記第２内周側電源端子群（１４２ｇ）と同一系統の端子を含まず、前記第１内周側電源端子群（１４１ｇ）と同一系統の端子を含むと好適である。

　また、半導体装置（１）は、以下のように構成されていると好適である。即ち、前記内周側電源端子群（１４ｇ）は、前記対象半導体素子（５１Ｔ）の少なくとも２系統の異なる電力を供給する電源端子群として、第１内周側電源端子群（１４１ｇ）と、第２内周側電源端子群（１４２ｇ）とを含み、前記外周側電源端子群（１６ｇ）は、前記第２内周側電源端子群（１４２ｇ）と同一系統の端子を含まず、前記第１内周側電源端子群（１４１ｇ）と同一系統の端子を含み、前記表層電源経路（４０）は、前記直交方向（Ｘ）に見て前記第２内周側電源端子群（１４２ｇ）とは重複せず、前記第１内周側電源端子群（１４１ｇ）及び前記外周側電源端子群（１６ｇ）と重複して、前記第１内周側電源端子群（１４１ｇ）及び前記外周側電源端子群（１６ｇ）に接続される第１電源経路（４１）であり、前記主基板（３）は、前記半導体モジュール（５）が実装される前記表層配線層（３１）とは異なる配線層（３３）に、前記第２内周側電源端子群（１４２ｇ）と接続される位置から前記主基板（３）の外周側に向かって延びるように連続して形成される第２電源経路（４２）をさらに備え、前記第１電源経路（４１）と前記第２電源経路（４２）とは、前記直交方向（Ｚ）に見て少なくとも一部が重複すると好適である。

　対象半導体素子（５１Ｔ）の２系統の電源端子に対応する電源端子群を内周側電源端子群（１４ｇ）に割り当てることで、対象半導体素子（５１Ｔ）の電源端子と半導体モジュール（５）の電源端子とを短い配線距離で接続することができ、配線におけるインピーダンスを低く抑えることができる。また、内周側電源端子群（１４ｇ）に属する２種類の電源端子群の内、第１内周側電源端子群（１４１ｇ）と同一系統の端子のみが、最外周端子（１８）まで連続して並ぶ外周側電源端子群（１６ｇ）に含まれる。従って、少なくとも第１内周側電源端子群（１４１ｇ）及び外周側電源端子群（１６ｇ）は、実装先の基板において連続した電源配線を介して電力の供給を受けることができる。

　半導体装置（１）では、主基板（３）に実装された半導体モジュール（５）の第１内周側電源端子群（１４１ｇ）及び外周側電源端子群（１６ｇ）は、表層配線層（３１）に形成された表層電源経路（４０）（第１電源経路（４１））を介して、電力の供給を受けることができる。また、主基板（３）に実装された半導体モジュール（５）の第２内周側電源端子群（１４２ｇ）は、表層配線層（３１）とは異なる配線層（３３）に形成された第２電源経路（４２）を介して電力の供給を受ける。第１電源経路（４１）と第２電源経路（４２）とは、直交方向（Ｚ）に見て少なくとも一部が重複し、第１電源経路（４１）には第１内周側電源端子群（１４１ｇ）及び外周側電源端子群（１６ｇ）が直交方向（Ｚ）に見て重複している。第１電源経路（４１）にはスルーホール（ＴＨ）を設ける必要がないから、少なくとも第１電源経路（４１）と重複する部分では第２電源経路（４２）にも他の電源や信号を伝達するためのスルーホール（ＴＨ）は設けられない。従って、スルーホール（ＴＨ）によって第２電源経路（４２）の有効面積が減少することが抑制される。即ち、第１電源経路（４１）及び第２電源経路（４２）を介して、安定して電源供給が可能な半導体装置（１）を提供することができる。

　また、１つの態様として、半導体装置（１）は、前記半導体モジュール（５）が前記主基板（３）に実装された状態で、前記外周側電源端子群（１６ｇ）が配置される側の前記支持基板（２１）の辺に沿った方向を幅方向（Ｘ）として、前記第１電源経路（４１）の前記幅方向（Ｘ）の長さである第１経路幅（Ｗ１）が前記第１電源経路（４１）を介して前記半導体モジュール（５）に供給される第１電源の電気的な基準値である第１基準値を満たすように、前記外周側電源端子群（１６ｇ）が、前記幅方向（Ｘ）に連続して並ぶように配置されていると好適である。

　ここで、前記第２電源経路（４２）を介して前記半導体モジュール（５）に供給される第２電源の電気的な基準値である第２基準値は、前記第１基準値よりも許容範囲が狭くなる基準値であると好適である。

　第２基準値が第１基準値よりも許容範囲が狭く、よい厳しい条件の場合、例えば配線の断面積を大きくするなど、第１電源経路（４１）に比べて第２電源経路（４２）の形成条件を優先する場合がある。第２電源経路（４２）は、半導体モジュール（５）が実装される表層配線層（３１）とは異なる配線層に形成されるので、実装の制約や、表層配線層（３１）における信号の配線への制約を抑制することができて好適である。

　また、１つの態様として、前記外周側端子群（１６ｇ）に含まれる前記接続端子（１０）の内、前記半導体モジュール（５）が前記主基板（３）に実装された状態で、自端子よりも外周側に配置された前記接続端子（１０）から引き出される信号配線（Ｗ）の有無に応じて、前記スルーホール（ＴＨ）を経由しなければ前記最外周端子（１８）よりも外周側へ信号配線（Ｗ）を引き出すことができない場合がある位置に配置されている前記接続端子（１０）を難接続端子（１９）とし、前記難接続端子（１９）の内、前記最外周端子（１８）よりも外周側へ信号配線（Ｗ）を引き出す必要のない用途に割り当てられている端子を非信号接続端子とし、前記非信号接続端子は、前記第２電源経路（４２）の前記幅方向（Ｘ）の長さである第２経路幅（Ｗ２）が前記第２基準値を満たすように、前記幅方向（Ｘ）に連続して並ぶように配置されていると好適である。

　また、１つの態様として、前記第２経路幅（Ｗ２）は、前記第１経路幅（Ｗ１）よりも大きく、前記外周側端子群（１８）に含まれる前記接続端子（１０）の内、前記半導体モジュール（５）が前記主基板（３）に実装された状態で前記直交方向（Ｚ）に見て前記第２電源経路（４２）と重複し、前記外周側電源端子群（１６ｇ）及び前記非信号接続端子に含まれない前記接続端子（１０）は、前記スルーホール（ＴＨ）を経由することなく前記最外周端子（１８）よりも外周側へ信号配線（Ｗ）を引き出すことが可能な位置に配置されていると好適である。

　また、１つの態様として、前記難接続端子（１９）に、前記外周側電源端子群（１６ｇ）に属する前記接続端子（１０）、前記グラウンド端子、及び信号端子の何れか２つ以上の属性の前記接続端子（１０）が割り当てられる場合、前記支持基板（２１）の中心側から外周側に向かって、前記外周側電源端子群（１６ｇ）に属する前記接続端子（１０）、前記グラウンド端子、前記信号端子の優先順位で割り当てられていると好適である。

　第２定格電流値が第１定格電流値よりも大きい場合、例えば配線の断面積を大きくするなど、第１電源経路（４１）に比べて第２電源経路（４２）の形成条件を優先する場合がある。第２電源経路（４２）は、半導体モジュール（５）が実装される表層配線層（３１）とは異なる配線層に形成されるので、実装の制約や、表層配線層（３１）における信号の配線への制約を抑制することができて好適である。

　また、１つの態様として、前記対象半導体素子（５１Ｔ）は、少なくとも３系統の電源端子を有し、前記内周側端子群（１４ｇ）は、さらに、前記第１内周側電源端子群（１４１ｇ）及び前記第２内周側電源端子群（１４２ｇ）とは異なる系統の第３内周側電源端子群（１４３ｇ）を含み、前記外周側電源端子群（１６ｇ）は、前記第１内周側電源端子群（１４１ｇ）と同一系統の第１外周側電源端子群（１６１ｇ）に加えて、前記第３内周側電源端子群（１４３ｇ）と同一系統の第２外周側電源端子群（１６２ｇ）を含むと好適である。

　２系統の電源に対応させて表層電源経路（４０）を設けることができるので、スルーホール（ＴＨ）によって配線の有効面積が減少することを抑制し、安定して半導体モジュール（５）に電源供給が可能な半導体装置（１）を提供することができる。

　また、前記半導体モジュール（５１）が前記主基板（３）に実装された状態で、前記外周側電源端子群（１６ｇ）が配置される側の前記支持基板（２１）の辺に沿った方向を幅方向（Ｘ）として、前記第１内周側電源端子群（１４１ｇ）と前記第３内周側電源端子群（１４３ｇ）とは、少なくとも一部の端子が前記幅方向（Ｘ）において隣り合って配置され、前記第１外周側電源端子群（１６１ｇ）と前記第２外周側電源端子群（１６２ｇ）とは、少なくとも一部の端子が前記幅方向（Ｘ）において隣り合って配置されていると好適である。

　また、前記支持基板（２１）の中心から、前記外周側電源端子群（１６ｇ）が配置される側の前記支持基板（２１）の辺への法線に沿って前記支持基板（２１）の外周側へ向かう方向を外周方向（Ｙ）として、前記第１内周側電源端子群（１４１ｇ）は、前記第２内周側電源端子群（１４２ｇ）よりも前記外周方向（Ｙ）の側に配置されていると好適である。

　また、１つの態様として、前記半導体素子（５１）は、半導体ダイ（５１Ｃ，５１Ｐ）であり、前記半導体モジュール（５）は、複数の前記半導体ダイ（５１Ｃ，５１Ｐ）が、前記支持基板（２１）を備えたパッケージ（２）に封入された半導体チップ（５Ｃ，５Ｐ）であると好適である。

　支持基板（２１）上において、半導体ダイ（５１Ｃ，５１Ｐ）の端子配置を入れ替えて適切な端子配置の半導体モジュール（５）を実現することができる。

　また、１つの態様として、前記半導体素子（５１）は、少なくとも１つの半導体ダイがパッケージに封入された半導体チップ（５１Ｍ）であり、前記半導体モジュール（５）は、複数の前記半導体チップ（５１Ｍ）が前記支持基板（２１）に実装されたチップモジュール（５Ｍ）であると好適である。

　支持基板（２１）上において、半導体チップ（５１Ｍ）の端子配置を入れ替えて適切な端子配置の半導体モジュール（５）を実現することができる。

１　　　　：半導体装置
３　　　　：回路基板（主基板）
５　　　　：半導体モジュール
５Ｍ　　　：マルチチップモジュール（チップモジュール）
１０　　　：端子（接続端子）
１１ｇ　　：第１電源端子群（第１内周側電源端子群）
１２ｇ　　：第２電源端子群（第２内周側電源端子群）
１３ｇ　　：第３電源端子群（第３内周側電源端子群）
１４   　：内周側電源端子
１４ｇ　：内周側電源端子群
１５　　　：内周側端子群
１６   　：外周側電源端子
１６ｇ　：外周側電源端子群
１７　　　：外周側端子群
１８   　：最外周端子
１９   　：難接続端子
２１　　　：支持基板
２１ａ　　：上面
２１ｂ　　：下面
２１ｍ　　：モジュール基板（支持基板）
３１　　　：第１表層配線層（半導体モジュールが実装される表層配線層）
３２　　　：第１内層配線層（内層配線層）
３３　　　：第２内層配線層（内層配線層）
４０　　　：表層電源配線（表層電源経路）
４１　　　：第１電源配線（第１電源経路）
４２　　　：第２電源配線（第２電源経路）
４３　　　：第３電源配線（第３電源経路）
４４　　　：第４電源配線（第４電源経路）
５１　　　：半導体素子
５１Ｔ　　：対象半導体素子
５１ｂ　　：被支支持面
５１ｐ　　：プロセッサ（半導体チップ、対象半導体素子）
５１Ｍ　　：半導体チップ
５５　　　：チップ端子
５６　　　：チップ電源端子
Ｒ１　　　：配置領域
Ｒ１ｅ　　：配置領域の外縁
ＴＨ　　　：スルーホール
Ｂ　　　　：パッケージ基板
Ｄ　　　　：半導体ダイ
Ｗ     　：信号配線
Ｗ１　　　：第１電源配線幅（第１経路幅）
Ｗ２　　　：第２電源配線幅（第２経路幅）
Ｘ　　　　：幅方向
Ｚ　　　　：直交方向

Claims

　パッケージ基板に少なくとも１つの半導体ダイが支持された半導体チップを少なくとも１つ上面に支持固定する矩形板状のモジュール基板、及び、前記モジュール基板の下面に沿って平面配置されて前記半導体チップと電気的に接続される複数の接続端子を備えたチップモジュールと、
　複数層の配線層を有し、前記チップモジュールが複数の前記接続端子を介して表面実装される基板であって、当該基板を貫通して複数の前記配線層を電気的に接続可能なスルーホールが複数個形成された主基板と、を備え、
　前記半導体チップは、前記モジュール基板に支持される被支持面に沿って平面配置されて前記モジュール基板と電気的に接続される複数のチップ端子を有し、
　複数の前記チップ端子は、前記半導体チップに電力を供給する複数のチップ電源端子を含み、
　複数の前記チップ電源端子は、複数の前記チップ端子が平面配置された配置領域の外縁よりも内側に配置され、
　前記チップモジュールは、前記半導体チップが前記モジュール基板に実装され、複数の前記チップ端子の配置と複数の前記接続端子の配置とが前記モジュール基板において並び替えられており
　複数の前記接続端子は、前記モジュール基板の各辺に沿って複数列の矩形環状に配列されると共に、複数の前記接続端子は、前記モジュール基板の中心側に配列された内周側端子群と、前記内周側端子群よりも外周側に配列された外周側端子群とを含み、
　前記内周側端子群は、前記半導体チップに電力を供給する内周側電源端子群を含み、
　前記外周側端子群は、前記内周側電源端子群の少なくとも一部と同一系統の外周側電源端子群を含み、
　前記内周側電源端子群は、前記モジュール基板の板面に直交する方向に見て前記半導体チップと少なくとも一部が重複する位置に配置され、
　前記外周側電源端子群は、前記内周側電源端子群から前記外周側端子群の最外周端子まで連続して並ぶように配列され、
　前記主基板は、前記チップモジュールが実装される表層配線層に、前記内周側電源端子群及び前記外周側電源端子群を介して前記半導体チップに電力を供給する表層電源経路を有し、
　前記表層電源経路は、前記チップモジュールが前記主基板に実装された状態で、前記主基板の基板面に直交する直交方向に見て前記内周側電源端子群及び前記外周側電源端子群と重複し、前記内周側電源端子群と接続される位置から前記主基板の外周側に向かって延びるように連続して形成されている、半導体装置。
　前記内周側電源端子群は、前記半導体チップの少なくとも２系統の異なる電力を供給する電源端子群として、第１内周側電源端子群と、第２内周側電源端子群とを含み、
　前記外周側電源端子群は、前記第２内周側電源端子群と同一系統の端子を含まず、前記第１内周側電源端子群と同一系統の端子を含み、
　前記表層電源経路は、前記直交方向に見て前記第２内周側電源端子群とは重複せず、前記第１内周側電源端子群及び前記外周側電源端子群と重複して、前記第１内周側電源端子群及び前記外周側電源端子群に接続される第１電源経路であり、
　前記主基板は、前記チップモジュールが実装される前記表層配線層とは異なる配線層に、前記第２内周側電源端子群と接続される位置から前記主基板の外周側に向かって延びるように連続して形成される第２電源経路をさらに備え、
　前記第１電源経路と前記第２電源経路とは、前記直交方向に見て少なくとも一部が重複する、請求項１に記載の半導体装置。
　前記チップモジュールが前記主基板に実装された状態で、前記外周側電源端子群が配置される側の前記モジュール基板の辺に沿った方向を幅方向として、
　前記第１電源経路の前記幅方向の長さである第１経路幅が前記第１電源経路を介して前記チップモジュールに供給される第１電源の電気的な基準値である第１基準値を満たすように、前記外周側電源端子群が、前記幅方向に連続して並ぶように配置されている、請求項２に記載の半導体装置。
　前記第２電源経路を介して前記チップモジュールに供給される第２電源の電気的な基準値である第２基準値は、前記第１基準値よりも許容範囲が狭くなる基準値である、請求項３に記載の半導体装置。
　前記外周側端子群に含まれる前記接続端子の内、前記チップモジュールが前記主基板に実装された状態で、自端子よりも外周側に配置された前記接続端子から引き出される信号配線の有無に応じて、前記スルーホールを経由しなければ前記最外周端子よりも外周側へ信号配線を引き出すことができない場合がある位置に配置されている前記接続端子を難接続端子とし、
　前記難接続端子の内、前記最外周端子よりも外周側へ信号配線を引き出す必要のない用途に割り当てられている端子を非信号接続端子とし、
　前記非信号接続端子は、前記第２電源経路の前記幅方向の長さである第２経路幅が前記第２基準値を満たすように、前記幅方向に連続して並ぶように配置されている、請求項４に記載の半導体装置。
　前記第２経路幅は、前記第１経路幅よりも大きく、
　前記外周側端子群に含まれる前記接続端子の内、前記チップモジュールが前記主基板に実装された状態で前記直交方向に見て前記第２電源経路と重複し、前記外周側電源端子群及び前記非信号接続端子に含まれない前記接続端子は、前記スルーホールを経由することなく前記最外周端子よりも外周側へ信号配線を引き出すことが可能な位置に配置されている、請求項５に記載の半導体装置。
　前記非信号接続端子の内、前記第１基準値を満たすために前記外周側電源端子群に割り当てられる前記接続端子以外の前記接続端子は、グラウンド端子、又は信号が入出力されないＮＣ端子に割り当てられている、請求項５又は６に記載の半導体装置。
　前記難接続端子に、前記外周側電源端子群に属する前記接続端子、前記グラウンド端子、及び信号端子の何れか２つ以上の属性の前記接続端子が割り当てられる場合、前記モジュール基板の中心側から外周側に向かって、前記外周側電源端子群に属する前記接続端子、前記グラウンド端子、前記信号端子の優先順位で割り当てられている、請求項７に記載の半導体装置。
　前記第１基準値は、前記第１電源の定格電流値である第１定格電流値を含み、前記第２基準値は、前記第２電源の定格電流値である第２定格電流値を含み、前記第２定格電流値は、前記第１定格電流値よりも大きい、請求項４から８の何れか一項に記載の半導体装置。
　前記第１基準値は、前記第１電源経路のインピーダンスの最大許容値である第１インピーダンスを含み、前記第２基準値は、前記第２電源経路のインピーダンスの最大許容値である第２インピーダンスを含み、前記第２インピーダンスは前記第１インピーダンスよりも低い、請求項４から９の何れか一項に記載の半導体装置。
　前記半導体チップは、少なくとも３系統の電源端子を有し、
　前記内周側端子群は、さらに、前記第１内周側電源端子群及び前記第２内周側電源端子群とは異なる系統の第３内周側電源端子群を含み、
　前記外周側電源端子群は、前記第１内周側電源端子群と同一系統の第１外周側電源端子群に加えて、前記第３内周側電源端子群と同一系統の第２外周側電源端子群を含む、請求項２から１０の何れか一項に記載の半導体装置。
　前記チップモジュールが前記主基板に実装された状態で、前記外周側電源端子群が配置される側の前記モジュール基板の辺に沿った方向を幅方向として、
　前記第１内周側電源端子群と前記第３内周側電源端子群とは、少なくとも一部の端子が前記幅方向において隣り合って配置され、前記第１外周側電源端子群と前記第２外周側電源端子群とは、少なくとも一部の端子が前記幅方向において隣り合って配置されている、請求項１１に記載の半導体装置。
　前記モジュール基板の中心から、前記外周側電源端子群が配置される側の前記モジュール基板の辺への法線に沿って前記モジュール基板の外周側へ向かう方向を外周方向として、
　前記第１内周側電源端子群は、前記第２内周側電源端子群よりも前記外周方向の側に配置されている、請求項２から１２の何れか一項に記載の半導体装置。
　パッケージ基板に少なくとも１つの半導体ダイが支持された半導体チップを少なくとも１つ上面に支持固定する矩形板状のモジュール基板、及び、前記モジュール基板の下面に沿って平面配置されて前記半導体チップと電気的に接続される複数の接続端子を備えたチップモジュールであって、
　前記半導体チップは、前記モジュール基板に支持される被支持面に沿って平面配置されて前記モジュール基板と電気的に接続される複数のチップ端子を有し、
　複数の前記チップ端子は、前記半導体チップに電力を供給する複数のチップ電源端子を含み、
　複数の前記チップ電源端子は、複数の前記チップ端子が平面配置された配置領域の外縁よりも内側に配置され、
　前記半導体チップは、前記モジュール基板に実装され、
　複数の前記チップ端子の配置と複数の前記接続端子の配置とは、前記モジュール基板において並び替えられており、
　複数の前記接続端子は、前記モジュール基板の各辺に沿って複数列の矩形環状に配列されると共に、複数の前記接続端子は、前記モジュール基板の中心側に配列された内周側端子群と、前記内周側端子群よりも外周側に配列された外周側端子群とを含み、
　前記内周側端子群は、前記半導体チップの電源端子に接続される内周側電源端子群を含み、
　前記外周側端子群は、前記内周側電源端子群の少なくとも一部と同一系統の外周側電源端子群を含み、
　前記内周側電源端子群は、前記モジュール基板の板面に直交する方向に見て、前記半導体チップと少なくとも一部が重複する位置に配置され、
　前記外周側電源端子群は、前記内周側電源端子群から前記外周側端子群の最外周端子まで連続して並ぶように配列されている、チップモジュール。
　前記内周側電源端子群は、前記半導体チップの少なくとも２系統の異なる電源端子に接続される電源端子群として、第１内周側電源端子群と、第２内周側電源端子群とを含み、
　前記外周側電源端子群は、前記第２内周側電源端子群と同一系統の端子を含まず、前記第１内周側電源端子群と同一系統の端子を含む、請求項１４に記載のチップモジュール。
　少なくとも１つの半導体素子を上面に支持固定する矩形板状の支持基板、及び、前記支持基板の下面に沿って平面配置されて前記半導体素子と電気的に接続される複数の接続端子を備えた半導体モジュールと、
　複数層の配線層を有し、前記半導体モジュールが複数の前記接続端子を介して表面実装される基板であって、当該基板を貫通して複数の前記配線層を電気的に接続可能なスルーホールが複数個形成された主基板と、を備え、
　複数の前記接続端子は、前記支持基板の各辺に沿って複数列の矩形環状に配列されると共に、複数の前記接続端子は、前記支持基板の中心側に配列された内周側端子群と、前記内周側端子群よりも外周側に配列された外周側端子群とを含み、
　前記内周側端子群は、前記半導体素子の内の１つである対象半導体素子に電力を供給する内周側電源端子群を含み、
　前記外周側端子群は、前記内周側電源端子群の少なくとも一部と同一系統の外周側電源端子群を含み、
　前記内周側電源端子群は、前記支持基板の板面に直交する方向に見て前記対象半導体素子と少なくとも一部が重複する位置に配置され、
　前記外周側電源端子群は、前記内周側電源端子群から前記外周側端子群の最外周端子まで連続して並ぶように配列され、
　前記主基板は、前記半導体モジュールが実装される表層配線層に、前記内周側電源端子群及び前記外周側電源端子群を介して前記対象半導体素子に電力を供給する表層電源経路を有し、
　前記表層電源経路は、前記半導体モジュールが前記主基板に実装された状態で、前記主基板の基板面に直交する直交方向に見て前記内周側電源端子群及び前記外周側電源端子群と重複し、前記内周側電源端子群と接続される位置から前記主基板の外周側に向かって延びるように連続して形成されている、半導体装置。
　前記内周側電源端子群は、前記対象半導体素子の少なくとも２系統の異なる電力を供給する電源端子群として、第１内周側電源端子群と、第２内周側電源端子群とを含み、
　前記外周側電源端子群は、前記第２内周側電源端子群と同一系統の端子を含まず、前記第１内周側電源端子群と同一系統の端子を含み、
　前記表層電源経路は、前記直交方向に見て前記第２内周側電源端子群とは重複せず、前記第１内周側電源端子群及び前記外周側電源端子群と重複して、前記第１内周側電源端子群及び前記外周側電源端子群に接続される第１電源経路であり、
　前記主基板は、前記半導体モジュールが実装される前記表層配線層とは異なる配線層に、前記第２内周側電源端子群と接続される位置から前記主基板の外周側に向かって延びるように連続して形成される第２電源経路をさらに備え、
　前記第１電源経路と前記第２電源経路とは、前記直交方向に見て少なくとも一部が重複する、請求項１６に記載の半導体装置。
　前記半導体モジュールが前記主基板に実装された状態で、前記外周側電源端子群が配置される側の前記支持基板の辺に沿った方向を幅方向として、
　前記第１電源経路の前記幅方向の長さである第１経路幅が前記第１電源経路を介して前記半導体モジュールに供給される第１電源の電気的な基準値である第１基準値を満たすように、前記外周側電源端子群が、前記幅方向に連続して並ぶように配置されている、請求項１７に記載の半導体装置。
　前記第２電源経路を介して前記半導体モジュールに供給される第２電源の電気的な基準値である第２基準値は、前記第１基準値よりも許容範囲が狭くなる基準値である、請求項１８に記載の半導体装置。
　前記外周側端子群に含まれる前記接続端子の内、前記半導体モジュールが前記主基板に実装された状態で、自端子よりも外周側に配置された前記接続端子から引き出される信号配線の有無に応じて、前記スルーホールを経由しなければ前記最外周端子よりも外周側へ信号配線を引き出すことができない場合がある位置に配置されている前記接続端子を難接続端子とし、
　前記難接続端子の内、前記最外周端子よりも外周側へ信号配線を引き出す必要のない用途に割り当てられている端子を非信号接続端子とし、
　前記非信号接続端子は、前記第２電源経路の前記幅方向の長さである第２経路幅が前記第２基準値を満たすように、前記幅方向に連続して並ぶように配置されている、請求項１９に記載の半導体装置。
　前記第２経路幅は、前記第１経路幅よりも大きく、
　前記外周側端子群に含まれる前記接続端子の内、前記半導体モジュールが前記主基板に実装された状態で前記直交方向に見て前記第２電源経路と重複し、前記外周側電源端子群及び前記非信号接続端子に含まれない前記接続端子は、前記スルーホールを経由することなく前記最外周端子よりも外周側へ信号配線を引き出すことが可能な位置に配置されている、請求項２０に記載の半導体装置。
　前記非信号接続端子の内、前記第１基準値を満たすために前記外周側電源端子群に割り当てられる前記接続端子以外の前記接続端子は、グラウンド端子、又は信号が入出力されないＮＣ端子に割り当てられている、請求項２０又は２１に記載の半導体装置。
　前記難接続端子に、前記外周側電源端子群に属する前記接続端子、前記グラウンド端子、及び信号端子の何れか２つ以上の属性の前記接続端子が割り当てられる場合、前記支持基板の中心側から外周側に向かって、前記外周側電源端子群に属する前記接続端子、前記グラウンド端子、前記信号端子の優先順位で割り当てられている、請求項２２に記載の半導体装置。
　前記第１基準値は、前記第１電源の定格電流値である第１定格電流値を含み、前記第２基準値は、前記第２電源の定格電流値である第２定格電流値を含み、前記第２定格電流値は、前記第１定格電流値よりも大きい、請求項１９から２３の何れか一項に記載の半導体装置。
　前記第１基準値は、前記第１電源経路のインピーダンスの最大許容値である第１インピーダンスを含み、前記第２基準値は、前記第２電源経路のインピーダンスの最大許容値である第２インピーダンスを含み、前記第２インピーダンスは前記第１インピーダンスよりも低い、請求項１９から２４の何れか一項に記載の半導体装置。
　前記対象半導体素子は、少なくとも３系統の電源端子を有し、
　前記内周側端子群は、さらに、前記第１内周側電源端子群及び前記第２内周側電源端子群とは異なる系統の第３内周側電源端子群を含み、
　前記外周側電源端子群は、前記第１内周側電源端子群と同一系統の第１外周側電源端子群に加えて、前記第３内周側電源端子群と同一系統の第２外周側電源端子群を含む、請求項１７から２５の何れか一項に記載の半導体装置。
　前記半導体モジュールが前記主基板に実装された状態で、前記外周側電源端子群が配置される側の前記支持基板の辺に沿った方向を幅方向として、
　前記第１内周側電源端子群と前記第３内周側電源端子群とは、少なくとも一部の端子が前記幅方向において隣り合って配置され、前記第１外周側電源端子群と前記第２外周側電源端子群とは、少なくとも一部の端子が前記幅方向において隣り合って配置されている、請求項２６に記載の半導体装置。
　前記支持基板の中心から、前記外周側電源端子群が配置される側の前記支持基板の辺への法線に沿って前記支持基板の外周側へ向かう方向を外周方向として、
　前記第１内周側電源端子群は、前記第２内周側電源端子群よりも前記外周方向の側に配置されている、請求項１７から２７の何れか一項に記載の半導体装置。
　前記半導体素子は、半導体ダイであり、前記半導体モジュールは、複数の前記半導体ダイが、前記支持基板を備えたパッケージに封入された半導体チップである、請求項１６から２８の何れか一項に記載の半導体装置。
　前記半導体素子は、少なくとも１つの半導体ダイがパッケージに封入された半導体チップであり、前記半導体モジュールは、複数の前記半導体チップが前記支持基板に実装されたチップモジュールである請求項１６から２８の何れか一項に記載の半導体装置。
　少なくとも１つの半導体素子を上面に支持固定する矩形板状の支持基板、及び、前記支持基板の下面に沿って平面配置されて前記半導体素子と電気的に接続される複数の接続端子を備えた半導体モジュールであって、
　複数の前記接続端子は、前記支持基板の各辺に沿って複数列の矩形環状に配列されると共に、複数の前記接続端子は、前記支持基板の中心側に配列された内周側端子群と、前記内周側端子群よりも外周側に配列された外周側端子群とを含み、
　前記内周側端子群は、前記半導体素子の内の１つである対象半導体素子の電源端子に接続される内周側電源端子群を含み、
　前記外周側端子群は、前記内周側電源端子群の少なくとも一部と同一系統の外周側電源端子群を含み、
　前記内周側電源端子群は、前記支持基板の板面に直交する方向に見て、前記対象半導体素子と少なくとも一部が重複する位置に配置され、
　前記外周側電源端子群は、前記内周側電源端子群から前記外周側端子群の最外周端子まで連続して並ぶように配列されている、半導体モジュール。
　前記内周側電源端子群は、前記対象半導体素子の少なくとも２系統の異なる電源端子に接続される電源端子群として、第１内周側電源端子群と、第２内周側電源端子群とを含み、
　前記外周側電源端子群は、前記第２内周側電源端子群と同一系統の端子を含まず、前記第１内周側電源端子群と同一系統の端子を含む、請求項３１に記載の半導体モジュール。