WO2020179109A1 - 半導体装置 - Google Patents

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WO2020179109A1
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成瀬峰信
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アイシン・エィ・ダブリュ株式会社
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    • H05K2201/09972—Partitioned, e.g. portions of a PCB dedicated to different functions; Boundary lines therefore; Portions of a PCB being processed separately or differently

Definitions

  • the present invention relates to a semiconductor device including a main substrate and a semiconductor module.
  • Semiconductor modules centered on system LSIs such as SoC (System on a Chip) and SiP (System in a Package) are often configured with multiple functional blocks.
  • the semiconductor module disclosed in International Publication No. WO2017 / 0389005 has functional blocks such as a plurality of CPU cores, an interface with a DSP (Digital Signal Processor), and an SDRAM (Synchronous Dynamic Random Access Memory) (for example, FIG. 7). Since each functional block often operates with different power supply voltages or the like, some semiconductor modules like this require a plurality of power supplies.
  • a CPU core or DSP has a power supply voltage of 1.0 [V]
  • an SDRAM has a power supply voltage of 1.5 [V]
  • an I/O terminal connected to a peripheral circuit has a power supply voltage of 3.3 [V] or 1.8 [V].
  • a plurality of CPU cores and DSPs are provided, different power supplies may be prepared for the same power supply voltage. That is, the semiconductor module is generally operated by being supplied with a plurality of types of power.
  • the above publication exemplifies a mode in which two or three types of power are supplied to the semiconductor module, but there are cases where four or more types of power are supplied to the semiconductor module.
  • a power supply for supplying many kinds of power is often generated by a power supply circuit on a main board on which a semiconductor module is mounted.
  • the wiring for transmitting electric power on the substrate is required to have a wide wiring width in order to increase the cross-sectional area and keep the impedance low. For this reason, there is a case where electric power that consumes a large amount of current is transmitted by using all of one wiring layer (in most cases, an inner wiring layer).
  • the main board is mounted with the first power supply circuit, the semiconductor module, and the first element
  • the semiconductor module includes a second element and a module substrate on which the second element is mounted.
  • the first power supply circuit supplies power to the first element
  • the semiconductor module is a module substrate.
  • a second power supply circuit mounted on the second power supply circuit, the second power supply circuit supplying power to the second element.
  • a power supply circuit is formed on the main board, and from the power supply circuit, the first element mounted on the main board and the second element mounted on the module board of the semiconductor module. Is powered.
  • the wiring of the electric power not used in the main board is formed in the main board.
  • the wiring for transmitting electric power is much thicker than the wiring for transmitting a signal, and is often formed as a power plane using all of one wiring layer. For example, if such a power plane is formed on the main board in order to transmit electric power to the second element which is not used on the main board, the cost of the semiconductor device is increased.
  • the power used by the second element mounted on the module substrate is generated by the second power supply circuit mounted on the module substrate, it is not necessary to transfer the power from the main substrate to the semiconductor module. Therefore, it is not necessary to provide a power supply plane for transmitting power to the second element on the main board, and the cost of the main board and the semiconductor device can be reduced. That is, according to this configuration, it is possible to appropriately supply power to the semiconductor module and suppress the number of wiring layers of the main board on which the semiconductor module is mounted.
  • the main board is mounted with the first power supply circuit and the semiconductor module
  • the semiconductor module is A processor, a memory that cooperates with the processor, and a module board on which the processor and the memory are mounted
  • the processor includes a plurality of systems of power input units
  • the semiconductor module includes the processor A first circuit including a first system power supply input unit that is at least one system power supply unit; a second circuit including a second system power supply input unit that is the power supply unit of at least one other system of the processor; Two circuits are formed, the first power supply circuit supplies first power to the first circuit, and the semiconductor module further comprises a second power supply circuit mounted on the module substrate, The power supply circuit supplies the second circuit with a second power different from the first power.
  • Second power is not required on the main board when the memory that is accessed by the processor and exchanges data with the processor is a circuit block that is completed on the module board.
  • the second power is generated by the second power supply circuit on the module substrate as in this configuration, it is not necessary to form a circuit for the second power on the main substrate.
  • the wiring for transmitting electric power on the main board is required to have a wide width in order to keep the impedance low, and in many cases, electric power may be transmitted using all of one inner wiring layer. According to this configuration, since it is not necessary to provide the inner wiring layer of the second power on the main substrate, it is possible to reduce the inner wiring layer of the main substrate.
  • the signal wiring density is reduced to suppress the crosstalk noise, or the wiring width is increased to increase the impedance. Can be reduced to suppress signal attenuation.
  • the reduction of the inner layer wiring layer may reduce the substrate cost.
  • Schematic exploded perspective view of a semiconductor device Parts layout of semiconductor module Schematic block diagram showing an example of a system LSI Schematic circuit block diagram showing an example of a semiconductor device A side view showing an example of a semiconductor device and a cross-sectional view showing an example of the structure of a main substrate. Schematic circuit block diagram showing another example of a semiconductor device. A cross-sectional view showing an example of the structure of the main substrate of the semiconductor device of FIG. Schematic circuit block diagram showing a comparative example of a semiconductor device Cross-sectional view showing an example (comparative example) of the structure of the main substrate of the semiconductor device of FIG.
  • the semiconductor device will be described as an example in which the semiconductor device is mounted in a vehicle and is configured as an ECU (Electronic Control Unit) for controlling an in-vehicle information device. It is not limited to this.
  • ECU Electronic Control Unit
  • the semiconductor device 10 includes a main board 90 and a semiconductor module 1.
  • the first power supply circuit 71, the semiconductor module 1, and the first element 9 are mounted on the main board 90.
  • the semiconductor module 1 is mounted with a system LSI 2 (processor, second element), a memory 3 (second element) that cooperates with the system LSI 2, a second power supply circuit 72 described later, a system LSI 2 and a memory 3.
  • It is a multi-chip module including the module board 4 provided.
  • a SoC System on a Chip
  • SDRAM Synchronous Dynamic Random Access Memory
  • the SDRAM is preferably, for example, DDR3 (DoubleDataRate3) SDRAM, DDR4 (DoubleDataRate4) SDRAM or the like.
  • the SoC is exemplified as the system LSI 2, but it may be a SiP (System in Package).
  • the SoC also includes an ASIC (Application Specific Integrated Circuit) of a semi-custom LSI, an ASSP (Application Specific Standard Processor) of a general-purpose LSI, and the like.
  • the ASIC is not limited to a gate array and a cell-based IC (standard cell), but also includes a PLD (Programmable Logic Device) such as an FPGA (Field Programmable Gate Array) and a PLA (Programmable Logic Array).
  • SDRAM is exemplified as the memory 3 here, it does not prevent the memory having another structure such as a flash memory or SRAM (Static RAM).
  • the semiconductor module 1 has module terminals B formed on the module substrate second surface 4b as shown in FIG.
  • the semiconductor module 1 which is a multi-chip module is mounted on the main board 90 like one element by soldering the module terminals B to lands (not shown) formed on the main board 90. That is, the module board 4 and the main board 90 are not simply connected to each other by a harness, a connector, or the like, but the semiconductor module 1 in which the module terminals B are formed on the module board 4 is provided as a component on the main board 90. Connected by being implemented.
  • the module terminal B is connected to the system LSI 2 mounted on the module board 4.
  • the signal terminal of the memory 3 that cooperates with the system LSI 2 is connected only to the system LSI 2. Therefore, the semiconductor module 1 including the system LSI 2 and the memory 3 is provided with the module terminal B except for the connection terminals of the system LSI 2 and the memory 3 which are used only for mutual connection. Has been. Therefore, the wiring efficiency and the mounting efficiency are improved when the semiconductor module 1 is mounted on the main board 90 as compared with the case where the system LSI 2 and the memory 3 are mounted on the main board 90.
  • the schematic block diagram of FIG. 3 shows an example of the system LSI 2.
  • the system LSI 2 includes a CPU core (CPU CORE) 22, a GPU core (GPU CORE) 23, an audio DSP (Audio DSP), a memory interface (SDRAM I / F) 21, and a sound routing unit (SRU).
  • CPU CORE CPU core
  • GPU CORE GPU core
  • audio DSP Audio DSP
  • SDRAM I / F memory interface
  • SRU sound routing unit
  • Display interface Display I / F
  • Video capture Video Capture
  • USB host USB 3.0 HOST
  • Image recognition engine Image Recognition Engine
  • CAN Control Area Network
  • Serial ATA It has functional blocks such as a Serial ATA) 31 and a video accelerator (Video Accelerator) 26.
  • the CPU core 22 is an arithmetic unit including a CPU (Central Processing Unit), which is the core of the system LSI 2.
  • the GPU core 23 is an arithmetic unit that mainly includes a GPU (Graphic Processing Unit), which is the core of image-related arithmetic processing.
  • the memory interface 21 is a functional unit that serves as an interface when the system LSI 2 writes data in the SDRAM as the memory 3, reads data from the SDRAM, and refreshes data stored in the SDRAM.
  • the audio DSP 24 is a DSP (Digital Signal Processor) that performs processing for decoding audio data composed of various compression formats and storage formats.
  • the sound routing unit 30 realizes a sound effect such as surround reproduction by a speaker 102 via an audio codec device (Audio Codec) 101 or the like, or outputs audio information such as voice input to a microphone 103 to the audio codec device 101. It is an arithmetic unit for receiving via.
  • the video capture 28 is, for example, an arithmetic unit that acquires an image captured by the vehicle-mounted camera 104.
  • the image recognition engine 25 is an arithmetic unit including an ISP (Image Signal Processor) for performing image recognition based on the image captured by the vehicle-mounted camera 104 acquired by the video capture 28.
  • the video accelerator 26 is an arithmetic unit including an ISP for performing a process of decoding moving image data configured in various compression formats and storage formats.
  • the display interface 27 is an arithmetic unit that outputs an image captured by the vehicle-mounted camera 104 acquired by the video capture 28 or an image decoded by the video accelerator 26, depending on the display mode of the display 107 in the vehicle interior, for example.
  • Various information (characters, symbols, etc.) can be superimposed on the image captured by the in-vehicle camera 104 based on the recognition result of the image recognition engine 25, or the image can be partially emphasized.
  • the USB host 29 is an arithmetic unit that serves as an interface for connecting various USB-compatible devices 109 carried by the user, such as portable audio devices, smartphones, and digital cameras.
  • the serial ATA 31 is an arithmetic unit that interfaces with a hard disk drive (HDD) 105 and a DVD disk drive (DVD) 106.
  • the CAN 32 is an arithmetic unit that serves as an interface for communication in the vehicle via a CAN transceiver 108 in the vehicle.
  • the semiconductor module 1 is configured as a multi-chip module including a system LSI 2, a memory 3 that cooperates with the system LSI, and a module substrate 4 on which these are mounted. As shown in FIGS. 1 and 5, the semiconductor module 1 includes a system LSI 2, a first memory 3a, a second memory 3b, and a module to be described later on a module substrate first surface 4a which is a substrate surface on one side of a module substrate 4.
  • the module terminal B includes a module signal input/output terminal SB for transmitting a signal and a module power supply terminal PB for transmitting the power Vcc.
  • the “signal input/output terminal” includes an “input terminal”, an “output terminal”, and a “bidirectional terminal”.
  • the chip terminal T of the system LSI 2 is provided around the package when the system LSI 2 is a QFP (Quad Flat Gull Wing Leaded Package) type, and when the system LSI 2 is a BGA (Ball Grid Array) type, the chip terminal T of the system LSI 2 is provided. It is provided on the lower part (the surface facing the first surface 4a of the module substrate).
  • the chip terminal T includes a chip signal input/output terminal S and a chip power supply terminal P.
  • the terminals connected to the circuit formed on the main board 90 for example, the first element 9 (element to be connected) (see FIG.
  • the terminals that are connected only to the circuits on the module substrate 4 are not connected to the module signal input/output terminals SB.
  • the terminal of the chip power supply terminal P that is connected to the power supply circuit (for example, the first power supply circuit 71 described later) formed on the main board 90 is connected to the module power supply terminal PB (see FIG. 5) in the module board 4. To be done.
  • the terminals that are connected to the power supply circuit (for example, the second power supply circuit 72) on the module substrate 4 and are not connected to the main substrate 90 are not connected to the module power supply terminal PB.
  • the system LSI 2 is configured with a plurality of functional blocks as described above, and the semiconductor module 1 as a multi-chip module also has a plurality of functional blocks.
  • the plurality of functional blocks generally operate by being supplied with power according to their electric characteristics.
  • “electric power” includes “voltage” and “current”, and ideally from a “power supply (power supply circuit)” that can give a “current” that is a stable “voltage” and that does not change significantly depending on the load. What is supplied.
  • the CPU core 22, the GPU core 23, the DSP, and the ISP are operated by being supplied with the rated voltage of 1.0 [V], and the memory 3, the memory interface 21, and the chip terminal of the system LSI 2 connected to the memory 3.
  • the T (chip signal input/output terminal S) operates by being supplied with the rated voltage of 1.5 [V] or 1.35 [V].
  • the chip signal input/output terminal S of the system LSI 2 connected to the peripheral circuit is connected to, for example, an I/O pad (signal input/output unit 50) inside the system LSI 2, and the power supplied to this I/O pad.
  • the rated voltage of is 3.3 [V] or 1.8 [V].
  • the system LSI 2 includes a plurality of systems of power supply input units 5 and is supplied with a plurality of electric powers Vcc.
  • the first power Vcc1 (first system power) is the power Vcc supplied to the CPU core 22
  • the second power Vcc2 (second system power) is the power Vcc supplied to the memory 3 and the memory interface 21.
  • the third power Vcc3 (third system power) is the power Vcc supplied to the GPU core 23.
  • the 4th system 1st power Vcc41, the 4th system 2nd power Vcc42, and the 4th system 3rd power Vcc43 are supplied to DSP, ISP, etc.
  • the power is Vcc.
  • the power is Vcc.
  • Vcc supplied to the I/O pad (signal input/output unit 50) and various interface units (reference numerals 27 to 32, etc.).
  • the semiconductor module 1 includes a first circuit 11 including a first system power input unit 51 which is a power input unit 5 of at least one system of the system LSI 2, and at least one other system of the system LSI 2.
  • a second system power supply input section 52 which is the power supply input section 5, and a second circuit 12 including the memory 3 are formed.
  • a first power supply circuit 71 that generates the first power Vcc1 is mounted. The first power supply circuit 71 supplies the first power Vcc1 to the first circuit 11.
  • the first power supply circuit 71 supplies the first power Vcc1 to the first circuit 11 of the semiconductor module 1 through the module power supply terminal PB which is a kind of the module terminal B shown in FIG.
  • the semiconductor module 1 further includes a second power supply circuit 72 mounted on the module board 4.
  • the second power supply circuit 72 supplies the second circuit 12 with the second power Vcc2 different from the first power Vcc1.
  • the first circuit 11 also includes a circuit that operates at the first power Vcc1 inside the system LSI 2 (in the semiconductor cell), a power input pad, and the like. The same applies to the second circuit 12 and the third circuit 13 described later.
  • a main power supply circuit 60 including a first power supply circuit 71 is configured with the main power supply IC 6 as a core.
  • the main power supply IC 6 is configured to have a power supply function block capable of generating a plurality of types of power, and each power supply function block is used as a core, and passive components such as a smoothing capacitor, a bypass capacitor, and a resistor (not shown) are included.
  • a power supply circuit block (PCCT) including is formed.
  • the first power supply circuit 71 is composed of a first main power supply circuit block 61 including one power supply function block of the main power supply IC 6.
  • the third power supply circuit 73 is configured by the third main power supply circuit block 63 including one other power supply function block of the main power supply IC 6.
  • three types of fourth system power (Vcc41 to Vcc43) and five types of fifth system power (Vcc51 to Vcc55) are also main power sources including one power supply function block of the main power source IC6. It is composed of circuit blocks.
  • Each of the main power supply circuits 60 is supplied with power from the base power VB supplied from the outside of the semiconductor device 10, for example, a DC power supply (low-voltage main power supply: for example, rated voltage 12 [V]) (not shown) mounted on the vehicle. Generate Vcc.
  • the second power supply circuit 72 can also be configured to include one power supply function block of the main power supply IC 6.
  • the second power supply circuit 72 may also be configured by the second main power supply circuit block 62 including one power supply function block of the main power supply IC 6. it can.
  • the second power supply circuit 72 is mounted on the module board 4.
  • a module power supply circuit 80 including a second power supply circuit 72 is formed on the module substrate 4 with the module power supply IC 8 as a core.
  • the module power supply IC8 is configured to have at least one power supply function block capable of generating electric power, and one power supply function block is the core, and one power supply circuit block (PCCT) is It is formed.
  • the second power supply circuit 72 is composed of a first module power supply circuit block 81 including one power supply function block of the module power supply IC 8.
  • the module power supply circuit 80 also generates the second power Vcc2 from the base power VB.
  • the second circuit 12 is a circuit completed within the module board 4. Therefore, when the second electric power Vcc2 is generated in the module board 4, the main board 90 does not need the second electric power Vcc2.
  • the wiring for transmitting electric power on the main substrate 90 is required to have a wide width in order to keep the impedance low.
  • FIG. 5 schematically shows a cross section of the main substrate 90.
  • the main board 90 On the main board 90, at least nine wiring layers are formed from the first surface 90a of the main board on which the semiconductor module 1 is mounted to the second surface 90b of the main board on the back side (as will be described later). It may be an even-numbered layer of 10 or more layers, but here, 9 layers are illustrated.)
  • the first signal wiring layer SL1, the first power supply wiring layer PL1, the third power supply wiring layer PL3, the second signal wiring layer SL2, the ground wiring layer GL, the third signal wiring layer SL3, Wiring layers including a fourth power wiring layer PL4, a fifth power wiring layer PL5, and a fourth signal wiring layer SL4 are formed.
  • the first signal wiring layer SL1, the second signal wiring layer SL2, the third signal wiring layer SL3, and the fourth signal wiring layer SL4 are wiring layers in which signal wiring is provided, and the first signal wiring layer SL1 and the fourth signal wiring
  • the layer SL4 is the surface wiring layer OL
  • the second signal wiring layer SL2 and the third signal wiring layer SL3 are the inner wiring layers IL.
  • the first power wiring layer PL1 is a wiring layer for transmitting the first power Vcc1
  • the third power wiring layer PL3 is a wiring layer for transmitting the third power Vcc3
  • the fourth power wiring layer PL4 is three types of fourth system power. This is a wiring layer through which (Vcc41 to Vcc43) is transmitted, and three different power wirings are formed.
  • the fifth power supply wiring layer PL5 is a wiring layer through which five types of fifth system power (Vcc51 to Vcc55) are transmitted, and five different power wirings are formed.
  • the first power supply wiring layer PL1, the third power supply wiring layer PL3, the fourth power supply wiring layer PL4, and the fifth power supply wiring layer PL5 are inner layer wiring layers IL.
  • the ground wiring layer GL is a wiring layer of the ground G that serves as a reference for the semiconductor device 10.
  • the order of these wiring layers is an example and does not limit the configuration of the semiconductor device 10. Further, it does not prevent that the wiring layer of the base power VB is provided by using all or part of the inner wiring layer IL.
  • a substrate having a plurality of wiring layers is formed by laminating a plurality of sets of double-sided substrates having two surface wiring layers. Therefore, in general, the number of wiring layers is an even number.
  • the main board 90 of the present embodiment is composed of a 10-layer board having an even number of wiring layers, it is preferable to add one ground wiring layer GL or one signal wiring layer.
  • the ground wiring layer GL By adding the ground wiring layer GL, the power Vcc can be stabilized, and the shielding effect of shielding between the signal wiring layers can be obtained to improve the reliability of signal transmission.
  • the signal wiring layer it is possible to reduce the signal wiring density and suppress the crosstalk noise, and to thicken the wiring width to reduce the impedance and suppress the signal attenuation.
  • FIG. 9 shows a cross section of the main substrate 90 corresponding to the block diagram of the comparative example illustrated in FIG.
  • the second power supply circuit 72 is also formed on the main board 90. Therefore, the second power supply wiring layer PL2 for transmitting the second power Vcc2 is formed on the main substrate 90, which is different from the present embodiment illustrated in FIG. 5 in this respect.
  • a plurality of signal wiring layers are arranged not adjacent to each other. A ground wiring layer is often provided. Therefore, although the layout of the wiring layers differs between FIG. 5 and FIG. 8 depending on the presence or absence of the second power supply wiring layer PL2, the configuration of the semiconductor device 10 is not limited at all.
  • the semiconductor module 1 is provided with the second power supply circuit 72, so that the power supply wiring layer (second power supply wiring layer PL2) in the main board 90 can be reduced.
  • the number of wiring layers of the main substrate 90 having a plurality of wiring layers can be reduced.
  • one layer can be reduced from 10 layers to 9 layers, and it is considered that the reduction effect is generally limited in a substrate formed with an even number of layers.
  • the noise resistance of the semiconductor device 10 can be improved by adding the ground wiring layer or the signal wiring layer.
  • the reliability of the semiconductor device 10 can be improved and the cost can be reduced by reducing the noise countermeasure components.
  • the signal wiring layer is additionally used in order to make the wiring layers even, it may be possible to reduce the number of the signal wiring layer by one when the power supply wiring layer is reduced by one. In such a case, the cost of the main substrate 90 can be reduced by reducing the second power supply wiring layer PL2. Therefore, even if the number of layers is one, it is preferable to reduce the number of inner power supply wiring layers of the main substrate 90.
  • the second main power supply circuit block 62 can be used for other purposes, as is clear from the comparison between FIGS. 4 and 8. .
  • the power Vcc may be generated by a dropper circuit using a linear regulation IC or the like because the number of power supply functional blocks of the main power supply IC 6 is insufficient.
  • the dropper circuit has low energy efficiency because the voltage drop is consumed by heat. In such a case, energy efficiency can be improved by using the second main power supply circuit block 62.
  • the semiconductor module 1 with a power supply circuit that generates a plurality of power Vcc so that the two power supply wiring layers can be reduced.
  • the circuit block diagram of FIG. 6 illustrates a mode in which the semiconductor module 1 further includes a third power supply circuit 73 mounted on the module substrate 4.
  • the module power supply circuit 80 including the second power supply circuit 72 and the third power supply circuit 73 is configured on the module board 4 with the module power supply IC 8 as the core.
  • the module power supply IC 8 is configured to have at least two power supply function blocks capable of generating electric power, and one power supply function block is a core to form one power supply circuit block (PCCT).
  • PCCT power supply circuit block
  • the second power supply circuit 72 is configured by the first module power supply circuit block 81 including one power supply function block of the module power supply IC 8.
  • the third power supply circuit 73 is composed of a second module power supply circuit block 82 including another power supply function block of the module power supply IC 8.
  • the semiconductor module 1 includes a third circuit 13 including a third system power supply input section 53 which is at least one system power supply input section 5 different from the first system power supply input section 51 and the second system power supply input section 52 of the system LSI 2. Are further formed.
  • the third power supply circuit 73 supplies the third power Vcc3 different from the first power Vcc1 and the second power Vcc2 to the third circuit 13.
  • all of one inner wiring layer IL such as the first power supply wiring layer PL1, the second power supply wiring layer PL2, and the third power supply wiring layer PL3, is formed.
  • the power Vcc transmitted in the fourth power supply wiring layer PL4 and the fifth power supply wiring layer PL5 is generated on the semiconductor module 1 side, another power Vcc generated in the main board 90 is generated in the fourth power supply wiring layer PL4.
  • the power supply wiring layer PL5 since it is transmitted in the fifth power supply wiring layer PL5, the number of power supply wiring layers cannot be reduced. On the other hand, if the power Vcc transmitted in the layer for transmitting one type of power Vcc using all of one inner layer wiring layer IL is generated on the semiconductor module 1 side, the power supply wiring layer can be reduced.
  • the current consumption of the power Vcc transmitted by using all the one inner layer wiring layers IL is larger than the power consumption of the power Vcc transmitted by using a part of the one inner layer wiring layer IL.
  • the power Vcc having a large current consumption needs to have a lower impedance than the power Vcc having a low power consumption in order to suppress the voltage drop in the transmission. Therefore, the power Vcc having a large current consumption needs to be transmitted with a wider wiring width than the power Vcc having a small power consumption, and is often transmitted by using all of one inner layer wiring layer IL.
  • the third power Vcc3 is the power Vcc having the largest current consumption except for the first power Vcc1 and the second power Vcc2 among the power Vccs supplied to each of the power input units 5 of the plurality of systems of the system LSI2. Is suitable.
  • the second power Vcc2 and the third power Vcc3 used only inside the semiconductor module 1 are generated in the second power supply circuit 72 and the third power supply circuit 73 formed in the semiconductor module 1.
  • the main substrate 90 configured by the 10-layer substrate can be configured by the 8-layer substrate as illustrated in FIG. 7, and the cost of the main substrate 90 can be reduced.
  • the wiring layer provided on the main substrate 90 for transmitting the power Vcc is also generated on the main substrate 90 side.
  • the power Vcc used only inside the semiconductor module 1 can be reduced by generating it on the module substrate 4 side.
  • the power Vcc generated by the semiconductor module 1 is a power Vcc that is not used in the main board 90.
  • the power Vcc used in the main board 90 (including the power Vcc used in the main board 90 and the semiconductor module 1) is generated in the main board 90 (generated by the first power supply circuit 71), and the module
  • the power Vcc used only on the substrate 4 is preferably generated on the module substrate 4 (generated by the second power supply circuit 72).
  • the first power Vcc1 is used not only in the first circuit 11 of the semiconductor module 1 but also in the main board 90. As shown in FIGS. 4 and 6 (including FIG.
  • the main board 90 has a first element 9 (IC) which is a circuit element connected to the chip signal input/output terminal S (signal terminal) of the system LSI 2. Is further implemented.
  • the first power supply circuit 71 supplies power to the target circuit 91 including the first circuit 11 and the first element 9 (connection target element).
  • the first power Vcc1 required on the main board 90 is generated inside the semiconductor module 1 instead of the power Vcc used only inside the semiconductor module 1, the first power Vcc1 is also supplied to the main board 90. There is a need. Then, the main board 90 needs a wiring for transmitting the first power Vcc1. Therefore, the generation of the first power Vcc1 in the semiconductor module 1 is not very effective in reducing the wiring layers of the main board 90. Therefore, the first power Vcc1 is generated not by the module power supply circuit 80 on the module board 4 but by the first power supply circuit 71 formed on the main board 90 and is supplied to the module board 4. That is, it is preferable that the electric power Vcc generated by the semiconductor module 1 is selected from the electric power Vcc used only inside the semiconductor module 1 in descending order of consumed current.
  • the system LSI 2 and the memory 3 are exemplified as the second element, but the second element is another element as long as it is an element to which the power Vcc is supplied from the second power supply circuit 72. It may be. Further, the second element only needs to be supplied with the electric power Vcc from the second power supply circuit 72, and does not prevent the supply of another electric power Vcc from the first power supply circuit 71. That is, the second element may be supplied with the electric power Vcc from the first power supply circuit 71 and the second power supply circuit 72 like the system LSI 2 described above.
  • the main board (90) includes a first power supply circuit (71) and the semiconductor module. (1) and a first element (9) are mounted, and the semiconductor module (1) has a second element (2, 3) and a module board (2) on which the second element (2, 3) is mounted. 4) and the first power supply circuit (71) supplies electric power (Vcc) to the first element (9), and the semiconductor module (1) is mounted on the module substrate (4). And a second power supply circuit (72), and the second power supply circuit (72) supplies electric power (Vcc) to the second element (2, 3).
  • a power supply circuit is formed on the main board (90), and from the power supply circuit, the first element (9) mounted on the main board (90), and Electric power (Vcc) is supplied to the second elements (2, 3) mounted on the module substrate (4) of the semiconductor module (1).
  • Electric power (Vcc) supplied to the first element (9) and the electric power (Vcc) supplied to the second element (2, 3) are different, wiring of the electric power (Vcc) not used in the main substrate (90) May be formed on the main substrate (90).
  • the wiring for transmitting electric power (Vcc) is much thicker than the wiring for transmitting a signal, and is often formed as a power plane using all of one wiring layer.
  • the semiconductor device (10) is formed.
  • the electric power (Vcc) used by the second elements (2, 3) mounted on the module board (4) is generated by the second power supply circuit (72) mounted on the module board (4). Therefore, it is not necessary to transmit electric power (Vcc) from the main board (90) to the semiconductor module (1). Therefore, it is not necessary to provide the power supply plane for transmitting the power (Vcc) to the second element (2, 3) on the main board (90), and the cost of the main board (90) and the semiconductor device (10) is reduced. can do. That is, according to this configuration, the power (Vcc) is appropriately supplied to the semiconductor module (1), and the number of wiring layers of the main board (90) on which the semiconductor module (1) is mounted can be suppressed. ..
  • the second element (2, 3) is a processor (2) and a memory (3).
  • the processor (2) and the memory (3) often cooperate, and many signal lines are connected only between the processor (2) and the memory (3). Therefore, in the semiconductor module (1) including the processor (2) and the memory (3), the connection terminal of the processor (2) and the connection terminal of the memory (3) are used only for connecting to each other. However, the connection terminal (B) of the semiconductor module (1) may be provided. Therefore, the wiring efficiency and the mounting efficiency are higher when the semiconductor module (1) is mounted on the main board (90) than when the processor (2) and the memory (3) are mounted on the main board (90), respectively. improves. Therefore, it is preferable that the second element is a processor (2) and a memory (3). Further, in many cases, the electric power supplied to the memory (2) is used only by the memory (2) or only by the memory (3) and the processor (2) that cooperates with the memory (3). Therefore, it is preferable that the processor (2) and the memory (3) as the second element be supplied with power from the second power supply circuit (72) mounted on the module substrate (4).
  • the second element is a processor and a memory that cooperates with the processor
  • the processor (2) includes a plurality of power supply input sections (5)
  • the semiconductor module ( 1) A first circuit (11) including a first system power supply input section (51) which is the power supply input section (5) of at least one system of the processor (2), and another processor (2)
  • the second system power input unit (52), which is the power input unit (5) of at least one system, and the second circuit (12) including the memory (3) are formed, and the first power supply circuit (71) is formed.
  • the semiconductor module (1) supplies a first power (Vcc1) to the first circuit (11), and the semiconductor module (1) further comprises a second power supply circuit (72) mounted on the module substrate (4), It is preferable that the second power supply circuit (72) supplies the second power (Vcc2) different from the first power (Vcc1) to the second circuit (12).
  • the main board (90) When the memory (3) accessed by the processor (2) and exchanged data with and from the processor (2) is a circuit block completed on the module board (4), it is on the main board (90). Does not require a second power (Vcc2). When the second power (Vcc2) is generated by the second power supply circuit (72) on the module substrate (4) as in this configuration, the main substrate (90) is provided with a circuit related to the second power (Vcc2). There is no need to form.
  • the wiring for transmitting electric power on the main board (90) is required to have a wide width in order to keep impedance low, and in many cases, electric power is transmitted by using all of one inner wiring layer (IL). is there.
  • the inner wiring layer (IL) of the main substrate (90) can be reduced. ..
  • the inner wiring layer (IL) corresponding to the case of transmitting the second power (Vcc2) as the signal wiring layer, the signal wiring density is reduced and crosstalk noise is suppressed, or the wiring width is reduced.
  • the impedance can be lowered and signal attenuation can be suppressed.
  • the reduction of the inner layer wiring layer (IL) may reduce the substrate cost.
  • the semiconductor module (1) it is possible to appropriately supply power to the semiconductor module (1) and suppress the number of wiring layers of the main board (90) on which the semiconductor module (1) is mounted.
  • the number of inner wiring layers (IL) of the main board (90) on which the semiconductor module (1) is mounted is appropriately adjusted while the power is appropriately supplied to the semiconductor module (1) that needs to be supplied with a plurality of types of power. It can be suppressed.
  • the semiconductor module (1) further includes a third power supply circuit (73) mounted on the module substrate (4), and the semiconductor module (1) includes the first power supply circuit (73) of the processor (2).
  • a third circuit (13) including a third system power input unit (53) which is at least one system power input unit (5) different from the system power input unit (51) and the second system power input unit (52). ) Is further formed, and the third power supply circuit (73) supplies the first power (Vcc1) and a third power (Vcc3) different from the second power (Vcc2) to the third circuit (13). Then, it is suitable.
  • a substrate having a plurality of wiring layers is formed by laminating a plurality of sets of double-sided substrates having two surface wiring layers (OL). Therefore, generally, the number of wiring layers is an even number (for example, 4-layer substrate, 6-layer substrate, 8-layer substrate, etc.).
  • Vcc2 the second power
  • Vcc3 the third power
  • the third power supply circuit (73) supplies the third power (Vcc3) to the third circuit (13)
  • the third power (Vcc3) is supplied to a plurality of systems of the processor (2).
  • the electric power (Vcc) supplied to each of the power input units (5) the electric power (Vcc) having the largest current consumption except for the first electric power (Vcc1) and the second electric power (Vcc2). It is suitable.
  • the power consumption (Vcc) is generally large.
  • the power consumption is low (Vcc)
  • the power with the highest current consumption (Vcc) is the third power (Vcc3), except for the first power (Vcc1) and the second power (Vcc2) for which the power (Vcc) supply path has already been determined. Is.
  • connection target element (9) which is a circuit element connected to the signal terminal (S) of the processor (2) is further mounted on the main board (90), and the first power supply circuit (71) is It is preferable to supply power to the target circuit (91) including the first circuit (11) and the connection target element (9).
  • the power (Vcc) is applied to the main board (90). Need to supply. Therefore, wiring for transmitting the electric power (Vcc) is required on the main board (90). Then, the wiring is highly likely to be provided in the inner wiring layer (IL). Therefore, even if such power (Vcc) is generated in the module substrate (4), it is difficult to reduce the wiring layer of the main substrate (90).
  • the first power (Vcc1) is also supplied to the target circuit (91) including the connection target element (9) mounted on the main board (90) and connected to the signal terminal (S) of the processor (2).
  • the main board (90) needs to be wired with the first power (Vcc1). Therefore, the first power (Vcc1) is generated not by the power supply circuit (80) on the module board (4) but by the first power supply circuit (71) formed on the main board (90), and is generated by the module board (4).
  • the first power (Vcc1) is generated not by the power supply circuit (80) on the module board (4) but by the first power supply circuit (71) formed on the main board (90), and is generated by the module board (4).

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Abstract

半導体モジュールに適切に電力を供給すると共に、半導体モジュールが実装される主基板の配線層の数を抑制する。半導体装置（１０）は主基板（９０）と半導体モジュール（１）とを備える。主基板（９０）には第１電源回路（７１）と半導体モジュール（１）と第１素子（９）とが実装される。半導体モジュール（１）は、第２素子（２，３）と、第２素子（２，３）が実装されたモジュール基板（４）とを備える。第１電源回路（７１）は、第１素子（９）に電力（Ｖｃｃ）を供給する。半導体モジュール（１）は、モジュール基板（４）に実装された第２電源回路（７２）をさらに備え、第２電源回路（７２）は、第２素子（２，３）に電力（Ｖｃｃ）を供給する。

Description

半導体装置
　本発明は、主基板と半導体モジュールとを備えた半導体装置に関する。
　ＳｏＣ（System on a Chip）やＳｉＰ（System in a Package）などのシステムＬＳＩを中核とした半導体モジュールは、多くの場合複数の機能ブロックを有して構成されている。国際公開第ＷＯ２０１７／０３８９０５号に開示された半導体モジュールは、複数のＣＰＵコア、ＤＳＰ（Digital Signal Processor）、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）とのインターフェースなどの機能ブロックを有している（例えば図７参照）。それぞれの機能ブロックは、しばしば異なる電源電圧等によって動作するため、このような半導体モジュールには、複数の電源を必要とするものがある。例えば、ＣＰＵコアやＤＳＰは１．０［Ｖ］、ＳＤＲＡＭは１．５［Ｖ］、周辺回路と接続されるＩ／Ｏ端子は３．３［Ｖ］や１．８［Ｖ］の電源電圧によって動作する場合がある。また、ＣＰＵコアやＤＳＰを複数有している場合には、電源電圧が同一であっても、それぞれ別の電源が用意される場合もある。つまり、半導体モジュールは、複数種類の電力を供給されて動作することが一般的である。
　上記公報には、２種類又は３種類の電力が半導体モジュールに供給される形態が例示されているが、４種類以上の電力が半導体モジュールに供給される場合もある。多くの種類の電力を供給するための電源は、半導体モジュールが実装される主基板上において、電源回路によって生成される場合が多い。基板上において電力を伝送するための配線は、断面積を大きくしてインピーダンスを低く抑えるために、広い配線幅を有することが求められる。このため、特に消費電流の多い電力については１つの配線層（多くの場合内層配線層）の全てを用いて電力を伝送する場合がある。
国際公開第ＷＯ２０１７／０３８９０５号
　近年、半導体モジュールには、集積率の向上等により、より多くの機能ブロックが搭載されるようになってきており、半導体モジュールに供給する電力の種類も増加する傾向がある。上述したように、半導体モジュールが実装される主基板の１つの内層配線層の全てを用いて伝送することが必要な電力の種類が多くなると、主基板を構成する配線層の数が増加し、主基板のコストが上昇する。
　上記背景に鑑みて、半導体モジュールに適切に電力を供給すると共に、半導体モジュールが実装される主基板の配線層の数を抑制することが望まれる。
　上記に鑑みた、主基板と、半導体モジュールと、を備えた半導体装置は、１つの態様として、前記主基板には、第１電源回路と、前記半導体モジュールと、第１素子とが実装され、前記半導体モジュールは、第２素子と、前記第２素子が実装されたモジュール基板と、を備え、前記第１電源回路は、前記第１素子に電力を供給し、前記半導体モジュールは、前記モジュール基板に実装された第２電源回路をさらに備え、前記第２電源回路は、前記第２素子に電力を供給する。
　このような半導体装置では、多くの場合、主基板に電源回路が形成されて、当該電源回路から、主基板に実装された第１素子、及び、半導体モジュールのモジュール基板に実装された第２素子に電力が供給される。例えば、第１素子に供給する電力と第２素子に供給する電力とが異なる場合、主基板において使用しない電力の配線が主基板に形成される可能性がある。一般的に電力を伝送する配線は、信号を伝送する配線に比べて非常に太く、１層の配線層の全てを使った電源プレーンとして形成されることも多い。例えば、主基板では使用しない第２素子への電力を伝送するために主基板にこのような電源プレーンが形成されると半導体装置のコストの上昇を招く。本構成によれば、モジュール基板に実装された第２素子が使用する電力がモジュール基板に実装された第２電源回路によって生成されるので、主基板から半導体モジュールへ電力を伝送する必要がない。従って、第２素子への電力を伝送するための電源プレーンを主基板に設ける必要はなく、主基板並びに半導体装置のコストを低減することができる。即ち、本構成によれば、半導体モジュールに適切に電力を供給すると共に、半導体モジュールが実装される主基板の配線層の数を抑制することができる。
　上記に鑑みた、主基板と、半導体モジュールと、を備えた半導体装置は、１つの態様として、前記主基板には、第１電源回路と、前記半導体モジュールとが実装され、前記半導体モジュールは、プロセッサと、前記プロセッサと協働するメモリと、前記プロセッサ及び前記メモリが実装されたモジュール基板と、を備え、前記プロセッサは、複数系統の電源入力部を備え、前記半導体モジュールには、前記プロセッサの少なくとも１系統の前記電源入力部である第１系統電源入力部を含む第１回路と、前記プロセッサの他の少なくとも１系統の前記電源入力部である第２系統電源入力部及び前記メモリを含む第２回路と、が形成され、前記第１電源回路は、前記第１回路に第１電力を供給し、前記半導体モジュールは、前記モジュール基板に実装された第２電源回路をさらに備え、前記第２電源回路は、前記第２回路に前記第１電力とは異なる第２電力を供給する。
　プロセッサによりアクセスされてプロセッサとの間でデータが授受されるメモリが、モジュール基板上で完結する回路ブロックであるような場合、主基板上には、第２電力は必要ではない。本構成のように、第２電力がモジュール基板上の第２電源回路で生成されると、主基板上には、第２電力に関する回路を形成する必要がなくなる。主基板上において電力を伝送するための配線はインピーダンスを低く抑えるために幅を広くすることが求められ、しばしば１つの内層配線層の全てを用いて電力を伝送する場合がある。本構成によれば、第２電力の内層配線層を主基板に設ける必要もないため、主基板の内層配線層を削減することができる。その結果、例えば、第２電力を伝送する場合に対応する内層配線層を信号配線層として用いることで、信号配線密度を低下させてクロストークノイズを抑制したり、配線幅を太くすることでインピーダンスを低下させて信号減衰を抑制したりすることができる。また、内層配線層の削減によって基板コストが低下する可能性もある。このように、本構成によれば、半導体モジュールに適切に電力を供給すると共に、半導体モジュールが実装される主基板の配線層の数を抑制することができる。特に、複数種類の電力の供給を必要とする半導体モジュールに適切に電力を供給すると共に、半導体モジュールが実装される主基板の内層配線層の数を抑制することができる。
　半導体装置のさらなる特徴と利点は、図面を参照して説明する実施形態についての以下の記載から明確となる。
半導体装置の模式的分解斜視図 半導体モジュールの部品配置図 システムＬＳＩの一例を示す模式的ブロック図 半導体装置の一例を示す模式的回路ブロック図 半導体装置の一例を示す側面図及び主基板の構造の一例を示す断面図 半導体装置の他の例を示す模式的回路ブロック図 図６の半導体装置の主基板の構造の一例を示す断面図 半導体装置の比較例を示す模式的回路ブロック図 図７の半導体装置の主基板の構造の一例（比較例）を示す断面図
　以下、半導体装置の実施形態を図面に基づいて説明する。本実施形態においては、この半導体装置が、例えば車両に搭載されて、車載情報機器を制御するＥＣＵ（Electronic Control Unit）として構成される形態を例として説明するが、当然ながら半導体装置の用途は、これに限定されるものではない。
　図１の模式的分解斜視図に示すように、半導体装置１０は、主基板９０と、半導体モジュール１と、を備えて構成されている。主基板９０には、第１電源回路７１と、半導体モジュール１と、第１素子９とが実装されている。ここで、半導体モジュール１は、システムＬＳＩ２（プロセッサ、第２素子）と、システムＬＳＩ２と協働するメモリ３（第２素子）と、後述する第２電源回路７２と、システムＬＳＩ２及びメモリ３が実装されたモジュール基板４とを備えたマルチチップモジュールである。本実施形態では、図１及び図２に示すように、モジュール基板第１面４ａには、第２素子として、システムＬＳＩ２としてのＳｏＣ（System on a Chip）と、メモリ３としての２つのＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）とが実装されている。ＳＤＲＡＭは、例えば、ＤＤＲ３（Double Data Rate3）ＳＤＲＡＭ、ＤＤＲ４（Double Data Rate4）ＳＤＲＡＭ等であると好適である。
　ここでは、システムＬＳＩ２としてＳｏＣを例示しているが、ＳｉＰ（System in a Package）であってもよい。また、ＳｏＣには、セミカスタムＬＳＩのＡＳＩＣ（Application Specific Integrated Circuit）、汎用ＬＳＩのＡＳＳＰ（Application Specific Standard Processor）等も含む。また、ＡＳＩＣは、ゲートアレイやセルベースＩＣ（スタンダードセル）に限らず、ＦＰＧＡ（Field Programmable Gate Array）、ＰＬＡ（Programmable Logic Array）などのＰＬＤ（Programmable Logic Device）も含む。また、ここでは、メモリ３としてＳＤＲＡＭを例示しているが、フラッシュメモリやＳＲＡＭ（Static RAM）等、他の構造のメモリであることを妨げるものではない。
　半導体モジュール１は、図５に示すようにモジュール基板第２面４ｂに形成されたモジュール端子Ｂを有している。マルチチップモジュールである半導体モジュール１は、主基板９０に形成された不図示のランドにモジュール端子Ｂを半田付けすることによって、１つの素子のように主基板９０に実装される。つまり、モジュール基板４と主基板９０とは、単に基板同士がハーネスやコネクタ等によって接続されているのではなく、モジュール基板４にモジュール端子Ｂが形成された半導体モジュール１が部品として主基板９０に実装されることによって接続されている。
　モジュール端子Ｂは、モジュール基板４に実装されたシステムＬＳＩ２などと接続されている。システムＬＳＩ２と協働するメモリ３の信号端子は、システムＬＳＩ２とのみ接続されている。従って、システムＬＳＩ２とメモリ３とを備えた半導体モジュール１には、システムＬＳＩ２の接続端子とメモリ３の接続端子との内、互いの接続にのみ用いられる接続端子を除いて、モジュール端子Ｂが設けられている。このため、システムＬＳＩ２とメモリ３とをそれぞれ主基板９０に実装する場合に比べて、半導体モジュール１を主基板９０に実装する方が配線効率や実装効率が向上する。
　図３の模式的ブロック図は、システムＬＳＩ２の一例を示している。図３に示すように、システムＬＳＩ２は、ＣＰＵコア（CPU CORE）２２、ＧＰＵコア（GPU CORE）２３、オーディオＤＳＰ（Audio DSP）、メモリインターフェース（SDRAM I/F）２１、サウンドルーティングユニット（SRU）３０、ディスプレイインターフェース（Display I/F）２７、ビデオキャプチャー（Video Capture）２８、ＵＳＢホスト（USB 3.0 HOST）２９、画像認識エンジン（Image Recognition Engine）２５、ＣＡＮ（Control Area Network）３２、シリアルＡＴＡ（Serial ATA）３１、ビデオアクセラレータ（Video Accelerator）２６等の機能ブロックを有している。
　ＣＰＵコア２２は、システムＬＳＩ２の中核となるＣＰＵ（Central Processing Unit）を含む演算ユニットである。ＧＰＵコア２３は、主に画像関係の演算処理の中核となるＧＰＵ（Graphic Processing Unit）を含む演算ユニットである。メモリインターフェース２１は、システムＬＳＩ２が、メモリ３としてのＳＤＲＡＭにデータを書き込んだり、ＳＤＲＡＭからデータを読み出したり、ＳＤＲＡＭが記憶しているデータをリフレッシュしたりする際のインターフェースとなる機能部である。
　オーディオＤＳＰ２４は、種々の圧縮形式や保存形式で構成された音声データを復号する処理を行うＤＳＰ（Digital Signal Processor）である。サウンドルーティングユニット３０は、オーディオコーディック装置（Audio Codec）１０１等を介してスピーカ１０２により、サラウンド再生などの音響効果を実現したり、マイク１０３に入力された音声等のオーディオ情報をオーディオコーディック装置１０１を介して受け取ったりするための演算ユニットである。
　ビデオキャプチャー２８は、例えば車載カメラ１０４による撮影画像を取得する演算ユニットである。画像認識エンジン２５は、ビデオキャプチャー２８により取得された車載カメラ１０４による撮影画像に基づいて画像認識を行うためのＩＳＰ（Image Signal Processor）を含む演算ユニットである。ビデオアクセラレータ２６は、種々の圧縮形式や保存形式で構成された動画データを復号する処理を行うためのＩＳＰを含む演算ユニットである。ディスプレイインターフェース２７は、例えば車室内のディスプレイ１０７の表示形態に応じて、ビデオキャプチャー２８により取得された車載カメラ１０４による撮影画像や、ビデオアクセラレータ２６により復号された画像を出力する演算ユニットである。車載カメラ１０４による撮影画像には、画像認識エンジン２５の認識結果に基づいて種々の情報（文字、記号など）を重畳させたり、画像を部分的に強調させたりすることもできる。
　ＵＳＢホスト２９は、ポータブルオーディオ機器、スマートフォン、デジタルカメラなど、ユーザーが携帯する各種のＵＳＢ対応機器１０９を接続するためのインターフェースとなる演算ユニットである。シリアルＡＴＡ３１は、ハードディスクドライブ（HDD）１０５やＤＶＤディスクドライブ（DVD）１０６とのインターフェースとなる演算ユニットである。ＣＡＮ３２は、車両内のＣＡＮトランシーバ（CAN Transceiver）１０８を介した車両内の通信のインターフェースとなる演算ユニットである。
　上述したＣＰＵコア２２、ＧＰＵコア２３、ＤＳＰ、ＩＳＰ等は、それぞれの演算処理の際に、メモリ３と協働する。半導体モジュール１は、システムＬＳＩ２と、システムＬＳＩと協働するメモリ３と、これらが実装されたモジュール基板４とを備えたマルチチップモジュールとして構成されている。図１及び図５に示すように、半導体モジュール１は、モジュール基板４の一方側の基板面であるモジュール基板第１面４ａに、システムＬＳＩ２、第１メモリ３ａ、第２メモリ３ｂ、後述するモジュール電源ＩＣ８等の部品が実装され、モジュール基板４の他方側の基板面であるモジュール基板第２面４ｂに半球状のモジュール端子Ｂが格子状に配置されて構成されている。モジュール端子Ｂには、信号を伝送するモジュール信号入出力端子ＳＢと、電力Ｖｃｃが伝送されるモジュール電源端子ＰＢとを含む。尚、「信号入出力端子」は、「入力端子」、「出力端子」、「双方向端子」を含む。
　システムＬＳＩ２のチップ端子Ｔは、システムＬＳＩ２がＱＦＰ（Quad Flat Gull Wing Leaded Package）タイプの場合には、パッケージの周囲に設けられ、システムＬＳＩ２がＢＧＡ（Ball Grid Array）タイプの場合には、パッケージの下部（モジュール基板第１面４ａと対向する面）に設けられている。チップ端子Ｔは、図４の回路ブロック図に示すように、チップ信号入出力端子Ｓと、チップ電源端子Ｐとを含む。チップ信号入出力端子Ｓの内、主基板９０に形成された回路（例えば第１素子９（接続対象素子）（図４参照））と接続される端子は、モジュール基板４内で、モジュール信号入出力端子ＳＢ（図５参照）と接続される。チップ信号入出力端子Ｓの内、モジュール基板４上の回路とのみ接続される端子は、モジュール信号入出力端子ＳＢとは接続されない。チップ電源端子Ｐの内、主基板９０に形成された電源回路（例えば後述する第１電源回路７１）と接続される端子は、モジュール基板４内で、モジュール電源端子ＰＢ（図５参照）と接続される。チップ電源端子Ｐの内、モジュール基板４上の電源回路（例えば第２電源回路７２）と接続され、主基板９０とは接続されない端子は、モジュール電源端子ＰＢには接続されない。
　ところで、システムＬＳＩ２には、上述したような複数の機能ブロックが構成されており、マルチチップモジュールとしての半導体モジュール１も同様に複数の機能ブロックを有する。ＳｏＣやＳｉＰなど、複数の機能ブロックが集積されたシステムＬＳＩ２では、複数の機能ブロックは、一般的にそれぞれの電気的特性に応じた電力を供給されて動作する。ここで「電力」とは、「電圧」及び「電流」を含み、理想的には安定した「電圧」で負荷によって大きく変動しない「電流」を与えることが可能な「電源（電源回路）」から供給されるものである。
　例えば、ＣＰＵコア２２やＧＰＵコア２３、ＤＳＰ、ＩＳＰは、定格電圧１．０［Ｖ］の電力を供給されて動作し、メモリ３、メモリインターフェース２１、メモリ３と接続されるシステムＬＳＩ２のチップ端子Ｔ（チップ信号入出力端子Ｓ）は、定格電圧１．５［Ｖ］や１．３５［Ｖ］の電力を供給されて動作する。周辺回路と接続されるシステムＬＳＩ２のチップ信号入出力端子Ｓは、例えばシステムＬＳＩ２の内部でＩ／Ｏパッド（信号入出力部５０）に接続されており、このＩ／Ｏパッドに供給される電力の定格電圧は、３．３［Ｖ］や１．８［Ｖ］である。
　このように、システムＬＳＩ２には複数の電力を供給する必要がある。また、定格電圧が同一の機能ブロックであっても、合計の消費電力が多い場合には電源回路の負荷も考慮すると別の電力として供給されることが望ましい。また、定格電圧が同じ機能ブロックであっても、ある機能ブロックの動作によって生じる電源ノイズが、別の機能ブロックへ影響することを抑制するために、複数のそれぞれ別の電力によって動作する方が好ましい場合もある。このため、図４に示すように、システムＬＳＩ２は複数系統の電源入力部５を備えて、複数の電力Ｖｃｃが供給される。
　図４に示すように、本実施形態では、システムＬＳＩ２には、１１種類の電力Ｖｃｃ（第１電力Ｖｃｃ１、第２電力Ｖｃｃ２、・・・）が供給されている。例えば、第１電力Ｖｃｃ１（第１系統電力）は、ＣＰＵコア２２に供給される電力Ｖｃｃであり、第２電力Ｖｃｃ２（第２系統電力）は、メモリ３、メモリインターフェース２１に供給される電力Ｖｃｃであり、第３電力Ｖｃｃ３（第３系統電力）は、ＧＰＵコア２３に供給される電力Ｖｃｃである。第４系統電力には３種類有り、第４系統第１電力Ｖｃｃ４１、第４系統第２電力Ｖｃｃ４２、第４系統第３電力Ｖｃｃ４３は、ＤＳＰやＩＳＰなど（符号２４～２６など）に供給される電力Ｖｃｃである。第５系統電力には５種類有り、第５系統第１電力Ｖｃｃ５１、第５系統第２電力Ｖｃｃ５２、第５系統第３電力Ｖｃｃ５３、第５系統第４電力Ｖｃｃ５４、第５系統第５電力Ｖｃｃ５５は、Ｉ／Ｏパッド（信号入出力部５０）や、各種インターフェース部など（符号２７～３２など）に供給される電力Ｖｃｃである。
　図４に示すように、半導体モジュール１には、システムＬＳＩ２の少なくとも１系統の電源入力部５である第１系統電源入力部５１を含む第１回路１１と、システムＬＳＩ２の他の少なくとも１系統の電源入力部５である第２系統電源入力部５２及びメモリ３を含む第２回路１２とが形成されている。半導体モジュール１が実装される主基板９０には、第１電力Ｖｃｃ１を生成する第１電源回路７１が実装されている。第１電源回路７１は、第１回路１１に第１電力Ｖｃｃ１を供給する。より詳しくは、第１電源回路７１は、図５に示すモジュール端子Ｂの一種であるモジュール電源端子ＰＢを介して半導体モジュール１の第１回路１１に第１電力Ｖｃｃ１を供給する。半導体モジュール１は、システムＬＳＩ２及びメモリ３に加え、モジュール基板４に実装された第２電源回路７２をさらに備えている。第２電源回路７２は、第２回路１２に第１電力Ｖｃｃ１とは異なる第２電力Ｖｃｃ２を供給する。尚、第１回路１１は、システムＬＳＩ２の内部（半導体セル内）において第１電力Ｖｃｃ１により動作する回路及び電源入力パッド等も含む。第２回路１２、及び後述する第３回路１３についても同様である。
　主基板９０には、第１電源回路７１を含む主電源回路６０が、主電源ＩＣ６を中核として構成されている。主電源ＩＣ６は、複数種の電力を生成可能な電源機能ブロックを有して構成されており、それぞれの電源機能ブロックを中核として、不図示の平滑コンデンサやバイパスコンデンサ、抵抗器などの受動部品を含む電源回路ブロック（PCCT）が形成されている。第１電源回路７１は、主電源ＩＣ６の１つの電源機能ブロックを含む第１主電源回路ブロック６１によって構成されている。また、例えば、第３電源回路７３は、主電源ＩＣ６の他の１つの電源機能ブロックを含む第３主電源回路ブロック６３によって構成されている。図４では簡略化しているが、３種類の第４系統電力（Ｖｃｃ４１～Ｖｃｃ４３）、５種類の第５系統電力（Ｖｃｃ５１～Ｖｃｃ５５）も、それぞれ主電源ＩＣ６の１つの電源機能ブロックを含む主電源回路ブロックによって構成されている。主電源回路６０には、半導体装置１０の外部、例えば車両に搭載された不図示の直流電源（低圧用主電源：例えば定格電圧１２［Ｖ］）などから供給されるベース電力ＶＢからそれぞれの電力Ｖｃｃを生成する。
　尚、第２電源回路７２についても、主電源ＩＣ６の１つの電源機能ブロックを含んで構成することが可能である。例えば、本実施形態に対する比較例のブロック図である図８に示すように、第２電源回路７２も、主電源ＩＣ６の１つの電源機能ブロックを含む第２主電源回路ブロック６２によって構成することができる。しかし、本実施形態では、第２電源回路７２は、モジュール基板４に実装されている。モジュール基板４には、第２電源回路７２を含むモジュール電源回路８０が、モジュール電源ＩＣ８を中核として構成されている。主電源ＩＣ６と同様に、モジュール電源ＩＣ８は、少なくとも１つの電力を生成可能な電源機能ブロックを有して構成されており、１つの電源機能ブロックを中核として、１つの電源回路ブロック（PCCT）が形成されている。第２電源回路７２は、モジュール電源ＩＣ８の１つの電源機能ブロックを含む第１モジュール電源回路ブロック８１によって構成されている。モジュール電源回路８０（第２電源回路７２）も、ベース電力ＶＢから第２電力Ｖｃｃ２を生成する。
　図４に示すように、第２回路１２は、モジュール基板４の中で完結する回路である。従って、モジュール基板４において第２電力Ｖｃｃ２が生成された場合には、主基板９０には第２電力Ｖｃｃ２は必要ない。主基板９０上において電力を伝送するための配線はインピーダンスを低く抑えるために幅を広くすることが求められる。但し、表面配線層（図５に示す符号“ＯＬ”）にそのような電力伝送用の配線を設けると、部品を実装するための領域や信号配線を設けるための領域が制限されることにより好ましくない。このため、このような電力伝送用の配線は、内層配線層（図５に示す符号“ＩＬ”）を用いて設けられる。そして、そのような電力伝送用の配線には、しばしば１つの内層配線層の全てが用いられる。
　図５は、主基板９０の断面を模式的に示している。主基板９０には、半導体モジュール１が実装される主基板第１面９０ａから、裏面側の主基板第２面９０ｂに向かって、少なくとも９層の配線層が形成されている（後述するように１０層以上の偶数層であってもよいがここでは９層分について例示する。）。主基板第１面９０ａの側から、第１信号配線層ＳＬ１、第１電源配線層ＰＬ１、第３電源配線層ＰＬ３、第２信号配線層ＳＬ２、グラウンド配線層ＧＬ、第３信号配線層ＳＬ３、第４電源配線層ＰＬ４、第５電源配線層ＰＬ５、第４信号配線層ＳＬ４の配線層が形成されている。第１信号配線層ＳＬ１、第２信号配線層ＳＬ２、第３信号配線層ＳＬ３、第４信号配線層ＳＬ４は、信号配線が設けられる配線層であり、第１信号配線層ＳＬ１及び第４信号配線層ＳＬ４が表面配線層ＯＬであり、第２信号配線層ＳＬ２及び第３信号配線層ＳＬ３が内層配線層ＩＬである。
　第１電源配線層ＰＬ１は第１電力Ｖｃｃ１が伝送される配線層、第３電源配線層ＰＬ３は第３電力Ｖｃｃ３が伝送される配線層、第４電源配線層ＰＬ４は３種類の第４系統電力（Ｖｃｃ４１～Ｖｃｃ４３）が伝送される配線層であり、異なる３つの電力配線が形成されている。第５電源配線層ＰＬ５は５種類の第５系統電力（Ｖｃｃ５１～Ｖｃｃ５５）が伝送される配線層であり、異なる５つの電力配線が形成されている。第１電源配線層ＰＬ１、第３電源配線層ＰＬ３、第４電源配線層ＰＬ４、第５電源配線層ＰＬ５は、内層配線層ＩＬである。グラウンド配線層ＧＬは、半導体装置１０の基準となるグラウンドＧの配線層である。これらの配線層の順序は、一例であって半導体装置１０の構成を限定するものではない。また、内層配線層ＩＬの全て或いは一部を用いてベース電力ＶＢの配線層が設けられることを妨げるものではない。
　尚、一般的には、複数層の配線層を有する基板（多層基板）は、２つの表面配線層を有する両面基板を複数組、積層することによって形成される。このため、一般的に、配線層の数は偶数となる。例えば本実施形態の主基板９０を偶数の配線層を有する１０層基板により構成する場合には、グラウンド配線層ＧＬを１層追加したり、信号配線層を１層追加したりすると好適である。グラウンド配線層ＧＬの追加によって電力Ｖｃｃの安定化が図れる他、信号配線層の間を遮蔽するシールド効果を得られて信号伝送の信頼性を向上させることができる。また、信号配線層を追加することによって、信号配線密度を低下させてクロストークノイズを抑制したり、配線幅を太くすることでインピーダンスを低下させて信号減衰を抑制したりすることができる。
　図９は、図８に例示した比較例のブロック図に対応した主基板９０の断面を示している。上述したように、比較例の半導体モジュール１では、第２電源回路７２も主基板９０に形成されている。このため、主基板９０に第２電力Ｖｃｃ２を伝送する第２電源配線層ＰＬ２が形成されており、この点において図５に例示した本実施形態と相違している。尚、一般的にクロストークノイズなどの信号線同士の干渉を抑制するため、複数の信号配線層は、それぞれ隣接せずに配置されることが好ましく、信号配線層の間には電源配線層やグラウンド配線層が設けられることが多い。このため、第２電源配線層ＰＬ２の有無に応じて配線層の配置が図５と図８とで異なっているが、半導体装置１０の構成を何ら限定するものではない。
　図５と図９との比較により明らかなように、半導体モジュール１に第２電源回路７２を備えることによって、主基板９０における電源配線層（第２電源配線層ＰＬ２）を削減することができる。これにより、複数の配線層を有する主基板９０の配線層の数を削減することができる。尚、図９と図５との比較では、１０層から９層へ１層削減可能であり、一般的に偶数の層数で形成される基板では削減効果が限定的になるとも考えられる。しかし、上述したように、グラウンド配線層を追加したり、信号配線層を追加したりすることによって、半導体装置１０のノイズ耐性を向上させることが可能である。その結果、半導体装置１０の信頼性の向上や、ノイズ対策部品の削減によってコスト低減が図れる可能性がある。また、配線層を偶数にするために、信号配線層を余分に利用していた場合には、電源配線層を１層削減する際に、信号配線層も１層削減できる場合がある。このような場合には、第２電源配線層ＰＬ２の削減によって主基板９０のコストも低減される。従って、１層であっても、主基板９０の内層電源配線層を削減できると好適である。
　また、第２電源回路７２が半導体モジュール１に形成された場合には、図４と図８との比較から明らかなように、第２主電源回路ブロック６２を他の用途に利用することができる。例えば、主基板９０上において、主電源ＩＣ６の電源機能ブロックの数が足りずに、リニアレギュレーションＩＣなどを利用したドロッパ回路などによって電力Ｖｃｃを生成する場合がある。ドロッパ回路は電圧降下分を熱によって消費させるためエネルギー効率が低い。このような場合に、第２主電源回路ブロック６２を利用することでエネルギー効率を向上させることができる。
　また、別の形態として、２つの電源配線層が削減可能なように、半導体モジュール１に複数の電力Ｖｃｃを生成する電源回路を設けることも好適である。図６の回路ブロック図は、半導体モジュール１が、モジュール基板４に実装された第３電源回路７３をさらに備えている形態を例示している。具体的には、モジュール基板４に、第２電源回路７２及び第３電源回路７３を含むモジュール電源回路８０が、モジュール電源ＩＣ８を中核として構成されている。モジュール電源ＩＣ８は、少なくとも２つの電力を生成可能な電源機能ブロックを有して構成されており、１つの電源機能ブロックを中核として１つの電源回路ブロック（PCCT）が形成されている。上述したように、第２電源回路７２は、モジュール電源ＩＣ８の１つの電源機能ブロックを含む第１モジュール電源回路ブロック８１によって構成されている。そして、第３電源回路７３は、モジュール電源ＩＣ８の別の電源機能ブロックを含む第２モジュール電源回路ブロック８２によって構成されている。
　半導体モジュール１には、システムＬＳＩ２の第１系統電源入力部５１及び第２系統電源入力部５２とは異なる少なくとも１系統の電源入力部５である第３系統電源入力部５３を含む第３回路１３がさらに形成されている。第３電源回路７３は、第３回路１３に第１電力Ｖｃｃ１及び第２電力Ｖｃｃ２とは異なる第３電力Ｖｃｃ３を供給する。
　ところで、上述したように、主基板９０の電源配線層には、第１電源配線層ＰＬ１、第２電源配線層ＰＬ２、第３電源配線層ＰＬ３のように、１つの内層配線層ＩＬの全てを使って１種類の電力Ｖｃｃを伝送する層と、第４電源配線層ＰＬ４及び第５電源配線層ＰＬ５のように、１つの内層配線層ＩＬにおいて複数の電力Ｖｃｃを伝送する層とがある。第４電源配線層ＰＬ４及び第５電源配線層ＰＬ５において伝送される電力Ｖｃｃを半導体モジュール１の側で生成したとしても、主基板９０において生成される他の電力Ｖｃｃが、第４電源配線層ＰＬ４及び第５電源配線層ＰＬ５において伝送されるため、電源配線層の削減にはつながらない。一方、１つの内層配線層ＩＬの全てを使って１種類の電力Ｖｃｃを伝送する層において伝送される電力Ｖｃｃが半導体モジュール１の側で生成されると、電源配線層を削減することができる。
　１つの内層配線層ＩＬの全てを使って伝送される電力Ｖｃｃの消費電流は、１つの内層配線層ＩＬの一部を使って伝送される電力Ｖｃｃの消費電力よりも大きい。換言すれば、消費電流の大きい電力Ｖｃｃは、伝送における電圧降下を抑制するために、消費電力の小さい電力Ｖｃｃよりもインピーダンスを低くする必要がある。このため、消費電流の大きい電力Ｖｃｃは、消費電力の小さい電力Ｖｃｃよりも広い配線幅で伝送される必要があり、１つの内層配線層ＩＬの全てを使って伝送されることが多くなる。従って、第３電力Ｖｃｃ３は、システムＬＳＩ２の複数系統の電源入力部５のそれぞれに供給される電力Ｖｃｃの内、第１電力Ｖｃｃ１及び第２電力Ｖｃｃ２を除いて最も消費電流が大きい電力Ｖｃｃであると好適である。
　図６及び図７に示すように、半導体モジュール１の内部でのみ使用される第２電力Ｖｃｃ２及び第３電力Ｖｃｃ３が、半導体モジュール１に形成された第２電源回路７２及び第３電源回路７３において生成されると、主基板９０に第２電源配線層ＰＬ２及び第３電源配線層ＰＬ３を設ける必要がない。従って、図９に示す比較例において１０層基板により構成される主基板９０を、図７に示すように８層基板により構成することができ、主基板９０のコストを低減することができる。例えば、従来、半導体モジュール１の内部でのみ使用される電力Ｖｃｃも主基板９０の側で生成していた場合に、当該電力Ｖｃｃを伝送するために主基板９０に設けられていた配線層が、半導体モジュール１の内部でのみ使用される電力Ｖｃｃをモジュール基板４の側で生成することによって削減可能となる。
　以上、消費電流の観点より、半導体モジュール１で生成する電力Ｖｃｃを選定する基準を説明したが、半導体モジュール１で生成する電力Ｖｃｃは、主基板９０において使用されない電力Ｖｃｃであることが好ましい。換言すれば、主基板９０で使用される電力Ｖｃｃ（主基板９０及び半導体モジュール１で使用される電力Ｖｃｃも含む）は、主基板９０において生成し（第１電源回路７１により生成し）、モジュール基板４でのみ使用される電力Ｖｃｃはモジュール基板４において生成する（第２電源回路７２により生成する）とよい。例えば、第１電力Ｖｃｃ１は、半導体モジュール１の第１回路１１のみではなく、主基板９０においても使用される。図４及び図６（図８も含む）に示すように、主基板９０には、システムＬＳＩ２のチップ信号入出力端子Ｓ（信号端子）と接続される回路素子である第１素子９（IC）がさらに実装されている。第１電源回路７１は、第１回路１１及び第１素子９（接続対象素子）を含む対象回路９１に電力を供給する。
　半導体モジュール１の内部でのみ使用される電力Ｖｃｃではなく、主基板９０上においても必要な第１電力Ｖｃｃ１を半導体モジュール１の内部で生成した場合、第１電力Ｖｃｃ１を主基板９０にも供給する必要がある。そして、主基板９０においてはこの第１電力Ｖｃｃ１を伝送するための配線が必要である。従って、第１電力Ｖｃｃ１を半導体モジュール１において生成しても主基板９０の配線層の削減にはあまり効果はない。このため、第１電力Ｖｃｃ１は、モジュール基板４上のモジュール電源回路８０ではなく、主基板９０に形成された第１電源回路７１によって生成されてモジュール基板４に供給されている。つまり、半導体モジュール１で生成する電力Ｖｃｃは、半導体モジュール１の内部でのみ使用される電力Ｖｃｃの内、消費電流が大きいものから順に選定されると好適である。
　尚、上記においては、第２素子として、システムＬＳＩ２とメモリ３とを例示して説明したが、第２素子は、第２電源回路７２から電力Ｖｃｃを供給される素子であれば、他の素子であってもよい。また、第２素子は、第２電源回路７２から電力Ｖｃｃを供給されていればよく、第１電源回路７１から別の電力Ｖｃｃを供給されることを妨げるものではない。つまり、第２素子は、上述したシステムＬＳＩ２のように、第１電源回路７１及び第２電源回路７２から電力Ｖｃｃを供給されてもよい。
〔実施形態の概要〕
　以下、上記において説明した半導体装置（１０）の概要について簡単に説明する。
　主基板（９０）と、半導体モジュール（１）と、を備えた半導体装置（１０）は、１つの態様として、前記主基板（９０）には、第１電源回路（７１）と、前記半導体モジュール（１）と、第１素子（９）とが実装され、前記半導体モジュール（１）は、第２素子（２，３）と、前記第２素子（２，３）が実装されたモジュール基板（４）と、を備え、前記第１電源回路（７１）は、前記第１素子（９）に電力（Ｖｃｃ）を供給し、前記半導体モジュール（１）は、前記モジュール基板（４）に実装された第２電源回路（７２）をさらに備え、前記第２電源回路（７２）は、前記第２素子（２，３）に電力（Ｖｃｃ）を供給する。
　このような半導体装置（１０）では、多くの場合、主基板（９０）に電源回路が形成されて、当該電源回路から、主基板（９０）に実装された第１素子（９）、及び、半導体モジュール（１）のモジュール基板（４）に実装された第２素子（２，３）に電力（Ｖｃｃ）が供給される。例えば、第１素子（９）に供給する電力（Ｖｃｃ）と第２素子（２，３）に供給する電力（Ｖｃｃ）とが異なる場合、主基板（９０）において使用しない電力（Ｖｃｃ）の配線が主基板（９０）に形成される可能性がある。一般的に電力（Ｖｃｃ）を伝送する配線は、信号を伝送する配線に比べて非常に太く、１層の配線層の全てを使った電源プレーンとして形成されることも多い。例えば、主基板（９０）では使用しない第２素子（２，３）への電力（Ｖｃｃ）を伝送するために主基板（９０）にこのような電源プレーンが形成されると半導体装置（１０）のコストの上昇を招く。本構成によれば、モジュール基板（４）に実装された第２素子（２，３）が使用する電力（Ｖｃｃ）がモジュール基板（４）に実装された第２電源回路（７２）によって生成されるので、主基板（９０）から半導体モジュール（１）へ電力（Ｖｃｃ）を伝送する必要がない。従って、第２素子（２，３）への電力（Ｖｃｃ）を伝送するための電源プレーンを主基板（９０）に設ける必要はなく、主基板（９０）並びに半導体装置（１０）のコストを低減することができる。即ち、本構成によれば、半導体モジュール（１）に適切に電力（Ｖｃｃ）を供給すると共に、半導体モジュール（１）が実装される主基板（９０）の配線層の数を抑制することができる。
　ここで、前記第２素子（２，３）は、プロセッサ（２）及びメモリ（３）であると好適である。
　プロセッサ（２）とメモリ（３）とは協働することが多く、プロセッサ（２）とメモリ（３）との間でのみ接続される信号線も多い。従って、プロセッサ（２）とメモリ（３）とを備えた半導体モジュール（１）では、プロセッサ（２）の接続端子とメモリ（３）の接続端子との内、互いの接続にのみ用いられる接続端子を除いて、半導体モジュール（１）の接続端子（Ｂ）を設ければよい。このため、プロセッサ（２）とメモリ（３）とをそれぞれ主基板（９０）に実装する場合に比べて、半導体モジュール（１）を主基板（９０）に実装する方が配線効率や実装効率が向上する。従って、第２素子がプロセッサ（２）とメモリ（３）であると好適である。また、メモリ（２）へ供給される電力は多くの場合、メモリ（２）のみ、或いはメモリ（３）及びメモリ（３）と協働するプロセッサ（２）のみで用いられる。従って、第２素子としてのプロセッサ（２）及びメモリ（３）には、モジュール基板（４）に実装された第２電源回路（７２）から電力が供給されると好適である。
　また、半導体装置（１０）は、前記第２素子が、プロセッサ及び前記プロセッサと協働するメモリであり、前記プロセッサ（２）が、複数系統の電源入力部（５）を備え、前記半導体モジュール（１）には、前記プロセッサ（２）の少なくとも１系統の前記電源入力部（５）である第１系統電源入力部（５１）を含む第１回路（１１）と、前記プロセッサ（２）の他の少なくとも１系統の前記電源入力部（５）である第２系統電源入力部（５２）及び前記メモリ（３）を含む第２回路（１２）と、が形成され、前記第１電源回路（７１）が、前記第１回路（１１）に第１電力（Ｖｃｃ１）を供給し、前記半導体モジュール（１）が、前記モジュール基板（４）に実装された第２電源回路（７２）をさらに備え、前記第２電源回路（７２）が、前記第２回路（１２）に前記第１電力（Ｖｃｃ１）とは異なる第２電力（Ｖｃｃ２）を供給すると好適である。
　プロセッサ（２）によりアクセスされてプロセッサ（２）との間でデータが授受されるメモリ（３）が、モジュール基板（４）上で完結する回路ブロックであるような場合、主基板（９０）上には、第２電力（Ｖｃｃ２）は必要ではない。本構成のように、第２電力（Ｖｃｃ２）がモジュール基板（４）上の第２電源回路（７２）で生成されると、主基板（９０）には、第２電力（Ｖｃｃ２）に関する回路を形成する必要がなくなる。主基板（９０）上において電力を伝送するための配線はインピーダンスを低く抑えるために幅を広くすることが求められ、しばしば１つの内層配線層（ＩＬ）の全てを用いて電力を伝送する場合がある。本構成によれば、第２電力（Ｖｃｃ２）の内層配線層（ＩＬ）を主基板（９０）に設ける必要がないため、主基板（９０）の内層配線層（ＩＬ）を削減することができる。その結果、例えば、第２電力（Ｖｃｃ２）を伝送する場合に対応する内層配線層（ＩＬ）を信号配線層として用いることで、信号配線密度を低下させてクロストークノイズを抑制したり、配線幅を太くすることでインピーダンスを低下させて信号減衰を抑制したりすることができる。また、内層配線層（ＩＬ）の削減によって基板コストが低下する可能性もある。このように、本構成によれば、半導体モジュール（１）に適切に電力を供給すると共に、半導体モジュール（１）が実装される主基板（９０）の配線層の数を抑制することができる。特に、複数種類の電力の供給を必要とする半導体モジュール（１）に適切に電力を供給すると共に、半導体モジュール（１）が実装される主基板（９０）の内層配線層（ＩＬ）の数を抑制することができる。
　ここで、前記半導体モジュール（１）は、前記モジュール基板（４）に実装された第３電源回路（７３）をさらに備え、前記半導体モジュール（１）には、前記プロセッサ（２）の前記第１系統電源入力部（５１）及び前記第２系統電源入力部（５２）とは異なる少なくとも１系統の前記電源入力部（５）である第３系統電源入力部（５３）を含む第３回路（１３）がさらに形成され、前記第３電源回路（７３）は、前記第３回路（１３）に前記第１電力（Ｖｃｃ１）及び前記第２電力（Ｖｃｃ２）とは異なる第３電力（Ｖｃｃ３）を供給すると好適である。
　一般的に、複数層の配線層を有する基板（多層基板）は、２つの表面配線層（ＯＬ）を有する両面基板を複数組、積層することによって形成される。このため、一般的に、配線層の数は偶数となる（例えば４層基板、６層基板、８層基板等）。第２電力（Ｖｃｃ２）に加えて、第３電力（Ｖｃｃ３）についても、モジュール基板（４）上で生成することによって、主基板（９０）上から、容易に２つの電力用配線層を無くすことができる。つまり、信号配線の再設計等を行うことなく、単純に２つの電力用配線層を無くすことによって、容易に主基板（９０）の配線層の数を削減することができる。その結果、主基板（９０）のコストを削減することが可能となる。
　また、前記第３電源回路（７３）が、前記第３回路（１３）に前記第３電力（Ｖｃｃ３）を供給する場合、前記第３電力（Ｖｃｃ３）は、前記プロセッサ（２）の複数系統の前記電源入力部（５）のそれぞれに供給される電力（Ｖｃｃ）の内、前記第１電力（Ｖｃｃ１）及び前記第２電力（Ｖｃｃ２）を除いて最も消費電流が大きい電力（Ｖｃｃ）であると好適である。
　主基板（９０）において、１つの内層配線層（ＩＬ）の全てを１つの電力（Ｖｃｃ）の配線層として用いる場合には、一般的に当該電力（Ｖｃｃ）の消費電力が大きい。一方、消費電力が小さい電力（Ｖｃｃ）の場合には、同一の内層配線層（ＩＬ）の全てを使わなくても電力（Ｖｃｃ）を伝送することができる場合がある。従って、このように消費電力が小さい電力（Ｖｃｃ）をモジュール基板（４）で生成しても、内層配線層（ＩＬ）には他の配線が残る可能性が高い。つまり、主基板（９０）において電力伝送に用いられる内層配線層（ＩＬ）の数を少なくする上では、１つの配線層の全てを用いる電力（Ｖｃｃ）を削減対象とすることが好ましい。従って、既に電力（Ｖｃｃ）の供給経路が定まっている第１電力（Ｖｃｃ１）及び第２電力（Ｖｃｃ２）を除いて、最も消費電流の多い電力（Ｖｃｃ）を第３電力（Ｖｃｃ３）とすると好適である。
　また、前記主基板（９０）には、前記プロセッサ（２）の信号端子（Ｓ）と接続される回路素子である接続対象素子（９）がさらに実装され、前記第１電源回路（７１）は、前記第１回路（１１）及び前記接続対象素子（９）を含む対象回路（９１）に電力を供給すると好適である。
　モジュール基板（４）上だけでなく、主基板（９０）上においても必要な電力（Ｖｃｃ）をモジュール基板（４）上で生成した場合には、当該電力（Ｖｃｃ）を主基板（９０）に供給する必要がある。従って、主基板（９０）上には当該電力（Ｖｃｃ）を伝送するための配線が必要である。そして、その配線は内層配線層（ＩＬ）に設けられる可能性が高い。従って、そのような電力（Ｖｃｃ）をモジュール基板（４）において生成しても主基板（９０）の配線層の削減にはつながりにくい。主基板（９０）に実装されてプロセッサ（２）の信号端子（Ｓ）と接続される接続対象素子（９）を含む対象回路（９１）にも第１電力（Ｖｃｃ１）が供給される場合、主基板（９０）には第１電力（Ｖｃｃ１）の配線が必要である。従って、第１電力（Ｖｃｃ１）は、モジュール基板（４）上の電源回路（８０）ではなく、主基板（９０）に形成された第１電源回路（７１）によって生成されてモジュール基板（４）に供給されると好適である。
１　　　　　：半導体モジュール
２　　　　　：システムＬＳＩ（プロセッサ、第２素子）
３　　　　　：メモリ（第２素子）
４　　　　　：モジュール基板
５　　　　　：電源入力部
９　　　　　：接続対象素子（第１素子）
１０　　　　：半導体装置
１１　　　　：第１回路
１２　　　　：第２回路
１３　　　　：第３回路
５１　　　　：第１系統電源入力部
５２　　　　：第２系統電源入力部
５３　　　　：第３系統電源入力部
７１　　　　：第１電源回路
７２　　　　：第２電源回路
７３　　　　：第３電源回路
９０　　　　：主基板
９１　　　　：対象回路
Ｓ　　　　　：チップ信号入出力端子（プロセッサの信号端子）
Ｖｃｃ　　　：電力
Ｖｃｃ１　　：第１電力
Ｖｃｃ２　　：第２電力
Ｖｃｃ３　　：第３電力

Claims (6)

  1. 　主基板と、半導体モジュールと、を備えた半導体装置であって、
    　前記主基板には、第１電源回路と、前記半導体モジュールと、第１素子とが実装され、
    　前記半導体モジュールは、第２素子と、前記第２素子が実装されたモジュール基板と、を備え、
    　前記第１電源回路は、前記第１素子に電力を供給し、
    　前記半導体モジュールは、前記モジュール基板に実装された第２電源回路をさらに備え、
    　前記第２電源回路は、前記第２素子に電力を供給する、半導体装置。
  2. 　前記第２素子は、プロセッサ及びメモリである、請求項１に記載の半導体装置。
  3. 　前記第２素子は、プロセッサ及び前記プロセッサと協働するメモリであり、
    　前記プロセッサは、複数系統の電源入力部を備え、
    　前記半導体モジュールには、前記プロセッサの少なくとも１系統の前記電源入力部である第１系統電源入力部を含む第１回路と、前記プロセッサの他の少なくとも１系統の前記電源入力部である第２系統電源入力部及び前記メモリを含む第２回路と、が形成され、
    　前記第１電源回路は、前記第１回路に第１電力を供給し、
    　前記半導体モジュールは、前記モジュール基板に実装された第２電源回路をさらに備え、
    　前記第２電源回路は、前記第２回路に前記第１電力とは異なる第２電力を供給する、請求項１に記載の半導体装置。
  4. 　前記半導体モジュールは、前記モジュール基板に実装された第３電源回路をさらに備え、
    　前記半導体モジュールには、前記プロセッサの前記第１系統電源入力部及び前記第２系統電源入力部とは異なる少なくとも１系統の前記電源入力部である第３系統電源入力部を含む第３回路がさらに形成され、
    　前記第３電源回路は、前記第３回路に前記第１電力及び前記第２電力とは異なる第３電力を供給する、請求項３に記載の半導体装置。
  5. 　前記第３電力は、前記プロセッサの複数系統の前記電源入力部のそれぞれに供給される電力の内、前記第１電力及び前記第２電力を除いて最も消費電流が大きい電力である、請求項４に記載の半導体装置。
  6. 　前記主基板には、前記プロセッサの信号端子と接続される回路素子である接続対象素子がさらに実装され、前記第１電源回路は、前記第１回路及び前記接続対象素子を含む対象回路に電力を供給する、請求項３から５の何れか一項に記載の半導体装置。
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