JP2020053492A - 画像形成装置および基板 - Google Patents

Abstract

【課題】過渡的な電流変動の大きさが異なる素子を複数有する半導体集積回路に電源電圧を印加する際、長方形状の端子を介してこの半導体集積回路に電源電圧を印加する場合と比較して、配線面積を抑制する。【解決手段】過渡的な電流変動の大きさが異なる複数の素子を有する半導体集積回路を搭載する基板と、基板における半導体集積回路が搭載されている領域の裏面に接地して設けられる接地端子と、接地端子の外周に沿って設けられ、複数の素子のうち過渡的な電流変動が大きい素子に電圧を印加する大変動端子と、大変動端子を挟んで接地端子とは反対側において大変動端子に沿って設けられ、複数の素子のうち過渡的な電流変動が小さい素子に電圧を印加する小変動端子とを備える画像形成装置。【選択図】図６

Description

本発明は、画像形成装置および基板に関する。

特許文献１には、グランド用電極パッドと電源用電極パッドが、プリント配線基板に実装された半導体集積回路の中央部に集中して互いに対向するように配列され、かつ、配線パターンとによって接続されることが記載されている。また、プリント配線基板の反対面には、グランド用電極パッドと電源用電極パッドに至近に対応する位置に、電極がスルーホールを介してそれらの電極パッドに接続されたデカップリング・コンデンサが実装されることが記載されている。

特開２０００−３０７００５号公報

ところで、半導体集積回路に求められる機能が増加することにともない、１つの半導体集積回路に対して、動作周波数が互いに異なるなど過渡的な電流変動の大きさが異なる複数の素子を設けることがある。そして、このような半導体集積回路を搭載する基板においては、半導体集積回路に対して複数の電源電圧を印加することが求められる。ここで、半導体集積回路に印加される電源電圧の変動を抑制するためには、例えば電源電圧を印加する長方形状の端子の線幅を大きくする構成が考えられる。しかしながら、例えば線幅を広げた端子を複数並べると、配線面積が大きくなる。

そこで、本発明では、過渡的な電流変動の大きさが異なる素子を複数有する半導体集積回路に電源電圧を印加する際、長方形状の端子を介してこの半導体集積回路に電源電圧を印加する場合と比較して、配線面積を抑制することを目的とする。

請求項１に記載の発明は、過渡的な電流変動の大きさが異なる複数の素子を有する半導体集積回路を搭載する基板と、前記基板における前記半導体集積回路が搭載されている領域の裏面に接地して設けられる接地端子と、前記接地端子の外周に沿って設けられ、前記複数の素子のうち過渡的な電流変動が大きい素子に電圧を印加する大変動端子と、前記大変動端子を挟んで前記接地端子とは反対側において当該大変動端子に沿って設けられ、前記複数の素子のうち過渡的な電流変動が小さい素子に電圧を印加する小変動端子とを備える画像形成装置である。
請求項２に記載の発明は、前記大変動端子は、前記接地端子の外周の一部に沿って設けられ、前記小変動端子は、前記接地端子の外周における前記大変動端子が設けられていない部分に沿って設けられる請求項１記載の画像形成装置である。
請求項３に記載の発明は、前記接地端子は、前記裏面における中央側に設けられ、前記大変動端子が前記接地端子における互いに隣接する長さは、前記小変動端子が当該接地端子に隣接する長さより長い請求項２記載の画像形成装置である。
請求項４に記載の発明は、前記接地端子は、前記裏面における中央側に設けられるとともに４辺以上の辺からなる形状で形成され、前記大変動端子は、前記接地端子における互いに隣接する３辺に沿って設けられ、前記小変動端子は、前記接地端子における前記３辺以外の辺に沿って設けられる請求項３記載の画像形成装置である。
請求項５に記載の発明は、前記大変動端子および前記接地端子が対向する部分に設けられ当該大変動端子および当該接地端子と接続される第１コンデンサと、前記小変動端子および前記接地端子が対向する部分に設けられ当該小変動端子および当該接地端子と接続される第２コンデンサとを有する請求項４記載の画像形成装置である。
請求項６に記載の発明は、前記裏面において前記小変動端子の外周に沿って配置され、かつ接地して設けられる他の接地端子を有する請求項１記載の画像形成装置である。
請求項７に記載の発明は、前記小変動端子および前記他の接地端子が対向する部分に設けられ当該小変動端子および当該他の接地端子と接続されるコンデンサを有する請求項６記載の画像形成装置である。
請求項８に記載の発明は、前記裏面において前記他の接地端子の外周に沿って配置され、前記複数の素子のうちの前記過渡的な電流変動が大きい素子および前記過渡的な電流変動が小さい素子以外の他の素子に電圧を印加する他の動作端子を有する請求項７記載の画像形成装置である。
請求項９に記載の発明は、前記基板は、前記裏面に形成され、前記接地端子、前記大変動端子、および前記小変動端子を有する裏面層と、前記大変動端子と接続される高動作層および前記小変動端子と接続される低動作層が並べて設けられる動作層と、前記接地端子と接続して設けられる接地層と、前記領域側に形成され、前記半導体集積回路が搭載される搭載層とを有する請求項１記載の画像形成装置である。
請求項１０に記載の発明は、前記動作層において前記高動作層および前記低動作層は対向して設けられ、前記高動作層および前記低動作層の少なくとも一方は凹部を有し、他方の先端が当該凹部内に配置される請求項９記載の画像形成装置である。
請求項１１に記載の発明は、過渡的な電流変動の大きさが異なる複数の素子を有する半導体集積回路を搭載する基板本体と、前記基板本体における前記半導体集積回路が搭載されている領域の裏面に接地して設けられる接地端子と、前記接地端子の外周に沿って設けられ、前記複数の素子のうち過渡的な電流変動が大きい素子に電圧を印加する大変動端子と、前記大変動端子を挟んで前記接地端子とは反対側において当該大変動端子に沿って設けられ、前記複数の素子のうち過渡的な電流変動が小さい素子に電圧を印加する小変動端子とを備える基板である。

請求項１の発明によれば、過渡的な電流変動の大きさが異なる素子を複数有する半導体集積回路に電源電圧を印加する際、長方形状の端子を介してこの半導体集積回路に電源電圧を印加する場合と比較して、配線面積を抑制することが可能となる。
請求項２の発明によれば、過渡的な電流変動が小さい素子に印加される電圧が安定する。
請求項３の発明によれば、過渡的な電流変動が大きい素子に印加される電圧が安定する。
請求項４の発明によれば、過渡的な電流変動が大きい素子に印加される電圧が安定する。
請求項５の発明によれば、過渡的な電流変動が大きい素子および小さい素子に印加される電圧が安定する。
請求項６の発明によれば、過渡的な電流変動が小さい素子に印加される電圧が安定する。
請求項７の発明によれば、過渡的な電流変動が小さい素子に印加される電圧が安定する。
請求項８の発明によれば、他の素子に印加される電圧が安定する。
請求項９の発明によれば、基板の層数が抑制される。
請求項１０の発明によれば、動作層の面積が抑制される。
請求項１１の発明によれば、過渡的な電流変動の大きさが異なる素子を複数有する半導体集積回路に電源電圧を印加する際、長方形状の端子を介してこの半導体集積回路に電源電圧を印加する場合と比較して、配線面積を抑制することが可能となる。

本実施の形態が適用される画像形成装置の構成を示した図である。 制御基板の概略構成を説明する図である。 図２のＩＩＩ−ＩＩＩにおける制御基板の断面図である。 ＳｏＣ基体におけるＳｏＣ端子の配置を示す図である。 （ａ）は第１層を説明する図であり、（ｂ）は第２層を説明する図である。 （ａ）は第３層を説明する図であり、（ｂ）は第４層を説明する図である。 ＰＬＬ電源を供給するための回路構成を説明する図である。 ＰＬＬ電源を供給する他の回路構成を説明する図である。 （ａ）および（ｂ）は変形例を説明するための図である。

以下、添付図面を参照して、本発明の実施の形態について説明する。
＜画像形成装置１＞
図１は、本実施の形態が適用される画像形成装置１の構成を示した図である。
まず、図１を参照しながら、本実施の形態が適用される画像形成装置１の構成について説明をする。

画像形成装置１は、用紙Ｐなどの記録材、すなわちシートに対して画像を形成する。図示の画像形成装置１は、用紙Ｐを収容する用紙収容部１０と、用紙Ｐに画像を形成する画像形成部１３と、画像が形成された用紙Ｐを排出する排出ロール１５と、画像形成装置１の動作を制御する制御部２０とを有する。

なお、以下の説明においては、図１に示す画像形成装置１における上下方向、すなわち鉛直方向を単に「上下方向」ということがある。また、図１における上下方向における上側を単に「上側」、上下方向における下側を単に「下側」ということがある。また、図１に示す画像形成装置１における紙面の左右方向を、単に「幅方向」ということがある。また、図１における紙面左側を単に「一方側」、紙面右側を単に「他方側」ということがある。また、図１に示す画像形成装置１における紙面の奥行方向を、単に「奥行方向」ということがある。また、図１における紙面手前側を単に「手前側」、紙面奥側を単に「奥側」ということがある（図２参照）。

用紙収容部１０は、各々サイズや種類の異なる用紙Ｐを収容する。図示の例においては、用紙収容部１０は複数設けられる。用紙収容部１０の各々は、奥行方向手前側に引き出し可能である。

画像形成部１３は、用紙収容部１０から搬送されてくる用紙Ｐに画像を形成する。画像形成部１３は、感光体に付着させたトナーを用紙Ｐに転写して像を形成する電子写真方式により用紙Ｐに画像を形成する。なお、画像形成部１３が画像を形成する方式は特に限定されるものではなく、用紙Ｐ上にインクを吐出して像を形成するインクジェット方式などにより画像を形成してもよい。

排出ロール１５は、画像形成部１３によって画像が形成された用紙Ｐを排出する。図示の例における排出ロール１５は、ロール対からなり、このロール対が各々回転することにともない、用紙Ｐを画像形成装置１から排出する。

制御部２０は、画像形成装置１に設けられる各構成部材の動作を制御する。この制御部２０は制御基板１００を有する。図示の例における制御基板１００は、画像形成装置１の幅方向における他方側の側面に設けられ、板面が上下方向に沿うように配置されている。

ここで、画像形成装置１の動作について説明をする。まず、制御部２０から指示信号が出力されることにともない、用紙収容部１０から用紙Ｐが１枚ずつ送り出される。そして、画像形成部１３によって用紙Ｐに画像が形成された後、排出ロール１５によって画像が形成された用紙Ｐが排出される。

＜制御基板１００＞
図２は、制御基板１００の概略構成を説明する図である。
図２を参照しながら、制御基板１００の概略構成を説明する。

図２に示すように、制御基板１００は、ガラスエポキシ基板などにより構成される所謂プリント基板である基板本体１５０と、基板本体１５０に搭載される素子の１つであるＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）２００と、ＳｏＣ２００で発生する熱を放熱するヒートシンク２５０とを有する。図示の例においては、ＳｏＣ２００は、基板本体１５０の上下方向における中央ＣＬよりも上側に設けられる。

ここで、ＳｏＣ２００は、半導体集積回路の一例であり、画像形成装置１の動作に必要な複数の機能を果たす１個の半導体チップである。図示のＳｏＣ２００は、動作周波数が互いに異なる複数のＣＰＵを備えるとともに、動作周波数が互いに異なる複数のクロック生成回路、すなわちＰｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ（ＰＬＬ）回路を備える。なお、ここでは基板本体１５０に搭載される素子の１つとしてＳｏＣ２００を説明するが、基板本体１５０にはＳｏＣ２００を含め複数の素子が搭載される。なお、基板本体１５０に搭載される素子としては、例えば、ハードディスク、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、コンデンサなどである主制御用素子、ファクシミリやＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）機器といった画像形成装置１の外部機器との接続を行う素子である外部接続用素子、あるいは高電圧コア電源（例えば、１．１Ｖ）および低電圧コア電源（例えば０．９Ｖ）を含む電圧供給用素子などが含まれてもよい。

なお、動作周波数が互いに異なる複数のＣＰＵは、過渡的な電流変動が異なる複数のＣＰＵとして捉えることができる。ここで、過渡的な電流変動が大きいとは、例えば動作周波数が高いことや、半導体集積回路の規模が大きいことなどを指し、過渡的な電流変動が小さいとは、例えば動作周波数が低いことや、半導体集積回路の規模が小さいことなどを指す。

＜制御基板１００の断面＞
図３は、図２のＩＩＩ−ＩＩＩにおける制御基板１００の断面図である。なお、図３においては、ヒートシンク２５０の記載は省略している。
次に、図３を参照しながら制御基板１００の詳細構成について説明をする。

図３に示すように、基板本体１５０は、ＳｏＣ２００を搭載する面である第１面１０５と、第１面１０５とは反対側の面であり、コンデンサ３００を搭載する面である第２面１０７とを有する。基板本体１５０は、複数の層を積層して形成される。より具体的には、基板本体１５０は、第１層１１０、第２層１２０、第３層１３０、および第４層１４０の４つの層により形成されている。第１層１１０乃至第４層１４０は、第１面１０５から第２面１０７に向かう向きにおいて、この順で設けられている。また、基板本体１５０は、基板本体１５０を厚み方向に貫通して設けられ、第１層１１０乃至第４層１４０を互いに接続するビア１９０を有する。

ＳｏＣ２００は、内部に複数のＣＰＵなどが設けられた平板状のＳｏＣ基体２０５と、ＳｏＣ基体２０５の板面に設けられ基板本体１５０に電気的に接続されるＳｏＣ端子２１０とを有する。ここで、ＳｏＣ基体２０５におけるＳｏＣ端子２１０とは反対側の面である天面２０７には、ヒートシンク２５０（図２参照）が固定される。
コンデンサ３００は、基板本体１５０の第２面１０７に複数設けられ、第４層１４０と電気的に接続される。

＜ＳｏＣ端子２１０の配置＞
図４はＳｏＣ基体２０５におけるＳｏＣ端子２１０の配置を示す図である。また、図４は、幅方向一方側から他方側に向かう向きにＳｏＣ基体２０５を見た図である。

次に、図４を参照しながらＳｏＣ基体２０５におけるＳｏＣ端子２１０の配置について説明をする。図４に示すように、ＳｏＣ端子２１０は、平面視略長方形状であるＳｏＣ基体２０５の板面上に分散して設けられた、多数の端子により構成される。なお、以下の説明においては、ＳｏＣ基体２０５における板面の中心（例えば、重心や対角線の交点）を通り、かつ幅方向に沿う仮想線（図３参照）を単に中心線ＣＰということがある。また、ＳｏＣ基体２０５の板面における中心線ＣＰ周辺を単に中央側ということがあり、ＳｏＣ基体２０５の板面外周側を単に外側ということがある。

ＳｏＣ端子２１０は、複数の種別の端子により構成される。具体的には、ＳｏＣ端子２１０は、第１グランド端子２１１、第１高電源端子２１２、第２高電源端子２１３、第２グランド端子２１４、ＰＬＬ電源端子２１５、および信号端子２１６を有する。ここで、第１グランド端子２１１および第２グランド端子２１４は、接地して設けられる。第１高電源端子２１２および第２高電源端子２１３は、上記のようにＳｏＣ基体２０５内に設けられ動作周波数が互いに異なるＣＰＵの各々に電源電圧を供給する。図示の例においては、第１高電源端子２１２を介して供給される電源電圧の周波数は、第２高電源端子２１３を介して供給される電源電圧の周波数よりも大きい。ＰＬＬ電源端子２１５は、ＳｏＣ基体２０５内に設けられるＰＬＬ回路に電源電圧を供給する。図示の例においては、ＰＬＬ電源端子２１５を介して流れる電流は、第１高電源端子２１２および第２高電源端子２１３よりも流れる電流が少ない。

次に、ＳｏＣ基体２０５の板面上におけるＳｏＣ端子２１０各々の位置関係について説明をする。まず、第１グランド端子２１１は、ＳｏＣ基体２０５の中央側に設けられている。さらに説明をすると、第１グランド端子２１１は、ＳｏＣ基体２０５の中央側における略長方形状の領域２１７に設けられている。

第１高電源端子２１２および第２高電源端子２１３は、第１グランド端子２１１よりもＳｏＣ基体２０５の外側に設けられている。また、第１高電源端子２１２および第２高電源端子２１３は、領域２１７の外周に沿って設けられる。ここで、図示の第２高電源端子２１３は、領域２１７の外周に沿って並べて設けられる第１高電源端子２１２の間に配置される。

また、第２グランド端子２１４、ＰＬＬ電源端子２１５、および信号端子２１６は、第１高電源端子２１２および第２高電源端子２１３よりもＳｏＣ基体２０５の外側に設けられている。さらに説明をすると、第２グランド端子２１４、ＰＬＬ電源端子２１５、および信号端子２１６は、ＳｏＣ基体２０５の中央側から外側に向かう向きにおいてこの順番で配置されている。なお、図示の信号端子２１６は、ＳｏＣ基体２０５における板面の各辺に沿って設けられる。さらに説明をすると、信号端子２１６は、ＰＬＬ電源端子２１５の外周を囲う配置である。

＜基板本体１５０＞
図５（ａ）は第１層１１０を説明する図であり、図５（ｂ）は第２層１２０を説明する図である。
図６（ａ）は第３層１３０を説明する図であり、図６（ｂ）は第４層１４０を説明する図である。
なお、図５および図６において、信号端子２１６と接続されるパターンの図示は省略する。また、図５および図６は、幅方向他方側から一方側に向かう向きにＳｏＣ基体２０５を見た各層の構成図である。

次に、図４乃至図６を参照しながら、基板本体１５０が有する第１層１１０、第２層１２０、第３層１３０、および第４層１４０各々の構成について順に説明をする。なお、以下においては、信号端子２１６と接続されるパターン（不図示）についての説明を省略する。また、以下の説明においては、各層における中心線ＣＰ周辺を単に中央側ということがあり、中心線ＣＰから離間する側を単に外側ということがある。

＜第１層１１０＞
図５（ａ）に示すように、第１層１１０は、複数の種別のパターンにより構成される。具体的には、第１層１１０は、第１グランドパターン１１１、第１高電源パターン１１２、第２高電源パターン１１３、第２グランドパターン１１４、およびＰＬＬ電源パターン１１５を有する。第１グランドパターン１１１、第１高電源パターン１１２、第２高電源パターン１１３、第２グランドパターン１１４、およびＰＬＬ電源パターン１１５は、ＳｏＣ２００におけるＳｏＣ端子２１０、すなわち第１グランド端子２１１、第１高電源端子２１２、第２高電源端子２１３、第２グランド端子２１４、およびＰＬＬ電源端子２１５の各々と電気的に接続される。

また、第１グランドパターン１１１、第１高電源パターン１１２、第２高電源パターン１１３、第２グランドパターン１１４、およびＰＬＬ電源パターン１１５は、ビア１９０と電気的に接続される。なお、以下の説明においては、第１グランドパターン１１１、第１高電源パターン１１２、第２高電源パターン１１３、第２グランドパターン１１４、およびＰＬＬ電源パターン１１５と接続されるビア１９０の各々を、第１ビア１９１、第２ビア１９２、第３ビア１９３、第４ビア１９４、および第５ビア１９５ということがある。

以下、第１グランドパターン１１１、第１高電源パターン１１２、第２高電源パターン１１３、第２グランドパターン１１４、およびＰＬＬ電源パターン１１５の位置関係について説明をする。

まず、第１グランドパターン１１１は、第１層１１０の中央側に設けられている。さらに説明をすると、第１グランド端子２１１は、第１層１１０の中央側における略長方形状の領域１１７に設けられている。また、第１高電源パターン１１２、第２高電源パターン１１３、第２グランドパターン１１４、およびＰＬＬ電源パターン１１５は、第１層１１０の中央側から外側に向かう向きにおいてこの順番で配置されている。

ここで、第１層１１０は、上記のＳｏＣ２００におけるＳｏＣ端子２１０の各々と対向する位置に設けられている。例えば、図示の第１グランドパターン１１１は、ＳｏＣ端子２１０の第１グランド端子２１１に対向する位置に設けられている。また、第１グランドパターン１１１は、複数の端子により形成されており、各々の端子は配線パターンにより互いに接続されている。さらに説明をすると、図５（ａ）における第１グランドパターン１１１の端子は、外周が太線の円および細線の円により図示されている。ここで、太線の円は、基板本体１５０に搭載されるＳｏＣ２００における第１グランド端子２１１に対向する端子を示している。一方で、細線の円は、基板本体１５０を貫通する第１ビア１９１と対向する端子を示している。

また、第１高電源パターン１１２は、ＳｏＣ端子２１０の第１高電源端子２１２に対向する。第２高電源パターン１１３は、ＳｏＣ端子２１０の第２高電源端子２１３に対向する。第２グランドパターン１１４は、ＳｏＣ端子２１０の第２グランド端子２１４に対向する。ＰＬＬ電源パターン１１５は、ＳｏＣ端子２１０のＰＬＬ電源端子２１５に対向する。なお、詳細な説明は省略するが、図示の第１高電源パターン１１２、第２高電源パターン１１３、第２グランドパターン１１４、およびＰＬＬ電源パターン１１５の各々の端子においては、ＳｏＣ端子２１０の端子と対向する端子が太線の円により示され、ビア１９０（第２ビア１９２乃至第５ビア１９５）と対向する端子が細線の円により示されている。

なお、第１層１１０が設けられる領域は、ＳｏＣ２００によって覆われる領域、すなわちＳｏＣ２００と対向する領域である。ここで、第１層１１０が設けられる領域は、ＳｏＣ２００によって覆われる領域より大きくてもよいし、小さくてもよい。付言すると、第２層１２０、第３層１３０、および第４層１４０は、ＳｏＣ２００によって覆われる領域と対応する位置に設けられてもよいし、ＳｏＣ２００によって覆われる領域より大きくても小さくてもよい。

＜第２層１２０＞
図５（ｂ）に示すように、第２層１２０は、平板状でかつ接地して設けられたグランド層１２１により構成される。グランド層１２１は、第１ビア１９１および第４ビア１９４を介して、第１層１１０の第１グランドパターン１１１および第２グランドパターン１１４と電気的に接続される。また、グランド層１２１は、複数の貫通孔１２３を有する。この貫通孔１２３は、第２ビア１９２、第３ビア１９３、および第５ビア１９５が貫通する。なお、貫通孔１２３を貫通する第２ビア１９２、第３ビア１９３、および第５ビア１９５は、グランド層１２１と電気的に接続されない。

＜第３層１３０＞
図６（ａ）に示すように、第３層１３０は、平板状に形成された層により構成される。この第３層１３０は、第１高電源層１３１および第２高電源層１３５を有する。ここで、第１高電源層１３１は、第２ビア１９２を介して、第１層１１０の第１高電源パターン１１２と電気的に接続される。また、第１高電源層１３１は、複数の貫通孔１３２を有する。この貫通孔１３２は、第１ビア１９１、第３ビア１９３、第４ビア１９４、および第５ビア１９５が貫通する。なお、貫通孔１３２を貫通する第１ビア１９１、第３ビア１９３、第４ビア１９４、および第５ビア１９５は、第１高電源層１３１と電気的に接続されない。

第２高電源層１３５は、第３ビア１９３を介して、第１層１１０の第２高電源パターン１１３と電気的に接続される。また、第２高電源層１３５は、複数の貫通孔１３６を有する。この貫通孔１３６は、第４ビア１９４および第５ビア１９５が貫通する。なお、貫通孔１３２を貫通する第４ビア１９４および第５ビア１９５は、第２高電源層１３５と電気的に接続されない。

さて、第１高電源層１３１および第２高電源層１３５は、平面視略長方形状である。また、第１高電源層１３１および第２高電源層１３５は、各々の長手方向が上下方向に沿う向きに設けられ、かつ上下方向に並べて配置される。また、第１高電源層１３１および第２高電源層１３５が対向する領域において、第１高電源層１３１および第２高電源層１３５は切り欠き１３３および切り欠き１３７を各々有する。そして、第１高電源層１３１および第２高電源層１３５が対向する領域において、一方の先端が他方の切り欠き１３３，１３７内に配置される。いわば、第１高電源層１３１および第２高電源層１３５は、入れ子状の構成である。

以下、第１高電源層１３１および第２高電源層１３５各々の構成について詳細に説明する。
まず、第１高電源層１３１は、奥行方向の幅が広い幅広部１３１１と、幅広部１３１１の上下方向下側に位置し幅広部１３１１よりも幅が狭い幅狭部１３１２とを有する。この第１高電源層１３１の幅狭部１３１２は、第２高電源層１３５の切り欠き１３７内に収容される形状である。例えば、図示の第１高電源層１３１の幅狭部１３１２の寸法（例えば、長さや幅）は、第２高電源層１３５の切り欠き１３７の寸法と対応する。

また、第２高電源層１３５は、奥行方向の幅が広い幅広部１３５１と、幅広部１３５１の上下方向上側に位置し幅広部１３５１よりも幅が狭い幅狭部１３５２とを有する。この第２高電源層１３５の幅狭部１３５２は、第１高電源層１３１の切り欠き１３３内に収容される形状である。例えば、図示の第２高電源層１３５の幅狭部１３５２の寸法（例えば、長さや幅）は、第１高電源層１３１の切り欠き１３３の寸法と対応する。

ここで、第１高電源層１３１の幅狭部１３１２は、第２高電源層１３５の幅狭部１３５２よりも奥行方向の幅が広い。すなわち、第１高電源層１３１および第２高電源層１３５が対向する領域において、第１高電源層１３１の第２ビア１９２と接続される領域が、第２高電源層１３５の第３ビア１９３と接続される領域よりも大きい。このことにより、第１高電源層１３１を介して供給される電源電圧が安定する。

＜第４層１４０＞
図６（ｂ）に示すように、第４層１４０は、複数の種別のパターンにより構成される。具体的には、第４層１４０は、第１グランドパターン１４１、第１高電源パターン１４２、第２高電源パターン１４３、第２グランドパターン１４４、およびＰＬＬ電源パターン１４５を有する。第１グランドパターン１４１および第２グランドパターン１４４は、第１ビア１９１および第４ビア１９４を介して、第２層１２０のグランド層１２１と電気的に接続される。また、第１高電源パターン１４２は、第２ビア１９２を介して、第３層１３０の第１高電源層１３１と電気的に接続される。また、第２高電源パターン１４３は、第３ビア１９３を介して、第３層１３０の第２高電源層１３５と電気的に接続される。また、ＰＬＬ電源パターン１４５は、第５ビア１９５を介して、第１層１１０のＰＬＬ電源パターン１１５と電気的に接続される。

以下、第１グランドパターン１４１、第１高電源パターン１４２、第２高電源パターン１４３、第２グランドパターン１４４、およびＰＬＬ電源パターン１４５の構成について詳細に説明する。

まず、第１グランドパターン１４１は、第４層１４０の中央側で平面視略長方形状に形成されている。一方で、第１高電源パターン１４２、第２高電源パターン１４３、第２グランドパターン１４４、およびＰＬＬ電源パターン１４５は、第１グランドパターン１４１よりも外側で、略コの字状、言い替えるとＣ字状に形成されている。これらの第１高電源パターン１４２、第２高電源パターン１４３、第２グランドパターン１４４、およびＰＬＬ電源パターン１４５の各々は、帯状に形成され、長手方向における複数の箇所において屈曲した構成として捉えることができる。

なお、第１高電源パターン１４２と、第２高電源パターン１４３、第２グランドパターン１４４、およびＰＬＬ電源パターン１４５とは、各々が配置される向きが異なる。具体的には、第１高電源パターン１４２は奥行方向における手前側を開放して設けられるのに対して、第２高電源パターン１４３、第２グランドパターン１４４、およびＰＬＬ電源パターン１４５は奥行方向における奥側を開放して設けられる。

ここで、第１高電源パターン１４２は、第１グランドパターン１４１の外周に沿って形成されている。図示の例の第１高電源パターン１４２は、第１グランドパターン１４１の外周のうち、第１グランドパターン１４１の一辺を開放し、他の三辺と対向するように設けられている。この構成により、第１グランドパターン１４１と、第１高電源パターン１４２とが対向する領域の面積が大きくなり、第１高電源パターン１４２および第１グランドパターン１４１の間における静電容量が増加する。また、第１グランドパターン１４１と第１高電源パターン１４２との間には、複数のコンデンサ３００が設けられている。

第２高電源パターン１４３は、第１高電源パターン１４２の外周に沿って形成されている。図示の例の第２高電源パターン１４３は、第１グランドパターン１４１における第１高電源パターン１４２によって覆われていない１辺と対向する部分を有する。第２高電源パターン１４３と、第１グランドパターン１４１との間には、コンデンサ３００が設けられている。一方で、第２高電源パターン１４３と第１高電源パターン１４２との間には、コンデンサ３００は設けられていない。

第２グランドパターン１４４は、第２高電源パターン１４３の外周に沿って形成されている。図示の例の第２グランドパターン１４４は、第２高電源パターン１４３と同じ向きの略コの字状に形成されている。このことにより、第２グランドパターン１４４と第２高電源パターン１４３とが対向する面積が大きくなる。第２グランドパターン１４４と第２高電源パターン１４３との間には、複数のコンデンサ３００が設けられている。

ＰＬＬ電源パターン１４５は、第２グランドパターン１４４の外周に沿って形成されている。図示の例のＰＬＬ電源パターン１４５は、第２グランドパターン１４４と同じ向きの略コの字状に形成されている。このことにより、ＰＬＬ電源パターン１４５と第２グランドパターン１４４とが対向する面積が大きくなる。ＰＬＬ電源パターン１４５と第２グランドパターン１４４との間には、複数のコンデンサ３００が設けられている。

さて、上記説明においては、基板本体１５０が４層の構成であることを説明した。ここで、本実施の形態と異なる態様として、ＳｏＣ２００を搭載する基板（不図示）において、６層の構成が採用されることがある。これは、例えば、端子の線幅（面積）を広くすることや、多数のコンデンサ３００を設けるための配線面積を確保するためである。一方で、基板の層数を増やすことは、基板の製造コストを増加させる。そこで、図示の基板本体１５０のように配線をすると、相対的に配線面積が少ない４層基板においても配線が可能となる。付言すると、図示の基板本体１５０においては、例えば６層の基板（不図示）と比較して、電源品質を維持しつつ、基板における層の数が抑制される。

＜ビア１９０による接続関係＞
上記のように、ビア１９０、すなわち第１ビア１９１乃至第５ビア１９５により、第１層１１０乃至第４層１４０が互いに接続される。ここで、第１ビア１９１乃至第５ビア１９５の各々による接続関係について説明をする。

まず、第１ビア１９１は、第１層１１０の第１グランドパターン１１１、第２層１２０のグランド層１２１、および第４層１４０の第１グランドパターン１４１を互いに電気的に接続する。また、第１ビア１９１は、接地して設けられる。
第２ビア１９２は、第１層１１０の第１高電源パターン１１２、第３層１３０の第１高電源層１３１、および第４層１４０の第１高電源パターン１４２を互いに電気的に接続する。

第３ビア１９３は、第１層１１０の第２高電源パターン１１３、第３層１３０の第２高電源層１３５、および第４層１４０の第２高電源パターン１４３を互いに電気的に接続する。
第４ビア１９４は、第１層１１０の第２グランドパターン１１４、第２層１２０のグランド層１２１、および第４層１４０の第２グランドパターン１４４を互いに電気的に接続する。また、第４ビア１９４は、接地して設けられる。
第５ビア１９５は、第１層１１０のＰＬＬ電源パターン１１５、および第４層１４０のＰＬＬ電源パターン１４５を互いに電気的に接続する。

ここで、上記のように、第１高電源パターン１４２乃至ＰＬＬ電源パターン１４５は、幅に対して長さが長い構成、すなわち、所謂細長いパターン形状である。そして、このような細長いパターンの長手方向の複数の箇所においてビア１９０が設けられる。すなわち、ＳｏＣ２００に対して並列にビア１９０を接続する。このことにより、ビア１９０が有する見かけ上のインダクタンスが抑制される。

＜第４層１４０における接続関係＞
次に、第４層１４０における各パターンの接続関係について説明をする。
まず、上記のように、第４層１４０の第１グランドパターン１４１は、第４層１４０の中央側で平面視略長方形状に形成される。また、第１グランドパターン１４１は、複数の第１ビア１９１と接続されている。このように構成される第１グランドパターン１４１は、第１高電源パターン１４２、第２高電源パターン１４３、およびＰＬＬ電源パターン１４５よりも面積が大きく、電位が安定する。

また、第１高電源パターン１４２、第２高電源パターン１４３、およびＰＬＬ電源パターン１４５のうち、動作周波数の最も高い第１高電源パターン１４２が、第１グランドパターン１４１の外周、すなわち最も中央側に設けられる。このように、第１高電源パターン１４２を中央側に配置することにより、第１高電源パターン１４２と第１グランドパターン１４１との間隔が抑制される。このように、第１高電源パターン１４２と第１グランドパターン１４１との間隔が抑制されると、寄生容量が増加し、例えばコンデンサ３００を配置するのと等価な効果が得られる。したがって、第１高電源パターン１４２を介して供給される電源のノイズが抑制される。

なお、図示の例においては、寄生容量をより高めるためコンデンサ３００を第１高電源パターン１４２と第１グランドパターン１４１との間に配置するが、上記のように第１高電源パターン１４２を中央側に配置することで、設けられるコンデンサ３００の個数が抑制される。付言すると、図示の例における第１高電源パターン１４２および第１グランドパターン１４１の間に設けられるコンデンサ３００は、略直方体状であり、長手方向に沿う部分（長辺）が電極となっている。そして、コンデンサ３００は、第１高電源パターン１４２および第１グランドパターン１４１の外周辺に沿って設けられる。このことにより、第１高電源パターン１４２および第１グランドパターン１４１の間の距離が抑制される。付言すると、図示の例においては、コンデンサ電極間の距離を縮める手段として、長辺が電極となっている長辺電極のコンデンサ３００を使用しているが、小型の短辺電極コンデンサ(不図示)など他の構成のコンデンサを用いてもよい。

また、図示の例においては、第１高電源パターン１４２が第１グランドパターン１４１を囲むように設けられる。この構成により、第１高電源パターン１４２が第１グランドパターン１４１と並走する配置となる。そして、第１高電源パターン１４２が第１グランドパターン１４１と並走するパターン面積が大きくなることにより、寄生容量が大きくなり、結果として電源ノイズが吸収されやすくなる。

また、図示の例においては、第２高電源パターン１４３が第１グランドパターン１４１および第１高電源パターン１４２を囲むように設けられる。そして、第２高電源パターン１４３は、第１高電源パターン１４２よりも小さいが、第１グランドパターン１４１と並走する部分を有する。このように、第２高電源パターン１４３が、中央側の安定した第１グランドパターン１４１に沿わせて配線することにより、電源ノイズが吸収されやすくなる。

また、図示の例においては、第１高電源パターン１４２および第２高電源パターン１４３を囲むように、第２グランドパターン１４４を配線する。そして、第２グランドパターン１４４を囲むように、ＰＬＬ電源パターン１４５を配線する。これは、第１高電源パターン１４２および第２高電源パターン１４３を配線したことにより、ＰＬＬ電源パターン１４５を第１グランドパターン１４１に沿わせる構成に替えて、第２グランドパターン１４４を配線したものである。そして、ＰＬＬ電源パターン１４５は、第２グランドパターン１４４と並走する部分を有する。このように、ＰＬＬ電源パターン１４５を、中央側の安定した第２グランドパターン１４４に沿わせて配線することにより、ＰＬＬ電源のノイズが吸収されやすくなる。

ここで、ＳｏＣ２００のＰＬＬ回路は、一般的にノイズに対する耐性が弱い。さらに説明をすると、ＰＬＬ電源パターン１４５は、第１高電源パターン１４２および第２高電源パターン１４３に比べて、消費電流は少ないため大きな寄生容量は必要としないが、例えば、供給電源にノイズが発生すると、ＰＬＬロックが外れることがある。そこで、第２グランドパターン１４４を設けることにより、第１高電源パターン１４２および第２高電源パターン１４３から受けるノイズの影響が低減される。

＜ＰＬＬ電源供給回路構成＞
図７は、ＰＬＬ電源を供給するための回路構成を説明する図である。
次に、図７を参照しながらＰＬＬ電源を供給するための回路構成について説明をする。
まず、上記のようにＳｏＣ２００のＰＬＬ回路はノイズに対する耐性が弱い。そこで、一般的には、ＳｏＣ２００の各電源ピンの手前にコンデンサ（不図示）を配置し、さらにその前段にフィライトビーズ等のノイズ対策部品（不図示）を追加するとともに、ＰＬＬ電源パターン（不図示）を個別パターン化しノイズ耐性を向上させることがある。ここで、上記ＳｏＣ２００のように、ＰＬＬ回路が複数あると、フィライトビーズ等のノイズ対策部品の搭載および個別パターン化は、より大きな基板（不図示）の配線面積を必要とする。

そこで、本実施の形態においては、以下のような構成を採用することで、複数のＰＬＬ回路を有するＳｏＣ２００においても、ＰＬＬ電源に必要なノイズ除去能力を維持しつつ、上記のようなノイズ対策部品の搭載を抑制する。すなわち、少ないスペースでＰＬＬ電源のノイズ耐性を増加させる。

以下、図７を参照しながら、ＰＬＬ電源を供給するための回路構成を具体的に説明する。
まず、上記では説明を省略したが、基板本体１５０の第１層１１０は、ＰＬＬ電源パターン１１５から離間して設けられ、ＰＬＬ電源パターン１１５とともにＳｏＣ基体２０５内に設けられるＰＬＬ回路に電源電圧を供給する他のＰＬＬ電源パターン１１９を有する。

また、基板本体１５０の第４層１４０は、ＰＬＬ電源パターン１４５（図６（ｂ）参照）から離間して設けられ、ＰＬＬ電源パターン１１５および他のＰＬＬ電源パターン１１９と電気的に接続される、他のＰＬＬ電源パターン１４９を有する。なお、ここでは他のＰＬＬ電源パターン１４９を、上記ＰＬＬ電源パターン１４５とは別の配線パターンとして説明をするが、ＰＬＬ電源パターン１４５を他のＰＬＬ電源パターン１４９として用いてもよい。

また、基板本体１５０は、ＰＬＬ電源パターン１１５および他のＰＬＬ電源パターン１４９を電気的に接続する第１ＰＬＬビア１９８と、他のＰＬＬ電源パターン１１９および他のＰＬＬ電源パターン１４９を電気的に接続する第２ＰＬＬビア１９９とを有する。付言すると、ＰＬＬ電源は、他のＰＬＬ電源パターン１１９、第２ＰＬＬビア１９９、他のＰＬＬ電源パターン１４９、第１ＰＬＬビア１９８、およびＰＬＬ電源パターン１１５を介して、ＳｏＣ２００に供給される。

また、基板本体１５０の第２面１０７には、一方の端子電極がＰＬＬ電源パターン１４５に接続され、他方の端子電極が接地して設けられるコンデンサ３１０が設けられる。
ここで、ＰＬＬ電源パターン１１５および他のＰＬＬ電源パターン１１９と、コンデンサ３１０とは、インダクタンス成分をもつ配線を介して接続されている。具体的には、ＰＬＬ電源パターン１１５とコンデンサ３１０とは、第１ＰＬＬビア１９８により電気的に接続される。また、他のＰＬＬ電源パターン１１９とコンデンサ３１０とは、第２ＰＬＬビア１９９により電気的に接続される。

ここで、第１ＰＬＬビア１９８および第２ＰＬＬビア１９９は、ＰＬＬ電源パターン１１５および他のＰＬＬ電源パターン１１９よりも、細い配線パターンとして捉えることができる。この第１ＰＬＬビア１９８および第２ＰＬＬビア１９９は、例えば１ｎＨ程度のインダクタンス成分を有する。そして、この第１ＰＬＬビア１９８および第２ＰＬＬビア１９９が有するインダクタンス成分を、ノイズ除去フィルタとして作用させる。さらに説明をすると、第１ＰＬＬビア１９８および第２ＰＬＬビア１９９は、他のＰＬＬ電源パターン１１９、他のＰＬＬ電源パターン１４９、およびＰＬＬ電源パターン１１５を介して、ＳｏＣ２００に供給されるＰＬＬ電源のノイズ除去フィルタとして機能する。

付言すると、図示の例においては、電源供給配線パターン、すなわち他のＰＬＬ電源パターン１１９、他のＰＬＬ電源パターン１４９、およびＰＬＬ電源パターン１１５自体は、ノイズの影響を受けにくいよう所謂低インピーダンス配線とする。そして、他のＰＬＬ電源パターン１１９、他のＰＬＬ電源パターン１４９、およびＰＬＬ電源パターン１１５の間にノイズを除去する機能を有するコンデンサ３１０、第１ＰＬＬビア１９８、および第２ＰＬＬビア１９９を設ける。

また、ノイズ除去用コンデンサであるコンデンサ３１０と、ＳｏＣ２００のＰＬＬ電源端子２１５との間は、図示のようにＳｏＣ端子２１０がＢＧＡ(Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプの場合は、第１ＰＬＬビア１９８および第２ＰＬＬビア１９９を介して接続する。一方で、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）のようにＳｏＣ２００と同一面で接続できる場合は、ＰＬＬ電源のノイズ除去フィルタとして機能する構成を、ＳｏＣ２００と同一面に設けてもよい。

＜他のＰＬＬ電源供給回路構成＞
図８は、ＰＬＬ電源を供給する他の回路構成を説明する図である。
次に図８を参照しながらＰＬＬ電源を供給する他の回路構成について説明をする。
さて、上記図７で説明した構成とは異なり、ＳｏＣ２００において動作周波数が異なるＰＬＬ電源端子２１５が接近しており、個別に上記ノイズ除去用ビア、すなわち第１ＰＬＬビア１９８および第２ＰＬＬビア１９９を配置できないことがある。

そこで、図８に示すようなＰＬＬ電源を供給する回路構成として、基板本体１５０の第４層１４０に設けられる他のＰＬＬ電源パターン１４９０を用いてもよい。他のＰＬＬ電源パターン１４９０は、平面視略長方形であり、長手方向の一端１４９１側（図中上側）に第１スリット１４９３および第２スリット１４９４を有する。第１スリット１４９３および第２スリット１４９４は、他のＰＬＬ電源パターン１４９０の一端１４９１から他端１４９２に向けて延びる溝部である。

この第１スリット１４９３および第２スリット１４９４が形成されることにより、他のＰＬＬ電源パターン１４９０の一端１４９１側は、第１幅狭部１４９５、第２幅狭部１４９６、および第３幅狭部１４９７に分岐した構成となる。いわば、他のＰＬＬ電源パターン１４９０は、フォーク形状である。ここで、第１幅狭部１４９５乃至第３幅狭部１４９７各々の幅（図中幅Ｗ１参照）は、他のＰＬＬ電源パターン１４９０の他端１４９２側の幅（図中幅Ｗ２参照）よりも狭い。ここで、第１幅狭部１４９５乃至第３幅狭部１４９７各々の幅は、例えば０．５ｍｍ以下である。また、第１幅狭部１４９５乃至第３幅狭部１４９７各々の長さ（図中Ｌ１参照）は、例えば０．５ｍｍ以上である。

また、第１幅狭部１４９５、第２幅狭部１４９６、および第３幅狭部１４９７には、ノイズを除去する機能を有する第１コンデンサ３１１、第２コンデンサ３１２、および第３コンデンサ３１３が設けられる。ここで、第１コンデンサ３１１は、一方の端子電極が第１幅狭部１４９５に接続され、他方の端子電極が接地して設けられる。同様に、第２コンデンサ３１２は、一方の端子電極が第２幅狭部１４９６に接続され、他方の端子電極が接地して設けられる。また、第３コンデンサ３１３は、一方の端子電極が第３幅狭部１４９７に接続され、他方の端子電極が接地して設けられる。

さらに、第１幅狭部１４９５、第２幅狭部１４９６、および第３幅狭部１４９７の各々には、第１幅狭部ビア１９８１、第２幅狭部ビア１９８２、第３幅狭部ビア１９８３が設けられる。また、他のＰＬＬ電源パターン１４９０の他端１４９２には、複数の幅広部ビア１９９１が設けられる。

上記構成により、他のＰＬＬ電源パターン１４９０を介して、第１コンデンサ３１１乃至第３コンデンサ３１３と、ＰＬＬ電源パターン１１５とが接続される。また、他のＰＬＬ電源パターン１４９０においては、上記のように他端１４９２側よりも幅が狭い第１幅狭部１４９５乃至第３幅狭部１４９７で、第１コンデンサ３１１乃至第３コンデンサ３１３と接続されることにより、第１幅狭部１４９５乃至第３幅狭部１４９７の各々がインダクタンス成分を持つことを利用する。図示の例においては、動作周波数が異なるＰＬＬ電源端子２１５が接近している場合、ＰＬＬ電源端子２１５が複数あるために、幅の細い配線パターン（第１幅狭部１４９５乃至第３幅狭部１４９７）が複数存在し、他のＰＬＬ電源パターン１４９０はフォーク形状となっている。

なお、ＰＬＬ電源端子２１５が互いに近接していない場合、上記幅の細い配線パターンを使った場合は必ずしもフォーク形状とはならない。例えば、複数の細い配線パターンが各々異なる向きとなる配置であってもよい。

また、上記図７および図８に示す構成は以下のような配線基板として捉えることができる。すなわち、複数の素子と、各々の素子に互いに異なる動作周波数のクロック信号を供給する複数のクロック生成回路とを有する半導体集積回路を搭載する基板本体と、基板本体に設けられ複数のクロック生成回路のうちの１のクロック生成回路に電源を供給する電源配線と、電源配線に接続され電源配線を介して供給される電源のノイズを抑制するコンデンサと、電源配線およびコンデンサを接続するとともに電源配線よりも線幅が狭い接続線とを備える配線基板として捉えることができる。

＜変形例＞
図９（ａ）および（ｂ）は変形例を説明するための図である。
次に、図９を参照しながら上記実施の形態の変形例について説明をする。また、以下の説明においては、上記の実施の形態と同一の構成については同一の符号を付して説明を省略することがある。

まず、上記図６（ｂ）を参照しながら説明をした実施の形態においては、第４層１４０の第１グランドパターン１４１を二つの高電源パターンである第１高電源パターン１４２および第２高電源パターン１４３で囲うことを説明したがこれに限定されない。例えば、図９（ａ）に示す第４層１４００のように、第１グランドパターン１４１０を３つの高電源パターンが囲う構成であってもよい。具体的に説明をすると、第１グランドパターン１４１０が、第１高電源パターン１４２０、第２高電源パターン１４３０、および第３高電源パターン１４４０と各々対向するように形成されてもよい。

また、上記図６（ｂ）を参照しながら説明をした実施の形態においては、第１高電源パターン１４２が第１グランドパターン１４１の３辺を囲うことを説明したがこれに限定されない。例えば、図９（ｂ）に示す第４層２４００のように、第１高電源パターン２４２０が第１グランドパターン２４１０の４辺を囲う構成であってもよい。なお、図示の第２高電源パターン２４３０は、第１高電源パターン２４２０の４辺を囲う構成である。

さて、図示は省略するが、上記図６（ｂ）に示すように第１グランドパターン１４１の周囲に二種類の高電源パターンである第１高電源パターン１４２および第２高電源パターン１４３を設ける構成とは異なり、３種類以上の高電源パターンを設ける場合には、以下のように構成してもよい。すなわち、中心側から外側に向かうにしたがって動作周波数が低くなる電源パターンを配置する。また、グランドパターンを囲う２つの電源パターン、すなわち２種類の電源パターンの外側は、他のグランドパターンを配置する。そして、この他のグランドパターンをさらに別の電源パターンで囲うパターン配線を繰り返してもよい。

また、上記第１グランドパターン１４１は、略長方形状であることを説明したが、これに限定されない。例えば第１グランドパターン１４１の一部に凹部や凸部が設けられる構成であってもよいし、隅部が湾曲した構成であってもよい。また、第１グランドパターン１４１が５角形以上の多角形により構成されてもよい。さらに説明をすると、第１高電源パターン１４２は、例えば５角形で形成された第１グランドパターン１４１における互いに隣接する３辺を覆い、第２高電源パターン１４３は、第１高電源パターン１４２によって覆われていない第１グランドパターン１４１の辺を覆う構成であってもよい。

また、上記図６（ａ）の説明においては、第１高電源層１３１および第２高電源層１３５を入れ子状に配置することを説明したが、これに限定されない。例えば第１高電源層１３１および第２高電源層１３５の一方の先端に凹部を形成し、この凹部内に他方の先端を配置してもよい。

また、上記図６（ｂ）の説明においては、第４層１４０における第１グランドパターン１４１、第１高電源パターン１４２、第２高電源パターン１４３、第２グランドパターン１４４、およびＰＬＬ電源パターン１４５同士の間にコンデンサ３００を設けることを説明したが、コンデンサ３００を設けない構成であってもよい。

また、上記の説明においては、４層からなる基板本体１５０に上記構成を設けることを説明したが、４層以外の層数を有する基板本体（不図示）において、上記構成を設けてもよい。例えば、６層以上の基板本体（不図示）において、６層以上の層のうちの４層に上記構成を設けてもよい。

なお、上記の説明における制御基板１００は基板の一例である。ＳｏＣ２００は半導体集積回路の一例である。第２面１０７は、裏面の一例である。第１グランドパターン１４１は、接地端子の一例である。第１高電源パターン１４２は、大変動端子の一例である。第２高電源パターン１４３は、小変動端子の一例である。ＳｏＣ２００に設けられる動作周波数が互いに異なる複数のＣＰＵのうち、動作周波数が高いＣＰＵは過渡的な電流変動が大きい素子の一例であり、動作周波数が高いＣＰＵは過渡的な電流変動が大きい素子の一例である。コンデンサ３００は、第１コンデンサおよび第２コンデンサの一例である。第２グランドパターン１４４は、他の接地端子の一例である。ＰＬＬ電源パターン１４５は、他の動作端子の一例である。第１層１１０は、搭載層の一例である。第２層１２０は、接地層の一例である。第３層１３０は、動作層の一例である。第４層１４０は、裏面層の一例である。切り欠き１３３は、凹部の一例である。幅狭部１３５２は、凸部の一例である。ＳｏＣ２００に設けられるＰＬＬ回路は、他の素子の一例である。第１高電源層１３１は、高動作層の一例である。第２高電源層１３５は、低動作層の一例である。

なお、上記では種々の実施形態および変形例を説明したが、これらの実施形態や変形例同士を組み合わせて構成してももちろんよい。
また、本開示は上記の実施形態に何ら限定されるものではなく、本開示の要旨を逸脱しない範囲で種々の形態で実施することができる。

１…画像形成装置、１００…制御基板、１５０…基板本体、２００…ＳｏＣ、２１０…ＳｏＣ端子、１４１…第１グランドパターン、１４２…第１高電源パターン、１４３…第２高電源パターン

Claims (11)

1. 過渡的な電流変動の大きさが異なる複数の素子を有する半導体集積回路を搭載する基板と、
   前記基板における前記半導体集積回路が搭載されている領域の裏面に接地して設けられる接地端子と、
   前記接地端子の外周に沿って設けられ、前記複数の素子のうち過渡的な電流変動が大きい素子に電圧を印加する大変動端子と、
   前記大変動端子を挟んで前記接地端子とは反対側において当該大変動端子に沿って設けられ、前記複数の素子のうち過渡的な電流変動が小さい素子に電圧を印加する小変動端子と
   を備える画像形成装置。
2. 前記大変動端子は、前記接地端子の外周の一部に沿って設けられ、
   前記小変動端子は、前記接地端子の外周における前記大変動端子が設けられていない部分に沿って設けられる
   請求項１記載の画像形成装置。
3. 前記接地端子は、前記裏面における中央側に設けられ、
   前記大変動端子が前記接地端子における互いに隣接する長さは、前記小変動端子が当該接地端子に隣接する長さより長い
   請求項２記載の画像形成装置。
4. 前記接地端子は、前記裏面における中央側に設けられるとともに４辺以上の辺からなる形状で形成され、
   前記大変動端子は、前記接地端子における互いに隣接する３辺に沿って設けられ、
   前記小変動端子は、前記接地端子における前記３辺以外の辺に沿って設けられる
   請求項３記載の画像形成装置。
5. 前記大変動端子および前記接地端子が対向する部分に設けられ当該大変動端子および当該接地端子と接続される第１コンデンサと、
   前記小変動端子および前記接地端子が対向する部分に設けられ当該小変動端子および当該接地端子と接続される第２コンデンサと
   を有する請求項４記載の画像形成装置。
6. 前記裏面において前記小変動端子の外周に沿って配置され、かつ接地して設けられる他の接地端子を有する
   請求項１記載の画像形成装置。
7. 前記小変動端子および前記他の接地端子が対向する部分に設けられ当該小変動端子および当該他の接地端子と接続されるコンデンサを有する請求項６記載の画像形成装置。
8. 前記裏面において前記他の接地端子の外周に沿って配置され、前記複数の素子のうちの前記過渡的な電流変動が大きい素子および前記過渡的な電流変動が小さい素子以外の他の素子に電圧を印加する他の動作端子を有する
   請求項７記載の画像形成装置。
9. 前記基板は、
   前記裏面に形成され、前記接地端子、前記大変動端子、および前記小変動端子を有する裏面層と、
   前記大変動端子と接続される高動作層および前記小変動端子と接続される低動作層が並べて設けられる動作層と、
   前記接地端子と接続して設けられる接地層と、
   前記領域側に形成され、前記半導体集積回路が搭載される搭載層と
   を有する
   請求項１記載の画像形成装置。
10. 前記動作層において前記高動作層および前記低動作層は対向して設けられ、
    前記高動作層および前記低動作層の少なくとも一方は凹部を有し、他方の先端が当該凹部内に配置される
    請求項９記載の画像形成装置。
11. 過渡的な電流変動の大きさが異なる複数の素子を有する半導体集積回路を搭載する基板本体と、
    前記基板本体における前記半導体集積回路が搭載されている領域の裏面に接地して設けられる接地端子と、
    前記接地端子の外周に沿って設けられ、前記複数の素子のうち過渡的な電流変動が大きい素子に電圧を印加する大変動端子と、
    前記大変動端子を挟んで前記接地端子とは反対側において当該大変動端子に沿って設けられ、前記複数の素子のうち過渡的な電流変動が小さい素子に電圧を印加する小変動端子と
    を備える基板。