JP5324803B2 - 基板、特に光学、電子工学または電子光学用基板の製造方法、およびこの製造方法により得られる基板 - Google Patents

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Description

本発明は、基板、特に光学、電子工学または電子光学用基板の製造方法、およびこうした製造方法により得られる基板の分野に関するものである。より正確には、エレクトロルミネセンス用ダイオードおよびレーザーの製造に使用可能な基板に関するものである。
光学、電子工学または電子光学への利用では、しばしば有用薄膜を備える基板の製造が望まれている。この場合、こうした基板を実現するための方法には二つの大きな系列があることが知られている。それらは、採取した薄膜をソース基板上に転写するために移送する方法と、サポート基板上に薄膜を堆積させる方法であり、それは堆積技術によって行われ、分子ジェットによるエピタキシー(また当業者には、《Molecular Beam Epitaxy》という英語表現の頭文字であるMBEとして知られているもの)、または有機金属気相化学蒸着(また当業者には、《Metal Organic Chemical Vapor Deposition》という英語表現の頭文字であるMOCVDとして知られているもの)、等のようなものである。しかしながら、薄膜を採取する元になるソース基板の形状では使用することができないか、または困難であり、あるいは/またはサポート基板上での堆積による成長がいまだ十分ではないような材料が存在する。このことは特に単結晶の窒化ガリウムの場合に当てはまり、該窒化ガリウムは、良質で大量に単結晶の形態のもの、あるいは/または十分な直径のものを、また合理的な価格で入手することのできないものであり、ヘテロ・エピタキシー技術によってしか成長させることができない。
他方、サポート上に移したシード層自体の上の有効層を成長させる既知の全ての技術において、最終製品を得るために問題となっているサポートを除去することがしばしば求められる。
そのために様々な技術が知られている。仏国特許発明第2787919A号明細書は、メカノケミカル法により薄膜化する技術を採用した、このような基板の除去について記述している。しかし、時折高価である材料の大部分を損失することになるため、攻撃またはそれと同等の技術によるサポートの除去技術は全て好ましくない。
米国特許第6,114,188A号明細書は、本件に関連し、遷移金属錯体酸化物(CTMO)の薄膜の分離技術について記述しており、薄膜が成長する元となる天然基板上に特殊な処理を施し、次いで堆積した薄膜とこの天然基板を分離させる方法である。しかし、薄膜の良好な成長の開始を危うくすると同時に、生産性に損失、あるいは堆積した膜の品質の低下をもたらす危険性があるため、この技術もまた好ましくない。
仏国特許発明第2787919A号明細書 米国特許第6,114,188A号明細書 特開平05−211128号公報 国際公開第99/39371号
本発明はこうした不都合、すなわち、特に光学、電子工学または電子光学用基板についての製造法において、サポートの除去に関連する良好な製造法を得ることを目的としている。
この目的のため本発明は、以下のそれぞれの工程を含むことを特徴とする基板、特に光学、電子工学または電子光学用基板についての製造法を提案するものである。
−接着界面において分子付着によりサポート上にシード層を転写し、
−シード層への有効層のエピタキシー、次いで
−シード層と該有効層により構成された組立体を、接着界面におけるサポートに対し分離させるために応力を印加する。
有利には、分離を実行するために加える応力は、機械応力、熱応力、静電応力およびレーザー照射による応力を含むグループの中から選択される。
他方、窒化ガリウムに戻ることになるが、サファイアおよび炭化シリコンは、この材料にとって良質なヘテロ・エピタキシーのシード基板を構成し得ることが知られている。しかしサファイアは電気的絶縁体であるため、幾つかの適用において不都合を呈するものであり、また単結晶炭化シリコンは、高価で、また十分な直径のものを自由に使用することがほとんどできないという不都合を呈する。窒化ガリウムにとって、ヘテロ・エピタキシーのための理想的な基板はシリコン{111}であろう。これが理想的基板であると考える理由は、それが極めて広範に利用されていること(したがって、すでにこの材料が使用されている基板処理の多くの工程に擾乱を与えることがないこと)、費用があまりかからないこと、および十分な直径のものを自由に使用することができるからである。しかし、約1000℃から1100℃の温度でMOCVDにより堆積させるという標準的技術を採用して、シリコン{111}上に窒化ガリウムを堆積させようとする試みは、転位の形成という問題に直面し、その窒化ガリウムの薄膜中の濃度は108/cm2以上で、さらにこの薄膜に亀裂が認められた。
本発明の他の目的は、先行技術の方法によって得られたものより優れた品質の有用薄膜を製造することができる方法を提供することにあり、特に、薄膜を採取する元になるソース基板の形状では自由に使用することができないか、または困難であり、あるいはサポート基板上での堆積による成長がいまだ十分ではないような材料である。ここで問題となっている有用薄膜の品質については、特に第一に亀裂で、また第二に転位濃度で分析がなされている。
ここに述べた他の目的は、本発明の選択的な一つの特徴によって達成され、それは、サポートが、熱膨張率が有効層の熱膨張率の0.7から3倍の材料から構成されており、またシード層にはサポートおよび有効層の熱膨張の適応に適したものである。
この明細書で考慮している熱膨張率の値は、有効層のものと並行な平面に関するものであることが好ましい。
この特徴によって、サポートを形成するために選定した材料は低減させるような熱膨張率を呈し、有効層の成長固有の、温度の変動中、またはこのように形成された基板が戻る時に生じる強い張力または圧縮応力をさらに除去する。
特に亀裂の問題に関連して注目すべきことは、有効層とサポートのそれぞれの材料の熱膨張率間を比べた許容度が、有効層に圧縮が起きる時の方が伸長が起きる時よりも大きいということである。このように圧縮の時、サポート材の熱膨張率は有効層のものよりも数倍大きいものとなりうる。逆に伸長の時には、サポート材の熱膨張率は有効層の熱膨張率は少なくとも0.7倍に等しいことが好ましい。
シード層が、サポートと有効層の双方または何れかによってもたらされる熱膨張に適応しているということに注目すべきである。そのために、シード層の厚さは、十分に薄いものであり、それはサポート、あるいは/または有効層の何らかの熱膨張に起因して変形し、かつそのための寸法変動に追従することができるものである。この厚さは、シード層の構成材、ならびにサポートおよび有効層のそれぞれの材料によって決まる。典型的には厚さが300ミクロンの炭化シリコンからなるサポート、および厚さが数ミクロンの窒化ガリウムからなる有効層の場合、単結晶炭化シリコンからなるシード層の厚さは0.5ミクロン未満で、かつ1000Å未満であることが好ましい。
有利にはシード層の構成材は、有効層中での転位濃度が107/cm2未満のシード層上に有効層のエピタキシーを実現できるような単位格子パラメータを同様に呈するものであることが有利である。当業者にとっては、シード層および有効層それぞれのパラメータ、ならびにその配向を選定することによりこうしたエピタキシーを実現する方法は既知である。
例として下に掲げた表1は幾つかの材料の単位鎖胞パラメータおよび熱膨張率を一つにまとめたものであり、有効層の材料として、あるいはシード層またはサポート基板の材料として、本発明による方法の実施に使用される可能性のあるものである。
Figure 0005324803
本発明による方法は、特に窒化ガリウムからなる有効層の形成を望む際に有利である。実際、先行技術でこの実現のために、不都合を呈する幾つかの技術を提案してきたが、本発明はそれらの不都合を解決するものである。
こうして先行技術によると、サポートと同時に有効層のための成長シードとして使用するため、単結晶炭化シリコンまたはサファイアからなる基板を使用してきた。しかしエレクトロルミネセンスのダイオードを形成するために有効層を使用する場合、炭化シリコンまたはサファイアを大量に有する基板を使用すると、電気接触の位置決定、ダイオードから放出される光の抽出、反射面の利用、等を満足な状態で抑制することはできない。しかし本発明によると、堆積および回収可能な余分な箇所の操作に適した第一のサポートを選定し、次いで第一サポートを取り去った後にはめ込む第二のサポートを選定することができるため、こうした状況をよりよく抑制することが可能となる。さらにそれほどのものではないが単結晶炭化シリコンおよびサファイアからなる基板は、高価であり、直径の大きさにも限りがあるが、本発明では薄く、しかも場合によっては再生利用可能な基板、またはインゴットの中で採取可能なシード層において採取することができる。そのため、コストがかかる恐れのある材料を節約することができる。また本発明のおかげで、たとえば単結晶炭化シリコンよりも直径の大きいものをより容易に製造し得る材料で構成されたシード層を使用することが可能となる。
他に、サファイアは電気的絶縁体であるため、(サファイアを大きいサポートの形状で保持する場合)有効層のために検討されている実用化に不可欠な電極が必要となれば、有効層上にのみそれを実現しなくてはならなくなり、そのため、障害となってしまうという問題が生じる恐れがある(たとえば、前面に二箇所の電気接触を実現しようとすると、つまりは、有効層の自由面に電気接触を実現することになる)。
本発明は、再生利用可能性が排除された場合に特に、サポートのために望まれる有効層の成長のシード形成に望まれる特性と、上述した不都合の緩和との間の相関関係を解消することを可能にする。
また先行技術の他の技法によると、大量の窒化ガリウムの上に窒化ガリウムを直接堆積させ、あるいはさらにはネオジムの没食子酸塩またはインジウムの没食子酸塩を堆積させることが試みられた。しかし大量の窒化ガリウムは高価であり、またこうした技術は完成されたものではない。
すでに上述した先行技術の他の技法に従って、シリコン{111}の上に窒化ガリウムからなる有効層を堆積させた。しかしシリコン{111}をサポートとして、つまり厚みのある状態で使用すると、熱膨張の点での適合性が不十分な有効層に亀裂が認められる。本発明は選択の相関関係の解消を許すことで、熱応力の影響により変形可能となるよう十分に薄く核形成に適当なシート膜と、シード層上で成長させる有効層に対して熱膨張の点でその適合性を考慮して選定された厚いサポートの選定を可能にする。
本発明による方法は有利には、以下の特徴を個別に、または組み合わせて含むものである。
−シード層とサポートの間に少なくとも一つの結合層を挿入し、接着界面が一つまたは複数の前記結合層を作用させること;
−有効層は、窒化ガリウム、窒化アルミニウム、および窒化ガリウム・アルミニウム(そしてより一般的には、ギャップの大きい半導体窒化物)を備える表中に含まれる材料により構成されること;
−シード層は、サファイア、炭化シリコン、酸化亜鉛、シリコン{111}を含む表中の一つの材料を含むこと;
−シード層は、正確な結晶構造および方位を得るために選定され、たとえば六角形の窒化ガリウムまたは炭化シリコンのシード層上に有効層を堆積させるためにSi面またはC面を選定する場合であること;
−シード層は、非常に良質の窒化ガリウムであり、つまりはcm2当たり少なくとも106の転位を有するようなものであり、たとえば、当業者には、《Epitaxial Lateral Over Growth》という英語表現(頭文字はELOGである)で知られている技術により得られる窒化ガリウムであること;
−サポートは、アモルファス材料、多結晶材料、および焼結材料を含む表中の一つの材料を含むこと;
−サポートは、多結晶炭化シリコン、単結晶炭化シリコン、多結晶窒化アルミニウム、多結晶窒化ガリウム、および単結晶窒化ガリウムではあるが転位濃度が高い(107/cm2以上)ものを備える表中の一つの材料を含むこと;
−シード層はサポートと同一の化学成分から成るものであること;
−事前脆弱化領域面においてソース基板からシード層を分離しながら、ソース基板からシード層が採取されること;
−サポートで組み立てられたソース基板上でシード層が採取され、次いで所定の厚さのシード層が得られるようになるまで自由面を侵食すること(そのため、当業者には、《Bond and Etch Back Silicon on Insulator》という英語表現で頭文字BESOIで知られているタイプの、基板を製造することができる転位技術を採用する);
−事前脆弱化領域は、シード層の厚さに対応した深さのソース基板中に原子種を注入することにより実現されること(仕上げに近い工程);そして
−シード層とソース基板の分離は、熱処理、機械応力の印加、および化学的攻撃を含む表中の一つの操作、またはこれら操作の少なくとも二つの組み合わせを用いて少なくとも部分的に実現されること。
上記、およびこの明細書の以下の記述において、原子の注入とは、材料中に最高濃度を伴った原子種またはイオン種を導入する可能性のあるこれらのあらゆる衝撃を意味する。なおこの最高濃度は、衝撃を受けた表面の深さに従って位置している。原子種またはイオン種は、最大値の周りに分布するエネルギーを伴って材料中に導入される。材料中への原子種の注入は、イオンビームによる注入装置、プラズマ浸せき注入装置、等により実現される。原子種またはイオン種とは、イオン、中性、または分子形態の原子、あるいはイオン形態または中性の分子、あるいはイオン形態または中性の様々な原子または分子の組み合わせを意味する。
本発明のその他の様相、目的および利点は、以下の詳細な記述を読めば明らかになり、また本発明は同様に、添付図面をもとによりよく理解されるであろう。
−図1は、本発明による方法の一実施例のそれぞれの工程を概略的に示したものであり、
−図2は、本発明による方法の他の実施例のそれぞれの工程を概略的に示したものであり、
−図3は、本発明による方法のさらに他の実施例のそれぞれの工程を概略的に示したものであり、また
−図4は、本発明による方法の変形形態に使用することができる、四つのシード層を有する中間サポートの斜視図を概略的に示したものである。
以下四つの特定の実施態様を用いて本発明による方法を詳細に記述するが、これらは非制限的なものである。
図1に示す第一の実施態様によれば、以下の工程を実現することにより、シード層2の上に有効層16を備える最終基板14が実現される:
−原子種注入を受けるソース基板6の表面に結合層10を実現するためのアモルファス材料からなる膜の形成、もう一つの結合層11を実現するためのサポート12の表面にアモルファス材料からなる膜の形成、
−脆弱化領域8を形成するためのソース基板6の深さに従った原子種の注入、
−結合層10および11の接触100、
−脆弱化領域8の面におけるソース基板6からシード層2の分離200、および
−脆弱化領域8に対応したシード層2の表面における有効層16の堆積300。
結合層10の形成、および原子種の注入のそれぞれの工程は上述した順序でも、またその他の方法でも実現することができる。
原子種の注入、およびシード層2の分離200のそれぞれの工程の実施例については、たとえば、仏国特許発明第2681472号明細書に記述されている。
結合層10および11の形成の工程は、たとえば当業者には既知の方法の一つによる、アモルファス材料の膜形成に対応している。
本発明の方法にしたがった工程200と300の間に、選択的な方法で有効層16を受入れることが想定されるシード層2の表面の準備操作が含まれる。この操作には、たとえば、研磨、焼きなまし、つや出し焼きなまし(たとえば水素の存在下における)、結合層10と11の間の、接着界面の強化の焼きなまし、犠牲酸化(酸化に次いで酸化物の除去)、溝切り、等の操作が含まれる。
非制限的な五つの特定の実施例を用いて、本発明の方法によるこの第一の実施態様を以下次々と詳細に記述するが、これらにおいて想定される接着界面における分離については実施例5の後で述べる。
下の表2は、上述の第一の実施態様において使用可能な材料の例を一つにまとめたものである。
Figure 0005324803
上の表では以下のものと同様に、《単》は《単結晶》を、また《多》は《多結晶》を表すために使用している。
(実施例1)
表2の第一列に対応する実施例によると、単結晶炭化シリコンからなるシード層2の上に窒化ガリウムからなる有効層16を実現し、該シード層自身は多結晶炭化シリコンからなるサポート12の上にあり、また酸化シリコンからなる結合層10および11はサポート12とシード層2の間に挿入される。
シード層2の厚さは、たとえば1000Åとする。またサポート12の厚さは、たとえば300ミクロンとする。
単結晶炭化シリコンからなるシード層2、酸化シリコンからなる二つの結合層10および11、ならびに多結晶炭化シリコンからなるサポート12の積み重ねにより構成される構造体は、当業者には既知の膜の転移法(たとえば、仏国特許発明第2681472号明細書にあるSmart−Cut(登録商標)法の適用を参照)により実現される。
有効層16は、気相化学蒸着法(当業者には、《Chemical Vapor Deposition》という英語表現の頭文字CVDとして知られているもの)、高温気相化学蒸着法(当業者には、《High Temperature Chemical Vapor Deposition》という英語表現の頭文字HTCVDとして知られているもの)、MOCVD、MBE、さらには水素化物気相エピタキシー(当業者には、《Hydride Vapor Phase Epitaxy》という英語表現の頭文字HVPEとして知られているもの)によって実現することができる。たとえば、文献《GaN bulk substrates for GaN based LEDs and LDs》、O.Oda et al., Phys. Stat. Sol.(a), No.180, p.51 (2000)、またはその他同等の技術文献を参照。
結合層10のための酸化シリコンの使用は、ソース基板6上でのシード層2の採取の実現を容易にする。実際、酸化シリコンの平坦状態での堆積は、既知でありしかも容易に実施可能な技術を用いて、表面の不均一性を消し、さらに研磨、平坦化、清浄化、化学的加工、およびサポート12の上に形成された結合層11の酸化シリコン上へのこの酸化シリコンの接着のそれぞれの工程を実現することができる。結合層10および11の組立体は、たとえば、一ミクロンの厚さを有する。
(実施例2)
この実施例(上記の表の第二列)により、実施例1と同様の構造体を実現し、ここにおいては炭化シリコンからなるシード層2の代わりにシリコン{111}からなるシード層2を使用する。
好ましくはシリコン{111}の厚さを3000Å未満に制限し、それが上述の様々な操作時に発生する可能性のある熱膨張に、亀裂を伴うことなく適応できるようにすることが好ましい。
(実施例3)
この実施例(上記の表の第三列)により、実施例1および2と同様の構造体を実現し、ここにおいては、シード層2はサファイアで構成される。
サファイアもまた、窒化ガリウムの良好なエピタキシーを可能にすることで知られている材料の一つである。
(実施例4)
この実施例(上記の表の第四列)により、実施例1から3と同様の構造体を実現し、ここにおいては、シード層2は単結晶窒化ガリウムで構成される。
(実施例5)
この実施例(上記の表の第五列)により、実施例1、2、3および4と同様の構造体を実現し、ここにおいては、シード層2はネオジムの没食子酸塩またはリチウムの没食子酸塩で構成される。
前述の実施例については、多くの変形形態が考えられうる。
したがって、二つの結合層10および11のいずれか一つの酸化シリコン、あるいは結合層10および11の二つの酸化シリコンを、その他の材料、たとえば窒化シリコン(Si34)に置き換えることができる。後者は、酸化シリコンよりも高温に耐えることができる。この利点が特に有利となるのは、良質の単結晶膜を形成するため有効層16の堆積を最適化する範囲内で使用する時か、または堆積速度を早めることを望む場合である。また窒化シリコンは、同様にサポート12の中におけるガリウムの拡散を制限し、さらに回避する利点を呈する。
本発明による方法の、第一の実施態様の他の変形形態によれば、窒化ガリウムからなる有効層16は、窒化アルミニウム、炭化シリコン、アルミニウム・ガリウム合金、ガリウム・インジウム合金、またはその他の化合物からなる有効層16に置き換えられうる。また窒化ガリウムからなる有効層16は、窒化ガリウム、窒化アルミニウム、窒化ガリウム・インジウム等からなる膜を積み重ね、さらに場合によっては様々な性質等を有するドーピングを施した多層構造体で置き換えることができる。
他の変形形態によれば、多結晶炭化シリコンからなるサポート12は、単結晶炭化シリコン(特にサポート12を以下に述べるように再生利用可能にする場合)、サファイア、多結晶窒化アルミニウム、または多結晶窒化ガリウムに置き換えられる。
有効層16の成長後、しかし場合によって剛性の問題から必要があれば、直接接着によるか、または有効層上の堆積によって他のサポートを形成する等により、全てを強化した後に、サポート12を除去する。
サポート12は、有効層16の成長条件を支持し得るものでなくてはならないが、省略されることもできるという利点がある。中間サポート12を取り除くための方法を選択すると、このサポートの材料選択にも条件が付くことになる。実際、溝切り、あるいは機械的または化学的に取り去る方法によりサポートを犠牲にする場合、溝切りおよび取り去る工程、ならびに中間サポート12自体は可能な限り安価なものでなくてはならない。この基準によると、多結晶窒化アルミニウムからなるサポート12を選択することになろう。
(分離)
本発明によると、機械、熱、静電、レーザー照射等による応力を使用して、接着界面の両側に位置している二つの部分の分離を引き起こす。
この場合、消費されることなく再利用可能な、単結晶炭化シリコンからなるサポート12を選択することができる。
他の変形形態によると、サポート12を除去する前または後に、有効層16の上に構成する全てまたは一部の部品を実現する。
本発明による図2に示される第二の実施態様によれば、上述した本発明による第一の実施例にかなった方法で、シード層2の上に有効層16を備え、かつシード層自体はサポート12の上にあり、またシード層2とサポート12の間には結合層10および11が挿入される構造体を実現する。次いで、この実施態様に従って、有効層16の自由面に厚膜4を堆積させ、サポート12を除去し、さらに場合によってはシード層2も除去する。厚膜4は、特にサポート12の除去後、有効層16の上に他のサポートを形成に特に利用される。
下の表3は、本発明による方法の第二の実施態様の範囲内で使用可能な材料の例を一つにまとめたものである。
Figure 0005324803
(実施例6)
この実施例によると、多結晶炭化シリコンからなるサポート12の上に単結晶シリコン{111}からなるシード層2を実現し、それらの間に、酸化シリコンからなる結合層10および11が挿入される。次いで、MOCVDによる単結晶窒化ガリウムからなる有効層16と、有効層16の単結晶窒化ガリウムの自由面にダイアモンドからなる厚膜4を堆積させる。
こうして得られた構造体は、次いで、有効層16からなる組立体と、サポート12およびシード層2からなる組立体との間に分離をもたらすのに適した処理を受ける。この処理は、機械、熱、静電等による応力の使用を含み、それにより接着界面の両側に位置している二つの部品の分離を実行する。
この実施例が呈する利点はすなわち、シード層2を受けとめる表面の仕上げ状態がよくないサポート12を使用することができるが、シリコン{111}からなるシード層2のおかげで、GaNからなる有効層16の形成後、有効層16用の最終サポート(厚膜4)を実現することができ、該最終サポートは、この有効層16(ここでは、たとえば超高周波用に好適な、熱伝導特性がよく、かつ電気的絶縁特性が優れたダイアモンドを備えている)の使用に適した特性を有し、かつ、たとえば熱伝導が高まった場合でも、厚膜4と有効層16の間の界面の品質が優れたものである。
この実施例には多くの変形形態が考えられ得る。
つまりは、シリコン{111}からなるシード層2を、単結晶炭化シリコン、サファイア、ネオジムの没食子酸塩またはリチウムの没食子酸塩に置き換えることができる;酸化シリコンからなる結合層10および11を窒化シリコンに置き換えることができる;多結晶炭化シリコンからなるサポート12を単結晶炭化シリコンまたはサファイアに置き換えることができる;また、ダイアモンドからなる厚膜4を、多結晶炭化シリコン、多結晶窒化ガリウム(たとえばHVPEにより堆積させられたもの)、窒化ホウ素、または銅のような金属(たとえば電気分解により厚膜として堆積させたもの)等に置き換えることができる。
厚膜4の厚さに対する特性が重要になることがある点に注目すべきであり、それはたとえば、最終基板14の後面に電気接触を持たせたい場合、有効層16の上に実現された構成部品による発熱の発散が決定的である場合、または有効層16の上に実現されたダイオードまたはレーザーからの発光をより引出し、また抑制することを望む場合である。厚膜4の特性の選択の仕方により、光学、電子工学または電子光学用基板の実現にとって特に有利である、基板の製造方法の自由度が決まるということが分かる。また、後で有効層16から厚膜4を取り外し可能なように準備の工程を計画する(当業者にはその本質が既知である)ことにより、基板の製造方法の自由度を追加することができる。
同様に、上述したように窒化ガリウムからなる有効層16の代わりに、窒化アルミニウム、炭化シリコン、アルミニウム・ガリウム合金、またはその他の化合物からなる有効層16を形成する場合、これらの変形形態は転位可能である。また窒化ガリウムからなる有効層16は、窒化ガリウム、窒化アルミニウム等からなる膜を積み重ね、さらに場合によっては様々な性質のドーピングを施した、多層構造体とすることもできる。
本発明による方法の図3に示された第三の実施例によれば、本発明による方法の第二の実施態様に関連して記述した内容とは逆に、有効層16およびサポート12の分離後に、厚膜4を堆積させる。このようにして、厚膜4を、シード層2の側面からこのシード層2の上、またはシード層2がサポート12と同時またはその後に取り除かれた場合は、対応した有効層16の面上に堆積させるか、あるいは有効層16の自由面の側から堆積させる。
本発明による方法の第三の実施態様を、三つの実施例をもとに以下説明する。
これらの三つの実施例の範囲内で使用する材料を、表3との対応において表4で一つにまとめた。
Figure 0005324803
(実施例7)
この実施例(表4の第一列)に従って、上述した実施例1の方法により、単結晶炭化シリコンからなるサポート12の上に単結晶炭化シリコンからなるシード層2を含む構造体を実現し、それら二つの間に、酸化シリコンからなる結合層10および11が挿入される。次いで、炭化シリコンからなるシード層2の自由面に、MOCVDによる単結晶窒化ガリウムからなる有効層16を実現する。このように得られた構造体は、次いで、シード層2および有効層16からなる構造体をサポート12から分離するのに適した処理を受ける。こうして一方では、単結晶炭化シリコンからなるシード層2に覆われた窒化ガリウムからなる有効層16の構造体が、また他方では、すぐに再生利用ができるサポート12が得られる。こうしてシード層2上に、気相化学蒸着法を用いて多結晶炭化シリコンからなる厚膜4を堆積させる。
単結晶炭化シリコンからなるサポート12は比較的高価であるが、本実施例では、本発明による方法で後日再生産する際、再生利用される。
(実施例8)
本発明による方法の第三の実施態様の他の実施例(表4の第二列)により、実施例8の構造体を実現するが、単結晶炭化シリコンからなるシード層2は、多結晶炭化シリコンからなる厚膜4の形成前に、たとえばプラズマによる溝切りにより取り除かれる。
(実施例9)
本発明による方法の第三の実施態様の他の実施例(表4の第三行)により実施例9の構造体を実現するが、できるだけ欠陥の少ない有効層16を保存するようにするために単結晶炭化シリコンからなるシード層2のみならず、窒化ガリウムからなる有効層16の一部までも取り除く点が異なる。
単結晶炭化シリコンからなるシード層2または単結晶窒化ガリウムからなる有効層16は、厚膜4を堆積させる前に幾つかの追加の技術の工程を経過することがある点が注目され、これらの工程は、電子部品の全てまたは一部分の実現、あるいはエピタキシャルかまたはそれ以外の性質の追加の膜を均一に堆積させることを目指すものである。
また、単結晶炭化シリコンからなるシード層2(Si面またはC面)、および窒化ガリウムからなる有効層16の極性は、初期のソース基板6の極性選択によって決めることができる点にも注目しなくてはならない。場合によって本発明による方法は、極性を二回変更することができる少なくとも二重の転写を含むことがある。
同様に、上述したように窒化ガリウムからなる有効層16の代わりに、窒化アルミニウム、炭化シリコン、アルミニウム・ガリウム合金、インジウム・ガリウム合金またはその他の化合物からなる有効層16を本発明に従って形成する場合、これらの実施例は転位可能である。また窒化ガリウムからなる有効層16は、窒化ガリウム、窒化アルミニウム等からなる膜を積み重ね、さらに場合によっては様々な性質のドーピングを施した、多層構造体とすることもできる。
シード層2は、単結晶炭化シリコンよりも、むしろシリコン{111}、またはサファイアまたはネオジムの没食子酸塩またはインジウムの没食子酸塩、等により構成することができる。
このサポート12は、単結晶炭化シリコンよりも、むしろ多結晶炭化シリコンまたは多結晶窒化シリコンまたは多結晶窒化アルミニウムまたはサファイアまたは多結晶窒化ガリウムにより構成することができる。厚膜4は、多結晶炭化シリコンよりも、むしろ多結晶窒化アルミニウムまたはダイアモンドまたは窒化ホウ素により構成することができる。
本発明による方法の第四の実施態様により上記の実施例のような構造体を実現するが、この場合は中間の膜10および11は実現しない。一例として、シリコン{111}からなるソース基板6上にシード層2を採取し、それを直接接着により多結晶炭化シリコンからなるサポート12と組み立てる(たとえば、前述した実施態様の中で示したように)。次いで、前述した技術の一つを用いて、シード層2の上に窒化ガリウムからなる有効層16を堆積させる。
上記の実施態様についても、本発明の範囲から逸脱することなく多くの変形形態を考えることができる。
たとえば、本発明による方法の実施態様についての様々な例において記述した一連の操作を組み合わせることができる。
図4に示すように変形形態は、バッチ生産により有効層16の堆積の前にシード層2を形成処理するものである。この場合、大きな寸法のただ一つのサポート12の上にこれらのシード層2を固定する。
このただ一つのサポート12の形態は、どのようなもの(円形、長方形等)であっても構わない。
この場合、シード層2が同一であっても、異なっていても構わない。これらのシード層2のそれぞれは、サポート12からシード層を別々に分離する操作を受けることがある。ただ一つのサポート12は、たとえば、酸化シリコンに覆われた多結晶炭化シリコンからなる一枚の板である。
有利には、シード層2の上にある有効層16の組立体をサポート12から分離させる操作を行うの前に、様々な組立体からなる有効層16の上に補剛材基板を接着する。
ただ一つのサポート12はそれぞれ再生利用される。
本発明による方法の他の変形形態により、単結晶の厚膜4を実現するため厚膜4の堆積パラメータを最適化する。
たとえこうした単結晶の厚膜4の品質が最適化されたものでなくても、有効層16に対して高品質の結晶が要求されないような多くの用途に対しては、それで十分であることが判明する。
インゴットの成長が存在しない場合(窒化ガリウムの場合)、またはインゴットの成長に費用がかかる場合(炭化シリコンの場合)、本発明による方法が特に有利である。
他の変形形態の場合、以上開示した内容は、リン化インジウム、ガリウムのヒ素化合物、ゲルマニウム、シリコン・ゲルマニウム等ようなその他の半導体材料、あるいはリチウムのニオブ酸塩のようなその他の材料からなる有効層の成長と転位される。
さらに他の変形形態によると、結合層10および11は使用しないか、またはそれらの内の一方のみを(サポート12またはシード層2の上には)使用する。
さらに他の変形形態によると、絶縁物上に半導体の基板を形成するため、有効層16とシード層2(これが保持されている場合)の双方またはいずれかと、サポート12または厚膜4の間に、たとえば絶縁物からなる中間膜を実現する。この中間膜は、たとえば、ダイアモンド、薄い酸化物(500Å)、等からなるものである。
本発明による製造方法の一実施例のそれぞれの工程を概略的に示した図。 本発明にによる製造方法の他の実施例のそれぞれの工程を概略的に示した図。 本発明による製造方法のさらに他の実施例のそれぞれの工程を概略的に示した図。 本発明による製造方法の変形形態に使用することができる、四つのシード層を有する中間サポートの斜視図を概略的に示した図。
符号の説明
2 シード層
4 厚膜
6 ソース基板
8 事前脆弱化領域
10 結合層
11 結合層
12 サポート
14 最終基板
16 有効層
100 接触の工程
200 分離の工程
300 工程

Claims (12)

  1. 光学、電子工学または電子光学用基板の製造方法であって、
    −接着界面における分子付着による、サファイア製のサポート(12)のシード層(2)の転写の工程と、
    −シード層上の有効層(16)のエピタキシー、の工程とを含み、
    前記サファイア製のサポート(12)の熱膨張率、有効層(16)の熱膨張率の0.7倍から3倍であり、また前記シード層(2)の熱膨張が前記サポート(12)および前記有効層(16)の熱膨張に適応するものであり、かつ、前記シード層(2)と有効層(16)により構成された組立体、接着界面において、レーザー照射により、サポート(12)から分離することを特徴とする、光学、電子工学または電子光学の分野で用いられることを目的とした、少なくとも一つの有効層(16)を含む基板の製造方法
  2. 前記シード層(2)が、有効層(16)中で転位濃度が107/cm2未満のシード層(2)上で有効層(16)のエピタキシーを実現させるような結晶パラメータを有することを特徴とする、請求項1に記載の製造方法
  3. 前記シード層(2)と前記サファイア製のサポート(12)の間に少なくとも一つの結合層(10、11)を挿入し、接着界面が一つまたは複数の前記結合層を作用させることを特徴とする、請求項1または請求項2に記載の製造方法。
  4. 前記有効層(16)が半導体窒化物から構成されることを特徴とする、請求項1から請求項のいずれか一つに記載の製造方法。
  5. 前記有効層(16)が窒化ガリウム、窒化アルミニウム、窒化ガリウム・アルミニウムに含まれる一つの材料から構成されることを特徴とする、請求項に記載の製造方法。
  6. 前記シード層(2)が、サファイア、炭化シリコン、酸化亜鉛、シリコン{111}、窒化ガリウム、没食指酸ネオジムおよび没食指酸リチウム中の一つの材料を含むことを特徴とする、請求項1から請求項のいずれか一つに記載の製造方法
  7. 前記シード層(2)が、サポート(12)と同一の化学成分からなることを特徴とする、請求項1から請求項のいずれか一つに記載の製造方法。
  8. 事前脆弱化領域(8)面においてソース基板(6)からシード層(2)を分離しながら、ソース基板(6)からシード層(2)が採取されることを特徴とする、請求項1から請求項のいずれか一つに記載の製造方法。
  9. 事前脆弱化領域(8)が、シード層(2)の厚さに対応した深さのソース基板(6)に原子種を注入することにより実現されることを特徴とする、請求項に記載の製造方法。
  10. 前記シード層(2)と前記ソース基板(6)の分離が、熱処理、機械応力の印加、および化学的攻撃を含む中の一つの操作、またはこれらの操作の少なくとも二つの組み合わせを用いて実現されることを特徴とする、請求項または請求項9に記載の製造方法。
  11. 前記有効層(16)が、10ミクロン未満の厚さになるように堆積されることを特徴とする、請求項1から請求項10のいずれか一つに記載の製造方法。
  12. 前記有効層(16)が、5ミクロン未満の厚さになるように堆積されることを特徴とする、請求項1から請求項11のいずれか一つに記載の製造方法。
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Families Citing this family (159)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7560296B2 (en) * 2000-07-07 2009-07-14 Lumilog Process for producing an epitalixal layer of galium nitride
US7118929B2 (en) * 2000-07-07 2006-10-10 Lumilog Process for producing an epitaxial layer of gallium nitride
US7407869B2 (en) 2000-11-27 2008-08-05 S.O.I.Tec Silicon On Insulator Technologies Method for manufacturing a free-standing substrate made of monocrystalline semiconductor material
FR2894990B1 (fr) 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
FR2835096B1 (fr) 2002-01-22 2005-02-18 Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
US8507361B2 (en) 2000-11-27 2013-08-13 Soitec Fabrication of substrates with a useful layer of monocrystalline semiconductor material
FR2840731B3 (fr) 2002-06-11 2004-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
FR2840730B1 (fr) * 2002-06-11 2005-05-27 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US20050026432A1 (en) * 2001-04-17 2005-02-03 Atwater Harry A. Wafer bonded epitaxial templates for silicon heterostructures
US7238622B2 (en) * 2001-04-17 2007-07-03 California Institute Of Technology Wafer bonded virtual substrate and method for forming the same
CA2482258A1 (en) 2001-04-17 2002-10-24 California Institute Of Technology A method of using a germanium layer transfer to si for photovoltaic applications and heterostructure made thereby
US6770966B2 (en) * 2001-07-31 2004-08-03 Intel Corporation Electronic assembly including a die having an integrated circuit and a layer of diamond to transfer heat
FR2835095B1 (fr) 2002-01-22 2005-03-18 Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique
FR2840452B1 (fr) * 2002-05-28 2005-10-14 Lumilog Procede de realisation par epitaxie d'un film de nitrure de gallium separe de son substrat
US6936497B2 (en) * 2002-12-24 2005-08-30 Intel Corporation Method of forming electronic dies wherein each die has a layer of solid diamond
US7018909B2 (en) * 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
DE60336543D1 (de) * 2003-05-27 2011-05-12 Soitec Silicon On Insulator Verfahren zur Herstellung einer heteroepitaktischen Mikrostruktur
FR2855909B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat
FR2855908B1 (fr) 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
TWI240434B (en) * 2003-06-24 2005-09-21 Osram Opto Semiconductors Gmbh Method to produce semiconductor-chips
EP1664393B1 (en) * 2003-07-14 2013-11-06 Allegis Technologies, Inc. METHOD OF PROducING GALLIUM NITRIDE LEDs
FR2857983B1 (fr) 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US7538010B2 (en) 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
FR2857982B1 (fr) * 2003-07-24 2007-05-18 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2868204B1 (fr) * 2004-03-25 2006-06-16 Commissariat Energie Atomique Substrat de type semi-conducteur sur isolant comportant une couche enterree en carbone diamant
US20080211061A1 (en) * 2004-04-21 2008-09-04 California Institute Of Technology Method For the Fabrication of GaAs/Si and Related Wafer Bonded Virtual Substrates
US9011598B2 (en) * 2004-06-03 2015-04-21 Soitec Method for making a composite substrate and composite substrate according to the method
US20060021565A1 (en) * 2004-07-30 2006-02-02 Aonex Technologies, Inc. GaInP / GaAs / Si triple junction solar cell enabled by wafer bonding and layer transfer
WO2006034120A2 (en) 2004-09-17 2006-03-30 Massachusetts Institute Of Technology Integrated bst microwave tunable devices using buffer layer transfer method
US7713839B2 (en) * 2004-10-06 2010-05-11 Intel Corporation Diamond substrate formation for electronic assemblies
US7846759B2 (en) * 2004-10-21 2010-12-07 Aonex Technologies, Inc. Multi-junction solar cells and methods of making same using layer transfer and bonding techniques
EP1667223B1 (en) * 2004-11-09 2009-01-07 S.O.I. Tec Silicon on Insulator Technologies S.A. Method for manufacturing compound material wafers
DE102004062290A1 (de) * 2004-12-23 2006-07-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterchips
EP1681712A1 (en) * 2005-01-13 2006-07-19 S.O.I. Tec Silicon on Insulator Technologies S.A. Method of producing substrates for optoelectronic applications
JP2006210660A (ja) * 2005-01-28 2006-08-10 Hitachi Cable Ltd 半導体基板の製造方法
US10374120B2 (en) * 2005-02-18 2019-08-06 Koninklijke Philips N.V. High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials
JP2008537341A (ja) * 2005-04-13 2008-09-11 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 自立(Al,In,Ga)Nウェーハ製作のためのウェーハ分離技術
WO2006113539A2 (en) * 2005-04-13 2006-10-26 Group4 Labs, Llc Semiconductor devices having gallium nitride epilayers on diamond substrates
US8674405B1 (en) * 2005-04-13 2014-03-18 Element Six Technologies Us Corporation Gallium—nitride-on-diamond wafers and devices, and methods of manufacture
TW200707799A (en) * 2005-04-21 2007-02-16 Aonex Technologies Inc Bonded intermediate substrate and method of making same
KR100588377B1 (ko) * 2005-05-10 2006-06-09 삼성전기주식회사 수직구조 질화갈륨계 발광다이오드 소자 및 그 제조방법
US20060284167A1 (en) * 2005-06-17 2006-12-21 Godfrey Augustine Multilayered substrate obtained via wafer bonding for power applications
US7795050B2 (en) * 2005-08-12 2010-09-14 Samsung Electronics Co., Ltd. Single-crystal nitride-based semiconductor substrate and method of manufacturing high-quality nitride-based light emitting device by using the same
US8334155B2 (en) * 2005-09-27 2012-12-18 Philips Lumileds Lighting Company Llc Substrate for growing a III-V light emitting device
US20070069225A1 (en) * 2005-09-27 2007-03-29 Lumileds Lighting U.S., Llc III-V light emitting device
US7568412B2 (en) * 2005-10-04 2009-08-04 Marquip, Llc Method for order transition on a plunge slitter
JP2007180142A (ja) * 2005-12-27 2007-07-12 Toshiba Corp 窒化物系半導体素子及びその製造方法
US20070194342A1 (en) * 2006-01-12 2007-08-23 Kinzer Daniel M GaN SEMICONDUCTOR DEVICE AND PROCESS EMPLOYING GaN ON THIN SAPHIRE LAYER ON POLYCRYSTALLINE SILICON CARBIDE
FR2896619B1 (fr) * 2006-01-23 2008-05-23 Soitec Silicon On Insulator Procede de fabrication d'un substrat composite a proprietes electriques ameliorees
JP4756418B2 (ja) * 2006-02-28 2011-08-24 公立大学法人大阪府立大学 単結晶窒化ガリウム基板の製造方法
US8438119B2 (en) * 2006-03-30 2013-05-07 Sap Ag Foundation layer for services based enterprise software architecture
US20070232074A1 (en) * 2006-03-31 2007-10-04 Kramadhati Ravi Techniques for the synthesis of dense, high-quality diamond films using a dual seeding approach
US20070243703A1 (en) * 2006-04-14 2007-10-18 Aonex Technololgies, Inc. Processes and structures for epitaxial growth on laminate substrates
TW200802544A (en) * 2006-04-25 2008-01-01 Osram Opto Semiconductors Gmbh Composite substrate and method for making the same
JP5180189B2 (ja) * 2006-04-25 2013-04-10 ナショナル ユニヴァーシティー オブ シンガポール エピタキシャル横方向異常成長窒化ガリウムテンプレート上での酸化亜鉛膜成長の方法
US7498191B2 (en) * 2006-05-22 2009-03-03 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
US7670928B2 (en) * 2006-06-14 2010-03-02 Intel Corporation Ultra-thin oxide bonding for S1 to S1 dual orientation bonding
US20080048192A1 (en) * 2006-08-22 2008-02-28 Chien-Min Sung LED devices and associated methods
EP1901345A1 (en) * 2006-08-30 2008-03-19 Siltronic AG Multilayered semiconductor wafer and process for manufacturing the same
US8236594B2 (en) * 2006-10-20 2012-08-07 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
WO2008091910A2 (en) * 2007-01-22 2008-07-31 Group4 Labs, Llc Composite wafers having bulk-quality semiconductor layers
EP2264755A3 (en) * 2007-01-24 2011-11-23 S.O.I.TEC Silicon on Insulator Technologies S.A. Method for manufacturing silicon on insulator wafers and corresponding wafer
US8157914B1 (en) * 2007-02-07 2012-04-17 Chien-Min Sung Substrate surface modifications for compositional gradation of crystalline materials and associated products
US7732301B1 (en) 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
EP1986229A1 (en) * 2007-04-27 2008-10-29 S.O.I.T.E.C. Silicon on Insulator Technologies Method for manufacturing compound material wafer and corresponding compound material wafer
US7799600B2 (en) * 2007-05-31 2010-09-21 Chien-Min Sung Doped diamond LED devices and associated methods
US7781256B2 (en) * 2007-05-31 2010-08-24 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
FR2917232B1 (fr) * 2007-06-06 2009-10-09 Soitec Silicon On Insulator Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion.
WO2009015350A1 (en) * 2007-07-26 2009-01-29 S.O.I.Tec Silicon On Insulator Technologies Epitaxial methods and templates grown by the methods
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US7732306B2 (en) * 2007-07-26 2010-06-08 S.O.I.Tec Silicon On Insulator Technologies Methods for producing improved epitaxial materials
JP2009141093A (ja) * 2007-12-06 2009-06-25 Toshiba Corp 発光素子及び発光素子の製造方法
FR2926674B1 (fr) * 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable
CN101521155B (zh) * 2008-02-29 2012-09-12 信越化学工业株式会社 制备具有单晶薄膜的基板的方法
US7749884B2 (en) * 2008-05-06 2010-07-06 Astrowatt, Inc. Method of forming an electronic device using a separation-enhancing species
FR2931293B1 (fr) 2008-05-15 2010-09-03 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure support d'epitaxie et heterostructure correspondante
JP2011521456A (ja) * 2008-05-17 2011-07-21 アストロワット,インコーポレイティド 分離技術を用いる電子デバイスの製造方法
JP5548395B2 (ja) * 2008-06-25 2014-07-16 株式会社半導体エネルギー研究所 Soi基板の作製方法
FR2934925B1 (fr) * 2008-08-06 2011-02-25 Soitec Silicon On Insulator Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage.
EP2151852B1 (en) 2008-08-06 2020-01-15 Soitec Relaxation and transfer of strained layers
TWI457984B (zh) 2008-08-06 2014-10-21 Soitec Silicon On Insulator 應變層的鬆弛方法
EP2151861A1 (en) * 2008-08-06 2010-02-10 S.O.I. TEC Silicon Passivation of etched semiconductor structures
EP2151856A1 (en) * 2008-08-06 2010-02-10 S.O.I. TEC Silicon Relaxation of strained layers
EP2159836B1 (en) * 2008-08-25 2017-05-31 Soitec Stiffening layers for the relaxation of strained layers
WO2010025218A2 (en) * 2008-08-28 2010-03-04 The Regents Of The University Of California Composite semiconductor substrates for thin-film device layer transfer
US8692260B2 (en) * 2008-09-26 2014-04-08 Soitec Method of forming a composite laser substrate
US8048754B2 (en) * 2008-09-29 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing single crystal semiconductor layer
JP5611571B2 (ja) * 2008-11-27 2014-10-22 株式会社半導体エネルギー研究所 半導体基板の作製方法及び半導体装置の作製方法
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
FR2943174B1 (fr) * 2009-03-12 2011-04-15 Soitec Silicon On Insulator Adaptation du parametre de maille d'une couche de materiau contraint
US20110048517A1 (en) * 2009-06-09 2011-03-03 International Business Machines Corporation Multijunction Photovoltaic Cell Fabrication
US8633097B2 (en) 2009-06-09 2014-01-21 International Business Machines Corporation Single-junction photovoltaic cell
US20100310775A1 (en) * 2009-06-09 2010-12-09 International Business Machines Corporation Spalling for a Semiconductor Substrate
US8802477B2 (en) * 2009-06-09 2014-08-12 International Business Machines Corporation Heterojunction III-V photovoltaic cell fabrication
US8703521B2 (en) 2009-06-09 2014-04-22 International Business Machines Corporation Multijunction photovoltaic cell fabrication
US9520856B2 (en) 2009-06-24 2016-12-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Acoustic resonator structure having an electrode with a cantilevered portion
US9847243B2 (en) 2009-08-27 2017-12-19 Corning Incorporated Debonding a glass substrate from carrier using ultrasonic wave
JP5377212B2 (ja) 2009-10-13 2013-12-25 信越化学工業株式会社 単結晶ダイヤモンド基板の製造方法
US9847768B2 (en) * 2009-11-23 2017-12-19 Avago Technologies General Ip (Singapore) Pte. Ltd. Polarity determining seed layer and method of fabricating piezoelectric materials with specific C-axis
DE102009057020B4 (de) 2009-12-03 2021-04-29 Solaero Technologies Corp. Wachstumssubstrate für invertierte metamorphe Multijunction-Solarzellen
EP2330697A1 (en) * 2009-12-07 2011-06-08 S.O.I.Tec Silicon on Insulator Technologies Semiconductor device having an InGaN layer
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
JP5643509B2 (ja) * 2009-12-28 2014-12-17 信越化学工業株式会社 応力を低減したsos基板の製造方法
US8648387B2 (en) * 2009-12-30 2014-02-11 Industrial Technology Research Institute Nitride semiconductor template and method of manufacturing the same
TW201133945A (en) * 2010-01-12 2011-10-01 jian-min Song Diamond LED devices and associated methods
US8203153B2 (en) * 2010-01-15 2012-06-19 Koninklijke Philips Electronics N.V. III-V light emitting device including a light extracting structure
US8105852B2 (en) * 2010-01-15 2012-01-31 Koninklijke Philips Electronics N.V. Method of forming a composite substrate and growing a III-V light emitting device over the composite substrate
US8154052B2 (en) 2010-05-06 2012-04-10 Koninklijke Philips Electronics N.V. Light emitting device grown on wavelength converting substrate
US8536022B2 (en) 2010-05-19 2013-09-17 Koninklijke Philips N.V. Method of growing composite substrate using a relaxed strained layer
US8692261B2 (en) 2010-05-19 2014-04-08 Koninklijke Philips N.V. Light emitting device grown on a relaxed layer
JP2011254051A (ja) * 2010-06-04 2011-12-15 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法、半導体装置の製造方法、炭化珪素基板および半導体装置
FR2961948B1 (fr) * 2010-06-23 2012-08-03 Soitec Silicon On Insulator Procede de traitement d'une piece en materiau compose
JP5468528B2 (ja) * 2010-06-28 2014-04-09 信越化学工業株式会社 単結晶ダイヤモンド成長用基材及びその製造方法並びに単結晶ダイヤモンド基板の製造方法
KR101763984B1 (ko) 2010-09-10 2017-08-01 베르라세 테크놀러지스 엘엘씨 반도체 도너로부터 분리된 층을 사용하여 광전자 디바이스를 제조하는 방법 및 그것에 의해 제조된 디바이스
JP2012089828A (ja) * 2010-09-22 2012-05-10 Toshiba Corp 半導体装置の製造方法
GB2484506A (en) * 2010-10-13 2012-04-18 Univ Warwick Heterogrowth
DE102011012298A1 (de) * 2010-12-28 2012-06-28 Osram Opto Semiconductors Gmbh Verbundsubstrat, Halbleiterchip mit Verbundsubstrat und Verfahren zur Herstellung von Verbundsubstraten und Halbleiterchips
US9082948B2 (en) 2011-02-03 2015-07-14 Soitec Methods of fabricating semiconductor structures using thermal spray processes, and semiconductor structures fabricated using such methods
US8436363B2 (en) 2011-02-03 2013-05-07 Soitec Metallic carrier for layer transfer and methods for forming the same
US9142412B2 (en) 2011-02-03 2015-09-22 Soitec Semiconductor devices including substrate layers and overlying semiconductor layers having closely matching coefficients of thermal expansion, and related methods
US9099983B2 (en) 2011-02-28 2015-08-04 Avago Technologies General Ip (Singapore) Pte. Ltd. Bulk acoustic wave resonator device comprising a bridge in an acoustic reflector
US9425764B2 (en) 2012-10-25 2016-08-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Accoustic resonator having composite electrodes with integrated lateral features
US9203374B2 (en) 2011-02-28 2015-12-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Film bulk acoustic resonator comprising a bridge
US9444426B2 (en) 2012-10-25 2016-09-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Accoustic resonator having integrated lateral feature and temperature compensation feature
JP2012230969A (ja) 2011-04-25 2012-11-22 Sumitomo Electric Ind Ltd GaN系半導体デバイスの製造方法
JP2013001624A (ja) * 2011-06-21 2013-01-07 Sumitomo Electric Ind Ltd Iii族窒化物複合基板およびその評価方法
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
RU2469433C1 (ru) * 2011-07-13 2012-12-10 Юрий Георгиевич Шретер Способ лазерного отделения эпитаксиальной пленки или слоя эпитаксиальной пленки от ростовой подложки эпитаксиальной полупроводниковой структуры (варианты)
US8922302B2 (en) 2011-08-24 2014-12-30 Avago Technologies General Ip (Singapore) Pte. Ltd. Acoustic resonator formed on a pedestal
US8383460B1 (en) * 2011-09-23 2013-02-26 GlobalFoundries, Inc. Method for fabricating through substrate vias in semiconductor substrate
JP5903818B2 (ja) * 2011-09-26 2016-04-13 富士通株式会社 化合物半導体装置及びその製造方法
US8476629B2 (en) * 2011-09-27 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced wafer test line structure
FR2984007B1 (fr) * 2011-12-13 2015-05-08 Soitec Silicon On Insulator Procede de stabilisation d'une interface de collage situee au sein d'une structure comprenant une couche d'oxyde enterree et structure obtenue
US9608592B2 (en) 2014-01-21 2017-03-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Film bulk acoustic wave resonator (FBAR) having stress-relief
JP5978548B2 (ja) 2012-02-29 2016-08-24 エレメント シックス テクノロジーズ ユーエス コーポレイション ダイヤモンド上の窒化ガリウム型ウェーハの製造方法
EP2645428A1 (en) * 2012-03-28 2013-10-02 Soitec Manufacture of multijuntion solar cell devices
FR2992464B1 (fr) * 2012-06-26 2015-04-03 Soitec Silicon On Insulator Procede de transfert d'une couche
WO2014066740A1 (en) 2012-10-26 2014-05-01 Element Six Technologies Us Corporation Semiconductor devices with improved reliability and operating life and methods of manufacturing the same
US10041187B2 (en) 2013-01-16 2018-08-07 QMAT, Inc. Techniques for forming optoelectronic devices
JP6146111B2 (ja) * 2013-04-26 2017-06-14 株式会社豊田自動織機 半導体基板の製造方法および半導体基板
US9553183B2 (en) * 2013-06-19 2017-01-24 Infineon Technologies Austria Ag Gate stack for normally-off compound semiconductor transistor
FR3007891B1 (fr) * 2013-06-28 2016-11-25 Soitec Silicon On Insulator Procede de fabrication d'une structure composite
US9064789B2 (en) * 2013-08-12 2015-06-23 International Business Machines Corporation Bonded epitaxial oxide structures for compound semiconductor on silicon substrates
EP2933824B1 (en) * 2014-04-14 2021-08-18 Nxp B.V. Substrate arrangement
FR3039003B1 (fr) 2015-07-17 2017-07-28 Soitec Silicon On Insulator Procede de fabrication d'un substrat
JP2017059598A (ja) * 2015-09-14 2017-03-23 株式会社東芝 ウェーハ及び半導体装置
JP6515757B2 (ja) * 2015-09-15 2019-05-22 信越化学工業株式会社 SiC複合基板の製造方法
CN105420812B (zh) * 2015-09-16 2019-02-05 新疆天科合达蓝光半导体有限公司 一种从籽晶托上剥离碳化硅籽晶的方法
JP2017079090A (ja) * 2015-10-22 2017-04-27 株式会社東芝 磁気記録媒体、及び磁気記録再生装置
DE102019102323A1 (de) * 2018-02-02 2019-08-08 Infineon Technologies Ag Waferverbund und Verfahren zur Herstellung von Halbleiterbauteilen
FR3079534B1 (fr) 2018-03-28 2022-03-18 Soitec Silicon On Insulator Procede de fabrication d'une couche monocristalline de materiau gaas et substrat pour croissance par epitaxie d'une couche monocristalline de materiau gaas
FR3079532B1 (fr) * 2018-03-28 2022-03-25 Soitec Silicon On Insulator Procede de fabrication d'une couche monocristalline de materiau ain et substrat pour croissance par epitaxie d'une couche monocristalline de materiau ain
DE102019114328B4 (de) 2018-05-31 2022-03-03 Rohm Co. Ltd Halbleitersubstratstruktur und leistungshalbleitervorrichtung
EP3939070A4 (en) * 2019-03-12 2022-05-18 The Regents of the University of California PROCEDURE FOR REMOVING A ROD FROM ONE OR MORE DEVICES USING SUPPORT PLATES
US11652146B2 (en) 2020-02-07 2023-05-16 Rfhic Corporation Method of forming a semiconductor wafer containing a gallium-nitride layer and two diamond layers
FR3114909B1 (fr) * 2020-10-06 2023-03-17 Soitec Silicon On Insulator Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
CN113990940B (zh) * 2021-08-30 2023-06-09 华灿光电(浙江)有限公司 碳化硅外延结构及其制造方法
CN115261992A (zh) * 2022-09-28 2022-11-01 青禾晶元(天津)半导体材料有限公司 一种碳化硅复合籽晶及其制备方法与应用

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
EP1043768B1 (en) * 1992-01-30 2004-09-08 Canon Kabushiki Kaisha Process for producing semiconductor substrates
JPH10135500A (ja) * 1996-03-18 1998-05-22 Sony Corp 薄膜半導体、太陽電池および発光素子の製造方法
US6114188A (en) 1996-04-12 2000-09-05 Northeastern University Method of fabricating an integrated complex-transition metal oxide device
KR100232886B1 (ko) * 1996-11-23 1999-12-01 김영환 Soi 웨이퍼 제조방법
DE69728022T2 (de) * 1996-12-18 2004-08-12 Canon K.K. Vefahren zum Herstellen eines Halbleiterartikels unter Verwendung eines Substrates mit einer porösen Halbleiterschicht
US5880491A (en) * 1997-01-31 1999-03-09 The United States Of America As Represented By The Secretary Of The Air Force SiC/111-V-nitride heterostructures on SiC/SiO2 /Si for optoelectronic devices
JP3707200B2 (ja) * 1997-05-09 2005-10-19 株式会社デンソー 半導体基板の製造方法
US6251754B1 (en) * 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
US5877070A (en) * 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
FR2767416B1 (fr) 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
JP3643225B2 (ja) * 1997-12-03 2005-04-27 ローム株式会社 光半導体チップ
FR2774214B1 (fr) * 1998-01-28 2002-02-08 Commissariat Energie Atomique PROCEDE DE REALISATION D'UNE STRUCTURE DE TYPE SEMI-CONDUCTEUR SUR ISOLANT ET EN PARTICULIER SiCOI
JP3525061B2 (ja) * 1998-09-25 2004-05-10 株式会社東芝 半導体発光素子の製造方法
FR2787919B1 (fr) * 1998-12-23 2001-03-09 Thomson Csf Procede de realisation d'un substrat destine a faire croitre un compose nitrure
JP3765457B2 (ja) * 1999-01-08 2006-04-12 豊田合成株式会社 半導体素子
US6328796B1 (en) 1999-02-01 2001-12-11 The United States Of America As Represented By The Secretary Of The Navy Single-crystal material on non-single-crystalline substrate
JP2000223682A (ja) * 1999-02-02 2000-08-11 Canon Inc 基体の処理方法及び半導体基板の製造方法
JP2000261088A (ja) * 1999-03-05 2000-09-22 Hitachi Ltd 発光素子
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede

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