JP5138747B2 - アクティブマトリクス型表示装置 - Google Patents

Description

アクティブマトリクス型液晶表示装置およびその作製方法に関する。また、アクティブマトリクス型液晶表示装置を部品として搭載した電子機器に関する。

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。

なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。本明細書では、ソースとドレインとを区別することをせず、一方をソースと呼んだとき、他方をドレインと呼ぶこととする。

金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、酸化物半導体を適用した薄膜トランジスタは、電界効果移動度が高い。そのため、当該薄膜トランジスタを用いて、表示装置などの駆動回路を構成することもできる。このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている（特許文献１及び特許文献２）。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

絶縁表面上に複数の異なる回路を形成する場合、例えば、画素部と駆動回路を同一基板上に形成する場合には、画素部に用いる薄膜トランジスタは、優れたスイッチング特性、例えばオンオフ比が大きいことが要求され、駆動回路に用いる薄膜トランジスタには動作速度が速いことが要求される。特に、表示装置の精細度が高精細であればあるほど、表示画像の書き込み時間が短くなるため、駆動回路に用いる薄膜トランジスタは速い動作速度とすることが好ましい。

同一基板上に複数種の回路を形成し、複数種の回路の特性にそれぞれ合わせた複数種の薄膜トランジスタを備えたアクティブマトリクス型液晶表示装置を提供することを課題の一とする。

また、上記のアクティブマトリクス型液晶表示装置において酸化物半導体膜を用いる薄膜トランジスタの電気特性のバラツキを低減することも課題の一つとする。

本発明の一態様は、同一基板上に駆動回路部と、表示部（画素部ともいう）とを有し、当該駆動回路部は、ゲート電極層、ソース電極層及びドレイン電極層が金属導電膜によって構成され且つ半導体層が酸化物半導体によって構成された駆動回路用薄膜トランジスタと、金属導電膜によって構成された駆動回路用配線とを有し、当該表示部は、ソース電極層及びドレイン電極層が酸化物導電体によって構成され且つ半導体層が酸化物半導体によって構成された画素用薄膜トランジスタとを有するアクティブマトリクス型表示装置である。

画素用薄膜トランジスタ及び駆動回路用薄膜トランジスタとして、ボトムゲート構造の薄膜トランジスタを用いる。画素用薄膜トランジスタはソース電極層及びドレイン電極層上に重なる酸化物半導体層を有する逆コプラナ型（ボトムコンタクト型とも呼ぶ）薄膜トランジスタである。

本発明においては、同一基板上に複数個の画素電極を設け、これに電気的に接続する画素用薄膜トランジスタを形成したアクティブマトリクス型液晶表示装置を製造することができる。

上記アクティブマトリクス型液晶表示装置においては、アクティブマトリクス回路の形成された上記基板に対向する基板（対向基板）に光学フィルム、具体的にはカラーフィルタと、白色の発光源とを設け、前記基板間に液晶を挟持して、フルカラーの液晶表示装置とすることもできる。このように、カラーフィルタを通過させて表示を行う場合、画素用薄膜トランジスタのゲート電極層、ソース電極層、及びドレイン電極層の材料として透光性を有する導電膜を用いると、開口率を向上させることができる。なお、ここでカラーフィルタとはブラックマトリクスやオーバーコートを含めた３色のカラーフィルタ層（赤色カラーフィルタ、青色カラーフィルタ、緑色カラーフィルタなど）を備えたフィルム全体を指しているのではなく、一つの色のカラーフィルタを指している。

一方、駆動回路用薄膜トランジスタは画素用薄膜トランジスタと異なる構造であり、ソース電極層及びドレイン電極層との間に露呈した酸化物半導体層に接する酸化物絶縁層が設けられたボトムゲート型薄膜トランジスタである。

駆動回路用薄膜トランジスタは、Ｔｉなどの金属導電膜からなるドレイン電極層を有し、酸化物半導体層上面の一部と接し、ドレイン電極層と重なる酸素欠乏型である高抵抗ドレイン領域（ＨＲＤ（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域とも呼ぶ）が形成される。具体的には、高抵抗ドレイン領域のキャリア濃度は、１×１０^１８／ｃｍ^３以上１×１０^２１／ｃｍ^３以下（好ましくは、１×１０^１８／ｃｍ^３以上１×１０^２０／ｃｍ^３以下）の範囲内であり、少なくともチャネル形成領域のキャリア濃度（１×１０^１４／ｃｍ^３以上１×１０^１８／ｃｍ^３未満）よりも高い領域である。なお、本明細書のキャリア濃度は、室温にてＨａｌｌ効果測定から求めたキャリア濃度の値を指す。

また、ソース電極層は、酸化物半導体層上面の一部と接し、ソース電極層と重なる酸素欠乏型である高抵抗ソース領域（ＨＲＳ（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓｏｕｒｃｅ）領域とも呼ぶ）が形成される。

本明細書で開示する本発明の一態様は、同一基板上に第１の薄膜トランジスタを有する画素部と、第１の薄膜トランジスタと構造の異なる第２の薄膜トランジスタを有する駆動回路を有し、第１の薄膜トランジスタは、基板上にゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上にソース電極層及びドレイン電極層と、ゲート絶縁層上にソース電極層及びドレイン電極層と重なる酸化物半導体層と、酸化物半導体層と接する酸化物絶縁層と、酸化物絶縁層上にドレイン電極層と電気的に接続する画素電極層と、を有し、第１の薄膜トランジスタのゲート電極層、ゲート絶縁層、酸化物半導体層、ソース電極層、ドレイン電極層、酸化物絶縁層の少なくとも一つは透光性を有するアクティブマトリクス型液晶表示装置である。

上記構成は、上記課題の少なくとも一つを解決する。

なお、上記および本明細書において、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。

また、上記構成において、画素電極層とドレイン電極層との間に接続電極層を設けてもよい。前記接続電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする金属性の膜、若しくはそれらの合金膜、およびそれらを組み合わせた積層膜を用いるとよい。また、第１の薄膜トランジスタのソース電極層及びドレイン電極層は、酸化インジウム、酸化インジウムスズ、酸化インジウム亜鉛、または酸化亜鉛を用いるとよい。

また、駆動回路用薄膜トランジスタである第２の薄膜トランジスタのソース電極層及びドレイン電極層は、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等の金属性の材料を用いる。ソース電極層及びドレイン電極層は、上述した元素を含む単層に限定されず、二層以上の積層を用いることができる。

また、第２の薄膜トランジスタのソース電極層及びドレイン電極層は、酸化物半導体層のチャネル形成領域と重なっていない構成となっている。また、チャネル保護層として機能する酸化物絶縁層の幅よりも、ソース電極層の側面と、該側面に向かい合うドレイン電極層の側面との間隔距離のほうが広い。駆動回路用薄膜トランジスタの動作速度が高速化するため、チャネル保護層として機能する酸化物絶縁層の幅（チャネル長方向の長さ）を小さく設計しようとすると、ソース電極層の側面と、該側面に向かい合うドレイン電極層の側面との間隔距離も小さくなり、ソース電極層とドレイン電極層が短絡する恐れがあるため、間隔距離を広くすることは有用である。また、動作速度の大きい薄膜トランジスタを用いることで回路の集積度が向上する。

また、上記構成において、第２の薄膜トランジスタは、酸化物半導体層を有し、該酸化物半導体層上に酸化物絶縁層を有し、酸化物半導体層のチャネル形成領域及び酸化物半導体層の周縁部は、酸化物絶縁層と接する構造である。酸化物半導体層のチャネル形成領域上に接する酸化物絶縁層はチャネル保護層として機能する。

また、上記構成において、駆動回路用薄膜トランジスタのチャネル保護層として機能する酸化物絶縁層はスパッタ法を用いる方法により形成された無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。

また、第２の薄膜トランジスタは、酸化物半導体層とソース電極層との間、酸化物半導体層とドレイン電極層との間の両方に酸化物導電層をそれぞれ有する構成としてもよい。この構成とすることで接触抵抗を低減することができ、高速動作が可能な薄膜トランジスタを実現できる。なお、酸化物導電層としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどが挙げられる。

また、駆動回路用薄膜トランジスタの酸化物半導体層は、酸化物半導体層の上面において、酸化物絶縁層、ドレイン電極層、及びソース電極層と重ならない領域、即ち第３の領域がある。この第３の領域のチャネル長方向の長さは、酸化物半導体層のパターニング位置と、ドレイン電極層及びソース電極層のパターニング位置とによって決められる。この第３の領域のチャネル長方向の長さは、広くすれば、駆動回路用薄膜トランジスタのオフ電流の低減を図ることができる。また、この第３の領域のチャネル長方向の長さは、狭くすれば、駆動回路用薄膜トランジスタの動作（スイッチング）の高速化を図ることができる。

また、第３の領域と接する絶縁層もスパッタ法等の物理的成膜法を用いる方法により形成された無機絶縁膜を用い、代表的には窒化珪素膜、窒化酸化珪素膜、または窒化アルミニウム膜などを用いる。これらの成膜においては、雰囲気や成膜材料中の水素濃度（単体としてのものだけでなく、化合物中に含まれるものも含む）を可能な限り低減せしめることにより、得られる膜中の水素濃度を十分に低くすることが望まれる。具体的には、得られる膜中の水素濃度は１ｃｍ^３あたり１×１０^１２原子以上、１×１０^１８原子以下とするとよい。

なお、酸化物半導体層としては、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される薄膜を形成し、その薄膜を酸化物半導体層として用いた薄膜トランジスタを作製してもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉまたはＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、または該遷移金属の酸化物が含まれているものがある。本明細書においては、例えば、Ｉｎ、Ｇａ、Ｚｎを有する酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系膜とも呼ぶ。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体には、その他の元素が含まれていてもよい。

また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。また上記金属酸化物からなる酸化物半導体層に珪素を含ませてもよい。

また、上記構造を実現するための本発明の一態様は、絶縁表面を有する基板上に第１のゲート電極層及び第２のゲート電極層を形成し、第１のゲート電極層及び第２のゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に第１のゲート電極層と重なる第１のソース電極層及び第１のドレイン電極層を形成し、ゲート絶縁層上に第１のゲート電極層、第１のソース電極層の一部、及び第１のドレイン電極層の一部と重なる第１の酸化物半導体層と、前記第２のゲート電極層と重なる第２の酸化物半導体層を形成し、第１の酸化物半導体層の一部と接し、且つ、第２の酸化物半導体層の上面及び側面と接する酸化物絶縁層を形成し、第２の酸化物半導体層上に第２のソース電極層及び第２のドレイン電極層と、酸化物絶縁層上に第１のドレイン電極層と電気的に接続する画素電極層を形成するアクティブマトリクス型表示装置の作製方法である。

上記作製方法の構成において、第１の酸化物半導体層及び第２の酸化物半導体層に接する酸化物絶縁層の形成は、酸化物半導体層を脱水化または脱水素化した後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防いで形成する。

本明細書では、この加熱処理によってＨ_２として脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ、ＯＨなどを脱離することを含めて脱水化または脱水素化と便宜上呼ぶこととする。

成膜方法にも依存するが、酸化物半導体層には多少の水素もしくは水が含有され、その一部が電子を供給するドナーとなる。窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を行った場合、酸化物半導体層に含有されていた水素や水が離脱する。また、同時に酸化物半導体層はこの加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（Ｎ⁻型化など）する。

その後、酸化物半導体層に接する酸化物絶縁膜の形成を行うことにより酸化物半導体層を酸素過剰な状態とすることで高抵抗化、即ちＩ型化させることができる。これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製し、提供することが可能となる。

脱水化または脱水素化は、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での３５０℃以上、好ましくは４２５℃以上７００℃以下の加熱処理を行い、酸化物半導体層の含有水分などの不純物を低減する。

上記の脱水化または脱水素化が適切に行われた酸化物半導体層に対して、昇温脱離ガス分析（ＴＤＳ）法を用いて離脱するガスの分析（室温から４５０℃まで）をおこなうと、水に由来する２つのピークのうち、少なくとも３００℃付近に現れるピークは検出されない。

なお、酸化物半導体層に対して脱水化または脱水素化を行う加熱温度から、脱水化または脱水素化を行った同じ炉で大気に触れさせることなく、水または水素が再び混入させないまま室温まで下げるとよい。また、脱水化または脱水素化を行うと、酸素欠損が生じて（酸素欠乏型となり）酸化物半導体層が低抵抗化（すなわちＮ型化）する。そこで、酸化物半導体層に接して酸化物絶縁膜を形成すると、酸化物半導体層が再び高抵抗化（すなわちＩ型化）する。このような酸化物半導体層を用いて薄膜トランジスタを作製すると、薄膜トランジスタのしきい値電圧（Ｖｔｈ）をプラスとすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。表示装置に用いる薄膜トランジスタでは、ゲート電圧が０Ｖにできるだけ近い正の電圧でチャネルが形成されることが望ましい。

なお、薄膜トランジスタのしきい値電圧がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。

特に、薄膜トランジスタの電気特性のうち、しきい値電圧は重要である。ｎチャネル型の薄膜トランジスタを例に取ると、電界効果移動度が高くとも、しきい値電圧が著しく高い、或いはしきい値電圧がマイナスであると、回路として制御することが困難である。しきい値電圧が高い薄膜トランジスタは、駆動電圧が低い状態では薄膜トランジスタとしてのスイッチング機能を果たすことができず、負荷となる恐れがある。

ｎチャネル型の薄膜トランジスタの場合、ゲートに０Ｖの電圧を印加した状態ではチャネルが形成されず、＋１Ｖ〜＋５Ｖの正の電圧を印加してチャネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を＋１０Ｖ以上に高くしないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されてドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向きである。

なお、上記の脱水化または脱水素化を行う加熱温度から室温まで下げる際のガス雰囲気は、上記の加熱温度におけるガス雰囲気と異なるガス雰囲気に切り替えてもよい。例えば、脱水化または脱水素化は窒素雰囲気でおこない、その後、炉内の雰囲気を高純度の酸素ガスまたはＮ_２Ｏガス、超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）で満たして冷却を行ってもよい。

脱水化または脱水素化を行う加熱処理によって膜中の含有水分を低減させた後、実質的に水分を含まない乾燥した雰囲気（露点が−４０℃以下、好ましくは−６０℃以下）下で徐冷（または冷却）した酸化物半導体膜を用いて、薄膜トランジスタの電気特性を向上させるとともに、量産性と高性能の両方を備えた薄膜トランジスタを実現する。

アクティブマトリクス型表示装置には、その画素部に複数の薄膜トランジスタを有し、画素部においてある薄膜トランジスタのゲート電極と他の薄膜トランジスタのソース配線、或いはドレイン配線を接続させる箇所を有しているものもある。また、アクティブマトリクス型装置に薄膜トランジスタで駆動回路が形成されている場合には、薄膜トランジスタのゲート電極とその薄膜トランジスタのソース配線、或いはドレイン配線を接続させる箇所を有しているものもある。

また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース線に対して、画素部の薄膜トランジスタの保護用の保護回路を同一基板上に設けることが好ましい。その際、保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することができる。

本発明の一態様の半導体装置は、同一基板上において、駆動回路用薄膜トランジスタを有する駆動回路部、及び画素用薄膜トランジスタを有する画素部が作製される。そのため、アクティブマトリクス型表示装置の製造コストを低減することができる。

脱水化または脱水素化を行う加熱処理が行われた酸化物半導体層を用いることにより、電気特性が良好で信頼性の高い薄膜トランジスタをスイッチング素子として用い、信頼性の高いアクティブマトリクス型表示装置を作製することができる。また、同一基板上に画素用薄膜トランジスタと駆動回路用薄膜トランジスタとを形成し、かつ、それらを、それぞれの回路に合わせた構造として、アクティブマトリクス型表示装置を作製することができる。

本発明の一態様を示す断面工程図である。 本発明の一態様を示す断面工程図である。 一般的なアクティブマトリクス型液晶表示装置の一画素の回路図である。 本発明の一態様を示す断面工程図である。 本発明の一態様を示す断面図及び平面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図及び平面図である。 本発明の一態様を示す断面工程図である。 アクティブマトリクス型液晶表示装置のブロック図を説明する図である。 アクティブマトリクスの信号線駆動回路の構成を説明する図及び動作を説明するタイミングチャートである。 シフトレジスタの構成を示す回路図である。 シフトレジスタの回路図とその動作を説明するタイミングチャートである。 電子機器を示す図である。 アクティブマトリクス型液晶表示装置を説明する図である。 アクティブマトリクス型液晶表示装置を説明する図である。 アクティブマトリクス型液晶表示装置を説明する図である。 アクティブマトリクス型液晶表示装置を説明する図である。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、本明細書中の図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その説明は省略する場合がある。

（実施の形態１）
本実施の形態では、アクティブマトリクス型表示装置及びアクティブマトリクス型表示装置の作製方法の一形態を図１を用いて説明する。図１（Ｅ）には同一基板上に作製された異なる構造の２つの薄膜トランジスタの断面構造の一例を示す。

図１（Ｅ）に示す薄膜トランジスタ１２は、ボトムゲート構造の一つである。また、薄膜トランジスタ１３はボトムコンタクト型（逆コプラナ型とも呼ぶ）と呼ばれるボトムゲート構造の一つである。

画素に配置される薄膜トランジスタ１３は、絶縁表面を有する基板１上に、ゲート電極層３ａ、ゲート絶縁層４、チャネル形成領域を含む酸化物半導体層８ｂ、ソース電極層５ａ、及びドレイン電極層５ｂを含む。また、薄膜トランジスタ１３を覆い、酸化物半導体層８ｂの上面及び側面に接する酸化物絶縁層７ｂが設けられている。

また、画素に配置される薄膜トランジスタ１３はシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタも形成することができる。

なお、酸化物半導体層８ｂは、ソース電極層５ａ、及びドレイン電極層５ｂの上方に形成し、一部重なっている。また、酸化物半導体層８ｂは、ゲート絶縁層４を介してゲート電極層３ａと重なっている。画素に配置される薄膜トランジスタ１３のチャネル形成領域は、酸化物半導体層８ｂのうち、ソース電極層５ａの側面と、該側面と向かい合うドレイン電極層５ｂの側面とで挟まれる領域、即ち、ゲート絶縁層４と接し、且つゲート電極層３ａと重なる領域である。

また、薄膜トランジスタ１３は透光性を有する薄膜トランジスタとして高開口率を有する液晶表示装置を実現するためにソース電極層５ａ、及びドレイン電極層５ｂは、透光性を有する導電膜を用いる。

また、薄膜トランジスタ１３のゲート電極層３ａも透光性を有する導電膜を用いる。本明細書において、可視光に対して透光性を有する膜とは可視光の透過率が７５％以上１００％以下である膜厚を有する膜を指し、その膜が導電性を有する場合は透明の導電膜とも呼ぶ。また、可視光に対して半透明の導電膜を用いてもよい。可視光に対して半透明とは可視光の透過率が５０％以上７５％未満であることを指す。

また、駆動回路に配置される薄膜トランジスタ１２は絶縁表面を有する基板１上に、ゲート電極層２ａ、ゲート絶縁層４、酸化物半導体層６ａ、ソース電極層９ａ、及びドレイン電極層９ｂを含む。酸化物半導体層６ａは、少なくともチャネル形成領域８ａ、高抵抗ソース領域１１ａ、及び高抵抗ドレイン領域１１ｂを有する。また、チャネル形成領域８ａに接して酸化物絶縁層７ａが設けられている。ソース電極層９ａ、及びドレイン電極層９ｂ上には絶縁層１０が設けられる。

また、酸化物絶縁層７ｂと重なる酸化物半導体層６ａの第１領域１１ｃ、第２領域１１ｄは、チャネル形成領域８ａと同じ酸素過剰な状態であり、リーク電流の低減や、寄生容量を低減する機能も果たしている。また、絶縁層１０と接する酸化物半導体層６ａの第３領域１１ｅは、チャネル形成領域８ａと高抵抗ソース領域１１ａの間に設けられる。また、絶縁層１０と接する酸化物半導体層６ａの第４領域１１ｆは、チャネル形成領域８ａと高抵抗ドレイン領域１１ｂの間に設けられる。絶縁層１０と接する酸化物半導体層６ａの第３領域１１ｅ、及び第４領域１１ｆはオフ電流の低減を図ることができる。

一般に、チャネル保護型の薄膜トランジスタは、チャネル保護層と重なるようにソース電極層及びドレイン電極層を形成する。このような構造では、チャネル形成領域のチャネル長Ｌを短くするためにチャネル保護層の幅を狭くする必要がある。しかし、幅の狭いチャネル保護層上にソース電極層及びドレイン電極層を設けるとチャネル保護層上で、ソース電極層とドレイン電極層が短絡する恐れがある。本実施の形態では、チャネル保護層として機能する幅の狭い酸化物絶縁層７ａとソース電極層９ａ及びドレイン電極層９ｂが重ならない構成とすることで、上記の問題を克服できる。

なお、図１（Ｅ）では酸化物絶縁層７ａと、ゲート電極層２ａとがゲート絶縁層を介して重なる酸化物半導体層６ａの領域をチャネル形成領域と呼ぶこととする。従って、薄膜トランジスタ１２のチャネル長Ｌは、酸化物絶縁層７ａのチャネル長方向の長さと等しい。なお、図１（Ｅ）に示す断面図において酸化物絶縁層７ａは台形として示しており、薄膜トランジスタ１２のチャネル長Ｌは、その台形の底辺の長さである。

以下、図１（Ａ）、図１（Ｂ）、図１（Ｃ）、図１（Ｄ）、及び図１（Ｅ）を用い、同一基板上に薄膜トランジスタ１２及び薄膜トランジスタ１３を作製する工程を説明する。

まず、絶縁表面を有する基板１上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層２ａ、２ｂを形成する。なお、この工程はレジストマスクをインクジェット法で形成する方法で代用してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

ゲート電極層２ａ、２ｂを形成する導電膜としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素のいずれかを主成分とする金属、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。

基板１として、ガラス基板を用いる場合には、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられる。他にも、結晶化ガラスなどを用いることができる。

なお、一般に、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ_２Ｏ_３よりＢａＯを多く含むガラス基板を用いることが好ましい。

また、基板１として、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。

また、下地膜となる絶縁膜を基板１とゲート電極層２ａ、２ｂの間に設けてもよい。下地膜は、基板１からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により形成することができる。

次いで、ゲート電極層２ａ、２ｂを覆って透光性を有する導電膜を成膜した後、第２のフォトリソグラフィ工程によりゲート電極層３ａ、３ｂを形成する。本実施の形態では、配線抵抗を低減するため、画素部に配置されるゲート配線をゲート電極層２ｂと同じ金属導電膜で形成し、後に形成される酸化物半導体層とゲート絶縁層４を介して重なるゲート電極層３ａの材料を、透光性を有する導電膜で形成する。

次いで、ゲート電極層２ａ、２ｂ、３ａ、３ｂ上にゲート絶縁層４を形成する。ゲート絶縁層４は、プラズマＣＶＤ法又はスパッタリング法等の物理的気相成長（ＰＶＤ）法を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ_４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層４の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすればよい。

本実施の形態では、プラズマＣＶＤ法により厚さ１００ｎｍの酸化窒化珪素（ＳｉＯＮ（窒素濃度は酸素濃度より小さい）を用いてゲート絶縁層４を構成する。

なお、その上に形成される酸化物半導体層に水素が拡散することを防止する上では、ゲート絶縁層４中の水素濃度が十分に低いことが好ましい。そのためには、成膜材料や雰囲気に含まれる水素が非常に少ない、あるいは、全くない状態で行うことのできる、スパッタ法、レーザーアブレーション法（レーザースパッタ法ともいう）、真空蒸着法等の物理的気相成長（ＰＶＤ）法を用いることが好ましい。

次いで、ゲート絶縁層４上に、透光性を有する導電膜を形成した後、第３のフォトリソグラフィ工程によりソース電極層５ａ、及びドレイン電極層５ｂを形成する（図１（Ａ）参照。）。透光性を有する導電膜は、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができ、膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタ法を用いる場合、ＳｉＯ_２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。

次いで、第４のフォトリソグラフィ工程によりゲート絶縁層４を選択的にエッチングして、図１（Ｂ）に示されるような、ゲート電極層２ｂに達するコンタクトホールを形成する。

次いで、ゲート絶縁層４上に、膜厚５ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下の酸化物半導体膜を形成する。酸化物半導体膜の膜厚を５０ｎｍ以下と薄くすると、その後に脱水化または脱水素化のための加熱処理を行っても酸化物半導体膜を非晶質な状態に保てる。

酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。また、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。

また、スパッタ法を用いる場合、ＳｉＯ_２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物半導体膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませると、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することができるので好ましい。

本実施の形態では、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔ％］）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクルともいう）が軽減でき、膜厚分布も均一となるために好ましい。本実施の形態では、上記の条件により膜厚１５ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜する。

スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属導電膜を成膜する場合に用いられる。

また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。また、ターゲット材料よりスパッタされた元素とスパッタ雰囲気とを反応させる反応性スパッタ法もある。

また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。

また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。

酸化物半導体膜の作製には、これらの１つの方法を採用してもよい。なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層４の表面に付着している、水分、有機物、ゴミ等を除去することが好ましい。逆スパッタとは、ターゲット側ではなく、基板側にＲＦ電源を用いて電圧を印加して基板付近にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタは、酸化物半導体膜の成膜前に限らず、他の成膜工程の前に実施してもよい。

なお、本実施の形態では、第４のフォトリソグラフィ工程によりゲート絶縁層を選択的にエッチングしてゲート電極層２ｂに達するコンタクトホールを形成するが、特に限定されず、酸化物半導体膜をエッチングしてできる酸化物半導体層上にレジストマスクを形成し、ゲート電極層２ｂに達するコンタクトホールを形成してもよく、その場合には逆スパッタを行い、酸化物半導体層及びゲート絶縁層４の表面に付着しているレジスト残渣などを除去することが好ましい。

また、ゲート絶縁層上に酸化物半導体膜を成膜した後、酸化物半導体膜上にレジストマスクを形成し、ゲート電極層２ｂに達するコンタクトホールを形成した後、レジストマスクを除去し、その後、酸化物半導体膜上に再度レジストマスクを形成し、酸化物半導体膜を選択的にエッチングして島状の酸化物半導体層に加工する工程としてもよい。

本実施の形態では、第４のフォトリソグラフィ工程によりゲート絶縁層４を選択的にエッチングしてゲート電極層２ｂに達するコンタクトホールを形成するため、コンタクト形成後に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において加熱処理（４００℃以上）を行い、ゲート絶縁層４に含まれる水素及び水などの不純物を除去した後、酸化物半導体膜を成膜することが好ましい。

次いで、酸化物半導体膜を第５のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。酸化物半導体膜のエッチングは、ウェットエッチングでもドライエッチングでもよい。

ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、塩化硼素（ＢＣｌ_３）、塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。

また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、弗化硫黄（ＳＦ_６）、弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。

ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液を用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。

また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。

所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。

次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上７００℃未満、好ましくは４２５℃以上とする。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うとよい。

ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、冷却することにより酸化物半導体層への水や水素の再混入を防ぐ。本実施の形態では、酸化物半導体層の脱水化または脱水素化を行う加熱温度から、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度よりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、希ガス雰囲気（例えば、ヘリウム、ネオン、アルゴン等）下において脱水化または脱水素化を行ってもよい。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

なお、第１の加熱処理においては、雰囲気の窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素、炭化水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶膜または多結晶膜となる場合もある。また、微結晶膜の場合は、結晶成分の全体に占める割合が８０％以上（好ましくは９０％以上）であって、隣接する微結晶粒同士が接するように充填されているものが好ましい。また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層の全てが非晶質状態となる場合もある。

第１の加熱処理後は、酸化物半導体層６ａ、６ｂは酸素欠乏型となって低抵抗化する（図１（Ｂ）参照。）。すなわち、第１の加熱処理後は、成膜直後の酸化物半導体膜よりもキャリア濃度が高まり、好ましくは１×１０^１８／ｃｍ^３以上のキャリア濃度を有する酸化物半導体層６ａ、６ｂとなる。

また、第１の加熱処理の条件、またはゲート電極層３ａ、３ｂの材料によっては、ゲート電極層３ａ、３ｂは結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、ゲート電極層３ａ、３ｂとして、酸化インジウムスズ膜を用いる場合は４５０℃、１時間の第１の熱処理で結晶化し、ゲート電極層３ａ、３ｂとして、酸化珪素を含む酸化インジウムスズ膜を用いる場合は結晶化しない。

また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱処理装置から基板を取り出し、第５のフォトリソグラフィ工程を行う。第１の加熱処理の結果、酸化物半導体のエッチングレートが低下することがある。

次いで、ゲート絶縁層４、及び酸化物半導体層６ａ、６ｂ上に、スパッタ法で酸化物絶縁膜を形成した後、第６のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って酸化物絶縁層７ａ、７ｂを形成し、その後レジストマスクを除去する（図１（Ｃ）参照。）。この段階で、酸化物半導体層６ａ、６ｂには、酸化物絶縁層７ａ、７ｂと接する領域が形成され、この領域のうち、ゲート電極層２ａとゲート絶縁層４を介して酸化物絶縁層７ａと重なる領域がチャネル形成領域８ａとなる。また、酸化物半導体層の周縁及び側面を覆う酸化物絶縁層７ｂと重なる第１領域１１ｃ、第２領域１１ｄも形成される。また、第６のフォトリソグラフィ工程によりゲート電極層２ｂに達するコンタクトホールの形成と、ドレイン電極層５ｂに達するコンタクトホールの形成も行う。

酸化物絶縁膜は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化物絶縁膜に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。本実施の形態では、酸化物絶縁膜として酸化珪素膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。

例えば、珪素ターゲットを用いて、酸素、及び希ガス雰囲気下でスパッタリング法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層６ａ、６ｂに接して形成する酸化物絶縁膜は、水分や、水素イオンや、ＯＨ⁻などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。

本実施の形態では、純度が６Ｎであり、柱状多結晶硼素ドープの珪素ターゲット（抵抗率０．０１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパッタ法により成膜する。膜厚は３００ｎｍとする。

次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物絶縁層７ｂと重なる酸化物半導体層６ａの端部と、酸化物絶縁層７ａと重なる酸化物半導体層６ａの一部が酸化物絶縁層と接した状態で加熱される。

第２の加熱処理を行うと、酸化物絶縁層と重ならない酸化物半導体層の一部は露出した状態で加熱される。酸化物半導体層６ａが露出している状態で、窒素、または不活性ガス雰囲気下で加熱処理を行うと、その部分はさらに低抵抗化することができる。また、酸化物絶縁層７ａ、７ｂに接した部分は、酸素が供給され（酸素過剰となり）高抵抗化（Ｉ型化）することができる。なお、酸化物絶縁層７ａは酸化物半導体層６ａのチャネル形成領域となる領域上に接して設けられ、チャネル保護層として機能する。

なお、第２の加熱処理を行うタイミングは、第６のフォトリソグラフィ工程の終了直後に限定されず、第６のフォトリソグラフィ工程よりも後の工程であれば特に限定されない。

次いで、ゲート絶縁層４、酸化物絶縁層７ａ、７ｂ、及び酸化物半導体層６ａ上に、導電膜を形成した後、第７のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってソース電極層９ａ、及びドレイン電極層９ｂを形成する（図１（Ｄ）参照）。

また、図１（Ｄ）に示すように、ゲート電極層２ｂに電気的に接続する接続電極層９ｃと、ドレイン電極層５ｂと電気的に接続する接続電極層９ｄも形成する。導電膜の成膜方法は、スパッタ法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。

導電膜としては、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いる。導電膜は、上述した元素を含む単層に限定されず、二層以上の積層を用いることができる。本実施の形態では、チタン膜（膜厚１００ｎｍ）とアルミニウム膜（膜厚２００ｎｍ）とチタン膜（膜厚１００ｎｍ）の３層構造の導電膜を形成する。また、Ｔｉ膜に変えて窒化チタン膜を用いてもよい。

また、第７のフォトリソグラフィ工程においては、酸化物半導体層上に接する導電膜のみを選択的に除去する部分がある。従って、酸化物半導体層上に接する導電膜のみを選択的に除去するため、アルカリ性のエッチャントとしてアンモニア過水（例えば、過酸化水素：アンモニア：水＝５：２：２の混合液）などを用いれば、金属導電膜を選択的に除去し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体からなる酸化物半導体層を残存させることができる。

なお、ソース電極層９ａ、ドレイン電極層９ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

以上の工程を経ることによって、酸化物半導体層６ａ、６ｂを低抵抗化し、その低抵抗化された領域の一部を選択的に酸素過剰な状態とする。その結果、酸化物絶縁層７ａと接するチャネル形成領域８ａはＩ型となり、酸化物半導体層６ａのうち酸化物絶縁層７ｂに接する第１領域１１ｃ、第２領域１１ｄはＩ型となり、ソース電極層９ａに重なる高抵抗ソース領域１１ａと、ドレイン電極層９ｂに重なる高抵抗ドレイン領域１１ｂとが自己整合的に形成される。

なお、酸化物半導体層の膜厚に応じて高抵抗ソース領域１１ａ、高抵抗ドレイン領域１１ｂの形成範囲は異なる。酸化物半導体層の膜厚が例えば１５ｎｍ以下である場合、ソース電極層、ドレイン電極層、又は導電層と重なる部分は、全てＮ型（Ｎ⁻）の領域となるが、酸化物半導体層の膜厚が例えば３０ｎｍ〜５０ｎｍである場合、ソース電極層、ドレイン電極層、又は導電層と重なる部分は、ソース電極層、ドレイン電極層、又は導電層の近傍の部分にＮ型の領域が形成され、Ｎ型の領域の下にはＩ型の領域が形成されることがある。

また、高抵抗ドレイン領域１１ｂ（または高抵抗ソース領域１１ａ）を形成することにより、駆動回路を形成した際の信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域１１ｂを形成することで、ドレイン電極層から高抵抗ドレイン領域１１ｂ、チャネル形成領域にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層に高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層とドレイン電極層との間に高電界が印加されても高抵抗ドレイン領域（または高抵抗ソース領域）がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすることができる。

また、高抵抗ドレイン領域１１ｂ（または高抵抗ソース領域１１ａ）を形成することにより、駆動回路を形成した際のチャネル形成領域８ａでのリーク電流の低減を図ることができる。

次いで、酸化物絶縁層７ａ、７ｂ、ソース電極層９ａ、ドレイン電極層９ｂ、接続電極層９ｃ、及び接続電極層９ｄ上に絶縁層１０を形成する（図１（Ｅ）参照）。絶縁層１０としては、窒化珪素膜、窒化酸化珪素膜、または窒化アルミニウムなどを用いる。本実施の形態では、ＲＦスパッタ法を用いて窒化珪素膜の絶縁層１０を形成する。

以上の工程により、同一基板上に２種類の薄膜トランジスタ、チャネル保護型の薄膜トランジスタ１２、ボトムコンタクト型の薄膜トランジスタ１３を作製することができる。

チャネル保護型の薄膜トランジスタ１２は、酸化物絶縁層７ａの幅を狭くすると、チャネル長Ｌを０．１μｍ以上２μｍ以下と短くでき、動作速度の速い薄膜トランジスタを実現できる。また、ボトムコンタクト型の薄膜トランジスタ１３は、チャネル保護型の薄膜トランジスタ１２よりもチャネル長が長く、オフ電流の低減された薄膜トランジスタを実現する。さらに、ボトムコンタクト型の薄膜トランジスタ１３は、接続電極層９ｄ以外は、透光性を有する材料で構成されている。

アクティブマトリクス型表示装置を作製する場合、１つの画素に複数の薄膜トランジスタを配置することもある。例えば、画素選択薄膜トランジスタに電気的に接続して、画素電極や保持容量に接続する別の薄膜トランジスタが設けられることもある。そのような薄膜トランジスタは、チャネル長Ｌを５５μｍ、チャネル幅Ｗを２０μｍとし、一方、画素選択用薄膜トランジスタは、チャネル長Ｌを２５μｍ、チャネル幅Ｗを６０μｍとするとよい。なお、チャネル長方向のソース電極層とゲート電極層の重なる幅は、５μｍとし、チャネル長方向のドレイン電極層とゲート電極層の重なる幅は、５μｍとする。いずれの薄膜トランジスタもボトムコンタクト型の薄膜トランジスタ１３の構造を用いるとよい。

上記のように１つの画素に複数の薄膜トランジスタを設ける場合、画素に接続する薄膜トランジスタのソース電極層と電気的に接続する電源供給線を設け、その電源供給線は、ゲート配線と交差し、且つ、金属導電膜からなる接続電極層９ｃと同じ材料、同じ工程で形成してもよい。或いは、電源供給線は、ソース配線と交差し、且つ、ゲート電極層２ｂと同じ材料、同じ工程で形成してもよい。

また、同一基板上に駆動回路を形成する場合、例えば、チャネル保護型の薄膜トランジスタ１２を用い、チャネル長Ｌを２μｍ、チャネル幅Ｗを５０μｍとするとよい。なお、チャネル長方向の第３領域１１ｅの幅と第４領域１１ｆの幅はそれぞれ２μｍとするとよい。また、チャネル長方向のソース電極層とゲート電極層の重なる幅は、２μｍとし、チャネル長方向のドレイン電極層とゲート電極層の重なる幅は、２μｍとするとよい。

同一基板上に複数種の回路、本実施の形態では駆動回路と画素部を形成し、駆動回路と画素部の特性にそれぞれ合わせ、チャネル保護型の薄膜トランジスタ１２、またはボトムコンタクト型の薄膜トランジスタ１３を用いることによって最適化を図ることができる。

以上でアクティブマトリクス回路が完成する。以後、これを用いた液晶表示装置の作製工程を図２（Ａ）および（Ｂ）を用いて説明する。

まず、図１（Ｅ）まで作製された基板の、窒化珪素膜の絶縁層１０上に平坦化絶縁層１４を形成する。平坦化絶縁層１４は液晶表示を均一におこなうために液晶層の厚さを均一にする目的で設けるもので、駆動回路には設ける必要はない。本実施の形態では、図２（Ａ）に示すように、駆動回路部分には設けない構成とする。

しかしながら、平坦化絶縁層を形成するに際して、スピンコート法のような方法で基板全面に形成した場合には、その後、駆動回路部分の平坦化絶縁層をフォトリソグラフィー法等の方法でパターニングしてエッチングする必要が生じる。したがって、そのような場合には、プロセスを簡略化する目的で、あえて、駆動回路部分の平坦化絶縁層を残しておいてもよい。

一方で、平坦化絶縁層のパターニングはそれほどの精度を要求されないので、プロセス的に歩留まりの低下につながらないと判断されるのであれば、その後に形成される透光性導電材料を駆動回路部の薄膜トランジスタのバックゲートとしても利用できる。

本発明の一態様においては、画素領域の薄膜トランジスタや配線の一部も透光性を有する材料を使用して構成しているが、そのメリットを最大限に享受するためには、この後に形成する画素電極層の面積も可能な限り大きくすることが好ましい。すなわち、薄膜トランジスタや配線上に画素電極層が設けられる構造となる。

しかしながら、そのような構造においては、薄膜トランジスタと画素電極層間あるいは配線と画素電極層間の寄生容量が問題となる。したがって、平坦化絶縁層の材料や厚さの選択には注意しなければならない。すなわち、平坦化絶縁層は可能な限り厚く、その比誘電率は可能な限り小さいことが好ましい。

平坦化絶縁層を構成する材料としては、例えば、ポリイミド、アクリル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。

なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。

平坦化絶縁層１４の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）等の成膜方法や、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等の器具を用いることができる。

また、厚さは５００ｎｍ以上２０μｍ以下とするとよい。本実施の形態では、平坦化絶縁層１４として感光性のアクリルを用い、厚さ５μｍとして形成する。第８のフォトリソグラフィ工程を行い、平坦化絶縁層１４、酸化物絶縁層７ｂ及び絶縁層１０のエッチングによりソース電極層５ａに達するコンタクトホールを形成する。

次に、透光性を有する導電膜を成膜し、第９のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極層１５ａ、他の画素電極層１５ｂとこれに隣接する画素の画素電極層１５ｃを平坦化絶縁層１４上に、さらには、駆動回路部の薄膜トランジスタのバックゲートとなる導電層１５ｄを絶縁層１０に、それぞれ形成する。図２（Ａ）に示されるように、画素電極層１５ｂと１５ｃは、金属の配線であるゲート電極層２ｂ上で分離するようにする。このようにすることで表示部分に入射する光を極力遮ることなく表示に利用することができる。

導電層１５ｄを酸化物半導体層のチャネル形成領域８ａと重なる位置に設けることによって薄膜トランジスタの信頼性を向上させることできる。一般に薄膜トランジスタの信頼性を調べるためには、バイアス−熱ストレス試験（以下、ＢＴ試験という）をおこなう。この試験前後において、しきい値電圧の変化が小さいものは信頼性が高い薄膜トランジスタである。上記の構造の薄膜トランジスタでは、そうでないものと比較して、ＢＴ試験前後における薄膜トランジスタのしきい値電圧の変化量を低減することができる。なお、導電層１５ｄは、電位がゲート電極層２ａと同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。

例えば、導電層１５ｄの電位はＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。さらには、基板間あるいは基板内で、薄膜トランジスタのしきい値が異なる場合には、この導電層１５ｄの電位を調節することにより、しきい値の調整をおこなうことができる。

その後、ポリイミドにより配向膜として機能する保護層１６を形成する。かくして、表示装置のアクティブマトリクス側の基板が完成する。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。

アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する端子を設ける。この端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。

以下では、対向基板３０の作製方法を説明する。ガラス基板１７にカラーフィルタ層１８を形成する。カラーフィルタは画素に応じて塗り分けられるのであるが、ここでは、一体として図示する。ガラス基板１７としては、アクティブマトリクス基板の基板１に利用する上で適切なものとして示したものから選択すればよい。さらに、透光性導電材料により、対向電極１９、およびポリイミドにより配向膜として機能する保護膜２０を形成する。

かくして、対向基板３０が得られる。その後、アクティブマトリクス基板表面の保護層１６と対向基板３０の保護膜２０の表面にラビング処理を行い、液晶が配向するようにする。その後、基板間に液晶材料による液晶層２１を挟持して貼り合わせる。

貼り合わせに際しては、基板１と対向基板３０とを、液晶表示装置のセルギャップを調節するスペーサ（図示せず）を介し、液晶層２１を挟持してシール材（図示せず）によって貼り合わせる。上記貼り合わせの工程は減圧下で行ってもよい。

シール材としては、代表的には可視光硬化性、紫外線硬化性または熱硬化性の樹脂を用いるのが好ましい。代表的には、アクリル樹脂、エポキシ樹脂、アミン樹脂などを用いることができる。また、光（代表的には紫外線）重合開始剤、熱硬化剤、フィラー、カップリング剤を含んでもよい。

液晶層２１は、空隙に液晶材料を封入して形成する。液晶層２１の形成法としては、基板１と対向基板３０とを貼り合わせる前に滴下するディスペンサ法（滴下法）を用いてもよいし、基板１と対向基板３０とを貼り合わせてから毛細管現象を用いて液晶を注入する注入法を用いることができる。

液晶材料としては特に限定はなく、種々の材料を用いることができる。また、液晶材料としてブルー相を示す材料を用いると配向処理を不要とすることができる。

基板１の外側に偏光板２２ａを、対向基板３０の外側に偏光板２２ｂを設けて、本実施の形態における透過型の液晶表示装置を作製することができる（図２（Ｂ）参照）。

また、本実施の形態では図示しないが、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。

アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。

液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。

また、通常の垂直同期周波数を１．５倍以上、好ましくは２倍以上にすることで応答速度を改善するとともに各フレーム内の分割された複数フィールド毎に書き込む階調を選択する、所謂、倍速駆動と呼ばれる駆動技術もある。

また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム内で間欠点灯駆動する駆動技術もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。

これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。

また、本実施の形態で示した薄膜トランジスタを電子ペーパーに応用することもできる。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。

電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。

このように、電気泳動ディスプレイは、誘電率の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。

上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。

また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。アクティブマトリクス基板としては、例えば、本実施の形態に記載された薄膜トランジスタ回路を有するアクティブマトリクス基板を用いることができる。

なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。

図１７は、本実施の形態の薄膜トランジスタを用いたアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ１３は、本実施の形態で示す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。それ以外に、他の実施の形態で示す薄膜トランジスタも用いることもできる。なお、図１７においては、特に断らない限り、図１もしくは図２と同じものを指す場合には同じ符号を使用する。

図１７の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。

薄膜トランジスタ１３はボトムゲート構造の薄膜トランジスタであり、半導体層と接する酸化物絶縁層７ｂに覆われている。薄膜トランジスタ１３のソース電極層又はドレイン電極層はアクティブマトリクスの画素電極層１５ｇと、平坦化絶縁層１４に形成する開口で接しており電気的に接続している。アクティブマトリクスの画素電極層１５ｇと対向基板２０１の電極層２０２との間には黒色領域２０５ａ及び白色領域２０５ｂを有し、周りに液体で満たされているキャビティ２０６を含む球形粒子２０４が設けられており、球形粒子２０４の周囲は樹脂等の充填材２０３で充填されている。対向基板２０１の電極層２０２は、薄膜トランジスタ１３と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第２の電極層２０２と共通電位線とを電気的に接続することができる。

また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能である。

以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる。

このように、さまざまな液晶表示装置を酸化物半導体を用いた薄膜トランジスタで形成することにより、製造コストを低減することができる。特に、上記方法によって、酸化物半導体層に接して酸化物絶縁膜を形成することによって、安定した電気特性を有する薄膜トランジスタを作製し、提供することができる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を提供することができる。

特に、薄膜トランジスタ１３のチャネル形成領域の半導体層は高抵抗領域であるので、薄膜トランジスタの電気特性は安定化し、オフ電流の増加などを防止することができる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置とすることが可能となる。

また、薄膜トランジスタは静電気などにより破壊されやすいため、画素部または駆動回路と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することが好ましい。

例えば、保護回路は画素部と、走査線入力端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回路を配設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、画素トランジスタなどが破壊されないように構成される。

そのため、保護回路にはサージ電圧が印加されたときに、共通配線に電荷を逃がすように構成する。また、保護回路は、走査線に対して並列に配置された非線形素子によって構成される。非線形素子は、ダイオードのような二端子素子又はトランジスタのような三端子素子で構成される。例えば、画素部の薄膜トランジスタ１３と同じ工程で形成することも可能であり、また、ゲート端子とドレイン端子を接続することによりダイオードと同様の特性を持たせることができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、アクティブマトリクス型液晶表示装置に、本発明の薄膜トランジスタに用いられる配線層を利用して透明な保持容量を形成する場合について説明する。

図３には、一般的なアクティブマトリクス型液晶表示装置のひとつの画素３１の回路図を示す。ここで、配線３６はゲート線、列（ロウ）線もしくは走査線とよばれる配線で、画素の選択トランジスタ３２のスイッチングをおこなうのに利用する。また、配線３５はソース線、行（コラム）線、もしくはデータ線とよばれる配線で、画素にデータを送るのに利用する。

当該画素のトランジスタ３２は配線３６に信号が送られた状態でオン状態となり、それ以外はオフ状態となる。オン状態の間はトランジスタ３２のソースとドレイン間を電流が流れるが、オフ状態では電流が遮断される。この特性を利用して、トランジスタ３２をオン状態となっている間に、配線３５に信号を流すと、その信号はトランジスタ３２を通過して、液晶素子３３に蓄積される。液晶素子３３は一種のコンデンサであり、対向基板３８との間に保持される電荷によって生じる電圧によって透光性が変化する。この状態でトランジスタ３２をオフ状態とすると、液晶素子３３の電圧はある程度一定に保たれる。

液晶素子に保持された電荷はトランジスタ３２がオフ状態である場合、一定に保持されることが望ましいが、実際には、液晶材料やトランジスタによるリーク電流があるため、時間の経過とともに減少する。このことは表示のちらつき等の原因となる。そのため、実際のアクティブマトリクス型液晶表示装置においては、保持容量３４を設け、電荷の減少による影響を極力低減するようになっている。

保持容量３４はコンデンサであり、その一方の端子は、容量線３７を介して、一定の電位に保たれるように設計されている。図３では、容量線３７は配線３５と平行に配置されているように示してあるが、配線３６と平行に配置しても、あるいは、他の行の画素のゲート線を利用しても構わない。

従来、保持容量３４は金属材料を用いることが一般的であったため、開口率の低下の一因となっていた。また、保持容量を透光性導電材料で形成する試みもあるが、従来のアクティブマトリクス型液晶表示装置においては、二層以上の透光性導電層を形成するには、別途、積層とフォトリソグラフィ、エッチングの工程が必要であるため生産性の低下を招いていた。

これに対し、本発明の一態様では、画素電極層以外の透光性導電材料を少なくとも二層用いるのであるから、これを用いて保持容量を形成すれば、特に追加の工程を必要とせず、透光性の保持容量が得られる。以下に、図４を用いて、その作製工程を説明するが、基本的な作製方法は、保持容量の形成以外、実施の形態１と同じであるので、材料や処理方法等の詳細については省略する。また、図１と同じものを指す場合にはそれらの符号は図１のものを用いる。それらについては、実施の形態１を参照すればよい。また、一部の配線の加工、コンタクトホールの形成等も図４には示さないが、実施の形態１および図１と同様におこなわれるものと理解すればよい。

まず、実施の形態１と同様に、絶縁表面を有する基板１上に金属性の導電膜を形成した後、第１のフォトリソグラフィ工程によりアクティブマトリクスの駆動回路の薄膜トランジスタのゲート電極層２ａを形成する。

次いで、ゲート電極層２ａを覆って透光性を有する導電膜を成膜した後、第２のフォトリソグラフィ工程によりアクティブマトリクスの画素の薄膜トランジスタのゲート電極層３ｄ、および保持容量の一方の電極となる電極層３ｃを形成する。

次いで、ゲート電極層２ａ、３ｄおよび電極層３ｃ上にゲート絶縁層４を形成する。ゲート絶縁層４上に、透光性を有する導電膜を形成した後、第３のフォトリソグラフィ工程により画素の薄膜トランジスタのソース電極層５ｄ、及びドレイン電極層５ｅ、さらに保持容量のもう一方の電極となる電極層５ｃを形成する（図４（Ａ）参照）。

かくして、電極層３ｃと電極層５ｃにより、コンデンサが形成される。このコンデンサの誘電体は、薄膜トランジスタのゲート絶縁物として用いられるゲート絶縁層４である。薄膜トランジスタのゲート絶縁物は一般に、誘電率が高く、かつ、薄い方が望ましいのであるが、その目的は保持容量とも概ね一致する。もっとも、保持容量はリーク電流の少ないことが望まれるので、それに適した厚さ、材料が求められる。

次いで、第４のフォトリソグラフィ工程によりゲート絶縁層４を選択的にエッチングして、図１（Ｂ）に示されるような、ゲート電極層２ｂに達するコンタクトホールを形成するが、この工程は図４では図示しない。

次いで、ゲート絶縁層４上に、膜厚５ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下の酸化物半導体膜を形成する。酸化物半導体膜の厚さを５０ｎｍ以下とすると、その後に脱水化または脱水素化のための加熱処理を行っても酸化物半導体膜は非晶質な状態を維持できる。

次いで、図４（Ｂ）に示すように、酸化物半導体膜を第５のフォトリソグラフィ工程により島状の酸化物半導体層６ａ、６ｃに加工する。酸化物半導体膜のエッチングは、ウェットエッチングでもドライエッチングでもよい。次いで、実施の形態１で示したような酸化物半導体層の脱水化または脱水素化を行う。

次いで、ゲート絶縁層４、及び酸化物半導体層６ａ、６ｃ、ソース電極層５ｄ、及びドレイン電極層５ｅ、さらに保持容量のもう一方の電極となる電極層５ｃ上に、スパッタ法で酸化物絶縁膜を形成した後、第６のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って酸化物絶縁層７ａ、７ｂを形成し、その後レジストマスクを除去する（図４（Ｃ）参照）。

次いで、ゲート絶縁層４、酸化物絶縁層７ａ、７ｂ、及び酸化物半導体層上に、金属性の導電膜を形成した後、第７のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってソース電極層９ａ、及びドレイン電極層９ｂを形成する（図４（Ｄ）参照）。また、図４（Ｄ）に示すように、電極層５ｃに電気的に接続する接続電極層９ｇと、画素の薄膜トランジスタのソース電極層５ｄと電気的に接続する接続電極層９ｆとドレイン電極層５ｅと電気的に接続する接続電極層９ｅも形成する。

次いで、酸化物絶縁層７ａ、７ｂ、ソース電極層９ａ、ドレイン電極層９ｂ、接続電極層９ｅ、９ｆ、９ｇ上に絶縁層１０を形成する（図４（Ｅ）参照）。

以上の工程により、同一基板上に駆動回路に用いるチャネル保護型の薄膜トランジスタ１２、画素に用いるボトムコンタクト型の薄膜トランジスタ４２，および、画素の保持容量４１を作製することができる。

以上の工程では、画素の薄膜トランジスタのドレイン電極層に接続する接続電極層９ｅを設けた点で図１で示される薄膜トランジスタと構造が異なるが、このことによる工程の増加はない。ここに、接続電極層９ｅを設けた理由は、本実施の形態の保持容量の接続のためである。詳細については後で述べる。

また、図４（Ｅ）においては、接続電極層９ｇが、保持容量４１の大部分をしめるように大きく書かれているが、これが必要な部分はごく限られるので、保持容量の大部分は透光性の材料で形成できる。

本実施の形態で作製する保持容量においては、一方の電極層３ｃは画素の薄膜トランジスタのゲート電極層３ｄと同じ層に形成され、他方の電極層５ｃに接続する接続電極層９ｇは、画素の薄膜トランジスタのドレイン側の接続電極層９ｅと同じ層に形成される。図１より明らかなように、ゲート電極層３ｂ（図４のゲート電極層３ｄと同じ）は、金属の材料によるゲート電極層２ｂ（ゲート配線層）と接続されている。したがって、例えば、ゲート電極層３ｄを図１のゲート電極層２ｂ（ゲート配線層）と同じ層の配線層と接続させ、これを図３の容量線３７としてもよい。この場合には、図３に示されるのとは異なり、容量線は配線３６と平行になるように構成すればよい。なお、この場合には、画素の薄膜トランジスタのドレイン電極層に接続する接続電極層９ｅを設けなくてもよい。

また、電極層５ｃに接続する接続電極層９ｇは画素の薄膜トランジスタのソース側の接続電極層９ｆと同じ層であり、接続電極層９ｆは、そのまま図３の配線３５になるので、図３の容量線３７と同様に、配線３５と平行に配置することもできる。この場合、他方の電極層５ｃは薄膜トランジスタのドレイン電極層５ｅに接続される必要がある。このことは、接続電極層９ｅと同じ層であり、図１において接続電極層９ｃで示される配線が、金属性のゲート電極層２ｂを介して、電極層３ｃと同じ層のゲート電極層３ｂと接続していることから、容易に達成されることは明らかである。

以上のような保持容量を有するアクティブマトリクス型の液晶表示装置について、さらに、配線交差部及び容量部（保持容量）も図示して説明する。図６は実施の形態１における平坦化絶縁層を形成する前の基板の状態を示す断面図である。なお、図１や図２と同じものを指す場合には同じ符号を用いて説明する。

図６において、画素の薄膜トランジスタは、ボトムコンタクト型の薄膜トランジスタ１３である。画素部において、図６に示すように電極層３ｃおよび電極層５ｃよりなる保持容量が形成される。図６に示す保持容量は、ゲート絶縁層４を誘電体とする。

また、配線交差部においては、図６に示すように寄生容量を低減するため、ゲート配線層２ｃとソース配線層９ｈとの間には、ゲート絶縁層４及び酸化物絶縁層７ｂを積層する構成としている。なお、図６ではゲート配線層２ｃを金属導電膜とする例を示したが、配線抵抗が問題とならない場合、あるいはシート抵抗が十分に小さい材料（例えば、銀ナノワイヤー等）であれば、薄膜トランジスタ１３のゲート電極層３ａと同じ透光性を有する導電膜を用いて形成することもできる。

次に、上記の薄膜トランジスタを用いて、実施の形態１とは異なるＶＡ型（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ型、 垂直配向型）の液晶表示装置について、図１４乃至図１６を用いて説明する。

図１４は、ＶＡ型液晶表示パネルの画素構造を示している。図１５は対向電極の構成を示している。また、図１６は、ひとつの画素の回路図である。以下の説明ではこれらの図面を参照して説明する。

この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極に薄膜トランジスタが接続されている。各薄膜トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。

薄膜トランジスタ６２８と薄膜トランジスタ６２９は、共に配線６９０、配線６１６と接続している。画素電極６２４はコンタクトホール６２３において、配線６１８で薄膜トランジスタ６２８と接続している。また、画素電極６２６はコンタクトホール６２７において、配線６１９で薄膜トランジスタ６２９と接続している。薄膜トランジスタ６２８のゲート配線６０２と、薄膜トランジスタ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線６１６は、薄膜トランジスタ６２８と薄膜トランジスタ６２９で共通に用いられている。また、画素電極と並列に、本実施の形態で示した保持容量のための配線を設けてもよい。薄膜トランジスタ６２８と薄膜トランジスタ６２９は本実施の形態で示す薄膜トランジスタ以外に、他の実施の形態で示す薄膜トランジスタを適宜用いてもよい。

画素電極６２４と画素電極６２６の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成されている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、薄膜トランジスタ６２８及び薄膜トランジスタ６２９により異ならせることで、液晶の配向を制御している。この画素構造の等価回路を図１６に示す。薄膜トランジスタ６２８はゲート配線６０２と接続し、薄膜トランジスタ６２９はゲート配線６０３と接続している。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、薄膜トランジスタ６２８と薄膜トランジスタ６２９の動作タイミングを異ならせることができる。

図１５に対向基板側の構造を示す。対向基板には、実施の形態１および図２（Ｂ）で示したように、カラーフィルタ層と対向電極が形成されている。なお、液晶の配向乱れを防ぐためにカラーフィルタ層と対向電極の間に平坦化膜を設けることが望ましい。図１５に示す対向電極６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極６２４及び画素電極６２６側のスリットとを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げることができる。

画素電極６２４と液晶層と対向電極６４０が重なり合うことで、第１の液晶素子６５１が形成されている。また、画素電極６２６と液晶層と対向電極６４０が重なり合うことで、第２の液晶素子６５２が形成されている。すなわち、一画素に第１の液晶素子６５１と第２の液晶素子６５２が設けられたマルチドメイン構造である。

（実施の形態３）
本実施の形態では、アクティブマトリクス型液晶表示パネルの外観及び断面について、図７を用いて説明する。図７（Ａ）は、薄膜トランジスタよりなるアクティブマトリクス回路を有する第１の基板と第２の基板（対向基板）との間に液晶をシール材によって封止した、パネルの平面図であり、図７（Ｂ）は、図７（Ａ）のＨ−Ｉにおける断面図に相当し、図２（Ｂ）で示される構造を含んでいる。

第１の基板７１上に設けられた画素部７２、信号線駆動回路７３ａ、７３ｂ、及び走査線駆動回路７４ａ、７４ｂを囲むようにして、シール材７５が設けられている。また画素部７２、信号線駆動回路７３ａ、７３ｂ、及び走査線駆動回路７４ａ、７４ｂの上に第２の基板７６が設けられている。よって画素部７２、信号線駆動回路７３ａ、７３ｂ、及び走査線駆動回路７４ａ、７４ｂは、第１の基板７１とシール材７５と第２の基板７６とによって、液晶７８と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。

また第１の基板７１上に設けられた画素部７２、信号線駆動回路７３ａ、７３ｂ、及び走査線駆動回路７４ａ、７４ｂは、薄膜トランジスタを複数有しており、図７（Ｂ）では、画素部７２に含まれる薄膜トランジスタ８０と、信号線駆動回路７３ａに含まれる薄膜トランジスタ７９とを例示している。さらに、画素部７２には保持容量８１も例示している。これらは、実施の形態１もしくは２に記載されているものを用いればよい。各トランジスタ等の構成についてもそれらの記載を参考にすればよい。

信号線駆動回路７３ａ、７３ｂ、走査線駆動回路７４ａ、７４ｂ、または画素部７２に与えられる各種信号及び電位は、ＦＰＣ７７ａ、７７ｂから供給されている。

接続端子電極８２は、画素電極層８３と同じ導電膜から形成され、端子電極８４は、薄膜トランジスタ７９のソース電極層及びドレイン電極層と同じ導電膜から形成されている。

接続端子電極８２は、ＦＰＣ７７ａが有する端子と、異方性導電膜８５を介して電気的に接続されている。

信号線駆動回路７３ａ、７３ｂ、及び走査線駆動回路７４ａ、７４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、図７の構成に限定されない。

上記のようなアクティブマトリクス型液晶装置の端子部の構成の一例を図５に示す。なお、図５において、図１、図２、図６と同じ箇所には同じ符号を用いて説明する。

図５（Ａ１）、図５（Ａ２）は、ゲート配線端子部の断面図及び上面図をそれぞれ図示している。図５（Ａ１）は図５（Ａ２）中のＣ１−Ｃ２線に沿った断面図に相当する。図５（Ａ１）において、絶縁層１０と保護層１６の積層上に形成される導電層１５ｅは、入力端子として機能する接続用の端子電極である。また、図５（Ａ１）において、端子部では、ゲート配線層２ｃと同じ材料で形成される第１の端子２ｄと、ソース配線層９ｈと同じ材料で形成される接続電極層９ｉとがゲート絶縁層４を介して重なり、導電層１５ｅで導通させている。また、導電層１５ｅは、画素電極層１５ａと同じ透光性を有する材料、同じ工程で形成することができる。

また、図５（Ｂ１）、及び図５（Ｂ２）は、ソース配線端子部の断面図及び上面図をそれぞれ図示している。また、図５（Ｂ１）は図５（Ｂ２）中のＣ３−Ｃ４線に沿った断面図に相当する。図５（Ｂ１）において、絶縁層１０と保護層１６の積層上に形成される導電層１５ｆは、入力端子として機能する接続用の端子電極である。また、図５（Ｂ１）において、端子部では、ゲート配線層２ｃと同じ材料で形成される電極層２ｅが、ソース配線と電気的に接続される第２の端子９ｊの下方にゲート絶縁層４を介して重なる。電極層２ｅは第２の端子９ｊとは電気的に接続しておらず、電極層２ｅを第２の端子９ｊと異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第２の端子９ｊは、絶縁層１０及び保護層１６を介して導電層１５ｆと電気的に接続している。また、導電層１５ｆは、画素電極層１５ａと同じ透光性を有する材料、同じ工程で形成することができる。

ゲート配線、ソース配線、共通電位線、及び電源供給線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第２の端子、電源供給線と同電位の第３の端子、共通電位線と同電位の第４の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。

次に、このような接続をおこなったアクティブマトリクス型表示装置のブロック図の一例を図９（Ａ）に示す。表示装置の基板９０上には、画素部９１、第１の走査線駆動回路９２、第２の走査線駆動回路９３、信号線駆動回路９４を有する。画素部９１には、複数の信号線が信号線駆動回路９４から延伸して配置され、複数の走査線が第１の走査線駆動回路９２、及び第２の走査線駆動回路９３から延伸して配置されている。

なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板９０はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路９５（コントローラ、制御ＩＣともいう）に接続されている。

図９（Ａ）では、第１の走査線駆動回路９２、第２の走査線駆動回路９３、信号線駆動回路９４は、画素部９１と同じ基板９０上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板９０外部に駆動回路を設けた場合の配線を延伸させることによる接続部での接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。

なお、タイミング制御回路９５は、第１の走査線駆動回路９２に対し、一例として、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号（ＧＣＫ１）を供給する。また、タイミング制御回路９５は、第２の走査線駆動回路９３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）（スタートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＫ２）を供給する。信号線駆動回路９４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、ラッチ信号（ＬＡＴ）を供給するものとする。なお各クロック信号は、周期のずれた複数のクロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給されるものであってもよい。なお、第１の走査線駆動回路９２と第２の走査線駆動回路９３との一方を省略することが可能である。

図９（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路９２、第２の走査線駆動回路９３）を画素部９１と同じ基板９０に形成し、信号線駆動回路９４を画素部９１とは別の基板に形成する構成について示している。このような構成により、表示装置の大型化、表示の高速化などを図ることができる。

また、実施の形態１に示す駆動回路の薄膜トランジスタは、ｎチャネル型薄膜トランジスタである。図１０（Ａ）、図１０（Ｂ）ではｎチャネル型薄膜トランジスタで構成する信号線駆動回路の構成、動作について一例を示し説明する。

信号線駆動回路は、シフトレジスタ１０１、及びスイッチング回路部１０２を有する。スイッチング回路１０２は、スイッチング回路１０２＿１〜１０２＿Ｎ（Ｎは自然数）という複数の回路を有する。スイッチング回路１０２＿１〜１０２＿Ｎは、各々、薄膜トランジスタ１０３＿１〜１０３＿ｋ（ｋは自然数）という複数のトランジスタを有する。薄膜トランジスタ１０３＿１〜１０３＿ｋは、Ｎチャネル型薄膜トランジスタである例を説明する。

信号線駆動回路の接続関係について、スイッチング回路１０２＿１を例にして説明する。薄膜トランジスタ１０３＿１〜１０３＿ｋのドレインは、各々、配線１０４＿１〜１０４＿ｋと接続される。薄膜トランジスタ１０３＿１〜１０３＿ｋのソースは、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ１０３＿１〜１０３＿ｋのゲートは、配線１０５＿１と接続される。

シフトレジスタ１０１は、配線１０５＿１〜１０５＿Ｎに順番にＨレベル（Ｈ信号、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路１０２＿１〜１０２＿Ｎを順番に選択する機能を有する。

スイッチング回路１０２＿１は、配線１０４＿１〜１０４＿ｋと信号線Ｓ１〜Ｓｋとの導通状態（ソースとドレインとの間の導通）を制御する機能、即ち配線１０４＿１〜１０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。このように、スイッチング回路１０２＿１は、セレクタとしの機能を有する。

なお、配線１０４＿１〜１０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナログ信号である場合が多い。

次に、図１０（Ａ）の信号線駆動回路の動作について、図１０（Ｂ）のタイミングチャートを参照して説明する。図１０（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各々、シフトレジスタ１０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋは、各々、配線１０４＿１〜１０４＿ｋに入力される信号の一例である。なお、信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間である。

なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のために誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないものであることを付記する。

期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ１０１は、Ｈレベルの信号を配線１０５＿１〜１０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ１０１は、ハイレベルの信号を配線１０５＿１に出力する。すると、薄膜トランジスタ１０３＿１〜１０３＿ｋはオンになるので、配線１０４＿１〜１０４＿ｋと、信号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線１０４＿１〜１０４＿ｋには、Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）は、各々、薄膜トランジスタ１０３＿１〜１０３＿ｋを介して、選択される行に属する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにおいて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が書き込まれる。

以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれることによって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き込み不足を防止することができる。

なお、シフトレジスタ１０１及びスイッチング回路部１０２としては、実施の形態１あるいは２に示す薄膜トランジスタで構成される回路を用いることが可能である。この場合、シフトレジスタ１０１が有する全てのトランジスタの極性をＮチャネル型、又はＰチャネル型のいずれかの極性のみで構成することができる。

次に、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタを有している。また場合によってはレベルシフタ、バッファ等を有していても良い。走査線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。

走査線駆動回路及び／または信号線駆動回路の一部に用いるシフトレジスタの一形態について図１１及び図１２を用いて説明する。シフトレジスタは、第１のパルス出力回路１１０＿１乃至第Ｎのパルス出力回路１１０＿Ｎ（Ｎは３以上の自然数）を有している（図１１（Ａ）参照）。

図１１（Ａ）に示すシフトレジスタの第１のパルス出力回路１１０＿１乃至第Ｎのパルス出力回路１１０＿Ｎには、第１の配線１１１より第１のクロック信号ＣＫ１、第２の配線１１２より第２のクロック信号ＣＫ２、第３の配線１１３より第３のクロック信号ＣＫ３、第４の配線１１４より第４のクロック信号ＣＫ４が供給される。

また第１のパルス出力回路１１０＿１では、第５の配線１１５からのスタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎのパルス出力回路１１０＿ｎ（ｎは２以上Ｎ以下の自然数）には、一段前段のパルス出力回路１１０＿（ｎ−１）からの信号（前段信号ＯＵＴ（ｎ−１）という）が入力される。

また第１のパルス出力回路１１０＿１では、２段後段の第３のパルス出力回路１１０＿３からの信号が入力される。同様に２段目以降の各段のパルス出力回路１１０＿ｎでは、２段後段の第（ｎ＋２）のパルス出力回路１１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ＋２）という）が入力される。したがって、第ｎのパルス出力回路からは、後段及び／または２段前段のパルス出力回路に入力するための第１の出力信号ＯＵＴ（１）（ＳＲ）乃至ＯＵＴ（Ｎ）ＳＲ、別の回路等に電気的に入力される第２の出力信号ＯＵＴ（１）乃至ＯＵＴ（Ｎ）が出力される。

なお、図１１（Ａ）に示すように、シフトレジスタの最終段の２つの段には、後段信号ＯＵＴ（ｎ＋２）が入力されないため、一例としては、別途第２のスタートパルスＳＰ２、第３のスタートパルスＳＰ３をそれぞれ入力する構成とすればよい。

なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している（すなわち、互いに９０°位相がずれている）。本実施の形態では、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＫ、ＳＣＫということもあるが、ここではＣＫとして説明を行う。

第１のパルス出力回路１１０＿１〜第Ｎのパルス出力回路１１０＿Ｎの各々は、第１の入力端子１２１、第２の入力端子１２２、第３の入力端子１２３、第４の入力端子１２４、第５の入力端子１２５、第１の出力端子１２６、第２の出力端子１２７を有しているとする（図１１（Ｂ）参照）。第１の入力端子１２１、第２の入力端子１２２及び第３の入力端子１２３は、第１の配線１１１〜第４の配線１１４のいずれかと電気的に接続されている。

例えば、図１１（Ａ）において、第１のパルス出力回路１１０＿１は、第１の入力端子１２１が第１の配線１１１と電気的に接続され、第２の入力端子１２２が第２の配線１１２と電気的に接続され、第３の入力端子１２３が第３の配線１１３と電気的に接続されている。また、第２のパルス出力回路１１０＿２は、第１の入力端子１２１が第２の配線１１２と電気的に接続され、第２の入力端子１２２が第３の配線１１３と電気的に接続され、第３の入力端子１２３が第４の配線１１４と電気的に接続されている。

第１のパルス出力回路１１０＿１において、第１の入力端子１２１に第１のクロック信号ＣＫ１が入力され、第２の入力端子１２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子１２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子１２４にスタートパルスが入力され、第５の入力端子１２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子１２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子１２７より第２の出力信号ＯＵＴ（１）が出力されていることとなる。

なお第１のパルス出力回路１１０＿１〜第Ｎのパルス出力回路１１０＿Ｎは、３端子の薄膜トランジスタの他に、上記実施の形態１で説明したバックゲートを有する薄膜トランジスタを用いることができる。図１１（Ｃ）に上記実施の形態で説明したバックゲートを有する薄膜トランジスタ１２８のシンボルについて示す。図１１（Ｃ）に示す薄膜トランジスタ１２８のシンボルは、上記実施の形態１で説明したバックゲートを有する薄膜トランジスタを意味し、以下、図面で用いることとする。なお、本明細書において、薄膜トランジスタが半導体層を介して二つのゲート電極を有する場合、半導体層より下方のゲート電極を下方のゲート電極、半導体層に対して上方のゲート電極を上方のゲート電極とも呼ぶ。薄膜トランジスタ１２８は、下方のゲート電極に入力される第１の制御信号Ｇ１及び上方のゲート電極に入力される第２の制御信号Ｇ２によって、Ｉｎ端子とＯｕｔ端子間の電気的な制御を行うことのできる素子である。

酸化物半導体を薄膜トランジスタのチャネル形成領域を含む半導体層に用いた場合、製造工程により、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。そのため、チャネル形成領域を含む半導体層に酸化物半導体を用いた薄膜トランジスタでは、しきい値電圧の制御を行うことのできる構成が好適である。図１１（Ｃ）に示す薄膜トランジスタ１２８のしきい値電圧は、薄膜トランジスタ１２８のチャネル形成領域の上下にゲート絶縁膜を介してゲート電極を設け、上部及び／または下部のゲート電極の電位を制御することにより所望の値に制御することができる。

次に、パルス出力回路の具体的な回路構成の一例について、図１１（Ｄ）で説明する。

第１のパルス出力回路１１０＿１は、第１のトランジスタ１３１〜第１３のトランジスタ１４３を有している（図１１（Ｄ）参照）。また、上述した第１の入力端子１２１〜第５の入力端子１２５、及び第１の出力端子１２６、第２の出力端子１２７に加え、第１の高電源電位ＶＤＤが供給される電源線１５１、第２の高電源電位ＶＣＣが供給される電源線１５２、低電源電位ＶＳＳが供給される電源線１５３から、第１のトランジスタ１３１〜第１３のトランジスタ１４３に信号、または電源電位が供給される。ここで図１１（Ｄ）の各電源線の電源電位の大小関係は、第１の電源電位ＶＤＤは第２の電源電位ＶＣＣ以上の電位とし、第２の電源電位ＶＣＣは第３の電源電位ＶＳＳより高い電位とする。なお、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返す信号であるが、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳであるとする。図１１（Ｄ）に図示するように、第１のトランジスタ１３１〜第１３のトランジスタ１４３のうち、第１のトランジスタ１３１、第６のトランジスタ１３６乃至第９のトランジスタ１３９には、図１１（Ｃ）で示したバックゲートを有する薄膜トランジスタ１２８を用いることが好ましい。第１のトランジスタ１３１、第６のトランジスタ１３６乃至第９のトランジスタ１３９の動作は、ソースまたはドレインとなる電極の一方が接続されたノードの電位を、ゲート電極の制御信号によって切り替えることが求められるトランジスタであり、ゲート電極に入力される制御信号に対する応答が速い（オン電流の立ち上がりが急峻）ことでよりパルス出力回路の誤動作を低減することができるトランジスタである。そのため、図１１（Ｃ）で示したバックゲートを有する薄膜トランジスタ１２８を用いることによりしきい値電圧を制御することができ、誤動作がより低減できるパルス出力回路とすることができる。なお図１１（Ｄ）では第１の制御信号Ｇ１及び第２の制御信号Ｇ２が同じとなる回路構成としたが、異なる制御信号が入力される構成としてもよい。

図１１（Ｄ）において第１のトランジスタ１３１は、ドレインが電源線１５１に電気的に接続され、ソースが第９のトランジスタ１３９のドレインに電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が第４の入力端子１２４に電気的に接続されている。

第２のトランジスタ１３２は、ドレインが電源線１５３に電気的に接続され、ソースが第９のトランジスタ１３９のドレインに電気的に接続され、ゲート電極が第４のトランジスタ１３４のゲート電極に電気的に接続されている。

第３のトランジスタ１３３は、ドレインが第１の入力端子１２１に電気的に接続され、ソースが第１の出力端子１２６に電気的に接続されている。第４のトランジスタ１３４は、ドレインが電源線１５３に電気的に接続され、ソースが第１の出力端子１２６に電気的に接続されている。

第５のトランジスタ１３５は、ドレインが電源線１５３に電気的に接続され、ソースが第２のトランジスタ１３２のゲート電極及び第４のトランジスタ１３４のゲート電極に電気的に接続され、ゲート電極が第４の入力端子１２４に電気的に接続されている。

第６のトランジスタ１３６は、ドレインが電源線１５２に電気的に接続され、ソースが第２のトランジスタ１３２のゲート電極及び第４のトランジスタ１３４のゲート電極に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が第５の入力端子１２５に電気的に接続されている。

第７のトランジスタ１３７は、ドレインが電源線１５２に電気的に接続され、ソースが第８のトランジスタ１３８のソースに電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が第３の入力端子１２３に電気的に接続されている。

第８のトランジスタ１３８は、ドレインが第２のトランジスタ１３２のゲート電極及び第４のトランジスタ１３４のゲート電極に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が第２の入力端子１２２に電気的に接続されている。

第９のトランジスタ１３９は、ドレインが第１のトランジスタ１３１のソース及び第２のトランジスタ１３２のソースに電気的に接続され、ソースが第３のトランジスタ１３３のゲート電極及び第１０のトランジスタ１４０のゲート電極に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が電源線１５２に電気的に接続されている。

第１０のトランジスタ１４０は、ドレインが第１の入力端子１２１に電気的に接続され、ソースが第２の出力端子１２７に電気的に接続され、ゲート電極が第９のトランジスタ１３９のソースに電気的に接続されている。

第１１のトランジスタ１４１は、ドレインが電源線１５３に電気的に接続され、ソースが第２の出力端子１２７に電気的に接続され、ゲート電極が第２のトランジスタ１３２のゲート電極及び第４のトランジスタ１３４のゲート電極に電気的に接続されている。

第１２のトランジスタ１４２は、ドレインが電源線１５３に電気的に接続され、ソースが第２の出力端子１２７に電気的に接続され、ゲート電極が第７のトランジスタ１３７のゲート電極（下方のゲート電極及び上方のゲート電極）に電気的に接続されている。

第１３のトランジスタ１４３は、ドレインが電源線１５３に電気的に接続され、ソースが第１の出力端子１２６に電気的に接続され、ゲート電極が第７のトランジスタ１３７のゲート電極（下方のゲート電極及び上方のゲート電極）に電気的に接続されている。

図１１（Ｄ）において、第３のトランジスタ１３３のゲート電極、第１０のトランジスタ１４０のゲート電極、及び第９のトランジスタ１３９のソースの接続箇所をノードＡとする。また、第２のトランジスタ１３２のゲート電極、第４のトランジスタ１３４のゲート電極、第５のトランジスタ１３５のソース、第６のトランジスタ１３６のソース、第８のトランジスタ１３８のドレイン、及び第１１のトランジスタ１４１の接続箇所をノードＢとする（図１２（Ａ）参照）。

なお図１１（Ｄ）、図１２（Ａ）において、ノードＡを浮遊状態とすることによりブートストラップ動作を行うための、容量素子を別途設けても良い。またノードＢの電位を保持するため、一方の電極をノードＢに電気的に接続した容量素子を別途設けてもよい。

ここで、図１２（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミングチャートについて図１２（Ｂ）に示す。なおシフトレジスタが走査線駆動回路である場合、図１２（Ｂ）中の期間１６１は垂直帰線期間であり、期間６２はゲート選択期間に相当する。

なお、図１２（Ａ）に示すように、ゲートに第２の電源電位ＶＣＣが印加される第９のトランジスタ１３９を設けておくことにより、ブートストラップ動作の前後において、以下のような利点がある。

ゲート電極に第２の電位ＶＣＣが印加される第９のトランジスタ１３９がない場合、ブートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ１３１のソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そのため、第１のトランジスタ１３１においては、ゲートとソースの間、ゲートとドレインの間ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタの劣化の要因となりうる。

そこで、ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ１３９を設けておくことにより、ブートストラップ動作によりノードＡの電位は上昇するものの、第１のトランジスタ１３１のソースの電位の上昇を生じないようにすることができる。つまり、第９のトランジスタ１３９を設けることにより、第１のトランジスタ１３１のゲートとソースとの電圧の値を小さくすることができる。よって、第１のトランジスタ１３１の劣化を抑制することができる。

なお、第９のトランジスタ１３９を設ける箇所については、第１のトランジスタ１３１のソースと第３のトランジスタ１３３のゲートとの間にドレインとソースを介して接続されるように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシフトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトランジスタ１３９を省略してもよい。

なお第１のトランジスタ１３１乃至第１３のトランジスタ１４３の半導体層として、酸化物半導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び電界効果移動度を高めることが出来、かつ、劣化の度合いを低減することが出来るため、回路内の誤動作を低減することができる。

また酸化物半導体を用いたトランジスタは非晶質シリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されることによるトランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給する電源線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き回す電源線の数を低減することができるため、回路の小型化を図ることも出来る。

なお、図１１（Ｄ）（および図１２（Ａ））では、第７のトランジスタ１３７のゲート電極（下方のゲート電極及び上方のゲート電極）に第３の入力端子１２３によって供給されるクロック信号を入力し、第８のトランジスタ１３８のゲート電極（下方のゲート電極及び上方のゲート電極）に第２の入力端子１２２によって供給されるクロック信号を入力する構成となっているが、それぞれ、第２の入力端子１２２によって供給されるクロック信号、第３の入力端子１２３によって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏する。

なお、上記のように結線関係を入れ替えると、図１２（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ１３７及び第８のトランジスタ１３８が共にオンの状態から、第７のトランジスタ１３７がオフ、第８のトランジスタ１３８がオンの状態となり、次いで第７のトランジスタ１３７がオフ、第８のトランジスタ１３８がオフの状態となる。それにしたがって、第２の入力端子１２２及び第３の入力端子１２３の電位が低下する。その結果、ノードＢの電位の低下が２回生じることとなる。

図１２（Ａ）に示すシフトレジスタでは、第７のトランジスタ１３７及び第８のトランジスタ１３８が共にオンの状態から、第７のトランジスタ１３７がオン、第８のトランジスタ１３８がオフの状態となり、次いで、第７のトランジスタ１３７がオフ、第８のトランジスタ１３８がオフの状態とすることによって、ノードＢの電位の低下を、第８のトランジスタ１３８のゲート電極の電位の低下による一回に低減することができる。

そのため、第７のトランジスタ１３７のゲート電極（下方のゲート電極及び上方のゲート電極）に第３の入力端子によって供給されるクロック信号、第８のトランジスタ１３８のゲート電極（下方のゲート電極及び上方のゲート電極）に第２の入力端子によって供給されるクロック信号とすることによって、ノードＢの電位の変動を小さくすることで、ノイズを低減することが出来るため好適である。

このように、第１の出力端子１２６及び第２の出力端子１２７の電位をＬレベルに保持する期間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス出力回路の誤動作を抑制することができる。

さて、本実施の形態を含む本明細書に開示するアクティブマトリクス型液晶表示装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。

図１３（Ａ）は、携帯電話機の一例を示している。携帯電話機１１００は、筐体１１０１に組み込まれた表示部１１０２の他、操作ボタン１１０３、外部接続ポート１１０４、スピーカ１１０５、マイク１１０６などを備えている。

図１３（Ａ）に示す携帯電話機１１００は、表示部１１０２を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１１０２を指などで触れることにより行うことができる。

表示部１１０２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。

例えば、電話を掛ける、或いはメールを作成する場合は、表示部１１０２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部１１０２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。

また、携帯電話機１１００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機１１００の向き（縦か横か）を判断して、表示部１１０２の画面表示を自動的に切り替えるようにすることができる。

また、画面モードの切り替えは、表示部１１０２を触れること、又は筐体１１０１の操作ボタン１１０３の操作により行われる。また、表示部１１０２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。

また、入力モードにおいて、表示部１１０２の光センサで検出される信号を検知し、表示部１１０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。

表示部１１０２は、イメージセンサとして機能させることもできる。例えば、表示部１１０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。

表示部１１０２には、実施の形態１に示す薄膜トランジスタ１３を複数配置するが、薄膜トランジスタ１３は透光性を有しているため、表示部１１０２に光センサを設ける場合には入射光を薄膜トランジスタ１３が妨げないため有効である。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いる場合においても薄膜トランジスタ１３が遮光しないため、好ましい。

図１３（Ｂ）も携帯電話機の一例である。図１３（Ｂ）を一例とした携帯型情報端末は、複数の機能を備えることができる。例えば電話機能に加えて、コンピュータを内蔵し、様々なデータ処理機能を備えることもできる。

図１３（Ｂ）に示す携帯型情報端末は、筐体１８００及び筐体１８０１の二つの筐体で構成されている。筐体１８００には、表示パネル１８０２、スピーカー１８０３、マイクロフォン１８０４、ポインティングデバイス１８０６、カメラ用レンズ１８０７、外部接続端子１８０８などを備え、筐体１８０１には、キーボード１８１０、外部メモリスロット１８１１などを備えている。また、アンテナは筐体１８０１内部に内蔵されている。

また、表示パネル１８０２はタッチパネルを備えており、図１３（Ｂ）には映像表示されている複数の操作キー１８０５を点線で示している。

また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。

アクティブマトリクス型液晶表示装置は、表示パネル１８０２に用いることができ、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１８０２と同一面上にカメラ用レンズ１８０７を備えているため、テレビ電話が可能である。スピーカー１８０３及びマイクロフォン１８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１８００と筐体１８０１は、スライドし、図１３（Ｂ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。

外部接続端子１８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。

また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。

以上のように、実施の形態１及び２で示したアクティブマトリクス型表示装置は、上記のような様々な電子機器の表示パネルに配置することができる。薄膜トランジスタ１２を駆動回路として用い、薄膜トランジスタ１３を表示パネルのスイッチング素子として用いることにより、アクティブマトリクス型表示装置が特に下面射出型の場合に高い開口率を有する表示部を備えた信頼性の高い電子機器を提供することができる。

（実施の形態４）
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態１と異なる例を図８に示す。図８は、図１と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。

まず、実施の形態１に従って、基板１上に２種類のゲート電極層２ａ、２ｂ、３ａ、３ｂと、ゲート絶縁層４を形成し、ゲート絶縁層４を介してゲート電極層３ａと一部重なるソース電極層５ａ、及びドレイン電極層５ｂを形成する。そして、ゲート絶縁層４、ソース電極層５ａ、及びドレイン電極層５ｂ上に酸化物半導体膜６の成膜を行う。

次いで、酸化物半導体膜６の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上、好ましくは４２５℃以上とする。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする。

ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜６に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体膜６への水や水素の再混入を防ぎつつ、同じ炉に高純度の酸素ガス、高純度のＮ_２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入して冷却を行う。酸素ガスまたはＮ_２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたはＮ_２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素ガスまたはＮ_２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、第１の加熱処理の条件、または酸化物半導体の材料によっては、酸化物半導体膜６は結晶化し、微結晶膜または多結晶膜となる場合もある。また、微結晶膜の場合は、結晶成分の全体に占める割合が８０％以上（好ましくは９０％以上）であって、隣接する微結晶粒同士が接するように充填されているものが好ましい。また、酸化物半導体膜６の全てが非晶質状態となる場合もある。

また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ましくは２００℃以上３００℃以下の温度で酸素ガスまたはＮ_２Ｏガス雰囲気下での加熱処理を行ってもよい。

以上の工程を経ることによって酸化物半導体膜６全体を酸素過剰な状態とすることで、高抵抗化、即ちＩ型化させる。なお、本実施の形態では、酸化物半導体膜６の成膜直後に脱水化または脱水素化を行う第１の加熱処理を行う例を示したが、特に限定されず、酸化物半導体膜６成膜後の工程であればよい。

次いで、フォトリソグラフィ工程により酸化物半導体膜６びゲート絶縁層４を選択的にエッチングしてゲート電極層２ｂに達するコンタクトホールを形成する。酸化物半導体膜６上にレジストを形成することによって、ゲート絶縁層４と酸化物半導体膜６の界面の汚染を防ぐことができる。そして、レジストマスクを除去した状態を図８（Ａ）に示す。

次いで、酸化物半導体膜６を選択的にエッチングして島状の酸化物半導体層６ｃ、６ｄを得る（図８（Ｂ）参照。）。

次いで、ゲート絶縁層４、及び酸化物半導体層６ｃ、６ｄ上に、スパッタ法で酸化物絶縁膜を形成した後、フォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って酸化物絶縁層７ａ、７ｂを形成し、その後レジストマスクを除去する。この段階で、酸化物半導体層は、酸化物絶縁層と接する領域が形成され、この領域のうち、ゲート電極層２ａとゲート絶縁層４を介して酸化物絶縁層７ａと重なる領域がチャネル形成領域となる。また、酸化物半導体層の周縁及び側面を覆う酸化物絶縁層７ｂと重なる領域も形成される。また、このフォトリソグラフィ工程によりゲート電極層２ｂに達するコンタクトホールの形成と、ドレイン電極層５ｂに達するコンタクトホールの形成も行う（図８（Ｃ）参照。）。

酸化物絶縁膜は、水分や、水素イオンや、ＯＨ⁻などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウムなどを用いる。

次いで、ゲート絶縁層４、酸化物絶縁層７ａ、７ｂ、及び酸化物半導体層上に、酸化物導電膜と金属導電膜の積層を形成する。スパッタ法を用いれば、酸化物導電膜と金属導電膜の積層を大気に触れることなく連続的に成膜を行うことができる。

酸化物導電膜としては、酸化亜鉛を成分として含むものが好ましく、インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどが挙げられる。本実施の形態では酸化亜鉛膜を用いる。

また、金属導電膜としては、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いる。また、上述した元素を含む単層に限定されず、二層以上の積層を用いることができる。本実施の形態ではモリブデン膜とアルミニウム膜とモリブデン膜とを積層した三層積層膜を用いる。

次いで、レジストマスクを形成し、金属導電膜を選択的にエッチングしてソース電極層２３ａ、ドレイン電極層２３ｂ、接続電極層２３ｃ及び２３ｄを形成した後、レジストマスクを除去する。なお、レジストマスクを除去するために用いられるレジスト剥離液はアルカリ性溶液であり、レジスト剥離液を用いる場合は、ソース電極層２３ａ、ドレイン電極層２３ｂ、接続電極層２３ｃ及び２３ｄをマスクとして酸化物導電膜も選択的にエッチングされる。

ソース電極層２３ａの下に接して酸化物導電層２４ａが形成され、ドレイン電極層２３ｂの下に接して酸化物導電層２４ｂが形成される。ソース電極層２３ａと酸化物半導体層との間に酸化物導電層２４ａを設けることによって接触抵抗を下げ、低抵抗化を図ることができ、高速動作が可能な薄膜トランジスタを実現できる。ソース電極層２３ａと酸化物半導体層との間に設けられる酸化物導電層２４ａはソース領域として機能し、ドレイン電極層２３ｂと酸化物半導体層との間に設けられる酸化物導電層２４ｂはドレイン領域として機能するため、周辺回路（駆動回路）の周波数特性を向上させるために有効である。

また、モリブデン膜と酸化物半導体層とを直接接する場合、接触抵抗が高くなる問題がある。これは、Ｔｉに比べＭｏは酸化しにくいため酸化物半導体層から酸素を引き抜く作用が弱く、Ｍｏと酸化物半導体層の接触界面がＮ型化しないためである。

しかし、かかる場合でも、酸化物半導体層とソース電極層との間に酸化物導電層２４ａを介在させ、酸化物半導体層とドレイン電極層との間に酸化物導電層２４ｂを介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。

また、同じ工程で接続電極層２３ｃの下に接して酸化物導電層２４ｃが形成され、接続電極層２３ｄの下に接して酸化物導電層２４ｄが形成される（図８（Ｄ）参照。）。接続電極層２３ｃとゲート電極層２ｂとの間に酸化物導電層２４ｃを形成することにより、バッファとなり、厚さ分の直列抵抗のみとなり好ましく、さらに金属とは絶縁性の酸化物を作らないので好ましい。

なお、酸化物半導体層と酸化物導電層はエッチング速度に差があるため、酸化物半導体層上に接する酸化物導電層は、時間制御で除去することができる。

また、金属導電膜を選択的にエッチングした後、酸素アッシング処理でレジストマスクを除去して、酸化物導電膜を残存させた後、ソース電極層２３ａ、ドレイン電極層２３ｂ、接続電極層２３ｃ、２３ｄをマスクとして酸化物導電膜を選択的にエッチングしてもよい。

また、金属導電膜を選択的にエッチングした後、第１の加熱処理を行う場合、酸化物導電層２４ａ、２４ｂ、２４ｃ、２４ｄに酸化珪素のような結晶化阻害物質が含まれていない限り、酸化物導電層２４ａ、２４ｂ、２４ｃ、２４ｄは結晶化する。一方、第１の加熱処理によって酸化物半導体層は結晶化せず、非晶質構造のままである。酸化物導電層の結晶は下地面に対して柱状に成長する。その結果ソース電極及びドレイン電極を形成するために、酸化物導電層の上層の金属膜をエッチングする場合、下層の酸化物導電層にアンダーカットが形成されるのを防ぐことができる。

次いで、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは１５０℃以上３５０℃未満）を行ってもよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。なお、第２の加熱処理により、酸化物半導体層に接する酸化物絶縁膜等から酸化物半導体層中に酸素の含侵・拡散が行われる。酸化物半導体層中への酸素の含侵・拡散によりチャネル形成領域を高抵抗化（ｉ型化）を図ることができる。それにより、ノーマリ・オフとなる薄膜トランジスタを得ることができる。また、第２の加熱処理により、酸化物導電層２４ａ、２４ｂ、２４ｃ、２４ｄを結晶化させ、導電性を向上させることもできる。

次いで、酸化物絶縁層７ａ、７ｂ、ソース電極層２３ａ、ドレイン電極層２３ｂ上に絶縁層１０を形成する（図８（Ｅ）参照。）。

以上の工程により、同一基板上に薄膜トランジスタ２５と、薄膜トランジスタ１３を作製することができる。

駆動回路に配置される薄膜トランジスタ２５は絶縁表面を有する基板１上に、ゲート電極層２ａ、ゲート絶縁層４、酸化物半導体層、酸化物導電層２４ａ、２４ｂ、ソース電極層２３ａ、及びドレイン電極層２３ｂを含む。酸化物半導体層は少なくともチャネル形成領域２６を有する。また、チャネル形成領域２６に接する酸化物絶縁層７ａが設けられている。また、ソース電極層２３ａ、及びドレイン電極層２３ｂ上には絶縁層１０が設けられる。

また、酸化物絶縁層７ｂと接する酸化物半導体層６ｃの第１領域２７ｃ、第２領域２７ｄは、チャネル形成領域２６と同じ酸素過剰な状態であり、リーク電流の低減や、寄生容量を低減する機能も果たしている。また、絶縁層１０と接する酸化物半導体層６ｃの第３領域２７ｅは、チャネル形成領域２６と高抵抗ソース領域２７ａの間に設けられる。また、絶縁層１０と接する酸化物半導体層６ｃの第４領域２７ｆは、チャネル形成領域２６と高抵抗ドレイン領域２７ｂの間に設けられる。絶縁層１０と接する酸化物半導体層６ｃの第３領域２７ｅ、及び第４領域２７ｆはオフ電流の低減を図ることができる。

このようにして得られたアクティブマトリクス基板は、実施の形態１の図２に関する説明で示したように、対向基板と組み合わせてアクティブマトリクス型液晶表示装置とすることができる。

本実施の形態は実施の形態２または３のいずれかと自由に組み合わせることができる。

１ 基板
２ａ ゲート電極層
２ｂ ゲート電極層
２ｅ 電極層
３ａ ゲート電極層
３ｂ ゲート電極層
３ｃ 電極層
３ｄ ゲート電極層
４ ゲート絶縁層
５ａ ソース電極層
５ｂ ドレイン電極層
５ｃ 電極層
５ｄ ソース電極層
５ｅ ドレイン電極層
６ 酸化物半導体膜
６ａ 酸化物半導体層
６ｂ 酸化物半導体層
６ｃ 酸化物半導体層
７ａ 酸化物絶縁層
７ｂ 酸化物絶縁層
８ａ チャネル形成領域
８ｂ 酸化物半導体層
９ａ ソース電極層
９ｂ ドレイン電極層
９ｃ 接続電極層
９ｄ 接続電極層
９ｅ 接続電極層
９ｆ 接続電極層
９ｇ 接続電極層
９ｉ 接続電極層
１０ 絶縁層
１１ａ 高抵抗ソース領域
１１ｂ 高抵抗ドレイン領域
１１ｃ 第１領域
１１ｄ 第２領域
１１ｅ 第３領域
１１ｆ 第４領域
１２ 薄膜トランジスタ
１３ 薄膜トランジスタ
１４ 平坦化絶縁層
１５ａ 画素電極層
１５ｂ 画素電極層
１５ｃ 画素電極層
１５ｄ 導電層（バックゲート）
１５ｅ 導電層
１５ｆ 導電層
１５ｇ 画素電極層
１６ 保護層
１７ ガラス基板
１８ カラーフィルタ層
１９ 対向電極
２０ 保護膜
２１ 液晶層
２２ａ 偏光板
２２ｂ 偏光板
２３ａ ソース電極層
２３ｂ ドレイン電極層
２３ｃ 接続電極層
２３ｄ 接続電極層
２４ａ 導電層
２４ｂ 導電層
２４ｃ 導電層
２４ｄ 導電層
２５ 薄膜トランジスタ
２６ チャネル形成領域
２７ｃ 第１領域
２７ｄ 第２領域
２７ｅ 第３領域
２７ｆ 第４領域
３０ 対向基板
３８ 対向基板
４２ 薄膜トランジスタ
７１ 基板
７６ 基板
７９ 薄膜トランジスタ
８０ 薄膜トランジスタ
８３ 画素電極層
９０ 基板
１０３ 薄膜トランジスタ
１２８ 薄膜トランジスタ
２０１ 対向基板
２０２ 電極層
６２８ 薄膜トランジスタ
６２９ 薄膜トランジスタ
６４０ 対向電極

Claims (3)

1. 基板上に、第１の薄膜トランジスタを有する画素部と、第２の薄膜トランジスタを有する駆動回路部と、を有し、
   前記第１の薄膜トランジスタは、
   前記基板上に第１のゲート電極層と、
   前記第１のゲート電極層上にゲート絶縁層と、
   前記ゲート絶縁層上に第１のソース電極層及び第１のドレイン電極層と、
   前記ゲート絶縁層上に、前記第１のソース電極層及び前記第１のドレイン電極層と重なる第１の酸化物半導体層と、
   前記第１の酸化物半導体層と接する酸化物絶縁層と、を有し、
   前記酸化物絶縁層上に、前記第１のソース電極層及び前記第１のドレイン電極層の少なくとも一と電気的に接続される画素電極層を有し、
   前記第２の薄膜トランジスタは、
   前記基板上に第２のゲート電極層と、
   前記第２のゲート電極層上に前記ゲート絶縁層と、
   前記ゲート絶縁層上に第２の酸化物半導体層と、
   前記酸化物絶縁層と、
   前記第２の酸化物半導体層及び前記酸化物絶縁層上に、第２のソース電極層及び第２のドレイン電極層と、を有し、
   前記酸化物絶縁層は、前記第２の酸化物半導体層の周縁部と接する部分と、前記第２の薄膜トランジスタにおいてチャネル保護層となることができる機能を有する部分と、を有し、
   前記酸化物絶縁層の、前記チャネル保護層となることができる機能を有する部分は、前記第２のソース電極層及び前記第２のドレイン電極層と重なっておらず、
   前記第１の酸化物半導体層及び前記第２の酸化物半導体層の、前記酸化物絶縁層に接した部分は高抵抗領域であり、
   前記第２の酸化物半導体層の、前記酸化物絶縁層から露出した部分は低抵抗領域であり、
   前記第１の薄膜トランジスタのチャネル長は、前記第２の薄膜トランジスタのチャネル長よりも長いことを特徴とするアクティブマトリクス型表示装置。
2. 請求項１において、
   前記第２の薄膜トランジスタの前記第２のゲート電極層、前記第２のソース電極層及び前記第２のドレイン電極層は、
   前記第１の薄膜トランジスタの前記第１のゲート電極層、前記第１のソース電極層、及び前記第１のドレイン電極層と材料が異なり、
   前記第１の薄膜トランジスタの前記第１のソース電極層及び前記第１のドレイン電極層よりも低抵抗の導電材料であることを特徴とするアクティブマトリクス型表示装置。
3. 請求項１又は２において、
   前記第２の酸化物半導体層、前記酸化物絶縁層、前記第２のソース電極層及び前記第２のドレイン電極層上に絶縁層を有し、
   前記絶縁層上に、前記第２の酸化物半導体層と重なる導電層を有することを特徴とするアクティブマトリクス型表示装置。

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