JP2018530925A - 半導体基板本体及びその上の機能層を分離する方法 - Google Patents

半導体基板本体及びその上の機能層を分離する方法 Download PDF

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Abstract

半導体基板本体２及びその上の機能層を分離する方法であって、半導体基板の上面にイオン注入を行い、イオン注入の深さは０.１〜１００μｍとし、イオン注入後、半導体基板１の上面で一つのイオンダメージ層３を生成するステップと、半導体基板１の上面に、機能層を製造するステップと、半導体基板１及びその上の機能層を分離するステップとを含む。前記半導体基板本体２及びその上の機能層を分離する方法は、イオン注入後の基板１にまず機能層を製造してから、イオンダメージ層３を分離して、直接に半導体基板１の表上面に電子デバイスを製造し、また半導体基板１の的厚さは、イオン注入の深さにより決められ、半導体基板１は薄膜ＳＯＩ（Ｓｉｌｉｃｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）と同じ作用効果を生じて、接合工程を必要とせず、生産工程を減少させ、生産コストを低減させた。【選択図】 図８

Description

本発明は、電子デバイスの製造技術分野に関し、具体的には、半導体基板本体及びその上の機能層を分離する方法に関するものである。
半導体材料は、電子デバイスの製造に広く応用されていて、半導体材料の応用は、人々の日常生活及び最先端技術と密接に関連している。半導体材料は、既に前世紀のシリコン、ゲルマニウムを代表とする第１世代から、炭化ケイ素、窒化ガリウム等を代表する第３世代に発展した。第１世代の半導体材料、第２世代の半導体材料または第３世代の半導体材料を基にする電子デバイスの製造工程にとっては、すべて半導体基板を必要とし、半導体基板のコストは、基板に製造される電子デバイスのコストに直接関連している。第１世代の半導体基板及び第２世代の半導体基板は、主に融液成長法から製造され、第３世代の半導体基板は、主に、例えば、化学気相成長法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ，ＣＶＤ）、金属化学気相成長法（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ，ＭＯＣＶＤ）、物理的気相輸送法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｔｒａｎｓｐｏｒｔ，ＰＶＴ）及び水素化物気相エピタキシー法（ｈｙｄｒｉｄｅ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ，ＨＶＰＥ）等の気相成長から製造される。第３世代の半導体基板の生産コストは、第１世代の半導体基板と第２世代の半導体基板とに比べ生産コストが顕著に高い。したがって、半導体基板的コストの低減、特に第３世代の半導体基板のコストを低減することは、第３世代の半導体電子デバイスの的ユニバーサルアプリに大きなメリットをもたらすことである。
１９９０年代には、プラズマ切断薄膜転写技術（ｓｍａｒｔ-ｃｕｔ）は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を製造するために使われ、プラズマ切断薄膜転写技術は、イオン注入の方法により基板と基板の薄膜層とを分離する技術である。ＳＯＩ製造工程は、まずドナー基板の表面に一層のミクロン級の厚さの二酸化シリコン層を製造してから、水素イオンを、高圧により表面に加速浸透させて酸化物層であるシリコン基板を製造し、水素イオンは、高加速電圧条件下で、二酸化シリコン層を貫通して下面のシリコン基板に達してシリコン基板に止まり、イオン損傷を生成させ、シリコン基板の表面においてのイオンダメージ層の深さは、イオン加速電圧のレベルにより決定され、電圧が高ければ高いほど、イシリコン基板の表面のおいてオンダメージ層の深さは大きい。一般的に、イオンダメージ層は、シリコン基板に位置され、距離二酸化シリコン層から１ミクロン乃至二十ミクロンぐらい離れ、イオン注入後のドナー基板はアクセプターシリコン基板とともに、二酸化シリコンの表面で接合され、接合後の２枚のシリコン基板は、２００℃〜５００℃の温度でアニーリングを行い、アニーリングを行う時、水素イオンは損傷層で集合されて水素分子を形成することにより、元の微細損傷が損傷層に沿って横方向に広がり、ドナー基板の損傷層においての分離を生じる。ドナー基板は再利用可能であり、分離した後のアクセプターシリコン基板は、熱処理することにより、表面のシリコン原子を再分布し、イオン注入による損傷を除去し、二酸化シリコンの酸化物層には、一層のミクロン厚さの単結晶シリコン薄膜を有し、その後の電子デバイスの製造は単結晶シリコン薄膜で行い、アクセプター基板は支持する役割を果たすのみで、それはＳＯＩ基板である。次に、プラズマ切断薄膜転写技術も、その他の半導体薄膜基板の製造、例えば、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）等の薄膜をシリコンまたは気化物基板に転移することに用いられ、基板の価格を低減し、またＳＯＩ基板と異なっている点は、ＧａＮ及びＳｉＣは通常に絶縁体に転移されることで、ＧａＮのドナー基板、ＳｉＣのドナー基板では酸化物層を製造する必要はない。プラズマ切断薄膜転写技術で薄膜基板を製造する場合、イオン注入の深さ、単位面積当たりのイオン注入量、アクセプター基板の表面及びドナー基板の表面の接合及び接合後のアニーリングは、プラズマ切断薄膜転写技術の主な構成要素であり、またアクセプター基板の表面及びドナー基板の表面の接合は、プラズマ切断薄膜転写技術の成功への重要な要素である。アクセプター基板の表面及びドナー基板の表面の接合が不良であれば、アニーリングを行う時、アクセプター基板及びドナー基板は分離する可能性があり、損傷層の薄膜は効果的に支持されないことで、薄膜の転移への失敗、または薄膜に損傷を与える。ドナー基板及びアクセプター基板の接合を保証するために、接合の表面上の基板への加工において、条件が非常に厳しく、これはＳｉＣのような高硬度の半導体基板の加工において、大きな課題である。なお、順調に分離した後の薄膜の表面において、表面の平坦性及びイオン衝撃による損傷により、熱処理または表面再処理も必要とする。
過去数年にわたり、Ｓｔｅｐｈｅｎ, Ｗ. Ｂｅｄｅｌｌ等は、「スポーリング（ｓｐａｌｌｉｎｇ）」法によりシリコン、ゲルマニウム、ガリウムヒ素、窒化ガリウムの基板上の簿膜または簿膜デバイスの分離を実現した。スポーリングの動作原理は、半導体基板に応力導入層を製造することで、応力導入層にテープを粘着させ、またテープを引き裂くことにより基板簿膜が応力導入層とともに分離されることである。スポーリング法は、精密制御応力導入層の応力を精密に制御することにより基板簿膜が分離する厚さを制御するので、大規模生産を実現するのは困難である。なお、理論的には可能であるが、スポーリング法で硬質基板、例えばＳｉＣを完善に分離したことは報告されていない。スポーリング技術に比べ、本発明は、イオン注入の深さを制御することにより、分離する簿膜厚さを制御し、また応力導入層の応力は、スポーリング技術のように精密に制御される必要はないので、大規模化生産にとって便利である。本発明は、応力導入層にテープを粘着することを必要とせず、厚い応力導入層を製造して簿膜の分離への支持及び導電層等とする。なお、本発明は、硬質半導体基板、例えば炭化シリコン（ＳｉＣ）を分離することができる。他の可能な利点は、本発明の方法により分離された簿膜材料は、スポーリング技術により分離された簿膜より、比較的に少ない分離欠陥を生じるべきであり、それは本発明は予めに損傷層に導入されたのである。
従来のプラズマ切断薄膜転写技術工程は複雑で、イオン注入の深さ、単位面積当たりのイオン注入量、並びにアクセプター基板及びドナー基板に対する接合強度の影響は非常に大きく、特に第３世代の半導体、例えば、ＳｉＣ、ドナー基板及びアクセプター基板の接合は、好適な解决方案がない。
そこで、本発明は、スポーリング技術に比べ、大規模化生産により適していて、硬質半導体基板、例えばＳｉＣを分離することができ、また比較的に少ない分離缺陷を生じることで、デバイスに対する影響は少ない方法を提供することを課題とする。
上記課題を解决するため、本発明は、半導体基板の上面にイオン注入を行い、イオン注入の深さは０.１μｍ〜１００μｍであり、イオン注入後、半導体基板の上面に一つのイオンダメージ層を生成するステップ１と、ステップ１により処理された後の半導体基板の上面に、機能層を製造するステップ２と、半導体基板及びその上の機能層を、イオンダメージ層において分離するステップ３と含む半導体基板本体及びその上の機能層を分離する。
本発明は更に以下のような改善を行うことができる。
すなわち、前記半導体基板は、半導体単結晶、または半導体単結晶及び半導体単結晶でエピタキシャル成長された半導体エピタキシャル層、または酸化物単結晶でエピタキシャル成長された半導体エピタキシャル層とを含む。
さらに、前記半導体基板の材料は、Ｓｉ、Ｇｅ、ＳｉｘＧｅ１-ｘ、ＳｉＣ、ＧａＡｓ、ｌｎＰ、ｌｎｘＧａ１-ｘＰ、ｌｎｘＧａ１-ｘＡｓ、ＣｄＴｅ、 ＡｌＮ、 ＧａＮ、ＩｎＮまたはＡｌｘｌｎｙＧａ１-ｘ-ｙＮの中のいずれか一つであり、その中で、ｘ及びｙは、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ+ｙ≦１を満たす。
さらに、前記機能層は、直接に半導体基板の上面に製造された半導体電子デバイス、または半導体基板の上面にエピタキシャル成長された半導体エピタキシャル層、または半導体基板の上面にエピタキシャル成長された半導体エピタキシャル層と、半導体エピタキシャル層に製造された半導体電子デバイスとを含む。
さらに、前記半導体エピタキシャル層に含まれた成分は、Ｓｉ、Ｇｅ、ＳｉｘＧｅ１-ｘ、ＳｉＣ、ＧａＡｓ、ｌｎＰ、ｌｎｘＧａ１-ｘＰ、ｌｎｘＧａ１-ｘＡｓ、ＣｄＴｅ、ＡｌＮ、ＧａＮ、ＩｎＮ及びＡｌｘｌｎｙＧａ１-ｘ-ｙＮの中の少なくとも一つを含み、その中で、ｘ及びｙは、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ+ｙ≦１を満たす。
さらに、前記半導体エピタキシャル層がＡｌｘｌｎｙＧａ１-ｘ-ｙＮを含む場合、ｘとｙは、エピタキシャル層上で、徐々に変化または突然変化することができる。
さらに、前記半導体エピタキシャル層のエピタキシャル成長の方法は、化学気相成長法と、プラズマ化学気相成長法と、有機金属化学気相成長法と、分子線エピタキシー法と、水素化物気相エピタキシー法と、物理的気相輸送法と、液相エピタキシー法とを含む。
さらに、半導体基板の表面に注入されたイオンは、Ｈ、Ｈｅ、Ａｒ及びＮｅの中のいずれか一つの元素から形成されたイオンまたは前記元素から形成された気体から生成されるイオンを含む。
さらに、前記ステップ２は、前記機能層に応力導入層を製造し、応力導入層には引張応力が存在し、応力導入層は機能層において圧縮応力を生成することをさらに含む。
さらに、前記応力導入層は金属材料を用いていて、前記金属材料は、Ｎｉ、Ａｕ、Ｃｕ、Ｐｄ、Ａｇ、Ａｌ、Ｓｎ、Ｃｒ、Ｔｉ、Ｍｎ、Ｃｏ、Ｚｎ、Ｍｏ、Ｗ、Ｚｒ、Ｖ、Ｉｒ、Ｐｔ及びＦｅの中のいずれか一つである。
さらに、前記応力導入層は、非金属高分子材料を用いる。
さらに、前記応力導入層が金属材料の場合、前記応力導入層は、機能層上の電子デバイスのオーミックコンタクト層またはショットキーコンタクト層として用いられる。
さらに、前記応力導入層に、剛性支持層または可撓性支持層を製造する。
さらに、前記機能層に、剛性支持層または可撓性支持層を製造する。
本発明によると、まずイオン注入後の基板に機能層または半導体電子デバイスを製造してから、イオンダメージ層で分離を行い、また本発明は直接に半導体基板の元の表面に機能層または半導体電子デバイスを製造することで、通常のプラズマ切断薄膜転写技術による分離面上の欠陥を避けることができる。イオン注入の深さにより半導体基板薄膜の厚さが決められるため、本発明の半導体基板は、ＳＯＩ薄膜と同じ効果があり、ボンディング工程を必要としないので、生産工程を減少し、生産コストを低減し、また従来のイオン切割薄膜転移の基板は、熱処理または研磨の工程を経てから、電子デバイスを製造できるが、本発明は、元の基板の表面に機能層または半導体電子デバイスを製造し、また同じ効果があり、従来のイオン切割薄膜転移基板は、製造する時のイオン注入量は、基板の表面で気泡が生成できる量に到達または超えなければならないが、本発明のイオン注入量は、基板の表面で気泡損傷を生じないことを保証できれば問題はない。
本発明に係る半導体基板の構造の正面模式図 本発明に係るイオンを半導体基板の上面に注入した半導体基板の模式図 本発明に係る半導体基板がイオン注入の後イオンダメージ層を生成した構造模式図 図３における半導体基板の表面にエピタキシャル層を生成した構造模式図 一つのエピタキシャル層の構造模式図 図４におけるエピタキシャル層に応力導入層を製造する構造模式図 図６における応力導入層に操作層を製造する構造模式図 図４におけるエピタキシャル層に直接に剛性基板を接着して分離を生成した構造模式図
以下、図面を参照して、本発明の原理及び特徴について説明を行う。挙げられている実施例は、本発明を説明するものであり、本発明の範囲を限定するものではない。
図１及び図２に示されているのは、半導体基板層１であり、図３はイオン注入後の半導体基板層１であり、半導体基板層は、半導体基板主体層２、イオンダメージ層３及びイオンダメージ層３に位置する基板薄膜層４に分けられる。半導体基板は、半導体単結晶を採用することができ、半導体単結晶及び半導体単結晶でエピタキシャル成長された半導体エピタキシャル層を採用することができ、非半導体及び酸化物単結晶でエピタキシャル成長された半導体エピタキシャル層を採用することができ、イオンは半導体基板層の表面から注入される。半導体基板層の表面に注入されたイオンは、Ｈ、Ｈｅ、Ａｒ及びＮｅの中のいずれか一つの元素から形成されたイオンまたはその元素から形成された気体から生成されたイオンとを含む。
第１実施形態：
半導体基板層１の上面にイオン注入を行い、イオン注入の深さは、０.１μｍ〜１００μｍであり、好ましくは、５μｍ、１０μｍ、１５μｍ及び２０μｍであり、イオン注入の後は、半導体基板層１の表面に一層のイオンダメージ層３を生成してから、基板の薄膜層４に直接に機能層を製造することができ、本実施例の機能層は半導体電子デバイス、例えばＭＯＳ、ＭＯＳＦＥＴの製造へのデバイス等である。半導体電子デバイスに直接に剛性基板８を接着することができ、剛性基板は半導体、酸化物結晶、金属、ガラスまたはセラミック材料であることができ、外向きに引っ張ることによって、半導体基板主体層及び基板薄膜層をイオンダメージ層の箇所から分離し、そのとき、分離のために必要な張力は、応力導入層のために必要な張力に比べ、はるかに大きい。本実施例は分離する前、機能層は、基板薄膜層４で製造が終わっていない半導体電子デバイスでも良く、半導体基板を、イオンダメージ層において分離した後、また基板薄膜層４で残った部分の半導体電子デバイスを製造する。
第２実施形態：
半導体基板層１の上面でイオン注入を行い、イオン注入の深さは、０.５μｍ〜５０μｍであり、好ましくは、５μｍ、１０μｍ、１５μｍ及び２０μｍであり、イオン注入後、半導体基板層１の表面に一層のイオンダメージ層３を生成し、基板薄膜層４のイオン注入の表面に機能層を製造し、本実施例の機能層は半導体基板層１の上面でエピタキシャル成長された半導体エピタキシャル層５であり、半導体基板層１の上面でエピタキシャル成長された半導体エピタキシャル層５及び半導体エピタキシャル層５に製造された半導体電子デバイスであっても良い。半導体エピタキシャル層５のエピタキシャル成長の方法は、化学気相成長法（ＣＶＤ）と、プラズマ化学気相成長法（ＰＥＣＶＤ）と、有機金属化学気相成長法（ＭＯＣＶＤ）と、分子線エピタキシー法（ＭＢＥ）と、水素化物気相エピタキシー法（ＨＶＰＥ）と、物理的気相輸送法（ＰＶＴ）と、液相エピタキシー法（ＬＰＥ）とを含む。
半導体エピタキシャル層５は、単一のエピタキシャル層構造であっても良く、一層以上のエピタキシャル成長の構造であっても良く、エピタキシャル層、例えばｐ型、ｎ型のように、導電率及び導電型を混ぜて変化させることができる。図５のように、半導体エピタキシャル層５は、第１エピタキシャル層５１と、第２エピタキシャル層５２と、第３エピタキシャル層５３と、第４エピタキシャル層５４とを含むことができる。ＬＥＤエピタキシャル層の構造を製造する例において、第１エピタキシャル層はＡｌＮであり、第２エピタキシャル層はｎ型のＧａＮであり、第３エピタキシャル層は多層量子井戸ＩｎｘＧａ（１-ｘ）Ｎ及び障壁型のＧａＮであり、第４エピタキシャル層はｐ型のＧａＮであり、その中で、０≦ｘ≦１を満たし、本実施例は、エピタキシャル層の応用を示しただけで、エピタキシャル層の構造はそれに限定されるものではない。
図６に示すように、半導体エピタキシャル層５に応力導入層６を製造し、応力導入層本体は引張応力を受ける。応力導入層６は蒸着法、スパッタリング法、メッキ法、塗装法、スピンコート法から製造され、応力導入層は、金属材料を用いることができ、前記金属材料は、Ｎｉ、Ａｕ、Ｃｕ、Ｐｄ、Ａｇ、Ａｌ、Ｓｎ、Ｃｒ、Ｔｉ、Ｍｎ、Ｃｏ、Ｚｎ、Ｍｏ、Ｗ、Ｚｒ、Ｖ、Ｉｒ、Ｐｔ及びＦｅの中のいずれか一つであり、応力導入層の作用は、機能層に圧縮応力を生成し、半導体基板主体層及び基板薄膜層の剥離を容易にする。応力導入層は、非金属高分子材料を用いることができ、前記非金属高分子材料は、エポキシ樹脂（ｅｐｏｘｙ）であり、エポキシ樹脂は応力導入層として１５０℃で乾燥され、機能層及び応力導入層に利用して、冷却するときの熱膨張係数熱が異なることにより生成された応力により機能層を分離する。またはエポキシ樹脂は、応力導入層として室温で乾燥した後、温度を液体窒素温度まで低下させてから分離する。応力導入層が金属材料の場合、機能層上の電子デバイスのオーミックコンタクト層またはショットキー（Ｓｃｈｏｔｔｋｙ）の接触層として用いることができ、例えば、ＬＥＤ構造のエピタキシャル層のｐ-ＧａＮ上の応力導入層でオームレベルとして用いることができ、ＳｉＣダイオードｎ型エピタキシャル層上の応力導入層は、ショットキーの接触層と用いることができる。
図７に示すように、応力導入層６に操作層７を製造することができ、操作層７は、分離するとき容易に操作するために、テープ、集合物等を採用することができる。操作層は、剛性操作層を採用することができ、剛性操作層は、例えば、半導体、酸化物、金属、ガラスまたはセラミック材料を採用することができる。操作層は、必ずしも必要とすることではなく、応力導入層が充分な厚さを持つ時、操作層を製造する必要はない。図８に示すように、機能層に直接に剛性基板８を接着することができ、外向きの張力で分離を行い、図８における矢印の方向は、張力方向である。
本実施例の半導体基板材料は、炭化シリコンを採用し、２インチ（０００１）の６Ｈ結晶型炭化シリコン基板を例として、図３に示すように、炭化シリコン半導体基板の表面は７°傾斜角で水素イオンを注入し、水素イオンの注入エネルギーは４００kｅＶであり、水素イオンの注入量は５×１０１６ｃｍ-２であり、水素イオンを注入した後、半導体基板の下面にイオンダメージ層を生成し、イオン注入が終わった後、適当な温度でアニーリングを行うことは、イオン損傷層で生じる損傷効果を強化させ、異なる基板材料において、アニーリング温度は異なっていて、Ｓｉ基板の場合、そのアニーリング温度は、２１８℃以上であるべきで、ＳｉＣ基板の場合、アニーリング温度は６５０℃以上であるべきであり、アニーリング過程は、機能層を製造する過程に行うことができ、イオン注入量は、注入イオンのエネルギーに結合されて応用するべきであり、脱イオン気泡により生成された表面損傷及び非薄膜層の自体分離は、本発明の保護請求の範囲を成功的に実施する基本的な条件である。イオン注入をした後の炭化珪素半導体材料の基板を、ＭＯＣＶＤ反応器に放置して、半導体エピタキシャル層（機能層）をエピタキシャル成長し、図５に示すように、半導体エピタキシャル層は、下から上の順で、ＡｌＮバッファ層と、Ｓｉに混じられたｎ型ＧａＮ層と、多層量子井戸ＩｎｘＧａ（１-ｘ）Ｎと、障壁型ＧａＮ、Ｍｇに混じられたｐ型ＧａＮ層とを含み、すべてのエピタキシャル層の厚さは４μｍである。続いて、エピタキシャル層に、一層の１０μｍ厚さであるＮｉ金属応力導入層をスパッタリングし、またＮｉ金属応力導入層に、２００μｍ-３００μｍ銅の無電解めっきを行い、さらに支持層と応力導入層にし、半導体基板主体層２を、基板薄膜層４及びその上の機能層から分離するようにし、分離した後の半導体基板主体層は、研磨した後再利用することができる。
本実施例の半導体基板材料は、炭化シリコンを採用し、２インチ（０００１）の６Ｈ結晶型炭化シリコン基板を例として、図３に示すように、炭化シリコン半導体基板の表面は７°傾斜角で水素イオンを注入し、水素イオンの注入エネルギーは５００kｅＶであり、水素イオンの注入量は７×１０１６ｃｍ-２であり、水素イオンを注入した後、半導体基板層の下面にイオンダメージ層を生成する。イオン注入が終わった後、炭化シリコン半導体材料基板を、ＭＯＣＶＤ反応器に放置して半導体エピタキシャル層（機能層）をエピタキシャル成長し、図４に示すように、半導体エピタキシャル層は、下から上の順で、ＡｌＮバッファ層と、Ｓｉに混じられたｎ型ＧａＮ層と、多層量子井戸ＩｎｘＧａ（１-ｘ）Ｎと、障壁型ＧａＮ、Ｍｇに混じられたｐ型ＧａＮ層とを含み、すべての半導体エピタキシャル層の厚さは４μｍである。半導体エピタキシャル層に直接にシリコン基板を接着させ、炭化シリコン基板及びシリコン基板を、それぞれ二つの真空チャックに吸着させ、真空チャックに外向きの機械的な力を加え、機能層及び半導体基板層が、半導体基板主体層とともにイオンダメージ層において分離する。
以上は、本発明の好適な実施例であり、本発明を限定するものではなく、本発明の趣旨内での変更、等価置換、改良等は、本発明に属する。
１ 半導体基板層
２ 半導体基板主体層
３ イオンダメージ層
４ 基板薄膜層
５ 半導体エピタキシャル層
５１ 第１エピタキシャル層
５２ 第２エピタキシャル層
５３ 第３エピタキシャル層
５４ 第４エピタキシャル層
６ 応力導入層
７ 操作層
８ 剛性基板

Claims (14)

  1. 半導体基板の上面にイオン注入を行い、イオン注入の深さを０.１〜１００μｍとし、イオン注入後、半導体基板の上面に一つのイオンダメージ層を生成するステップ１と、
    ステップ１により処理された後の半導体基板の上面に、機能層を製造するステップ２と、
    半導体基板及びその上の機能層を、イオンダメージ層において分離するステップ３とを含む
    ことを特徴とする半導体基板本体及びその上の機能層を分離する方法。
  2. 前記半導体基板は、半導体単結晶、または半導体単結晶及び半導体単結晶でエピタキシャル成長された半導体エピタキシャル層、または酸化物単結晶でエピタキシャル成長された半導体エピタキシャル層とを含む
    請求項１に記載の半導体基板本体及びその上の機能層を分離する方法。
  3. 前記半導体基板の材料は、Ｓｉ、Ｇｅ、ＳｉｘＧｅ１-ｘ、ＳｉＣ、ＧａＡｓ、ｌｎＰ、ｌｎｘＧａ１-ｘＰ、ｌｎｘＧａ１-ｘＡｓ、ＣｄＴｅ、 ＡｌＮ、 ＧａＮ、ＩｎＮまたはＡｌｘｌｎｙＧａ１-ｘ-ｙＮの中のいずれか一つであり、その中で、ｘ及びｙは、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ+ｙ≦１を満たす
    請求項１に記載の半導体基板本体及びその上の機能層を分離する方法。
  4. 前記機能層は、直接に半導体基板の上面に製造された半導体電子デバイス、または半導体基板の上面にエピタキシャル成長された半導体エピタキシャル層、または半導体基板の上面にエピタキシャル成長された半導体エピタキシャル層と、半導体エピタキシャル層に製造された半導体電子デバイスとを含む
    請求項１に記載の半導体基板本体及びその上の機能層を分離する方法。
  5. 前記半導体エピタキシャル層に含まれた成分は、Ｓｉ、Ｇｅ、ＳｉｘＧｅ１-ｘ、ＳｉＣ、ＧａＡｓ、ｌｎＰ、ｌｎｘＧａ１-ｘＰ、ｌｎｘＧａ１-ｘＡｓ、ＣｄＴｅ、ＡｌＮ、ＧａＮ、ＩｎＮ及びＡｌｘｌｎｙＧａ１-ｘ-ｙＮの中の少なくとも一つを含み、その中で、ｘ及びｙは、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ+ｙ≦１を満たす
    請求項４に記載の半導体基板本体及びその上の機能層を分離する方法。
  6. 前記半導体エピタキシャル層がＡｌｘｌｎｙＧａ１-ｘ-ｙＮを含む場合、ｘとｙは、エピタキシャル層上で、徐々に変化または突然変化することができる
    請求項５に記載の半導体基板本体及びその上の機能層を分離する方法。
  7. 前記半導体エピタキシャル層のエピタキシャル成長の方法は、化学気相成長法と、プラズマ化学気相成長法と、有機金属化学気相成長法と、分子線エピタキシー法と、水素化物気相エピタキシー法と、物理的気相輸送法と、液相エピタキシー法とを含む
    請求項２または４に記載の半導体基板本体及びその上の機能層を分離する方法
  8. 半導体基板の表面に注入されたイオンは、Ｈ、Ｈｅ、Ａｒ及びＮｅの中のいずれか一つの元素から形成されたイオンまたは前記元素から形成された気体から生成されるイオンを含む
    請求項１に記載の半導体基板本体及びその上の機能層を分離する方法。
  9. 前記ステップ２は、前記機能層に応力導入層を製造し、応力導入層には引張応力が存在し、応力導入層は機能層において圧縮応力を生成することをさらに含む
    請求項１に記載の半導体基板本体及びその上の機能層を分離する方法。
  10. 前記応力導入層は金属材料を用いていて、前記金属材料は、Ｎｉ、Ａｕ、Ｃｕ、Ｐｄ、Ａｇ、Ａｌ、Ｓｎ、Ｃｒ、Ｔｉ、Ｍｎ、Ｃｏ、Ｚｎ、Ｍｏ、Ｗ、Ｚｒ、Ｖ、Ｉｒ、Ｐｔ及びＦｅの中のいずれか一つである
    請求項９に記載の半導体基板本体及びその上の機能層を分離する方法。
  11. 前記応力導入層は、非金属高分子材料を用いる
    請求項９に記載の半導体基板本体及びその上の機能層を分離する方法。
  12. 前記応力導入層が金属材料の場合、前記応力導入層は、機能層上の電子デバイスのオーミックコンタクト層またはショットキーコンタクト層として用いる
    請求項９または１０に記載の半導体基板本体及びその上の機能層を分離する方法。
  13. 前記応力導入層に、剛性支持層または可撓性支持層を製造する
    請求項９または１０に記載の半導体基板本体及びその上の機能層を分離する方法。
  14. 前記機能層に、剛性支持層または可撓性支持層を製造する
    請求項１に記載の半導体基板本体及びその上の機能層を分離する方法。

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023009026A (ja) * 2021-07-06 2023-01-19 華為技術有限公司 複合基板及びその作製方法、半導体デバイス、並びに電子機器

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110838463A (zh) * 2018-08-17 2020-02-25 胡兵 一种半导体衬底、将衬底层与其上功能层分离的方法
DE102016114949B4 (de) * 2016-08-11 2023-08-24 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements
CN108734071A (zh) * 2017-04-24 2018-11-02 上海箩箕技术有限公司 图像传感器的形成方法
CN107706086B (zh) * 2017-07-31 2020-05-01 朱元勋 一种碳化硅衬底垂直结构簿膜电子器件及其制作方法
KR102001791B1 (ko) 2018-12-26 2019-07-18 한양대학교 산학협력단 이온 주입을 이용한 질화갈륨 기판 제조 방법
US11414782B2 (en) 2019-01-13 2022-08-16 Bing Hu Method of separating a film from a main body of a crystalline object
DE102019132158B4 (de) 2019-11-27 2024-10-24 Infineon Technologies Ag Verfahren zum bearbeiten eines halbleitersubstrats
CN111048407B (zh) * 2019-12-28 2024-06-18 东莞市中科汇珠半导体有限公司 SiC同质外延层的剥离方法
EP3886150A1 (en) * 2020-03-26 2021-09-29 Infineon Technologies Austria AG Method for processing a semiconductor wafer, semiconductor wafer, clip and semiconductor device
CN114023645A (zh) * 2021-10-31 2022-02-08 山东云海国创云计算装备产业创新中心有限公司 一种氮化镓器件的制备方法及氮化镓器件
CN116741634A (zh) * 2023-06-20 2023-09-12 中国科学院上海微系统与信息技术研究所 双极型功率器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211128A (ja) * 1991-09-18 1993-08-20 Commiss Energ Atom 薄い半導体材料フィルムの製造方法
JP2002241191A (ja) * 2001-02-14 2002-08-28 Toyoda Gosei Co Ltd 半導体の結晶成長方法
JP2004048038A (ja) * 1996-05-15 2004-02-12 Commiss Energ Atom 半導体材料の薄層の製造方法
JP2005527978A (ja) * 2002-05-28 2005-09-15 リュミログ 基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法
CN101106067A (zh) * 2006-07-11 2008-01-16 上海宇体光电有限公司 半导体器件与硅衬底的剥离方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1361298A (en) * 1920-03-17 1920-12-07 Aldrich Byron Vohn Compound for tempering iron and steel
US6540827B1 (en) * 1998-02-17 2003-04-01 Trustees Of Columbia University In The City Of New York Slicing of single-crystal films using ion implantation
FR2789518B1 (fr) * 1999-02-10 2003-06-20 Commissariat Energie Atomique Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure
AU2001254866A1 (en) 2000-04-14 2001-10-30 S.O.I.Tec Silicon On Insulator Technologies Method for cutting out at least a thin layer in a substrate or ingot, in particular made of semiconductor material(s)
JP3801125B2 (ja) * 2001-10-09 2006-07-26 住友電気工業株式会社 単結晶窒化ガリウム基板と単結晶窒化ガリウムの結晶成長方法および単結晶窒化ガリウム基板の製造方法
KR100944886B1 (ko) * 2001-10-30 2010-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
FR2848336B1 (fr) * 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
FR2860340B1 (fr) * 2003-09-30 2006-01-27 Soitec Silicon On Insulator Collage indirect avec disparition de la couche de collage
WO2005060723A2 (en) * 2003-12-02 2005-07-07 California Institute Of Technology Wafer bonded epitaxial templates for silicon heterostructures
FR2878535B1 (fr) * 2004-11-29 2007-01-05 Commissariat Energie Atomique Procede de realisation d'un substrat demontable
US7307006B2 (en) * 2005-02-28 2007-12-11 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
CN100346479C (zh) * 2005-06-21 2007-10-31 电子科技大学 一种部分绝缘层上硅材料结构及制备方法
JP5042506B2 (ja) 2006-02-16 2012-10-03 信越化学工業株式会社 半導体基板の製造方法
JP5128781B2 (ja) * 2006-03-13 2013-01-23 信越化学工業株式会社 光電変換素子用基板の製造方法
EP1863100A1 (en) * 2006-05-30 2007-12-05 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method for the production of thin substrates
US7888197B2 (en) * 2007-01-11 2011-02-15 International Business Machines Corporation Method of forming stressed SOI FET having doped glass box layer using sacrificial stressed layer
US8278190B2 (en) 2007-05-30 2012-10-02 Luminus Devices, Inc. Methods of forming light-emitting structures
KR101233105B1 (ko) 2008-08-27 2013-02-15 소이텍 선택되거나 제어된 격자 파라미터들을 갖는 반도체 물질층들을 이용하여 반도체 구조물들 또는 소자들을 제조하는 방법
JP5907730B2 (ja) 2008-10-30 2016-04-26 エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ 低減した格子ひずみを備えた半導体材料、同様に包含する半導体構造体、デバイス、および、加工された基板を製造する方法
US8802477B2 (en) * 2009-06-09 2014-08-12 International Business Machines Corporation Heterojunction III-V photovoltaic cell fabrication
JP5310604B2 (ja) * 2010-03-05 2013-10-09 豊田合成株式会社 半導体発光素子の製造方法および半導体発光素子、ランプ、電子機器、機械装置
JP5755931B2 (ja) * 2010-04-28 2015-07-29 株式会社半導体エネルギー研究所 半導体膜の作製方法、電極の作製方法、２次電池の作製方法、および太陽電池の作製方法
JP5781292B2 (ja) * 2010-11-16 2015-09-16 ローム株式会社 窒化物半導体素子および窒化物半導体パッケージ
FR2977260B1 (fr) * 2011-06-30 2013-07-19 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiale epaisse de nitrure de gallium sur un substrat de silicium ou analogue et couche obtenue par ledit procede
US8981382B2 (en) * 2013-03-06 2015-03-17 Iqe Rf, Llc Semiconductor structure including buffer with strain compensation layers
JP6208572B2 (ja) * 2013-12-19 2017-10-04 イビデン株式会社 ＳｉＣウェハの製造方法、ＳｉＣ半導体の製造方法及び黒鉛炭化珪素複合基板
US10573627B2 (en) 2015-01-09 2020-02-25 Silicon Genesis Corporation Three dimensional integrated circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211128A (ja) * 1991-09-18 1993-08-20 Commiss Energ Atom 薄い半導体材料フィルムの製造方法
JP2004048038A (ja) * 1996-05-15 2004-02-12 Commiss Energ Atom 半導体材料の薄層の製造方法
JP2002241191A (ja) * 2001-02-14 2002-08-28 Toyoda Gosei Co Ltd 半導体の結晶成長方法
JP2005527978A (ja) * 2002-05-28 2005-09-15 リュミログ 基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法
CN101106067A (zh) * 2006-07-11 2008-01-16 上海宇体光电有限公司 半导体器件与硅衬底的剥离方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023009026A (ja) * 2021-07-06 2023-01-19 華為技術有限公司 複合基板及びその作製方法、半導体デバイス、並びに電子機器
JP7433370B2 (ja) 2021-07-06 2024-02-19 華為技術有限公司 複合基板及びその作製方法、半導体デバイス、並びに電子機器

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