KR20210127791A - 반도체 기판 본체와 그 상부의 기능층을 분리하기 위한 방법 - Google Patents

반도체 기판 본체와 그 상부의 기능층을 분리하기 위한 방법 Download PDF

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Abstract

본 발명은 반도체 기판 본체(2)와 그 상부의 기능층을 분리하기 위한 방법에 관한 것으로서, 반도체 기판(1)의 상부 표면에 0.1㎛~100㎛의 이온 주입 심도로 이온을 주입하여, 이온 주입 후 반도체 기판(1)의 표면 하부에 한 층의 이온 손상층(3)을 형성하는 단계; 반도체 기판(1)의 상부 표면에 기능층을 제조하는 단계; 및, 반도체 기판(1) 및 그 상부의 기능층을 분리시키는 단계; 를 포함하여 구성된다. 상기 방법은 이온 주입 후의 기판(1)에서 우선 기능층의 제조를 실행한 다음 이온 손상층(3)에서 분리를 실행하고, 직접 반도체 기판(1)의 표면에서 전자 부품의 제조를 실행하는 바, 반도체 기판(1)의 두께가 이온의 주입 심도에 의하여 결정되기 때문에 반도체 기판(1)은 SOI 박막과 동일한 작용과 효과를 이룰 수 있으며, 본딩 공정이 필요하지 않기 때문에 생산 공정을 줄이고 생산 원가를 절감할 수 있다.

Description

반도체 기판 본체와 그 상부의 기능층을 분리하기 위한 방법{METHOD FOR SEPARATING SEMICONDUCTOR SUBSTRATE BODY FROM FUNCTIONAL LAYER THEREON}
본 발명은 전자 부품의 제조 기술분야에 관한 것으로서, 더욱 상세하게는 반도체 기판 본체와 그 상부의 기능층을 분리하기 위한 방법에 관한 것이다.
반도체 재료는 전자 부품의 제조에 광범위하게 적용되고, 반도체 재료의 응용은 사람들의 일상 생활 및 첨단 기술과 밀접한 관계를 가지고 있다. 반도체 재료는 이미 전세기의 규소, 게르마늄을 대표로 하는 1세대로부터 탄화 규소, 질화 갈륨 등을 대표로 하는 3세대까지 발전하게 되었다. 단, 1세대, 2세대 또는 3세대의 반도체 재료를 기반으로 하는 모든 전자 부품 제조 공법은 모두 반도체 기판을 필요로 하기 때문에, 반도체 기판의 원가는 기판에서 제조되는 전자 부품의 원가와 직접 관련된다. 1세대 및 2세대의 반도체 기판은 대부분 용액법으로 생장 제조하고, 3세대의 반도체 기판은 주로 화학 기상 증착(CVD), 금속 화학 기상 증착(MOCVD), 물리 기상 이동(PVT) 및 수소 기상 증착(HVPE) 등과 같은 기상법으로 생장 제조한다. 따라서, 3세대 반도체 기판의 생산 원가는 1세대 및 2세대 반도체 기판의 생산 원가보다 훨씬 높게 된다. 이에 따라, 반도체 기판의 원가를 절감하기 위하여, 특히는 3세대 반도체 기판의 원가를 절감하는 것은 3세대 반도체 전자 부품의 보급 응용에 아주 큰 이익을 가져줄 수 있다.
전세기 90년대로부터 이온 커팅 박막 전이 기술(smart-cut)이 SOI(silicon on insulator) 기판의 제작에 사용되기 시작하였는데, 이온 커팅 박막 전이 기술이란 이온 주입의 방법을 기판으로 기판과 기판 박막층을 분리하는 기술이다. SOI 제조 공법은 우선 도너(donor) 실리콘 기판의 표면에 한 층의 미크론 레벨 두께의 이산화 규소층을 제조하고, 이어서 수소 이온을 고압으로 가속하여 표면에 산화층이 제조된 실리콘 기판으로 주입함으로써 수소 이온이 고전압 가속 작용 하에 이산화 규소층을 투과하여 그 하부의 실리콘 기판에 도달하고 실리콘 기판에 체류되어 이온 손상이 발생되도록 하되, 이온 손상층이 실리콘 기판 표면 하부에서의 깊이는 이온 가속 전압의 높낮이에 의하여 결정되는 바; 전압이 높을 수록 이온 손상층이 실리콘 기판 표면 하부에서의 깊이가 더욱 깊게 형성된다. 일반적으로, 이온 손상층은 실리콘 기판 하부 중 이산화 규소층으로부터 1 미크론 내지 20여 미크론 이격된 위치에 형성되고, 이온 주입 후의 도너(donor) 실리콘 기판과 억셉터(acceptor) 실리콘 기판은 이산화 규소의 표면에서 본딩되며, 본딩 후의 두 실리콘 기판을 200°C~500°C의 온도에서 어닐링(annealing)함으로써 어닐링(annealing) 과정 중 수소 이온이 손상층 내부에서 취합되어 수소 분자를 형성하도록 하고, 이에 따라 종래의 미세한 손상이 손상층을 따라 가로 방향으로 확장되어 도너(donor) 실리콘 기판이 손상층에서 분리되도록 한다. 도너(donor) 실리콘 기판은 재사용이 가능하고 분리 후의 억셉터(acceptor) 실리콘 기판은 열처리를 거쳐 표면의 실리콘 원자가 재분포되어 이온 주입으로 인한 손상이 제거되며, 이산화 규소 산화층에는 한 층의 미크론 두께의 실리콘 단결정 박막이 존재하고 차후의 전자 부품의 제조가 실리콘 단결정 박막에서 진행되며 억셉터(acceptor) 기판은 단지 지탱 작용만 일으키는 바, 이것이 바로 SOI 기판이다. 이어서, 이온 커팅 박막 전이 기술은 기판의 가격을 낮추기 위하여 GaN, SiC 등 박막을 실리콘 또는 산화물 기판으로 전이시키는 것과 같은 기타 반도체 박막 기판의 제조에도 사용되는데, SOI 기판과의 다른 점은 GaN과 SiC는 일반적으로 절연체로 전이되고 GaN과 SiC 도너(donor) 기판에는 산화층이 필요하지 않다는 것이다. 이온 커팅 박막 전이 기술을 이용하여 박막 기판을 제조하는 과정 중, 이온의 주입 심도, 단위 면적 하의 이온 주입량, 억셉터(acceptor)와 도너(donor) 기판의 표면 본딩 및 본딩 후의 어널링(annealing)은 이온 커팅 박막 전이 기술의 주요항 구성요소이고, 억셉터(acceptor)와 도너(donor) 기판의 표면 본딩은 이온 커팅 박막 전이 기술의 성패에 관련되는 관건적인 단계이다. 억셉터(acceptor)와 도너(donor) 기판의 표면 본딩이 불량할 경우, 어널링(annealing) 과정 중에 억셉터(acceptor)와 도너(donor) 기판이 서로 분리됨으로써 손상층 상의 박막이 효과적으로 지탱을 받지 못하게 되어 박막 전이에 실패하거나 박막이 손상될 가능성이 있다. 억셉터(acceptor)와 도너(donor) 기판의 본딩을 확보하기 위하여 기판의 본딩 표면에 대한 가공 요구가 매우 높은 바, 이는 SiC와 같은 높은 경도를 가진 반도체 기판의 가공에 있어서 매우 큰 도전인 것이다. 또한, 성공적으로 분리된 박막의 표면은 표면 평탄도와 이온 충격 하에 형성된 손상으로 인하여 열처리 또는 표면 재가공을 거쳐야 한다.
지난 몇 년간, Stephen, W. Bedell 등은 "스포올링(spalling)"법을 이용하여 실리콘, 게르마늄, 비화 갈륨, 질화 갈륨 기판과 박막 또는 박막 부품의 분리를 실현하였다. 스포올링의 작업 원리는 반도체 기판에 응력 도입층을 제조하고 응력 도입층에 테이브를 부착한 다음 테이프를 잡아당김으로써 기판 박막이 응력 도입층과 함께 분리되도록 하는 것이다. 스포올링법은 응력 도입층의 응력을 정확하게 제어함으로써 기판 박막 분리의 두께를 제어하여야 하기 때문에 대규모 생산에 어려움이 있다. 또한, 비록 이론적으로는 가능하지만 스포올링법으로 SiC와 같은 경질 기판의 분리에 성공하였다는 보도는 아직도 없다. 스포올링 기술에 비하여, 본 발명은 이온 주입 심도에 대한 제어를 통하여 분리되는 박막의 두께를 제어할 수 있고 응력 도입층 중의 응력도 스포올링 기술에서와 같은 정확한 제어가 필요 없기 때문에 대규모 생산에 편리를 가져줄 수 있다. 본 발명은 응력 도입층에 테이프를 부착할 필요가 없고 박막을 분리할 때의 지탱으로 사용하기 위한 두꺼운 응력 도입층 및 전도층을 제조할 수 있다. 또한, 본 발명은 탄화 규소(SiC)와 같은 경질 반도체 기판을 분리할 수도 있다. 본 발명의 다른 가능한 장점은, 본 발명에서는 우선 손상층을 도입하였기 때문에 분리한 박막 재료가 스포올링 기술로 분리한 박막에 비하여 분리 결함이 비교적 적게 형성되는데 있다.
본 발명에서 해결하고자 하는 기술적 과제는 종래의 이온 커팅 박막 전이 기술의 공법이 복잡하고 이온 주입 심도, 단위 면적 하의 이온 주입량 및 억셉터(acceptor) 기판과 도너(donor) 기판의 본딩 강도의 영향을 크게 받으며; 특히는 SiC와 같은 3세대 반도체에 있어서 도너(donor)와 억셉터(acceptor) 기판의 본딩 문제가 효과적으로 해결되지 못한 것에 있다. 스포올링 기술에 비하여, 본 발명은 대규모 생산에 더욱 적합하고 SiC와 같은 경질 반도체 기판을 분리할 수 있으며 분리 결함이 비교적 적게 발생하고 부품에 대한 영향이 작다.
본 발명에서 상기와 같은 기술적 과제를 해결하기 위한 기술적 방안은 다음과 같다. 반도체 기판 본체와 그 상부의 기능층을 분리하기 위한 방법에 있어서,
반도체 기판의 상부 표면에 0.1㎛~100㎛의 이온 주입 심도로 이온을 주입하여, 이온 주입 후 반도체 기판의 표면 하부에 한 층의 이온 손상층을 형성하는 제1) 단계;
제1) 단계의 처리를 거친 후의 반도체 기판의 상부 표면에 기능층을 제조하는 제2) 단계;
반도체 기판 및 그 상부의 기능층을 이온 손상층 위치로부터 분리시키는 제3) 단계; 를 포함하여 구성된다.
상기 기술적 방안을 기초로, 본 발명은 더 나아가서 아래와 같은 개량을 실시할 수 있다.
더 나아가서, 상기 반도체 기판은 반도체 단결정 웨이퍼, 또는 반도체 단결정 웨이퍼 및 반도체 단결정 웨이퍼에서 외연 생장된 반도체 외연층, 또는 산화물 단결정 웨이퍼에서 외연 생장된 반도체 외연층을 포함하여 구성된다.
더 나아가서, 상기 반도체 기판의 재료는 Si, Ge, SixGe1-x, SiC, GaAs, InP, InxGa1-xP, InxGa1-xAs, CdTe, AlN, GaN, InN 또는 AlxInyGa1-x-yN 중의 임의 한가지이되, 그 중, x와 y는 조건 0≤x≤1, 0≤y≤1, 0≤x+y≤1에 만족된다.
더 나아가서, 상기 기능층은 직접 반도체 기판의 상부 표면에서 제조된 반도체 전자 부품, 또는 반도체 기판의 상부 표면에서 외연 생장된 반도체 외연층(epitaxial semiconductor layer), 또는 반도체 기판의 상부 표면에서 외연 생장된 반도체 외연층 및 반도체 외연층에서 제조된 반도체 전자 부품을 포함하여 구성된다.
더 나아가서, 상기 반도체 외연층의 성분은 Si, Ge, SixGe1-x, SiC, GaAs, InP, InxGa1-xP, InxGa1-xAs, CdTe, AlN, GaN, InN 및 AlxInyGa1-x-yN 중의 적어도 한가지를 포함하되, 그 중, x와 y는 조건 0≤x≤1, 0≤y≤1, 0≤x+y≤1에 만족된다.
더 나아가서, 상기 반도체 외연층에 AlxInyGa1-x-yN가 포함될 때, x 및 y는 외연층에서 점진적 또는 돌변적으로 변화될 수 있다.
더 나아가서, 상기 반도체 외연층의 외연 방법은 화학 기상 증착, 플라즈마 강화 화학 기상 증착, 유기 금속 화학 기상 증착, 분자선 외연, 수소화물 기상 외연, 물리 기상 이동 및 액상 외연을 포함하여 구성된다.
더 나아가서, 반도체 기판 표면에 주입되는 이온은 H, He, Ar 및 Ne 중의 적어도 한가지 원소로 형성된 이온 또는 상기 원소로 형성된 기체로부터 생성된 이온을 포함하여 구성된다.
더 나아가서, 상기 제2) 단계는 상기 기능층에서 응력 도입층을 제조하되 응력 도입층에는 장력 응력이 존재하고 응력 도입층은 기능층에서 압력 응력을 생성하는 단계를 더 포함하여 구성된다.
더 나아가서, 상기 응력 도입층은 금속 재료를 사용하되, 상기 금속 재료는 Ni, Au,Cu,Pd, Ag, Al, Sn, Cr, Ti, Mn, Co, Zn, Mo, W, Zr, V, Ir, Pt 및 Fe 중의 적어도 한가지이다.
더 나아가서, 상기 응력 도입층은 비금속 고분자 재료를 사용할 수 있다.
더 나아가서, 상기 응력 도입층이 금속 재료일 경우, 상기 응력 도입층은 기능층 중 전자 부품의 오믹 접촉층 또는 쇼트키 접촉층으로 사용된다.
더 나아가서, 상기 응력 도입층에는 강성 또는 연성의 지탱층이 제조된다.
더 나아가서, 상기 기능층에는 강성 또는 연성의 지탱층이 제조된다.
본 발명이 이룰 수 있는 효과는 다음과 같다. 본 발명에 따른 방법은 이온 주입 후의 기판에서 우선 기능층 또는 반도체 전자 부품의 제조를 실행하고 이어서 이온 손상층에 대한 분리를 실행하며, 본 발명은 직접 반도체 기판의 종래 표면에서 기능층 또는 반도체 전자 부품의 제조를 실행함으로써 일반적인 이온 커팅 박막 전의 기술이 분리면에서의 결함을 방지할 수 있다. 반도체 기판 박막의 두께가 이온의 주입 심도에 의하여 결정되기 때문에, 본 발명에 따른 반도체 기판은 SOI 박막과 동일한 작용과 효과를 이룰 수 있고, 본딩 공정이 필요하지 않기 때문에 생산 공정을 줄이고 생산 원가를 절감할 수 있으며; 종래의 이온 커팅 박막 전이에 의한 기판은 열처리 또는 연마를 거쳐야만 전자 부품을 제조할 수 있지만, 본 발명은 종래 기판 표면에서 기능층 또는 반도체 전자 부품의 제조를 실행하되 동일한 효과를 이룰 수 있고; 종래의 이온 커팅 박막 전이에 의한 기판은 제조 과정 중의 이온 주입량이 기판 표면에서 기포를 생성할 수 있는 량에 도달하거나 초과하여야 하지만, 본 발명에 따른 이온 주입량은 기판 표면에 기포 손상이 생성되지 않도록 확보하기만 하면 된다.
도 1은 본 발명에 따른 반도체 기판 구조의 메인 뷰 예시도이다.
도 2는 본 발명에 따른 이온이 반도체 기판의 상부 표면을 경유하여 반도체 기판으로 주입되는 예시도이다.
도 3은 본 발명에 따른 반도체 기판이 이온 주입을 거쳐 생성된 이온 손상층의 구조 예시도이다.
도 4는 도 3의 반도체 기판 표면에 생성된 외연층의 구조 예시도이다.
도 5는 외연층의 구조 예시도이다.
도 6은 도 4의 외연층에서 응력 도입층을 제조한 구조 예시도이다.
도 7은 도 6의 응력 도입층에서 조작층을 제조한 구조 예시도이다.
도 8은 도 4의 외연층에 직접 강성 기판을 부착하고 분리한 구조 예시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 원리 및 특징을 상세하게 설명하도록 한다. 단, 하기 실시예는 본 발명을 설명하기 위한 것일 뿐, 본 발명의 범위를 한정하기 위한 것이 아니다.
도 1 및 도 2는 반도체 기판층(1)을 도시한 것이고, 도 3은 이온 주입 후의 반도체 기판층(1)을 도시한 것이며, 반도체 기판층은 반도체 기판 본체층(2), 이온 손상층(3) 및 이온 손상층(3) 상부에 형성된 기판 박막층(4)을 포함하여 구성된다. 반도체 기판은 반도체 단결정 웨이퍼를 사용하거나, 또는 반도체 단결정 웨이퍼 및 반도체 단결정 웨이퍼에서 외연 생장된 반도체 외연층을 사용하거나, 또는 비반도체 및 산화물 단결정 웨이퍼에서 외연 생장된 반도체 외연층을 사용할 수 있고, 이온은 반도체 기판층의 표면으로부터 주입된다. 반도체 기판층의 표면에 주입되는 이온은 H, He, Ar 및 Ne 중의 적어도 한가지 원소로 형성된 이온 또는 상기 원소로 형성된 기체로부터 생성된 이온을 포함하여 구성된다.
실시방식 1 : 반도체 기판층(1)의 상부 표면에 이온을 주입하고 이온 주입 심도는 0.1~100㎛으로 하되 바람직하게는 5㎛, 10㎛, 15㎛ 및 20㎛으로 하고; 이온 주입 후 반도체 기판층(1)의 표면 하부에 한 층의 이온 손상층(3)을 생성하며; 이어서 기판 박막층(4)에서 직접 기능층을 제조하는 방식으로서, 본 실시예에 따른 기능층은 반도체 전자 부품으로서 예를 들면 MOS, MOSFET 부품 등을 제조할 수 있다. 반도체 전자 부품 상부에 직접 강성 기판(8)을 부착할 수 있고, 강성 기판은 반도체, 산화물 결정, 금속, 유리 또는 도자기 재료일 수 있으며, 외부로 향한 견인력을 이용하여 반도체 기판 본체층과 기판 박막층을 이온 손상층 위치로부터 분리시키되, 이때, 분리에 필요한 견인력은 응력 도입층이 있을 때에 필요한 견인력보다 많이 크다. 본 실시예에 있어서, 분리 전의 기능층은 기판 박막층(4) 방부에서 제조가 완성되지 않은 반도체 전자 부품이고, 반도체 기판을 이온 손상층으로부터 분리시킨 다음 기판 박막층(4)에서 나머지 반도체 전자 부품의 제조를 완성할 수 있다.
실시방식 2 : 반도체 기판층(1)의 상부 표면에 이온을 주입하고 이온 주입 심도는 0.5~50㎛으로 하되 바람직하게는 5㎛, 10㎛, 15㎛ 및 20㎛으로 하고; 이온 주입 후 반도체 기판층(1)의 표면 하부에 한 층의 이온 손상층(3)을 생성하며; 기판 박막층(4)의 이온 주입 표면에서 기능층을 제조하는 방식으로서, 본 실시예에 따른 기능층은 반도체 기판층(1)의 상부 표면으로부터 외연 생장된 반도체 외연층(5), 또는 반도체 기판층(1)의 상부 표면으로부터 외연 생장된 반도체 외연층(5) 및 반도체 외연층(5)에서 제조된 반도체 전자 부품일 수 있다. 반도체 외연층(5)의 외연 방법은 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 유기 금속 화학 기상 증착(MOCVD), 분자선 외연(MBE), 수소화물 기상 외연(HVPE), 물리 기상 이동(PVT) 및 액상 외연(LPE)을 포함하여 구성된다.
반도체 외연층(5)은 단일 외연층 구조, 또는 한 층 이상의 외연 구조일 수 있고, 외연층은 도핑을 통하여 p형 또는 n형과 같이 전도율 및 전도 유형을 변화시킬 수 있다. 도 5에 도시된 바와 같이, 반도체 외연층(5)은 제1 외연층(51), 제2 외연층(52), 제3 외연층(53) 및 제4 외연층(54)을 포함하여 구성될 수 있다. LED 외연층 구조를 제조하는 경우를 예로 들면, 제1 외연층은 AlN이고, 제2 외연층은 n형의 GaN이며, 제3 외연층은 복수층의 양자우물 InxGa(1-x)N과 배리어 GaN이고, 제4 외연층은 p형 GaN이되, 그 중 0≤x≤1이지만, 본 실시예는 외연층의 한가지 응용을 제시한 것일 뿐, 외연층의 구조가 이에 한정되는 것은 아니다.
도 6에 도시된 바와 같이, 반도체 외연층(5)에서 응력 도입층(6)을 제조하되, 응력 도입층 자체는 장력 응력을 받는다. 응력 도입층(6)은 증착, 스퍼터링, 도포, 스핀코팅 등 방법으로 제작되고; 응력 도입층은 금속 재료를 사용하되, 상기 금속 재료는 Ni, Au,Cu,Pd, Ag, Al, Sn, Cr, Ti, Mn, Co, Zn, Mo, W, Zr，V, Ir, Pt 및 Fe 중의 적어도 한가지일 수 있으며; 응력 도입층의 작용은 기능층에서 압력 응력을 생성함으로써 반도체 기판 본체층과 기판 박막층이 쉽게 분리되도록 하는 것이다. 응력 도입층은 비금속 고분자 재료를 사용할 수도 있고 상기 비금속 고분자 재료는 에폭시 수지(epoxy)이며, 에폭시 수지는 응력 도입층으로서 150°C에서 건조됨으로써 기능층과 응력 도입층이 냉각될 때 열팽창 계수가 다름으로 인하여 생성되는 응력을 이용하여 기능층을 분리시킬 수 있다. 또는, 에폭시 수지는 응력 도입층으로서 실온에서 건조된 다음 액체 질소 온도로 냉각시킴으로서 분리시킬 수 있다. 응력 도입층이 금속 재료일 경우, 기능층 중 전자 부품의 오믹 접촉층 또는 쇼트키(Schottky) 접촉층으로 사용될 수 있는 바, 예를 들면 LED 구조 외연층의 p-GaN 상의 응력 도입층은 오믹 접촉층으로 사용될 수 있고, SiC 다이오드 n형 외연층 상의 응력 도입층은 쇼트키(Schottky) 접촉층으로 사용될 수 있다.
도 7에 도시된 바와 같이, 응력 도입층(6)에서 조작층(7)을 제조하되 조작층(7)은 분리할 때의 조작 편이를 위하여 테이프, 폴리머 등을 사용할 수 있다. 조작층은 강성 조작층을 사용할 수도 있고, 강성 조작층은 예를 들면 반도체, 산화물, 금속 유리 또는 도자기 재료일 수 있다. 조작층은 반드시 필요한 것이 아닌 바, 응력 도입층이 충분히 두꺼울 때에는 조작층을 제조할 필요가 없다. 도 8에 도시된 바와 같이, 기능층 상부에 직접 강성 기판(8)을 부착한 다음 외부로 향하는 견인력으로 분리시킬 수 있고, 도 8 중의 화살표 방향은 견인력 방향이다.
본 실시예에 따른 반도체 기판 재료는 탄화규소를 사용하고, 2인치(0001) 결정체 방향의 6H 결정형의 탄화규소를 예로 들면, 도 3에 도시된 바와 같이, 탄화규소 반도체 기판의 표면에 7°의 경사 각도로 수소 이온을 주입하되 수소 이온의 주입 에너지는 400keV로 하고 수소 이온의 주입량은 5×1016cm-2으로 하여, 수소 이온을 주입한 후 반도체 기판의 하부 표면에 이온 손상층을 형성하며; 이온 주입이 완성된 다음, 적당한 온도의 어널링(annealing) 과정을 통하여 이온이 손상층 내부에서 형성한 손상 효과를 강화시킬 수 있고, 서로 다른 기판 재료에 있어서 어널링(annealing) 온도가 서로 다르며, Si 기판인 경우에는 218°C 이상의 어널링(annealing) 온도가 필요하고 SiC 기판인 경우에는 650°C 이상의 어널링(annealing) 온도가 필요하며; 어널링(annealing) 과정은 기능층을 제조하는 과정 중에 발생할 수도 있고 이온의 주입량은 이온을 주입하는 에너지와 결합하여 응용하여야 하며, 이온 기포로 인하여 발생한 표면 파괴 및 박막층의 자발적인 분리가 없어야 하는 것은 본 특허기술의 성공적인 실시를 확보하기 위한 기본적인 조건이다. 이온 주입 후의 탄화규소 반도체 재료 기판을 MOCVD 반응기에 투입하여 반도체 외연층(기능층)을 외연 생장시키고, 도 5에 도시된 바와 같이, 반도체 외연층은 아래로부터 위로 순차적으로 AlN 완충층, Si가 도핑된 n형 GaN층, 복수층의 양자우물 InxGa(1-x)N과 배리어 GaN, Mg가 도핑된 p형 GaN층이며, 전체 외연층의 두께는 4μm이다. 이어서, 외연층에서 10㎛ 두께의 한 층의 Ni 금속 응력 도입층을 스퍼터링 형성하고, 다시 Ni 금속 응력 도입층에서 200㎛~300㎛의 동을 화학 도금함으로써 더 나아가서 지탱층 및 응력 도입층으로 사용함으로써, 반도체 기판 본체층(2)과 기판 박막층(4) 및 그 상부의 기능층이 분리되도록 하며 분리 후의 반도체 기판 본체층은 뎐마를 거친 다음 재사용될 수 있다.
본 실시예에 따른 반도체 기판 재료는 탄화규소를 사용하고, 2인치(0001) 결정체 방향의 6H 결정형의 탄화규소를 예로 들면, 도 3에 도시된 바와 같이, 탄화규소 반도체 기판의 표면에 7°의 경사 각도로 수소 이온을 주입하되 수소 이온의 주입 에너지는 500keV로 하고 수소 이온의 주입량은 7×1016cm-2으로 하여, 수소 이온을 주입한 후 반도체 기판층의 하부 표면에 이온 손상층을 형성한다. 이온 주입 후의 탄화규소 반도체 재료 기판을 MOCVD 반응기에 투입하여 반도체 외연층(기능층)을 외연 생장시키고, 도 4에 도시된 바와 같이, 반도체 외연층은 아래로부터 위로 순차적으로 AlN 완충층, Si가 도핑된 n형 GaN층, 복수층의 양자우물 InxGa(1-x)N과 배리어 GaN, Mg가 도핑된 p형 GaN층이며, 전체 반도체 외연층의 두께는 4㎛이다. 반도체 외연층 상부에 직접 실리콘 기판을 부착하고, 탄화규소 기판 및 실리콘 기판을 각각 두 개의 진공 흡반에 흡착시킨 다음, 두 개의 진공 흡반에 외부로 향하는 기계력을 인가함으로써 기능층과 반도체 기판층 및 반도체 기판 본체층을 이온 손상층으로부터 분리시킨다.
상기 내용은 본 발명에 따른 바람직한 실시예일 뿐 본 발명을 한정하기 위한 것이 아닌 바, 본 발명의 정신 및 원칙 범위 내에서의 모든 수정, 동등 변경, 개량 등은 모두 본 발명의 보호 범위에 속하는 것으로 해석되어야 한다.

Claims (12)

  1. 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법에 있어서, 상기 방법은:
    반도체 기판의 상부 표면을 통해 이온을 상기 반도체 기판에 주입하여 상기 반도체 기판에 이온 손상층을 형성하는 단계 - 주입된 이온은 상기 반도체 기판의 상부 표면 아래 0.1㎛ - 100㎛ 범위의 깊이에 위치하며, 상기 이온 손상층은 상기 반도체 기판의 본체 위에 위치함 -; 및
    상기 이온이 상기 반도체 기판에 주입된 후에 상기 반도체 기판의 상부 표면 상에 기능층을 형성하는 단계;를 포함하고,
    기능층은 기능층 상에 적어도 하나의 응력 유도층을 형성함으로써 이온 손상층에서 반도체 기판의 본체로부터 분리될 수 있고, 적어도 하나의 응력 유도층은 인장 응력을 받고 기능층에 압축 응력을 도입하는 것을 특징으로 하는 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법.
  2. 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법에 있어서, 상기 방법은:
    상부 표면을 통해 이온 주입된 반도체 기판을 제공하는 단계 - 주입된 이온은 상기 반도체 기판의 상부 표면 아래 0.1㎛ - 100㎛ 범위의 깊이에 위치하며, 주입된 이온은 상기 반도체 기판에 이온 손상층을 형성하고, 상기 이온 손상층은 상기 반도체 기판의 본체 위에 위치함 -; 및
    상기 반도체 기판의 상부 표면 상에 기능층을 형성하는 단계;를 포함하고,
    기능층은 기능층 상에 적어도 하나의 응력 유도층을 형성함으로써 이온 손상층에서 반도체 기판의 본체로부터 분리될 수 있고, 적어도 하나의 응력 유도층은 인장 응력을 받고 기능층에 압축 응력을 도입하는 것을 특징으로 하는 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법.
  3. 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법에 있어서, 상기 방법은:
    상부 표면을 통해 이온 주입된 반도체 기판을 제공하는 단계 - 주입된 이온은 상기 반도체 기판의 상부 표면 아래 0.1㎛ - 100㎛ 범위의 깊이에 위치하며, 주입된 이온은 상기 반도체 기판에 이온 손상층을 형성하고, 상기 이온 손상층은 상기 반도체 기판의 본체 위에 위치하며, 기능층이 상기 반도체 기판의 상부 표면에 더 형성되어 있음 -; 및
    상기 기능층 상에 추가 기능층 또는 장치를 형성하는 단계;를 포함하고,
    기능층은 기능층 상에 적어도 하나의 응력 유도층을 형성함으로써 이온 손상층에서 반도체 기판의 본체로부터 분리될 수 있고, 적어도 하나의 응력 유도층은 인장 응력을 받고 기능층에 압축 응력을 도입하는 것을 특징으로 하는 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법.
  4. 제 1, 2, 또는 3 항에 있어서,
    상기 반도체 기판은 반도체 단결정 웨이퍼, 또는 반도체 단결정 웨이퍼 및 반도체 단결정 웨이퍼에서 외연 생장된 반도체 외연층, 또는 산화물 단결정 웨이퍼에서 외연 생장된 반도체 외연층을 포함하여 구성되는 것을 특징으로 하는 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법.
  5. 제 1, 2, 또는 3 항에 있어서,
    상기 반도체 기판의 재료는 Si, Ge, SixGe1-x, SiC, GaAs, InP, InxGa1-xP, InxGa1-xAs, CdTe, AlN, GaN, InN 또는 AlxInyGa1-x-yN 중의 임의 한가지이되, 그 중, x와 y는 조건 0≤x≤1, 0≤y≤1, 0≤x+y≤1에 만족되는 것을 특징으로 하는 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법.
  6. 제 1, 2, 또는 3 항에 있어서,
    상기 기능층은 직접 반도체 기판의 상부 표면에서 제조된 반도체 전자 부품, 또는 반도체 기판의 상부 표면에서 외연 생장된 반도체 외연층, 또는 반도체 기판의 상부 표면에서 외연 생장된 반도체 외연층 및 반도체 외연층에서 제조된 반도체 전자 부품을 포함하여 구성되는 것을 특징으로 하는 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 반도체 외연층의 성분은 Si, Ge, SixGe1-x, SiC, GaAs, InP, InxGa1-xP, InxGa1-xAs, CdTe, AlN, GaN, InN 또는 AlxInyGa1-x-yN 중의 적어도 한가지를 포함하되, 그 중, x와 y는 조건 0≤x≤1, 0≤y≤1, 0≤x+y≤1에 만족되는 것을 특징으로 하는 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법.
  8. 제 6 항에 있어서,
    상기 반도체 외연층의 외연 방법은 화학 기상 증착, 플라즈마 강화 화학 기상 증착, 유기 금속 화학 기상 증착, 분자선 외연, 수소화물 기상 외연, 물리 기상 이동 및 액상 외연을 포함하여 구성되는 것을 특징으로 하는 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법.
  9. 제 1, 2, 또는 3 항에 있어서,
    반도체 기판 표면에 주입되는 이온은 H, He, Ar 및 Ne 중의 적어도 한가지 원소로 형성된 이온 또는 상기 원소로 형성된 기체로부터 생성된 이온을 포함하여 구성되는 것을 특징으로 하는 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법.
  10. 제 1, 2, 또는 3 항에 있어서,
    상기 적어도 하나의 응력 도입층 중 적어도 하나는 적어도 하나의 금속 재료를 사용하되, 상기 금속 재료는 Ni, Au,Cu,Pd, Ag, Al, Sn, Cr, Ti, Mn, Co, Zn, Mo, W, Zr, V, Ir, Pt 및 Fe 중의 적어도 한가지인 것을 특징으로 하는 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법.
  11. 제 1, 2, 또는 3 항에 있어서,
    상기 적어도 하나의 응력 도입층은 비금속 고분자 재료를 사용하는 것을 특징으로 하는 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법.
  12. 제 1, 2, 또는 3 항에 있어서,
    상기 적어도 하나의 응력 도입층이 금속 재료일 경우, 상기 적어도 하나의 응력 도입층은 기능층 중 전자 부품의 오믹 접촉층 또는 쇼트키 접촉층으로 사용되는 것을 특징으로 하는 기능층으로부터 반도체 기판의 본체를 분리하기 위한 반도체 기판의 제조 방법.
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