CN110838463A - 一种半导体衬底、将衬底层与其上功能层分离的方法 - Google Patents
一种半导体衬底、将衬底层与其上功能层分离的方法 Download PDFInfo
- Publication number
- CN110838463A CN110838463A CN201810940626.9A CN201810940626A CN110838463A CN 110838463 A CN110838463 A CN 110838463A CN 201810940626 A CN201810940626 A CN 201810940626A CN 110838463 A CN110838463 A CN 110838463A
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- stress
- support
- functional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010410 layer Substances 0.000 title claims abstract description 300
- 239000000758 substrate Substances 0.000 title claims abstract description 215
- 239000002346 layers by function Substances 0.000 title claims abstract description 99
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000005468 ion implantation Methods 0.000 claims abstract description 38
- 239000010409 thin film Substances 0.000 claims abstract description 26
- 238000002360 preparation method Methods 0.000 claims abstract description 3
- 230000001939 inductive effect Effects 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 26
- 238000000926 separation method Methods 0.000 abstract description 27
- 230000035882 stress Effects 0.000 description 93
- 150000002500 ions Chemical class 0.000 description 27
- 239000010408 film Substances 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229920000642 polymer Polymers 0.000 description 8
- 239000013078 crystal Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910002601 GaN Inorganic materials 0.000 description 6
- 239000002390 adhesive tape Substances 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 238000005452 bending Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- 241001391944 Commicarpus scandens Species 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- -1 hydrogen ions Chemical class 0.000 description 4
- 230000008646 thermal stress Effects 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 238000005336 cracking Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000011265 semifinished product Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 241000047703 Nonion Species 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000007710 freezing Methods 0.000 description 2
- 230000008014 freezing Effects 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910004613 CdTe Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000013270 controlled release Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0093—Wafer bonding; Removal of the growth substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
- H01L2221/68386—Separation by peeling
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Recrystallisation Techniques (AREA)
Abstract
本发明公开一种半导体衬底和将衬底层与其上功能层分离的方法,所述半导体衬底包括:衬底层,所述衬底层包括通过离子注入形成为衬底主体层、位于衬底主体层一侧的离子损伤层以及位于所述离子损伤层上的衬底薄膜层,所述衬底薄膜层通过半导体制备形成为功能层;应力导入层和支撑件,其中一个位于所述功能层远离所述离子损伤层一侧,另一个位于所述衬底主体层的远离所述离子损伤层一侧。本发明中的半导体衬底,解决了较薄的衬底在弯曲时导致衬底开裂的问题,能够适用于厚度较薄的衬底,提高分离成功率。
Description
技术领域
本发明涉及半导体技术领域。更具体地,涉及半导体衬底、将衬底层与其上功能层分离的方法。
背景技术
离子注入健合分离(Smart-Cut),控制撕剥离(controlled spalling),激光分离(Laser liftoff)和外延分离(epitaxial lift off)技术是目前半导体工业分离薄膜和薄膜转移的主要手段。离子注入健合分离技术首先注入氢离子,在施主衬底中产生离子损伤层,然后将施主衬底与受主衬底键合,键合后的衬底经几百度的退火处理,施主衬底与受主衬底可在离子损伤层处分离,从而完成薄膜的转移。离子注入键合分离技术应用成败的关键是施主衬底与受主衬底的键合,衬底键合对施主和受主衬底表面要求很高,如果键合中,两衬底表面留有气泡,气泡处的薄膜将得不到受主衬底的支撑,薄膜转移就会失败。因此,离子注入健合分离技术在某些半导体材料上的应用受到限制,比如碳化硅的硬度很高,很难达到键合的要求。此外,离子注入健合分离技术使用分离后的薄膜表面,分离后薄膜表面的再处理,也是影响其应用的因素。
控制撕剥离是近年发展起来的技术。控制撕剥离是在待分离的衬底表面制作应力导入层,应力导入层受张应力,在应力导入层上粘连胶带,通过拉动胶带造成衬底表面的薄膜随应力导入层分离,分离薄膜的厚度取决于应力导入层中的应力与应力层的厚度。控制撕剥离成功了分离硅,锗,砷化镓,氮化镓等的薄膜。然而,由于控制撕剥离分离的薄膜厚度由应力导入层的应力和厚度控制,给大规模应用造成困难。
离子注入结合应力导入层分离薄膜的方法综合了离子注入键合分离和控制撕剥离两项技术的的优点。该离子注入结合应力导入层分离薄膜的方法原理是通过离子注入的方式在衬底表面下产生离子损伤层,然后在注入离子的衬底上施加应力导入层,应力导入层受张应力,在衬底中产生压应力,因此衬底会产生向应力导入层面的弯曲。图1示出经过离子注入后形成的半导体衬底结构示意图,图2示出衬底在应力导入层作用下致弯曲的示意图,在衬底中由此产生恢复平直的恢复力。图中衬底为10,衬底主体20,薄膜层为30,离子损伤层40,及应力导入层50,在衬底恢复力和应力导入层应力的作用下薄膜会在离子损伤层处发生分离。对于厚度较薄的衬底,因衬底弯曲过大,容易出现断裂的问题。
发明内容
为了解决现有离子注入结合应力导入层分离技术中,厚度较薄的衬底,在分离时容易出现断裂的问题,本发明第一方面提供一种将衬底层与其上功能层分离的方法,包括:
在衬底层一侧表面上进行离子注入,使得衬底层形成为衬底主体层、位于衬底主体层一侧的离子损伤层以及位于所述离子损伤层上的衬底薄膜层;
所述衬底薄膜层通过半导体制备形成为功能层;
设置应力导入层和支撑件,其中一个位于所述功能层上,另一个位于所述衬底主体层上;
应力导入层受张应力,施加压应力于功能层或应力导入层;
通过所述应力导入层施加的应力使所述衬底主体层和功能层在离子损伤层处分离。
优选地,所述设置应力导入层和支撑件包括:
在所述衬底主体层或者所述功能层的其中一个表面上吸附吸盘;
在另一个表面上形成应力导入层。
优选地,所述设置应力导入层和支撑件包括:
在所述功能层上形成柔性支撑层;
在所述柔性支撑层上吸附吸盘或者形成刚性支撑层;
在所述衬底主体层上形成应力导入层。
优选地,所述设置应力导入层和支撑件包括:
在所述衬底主体层和所述功能层的其中一个表面上形成应力导入层;
在另一个表面上形成支撑层。
优选地,所述支撑件为覆盖所述衬底主体层或者功能层表面的刚性支撑层。
优选地,所述支撑层的材料与所述应力导入层的材料相同或不同;和/或,
所述支撑层的厚度与所述应力导入层的厚度相同或不同。
优选地,所述功能层包括有半导体器件、半导体器件半成品以及所述衬底薄膜层表面生长形成的外延层的至少一个。
本发明第二方面提供一种半导体衬底,包括:
衬底层,所述衬底层包括通过离子注入形成为衬底主体层、位于衬底主体层一侧的离子损伤层以及位于所述离子损伤层上的衬底薄膜层;
功能层,形成在所述衬底薄膜层上;以及
应力导入层和支撑件,其中一个位于所述功能层上,另一个位于所述衬底主体层上。
优选地,所述支撑件包括吸附在所述衬底主体层或者所述功能层上的吸盘。
优选地,所述支撑件邻近所述功能层设置,并且所述支撑件包括位于所述功能层上的柔性支撑层以及位于所述柔性支撑层远离所述功能层一侧上的吸盘或者刚性支撑层。
优选地,所述支撑件为覆盖所述衬底主体层或者功能层表面的刚性支撑层。
优选地,所述支撑层的材料与所述应力导入层的材料相同或不同;和/或,
所述支撑层的厚度与所述应力导入层的厚度相同或不同。
优选地,所述功能层包括有半导体器件、半导体器件半成品以及所述衬底薄膜层表面生长形成的外延层的至少一个。
本发明的有益效果如下:
本发明提供一种半导体衬底、将衬底层与其上功能层分离的方法,通过在衬底上形成支撑件和应力导入层,该支撑件能够使得衬底在分离时减小衬底的形变,从而使衬底在分离过程中不易断裂,解决了较薄的衬底在弯曲时导致衬底开裂的问题,能够适用于厚度较薄的衬底,提高半导体的衬底分离成功率;此外在正常厚度的衬底下可以减小应力导入层的厚度,节省了工艺时间和材料消耗。并且离子注入结合应力导入层,能够克服常规离子注入健合分离需要键合的困难及控制撕剥离不宜大规模应用的缺点。
附图说明
下面结合附图对本发明的具体实施方式作进一步详细的说明。
图1示出现有技术采用离子注入半导体衬底时的示意图。
图2示出现有技术分离半导体衬底时的示意图。
图3示出本发明实施例中半导体衬底的结构示意图之一。
图4示出本发明实施例中半导体衬底的结构示意图之二。
具体实施方式
为了更清楚地说明本发明,下面结合优选实施例和附图对本发明做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解,下面所具体描述的内容是说明性的而非限制性的,不应以此限制本发明的保护范围。
图3和图4示出了本发明实施例提供的半导体衬底层结构示意图,如图所示,包括:衬底层10,所述衬底层10包括通过离子注入形成为衬底主体层20、位于衬底主体层20一侧的离子损伤层40以及位于所述离子损伤层上的衬底薄膜层30;功能层90,形成在所述衬底薄膜层30上,一般地,所述衬底薄膜层30通过半导体制备形成为功能层90;应力导入层50和支撑件60,其中一个位于所述功能层90上,另一个位于所述衬底主体层20上。所述支撑件60用于减小所述衬底主体层与所述功能层分离时的形变,80为所述功能层上的柔性支撑层。
本发明提供一种半导体衬底,通过在衬底上形成支撑件和应力导入层,该支撑件能够使得衬底在分离时减小衬底的形变,从而衬底在分离过程中不易断裂,解决了较薄的衬底在弯曲时导致衬底开裂的问题,能够适用于厚度较薄的衬底,提高半导体的制作成功率;此外在正常厚度的衬底下可以减小应力导入层的厚度,节省了工艺时间和材料消耗。
显然,功能层的一侧与衬底薄膜层结合,本发明在论述应力导入层和支撑件的其中一个位于所述功能层上时,可以知晓的是,应力导入层和支撑件的其中一个必然位于功能层的另一侧,同理,对于衬底主体层的一侧也应当如此理解。
衬底层在进行离子注入时,必然地,需要通过衬底层的一个表面(例如图中的上表面)进行离子注入,此时,衬底层必然包括一个离子注入面和一个与该离子注入面相对设置的位于衬底层的另一侧的非离子注入面(例如图中的下表面)。
需要说明的是,由于离子从离子注入面进入衬底层,在成分组成上,离子注入面和非离子注入面的材料有所区别,本发明不予赘述。衬底层可以采用半导体单晶片、也可采用半导体单晶片以及在半导体单晶片上外延生长出半导体外延层,也可以采用在非半导体以及在氧化物单晶片上外延出半导体外延层,离子从半导体衬底层的表面注入。在衬底层表面注入的离子包括由H、He、Ar和Ne的至少一种元素形成的离子或由该元素形成的气体产生的离子。
在所述衬底层表面进行离子注入,注入的深度可以为0.1μm-100μm,优选5μm、10μm、15μm和20μm;离子注入后在衬底层的表面下形成一层离子损伤层,然后可在衬底薄膜层上直接制备功能层。
本实施例的功能层为半导体电子器件,如制备结势垒肖特基二几管(JBS)、高电子迁移三级管(HEMT)器件等,或者为在衬底层上表面外延生长出的外延层,也可以是在衬底层上表面外延生长出的外延层以及在外延层上制备的半导体电子器件。此外,本实施例分离的功能层可以是在衬底薄膜层上未完成制备的半导体电子器件(即半成品),将衬底层在离子损伤层处分离后,再在衬底薄膜层上完成剩余的半导体电子器件的制作。
外延层的外延方法包括化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、氢化物气相外延(HVPE)、物理气相沉积(PVD)和液相外延(LPE)。
外延层可以是单一的外延层结构,也可以是一层以上的外延结构,外延层可经由掺杂改变电导率和导电类型,如p、n型。例如,外延层可以包括第一外延层、第二外延层、第三外延层和第四外延层。以制作LED外延层结构为例,第一外延层为AlN,第二外延层为n型GaN,第三外延层为多层量子阱InxGa(1-x)N与势垒GaN,第四外延层为p型GaN,其中0≤x≤1,本实施例只是给出了外延层的一种应用,外延层的结构不限于此。
本申请中应力导入层的材料可以包含至少任何一种金属材料Ni,Al,Ag,Au,Sb,Sn,Fe,Cu,Ir,Pt,Pd,Co,Cr,Ti,Mn,Zn,Zr,和Mg或合金,也可以是聚合物,或聚合物与金属混合物,可以由物质本身与衬底间产生应力,如电镀Ni在GaN衬底表面,或通过使温度变化,加温,或降温至液氮温度,使应力导入层受张应力,衬底受压应力。应力导入层的制备方法可应用旋涂,丝网印刷,电镀,溅射,刷涂等方法制备。半导体衬底包括Si,Ge,GaAs,GaN,ZnO,CdTe,InP,InxGa(1-x)As,InxGa(1-x)P,InxGa(1-x)N,AlN,AlxInyGa(1-x-y)N GaO和在其上的半导体衬底。及氧化物单晶上的半导体外延层,其中x和y满足的条件为:0≤x≤1,0≤y≤1,0≤x+y≤1。
本实施例的半导体衬底材料采用碳化硅,以2吋(0001)晶向6H晶型碳化硅衬底为例,在碳化硅半导体衬底表面以7°倾斜角度注入氢离子,氢离子的注入能量为1MeV,氢离子的注入剂量为1×1017cm-2,氢离子注入后在半导体衬底下表面生成离子损伤层,离子注入完成后,一个适当的温度退火过程能够强化离子在损伤层内造成的损伤效果,对不同的衬底材料,退火温度不同,对Si衬底而言,其退火温度需要在218℃以上,对SiC衬底而言,退火温度需在650℃以上;退火过程也可以发生在制作功能层的过程中,离子注入的剂量需与注入离子的能量结合应用,无离子气泡造成的表面破坏和无薄膜层的自发分离是确保本发明技术成功实施的基本条件,在此不予赘述。
显然,本实施例应用应力导入层时可以通过在应力导入层上粘连胶带,通过拉动胶带造成衬底表面的薄膜随应力导入层分离,也可以利用冷冻分离的技术,使热的应力导入层急速冷却产生热应力,从而达到分离的目的,本发明不限于此。
离子注入产生压应力会导致衬底向应力导入层弯曲,当应力导入层设置在功能层一侧时,衬底由于应力导入层产生的压应力而向功能层弯曲,此时支撑件设置在衬底远离功能层的一侧,因此可以防止衬底弯曲幅度过大,当应力导入层设置在衬底远离功能层的一侧,支撑件设置在功能层远离衬底的一侧时,压应力使得衬底向应力导入层弯曲,此时支撑件位于功能层的一侧,从而在分离时起到了一定的支撑作用。
优选的,支撑件位于衬底远离功能层的一侧,这样功能层受力最大,衬底的反作用力最大,有利于超薄衬底的分离。
在一个具体实施例中,所述支撑件包括吸附在所述衬底主体层或者所述功能层上的吸盘。本实施例中吸盘仅仅起到支撑作用,不需要对吸盘采用机械力外拉。
当支撑件邻近所述功能层设置时,如果功能层无法实现自支撑(free standing),此时需要在功能层上设置柔性支撑层,吸盘设置于柔性支撑层远离功能层一侧上,分离时柔性支撑层起到保护功能层的作用,能够保护功能层的完整性,不致破裂。
优选的,柔性支撑层可以是薄金属层,或者聚合物支撑功能层,本发明不限于此。
在另一个实施例中,支撑件可以是覆盖所述衬底主体层或者功能层表面的刚性支撑层。刚性支撑层可粘接在所述衬底主体层或者功能层表面,刚性支撑件的材料可以是半导体,玻璃,陶瓷,或金属。
在另一个实施例中,支撑件可以是应力导入层。支撑件所用应力导入层的材料可与另一面所用材料相同,即如前所述的包括包含至少任何一种金属材料或者包括聚合物,亦或者是金属与聚合物的结合。支撑件所用材料也可以与另一面的应力导入层的材料不同,本发明不限于此。
进一步的,当支撑件为应力导入层时,支撑层的厚度不做限制,具体的,其可以与另一面的应力导入层厚度相同,也可以不同。
本发明的第二方面提供一种将衬底层与其上功能层分离的方法,包括:
S1在衬底层一侧表面上进行离子注入,使得衬底层形成为衬底主体层、位于衬底主体层一侧的离子损伤层以及位于所述离子损伤层上的衬底薄膜层,所述衬底薄膜层通过半导体制备形成为功能层。
S2设置应力导入层和支撑件,其中一个位于所述功能层远离所述离子损伤层一侧,另一个位于所述衬底主体层的远离所述离子损伤层一侧,所述应力导入层通过施加应力的方式使所述衬底主体层和功能层在离子损伤层处分离。
本发明提供将衬底层与其上功能层分离的方法,通过在衬底上形成支撑件和应力导入层,该支撑件能够使得衬底在分离时减小衬底的形变,从而衬底在分离过程中不易断裂,解决了较薄的衬底在弯曲时导致衬底开裂的问题,能够适用于厚度较薄的衬底,提高半导体的制作成功率;此外在正常厚度的衬底下可以减小应力导入层的厚度,节省了工艺时间和材料消耗。并且离子注入健合分离结合了控制撕剥离的应力导入层,能够分离硅,锗,砷化镓,氮化镓等常规离子注入健合分离无法分离的薄膜。
显然,本实施例应用应力导入层时可以通过在应力导入层上粘连胶带,通过拉动胶带造成衬底表面的薄膜随应力导入层分离,也可以利用冷冻分离的技术,使热的应力导入层急速冷却产生热应力,从而达到分离的目的,本发明不限于此。
离子注入产生压应力会导致衬底向应力导入层弯曲,当应力导入层设置在功能层一侧时,衬底由于应力导入层产生的压应力而向功能层弯曲,此时支撑件设置在衬底远离功能层的一侧,因此可以防止衬底弯曲幅度过大,当应力导入层设置在衬底远离功能层的一侧,支撑件设置在功能层远离衬底的一侧时,压应力使得衬底向应力导入层弯曲,此时支撑件位于功能层的一侧,从而在分离时起到了一定的支撑作用。
优选的,支撑件位于衬底远离功能层的一侧,这样功能层受力最大,衬底的反作用力最大,有利于超薄衬底的分离。
在一个具体实施例中,所述支撑件包括吸附在所述衬底主体层或者所述功能层上的吸盘。本实施例中吸盘仅仅起到支撑作用,不需要对吸盘采用机械力外拉。
当支撑件邻近所述功能层设置时,如果功能层无法实现自支撑(free standing),此时需要在功能层上设置柔性支撑层,吸盘设置于柔性支撑层远离功能层一侧上,分离时柔性支撑层起到保护功能层的作用,能够保护功能层的完整性,不致破裂。
优选的,柔性支撑层可以是薄金属层,或者聚合物支撑功能层,本发明不限于此。
在另一个实施例中,支撑件可以是覆盖所述衬底主体层或者功能层表面的刚性支撑层。刚性支撑层可粘接在所述衬底主体层或者功能层表面,刚性支撑件的材料可以是半导体,玻璃,陶瓷,或金属。
在另一个实施例中,支撑件可以应力导入层。支撑件所用应力导入层的材料可与另一面所用材料相同,即如前所述的包括包含至少任何一种金属材料或者包括聚合物,亦或者是金属与聚合物的结合。支撑件所用材料也可以与另一面的应力导入层的材料不同,本发明不限于此。
进一步的,当支撑件为应力导入层时,支撑层的厚度不做限制,具体的,其可以与另一面的应力导入层厚度相同,也可以不同。
例如,根据上述描述可以知晓,对于上述支撑件为吸盘的实施例,S2可以包括:
S21在所述衬底主体层或者所述功能层的其中一个表面上吸附吸盘。
S22在另一个表面上形成应力导入层。
同理,S2还可以包括:在所述功能层上形成柔性支撑层;
S23在所述柔性支撑层上吸附吸盘或者形成刚性支撑层;
S24在所述衬底主体层上形成应力导入层。
进一步的,S2还可以包括:
S25在所述衬底主体层和所述功能层的其中一个表面上形成应力导入层;
S26在另一个表面上形成支撑层。
上述实施例与前述描述一致,本发明不予赘述。
显然,本发明的上述实施例仅仅是为清楚地说明本发明所作的举例,而并非是对本发明的实施方式的限定,对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动,这里无法对所有的实施方式予以穷举,凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。
Claims (13)
1.一种将衬底层与其上功能层分离的方法,其特征在于,包括:
在衬底层一侧表面上进行离子注入,使得衬底层形成为衬底主体层、位于衬底主体层一侧的离子损伤层以及位于所述离子损伤层上的衬底薄膜层;
所述衬底薄膜层通过半导体制备形成为功能层;
设置应力导入层和支撑件,其中一个位于所述功能层上,另一个位于所述衬底主体层上;
应力导入层受张应力,施加压应力于功能层或应力导入层;
通过所述应力导入层施加的应力使所述衬底主体层和功能层在离子损伤层处分离。
2.根据权利要求1所述的方法,其特征在于,所述设置应力导入层和支撑件包括:
在所述衬底主体层或者所述功能层的其中一个表面上吸附吸盘;
在另一个表面上形成应力导入层。
3.根据权利要求1所述的方法,其特征在于,所述设置应力导入层和支撑件包括:
在所述功能层上形成柔性支撑层;
在所述柔性支撑层上吸附吸盘或者形成刚性支撑层;
在所述衬底主体层上形成应力导入层。
4.根据权利要求1所述的方法,其特征在于,所述设置应力导入层和支撑件包括:
在所述衬底主体层和所述功能层的其中一个表面上形成应力导入层;
在另一个表面上形成支撑层。
5.根据权利要求4所述的方法,其特征在于,所述支撑件为覆盖所述衬底主体层或者功能层表面的刚性支撑层。
6.根据权利要求4所述的方法,其特征在于,所述支撑层的材料与所述应力导入层的材料相同或不同;和/或,
所述支撑层的厚度与所述应力导入层的厚度相同或不同。
7.根据权利要求1所述的方法,其特征在于,所述功能层包括有半导体器件、半导体器件半成品以及所述衬底薄膜层表面生长形成的外延层的至少一个。
8.一种半导体衬底,其特征在于,包括:
衬底层,所述衬底层包括通过离子注入形成为衬底主体层、位于衬底主体层一侧的离子损伤层以及位于所述离子损伤层上的衬底薄膜层;
功能层,形成在所述衬底薄膜层上;以及
应力导入层和支撑件,其中一个位于所述功能层上,另一个位于所述衬底主体层上。
9.根据权利要求8所述的衬底,其特征在于,所述支撑件包括吸附在所述衬底主体层或者所述功能层上的吸盘。
10.根据权利要求8所述的衬底,其特征在于,所述支撑件邻近所述功能层设置,并且所述支撑件包括位于所述功能层上的柔性支撑层以及位于所述柔性支撑层远离所述功能层一侧上的吸盘或者刚性支撑层。
11.根据权利要求8所述的衬底,其特征在于,所述支撑件为覆盖所述衬底主体层或者功能层表面的刚性支撑层。
12.根据权利要求11所述的衬底,其特征在于,所述支撑层的材料与所述应力导入层的材料相同或不同;和/或,
所述支撑层的厚度与所述应力导入层的厚度相同或不同。
13.根据权利要求1所述的衬底,其特征在于,所述功能层包括有半导体器件、半导体器件半成品以及所述衬底薄膜层表面生长形成的外延层的至少一个。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810940626.9A CN110838463A (zh) | 2018-08-17 | 2018-08-17 | 一种半导体衬底、将衬底层与其上功能层分离的方法 |
US16/201,821 US20200058542A1 (en) | 2018-08-17 | 2018-11-27 | Method of forming engineered wafers |
US16/904,516 US20200321242A1 (en) | 2015-09-18 | 2020-06-17 | Method of separating a film from a brittle material |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810940626.9A CN110838463A (zh) | 2018-08-17 | 2018-08-17 | 一种半导体衬底、将衬底层与其上功能层分离的方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN110838463A true CN110838463A (zh) | 2020-02-25 |
Family
ID=69523412
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810940626.9A Pending CN110838463A (zh) | 2015-09-18 | 2018-08-17 | 一种半导体衬底、将衬底层与其上功能层分离的方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20200058542A1 (zh) |
CN (1) | CN110838463A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113178383A (zh) * | 2021-03-10 | 2021-07-27 | 华为技术有限公司 | 一种碳化硅基板、碳化硅器件及其基板减薄方法 |
CN116741634A (zh) * | 2023-06-20 | 2023-09-12 | 中国科学院上海微系统与信息技术研究所 | 双极型功率器件及其制备方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11414782B2 (en) | 2019-01-13 | 2022-08-16 | Bing Hu | Method of separating a film from a main body of a crystalline object |
FR3109469B1 (fr) * | 2020-04-15 | 2022-04-29 | Centre Nat Rech Scient | Procédé de fabrication d’un dispositif émetteur de rayonnement |
CN112635323B (zh) * | 2020-12-15 | 2021-12-28 | 中国科学院上海微系统与信息技术研究所 | 一种SiC基异质集成氮化镓薄膜与HEMT器件的制备方法 |
CN113658850A (zh) | 2021-07-06 | 2021-11-16 | 华为技术有限公司 | 复合衬底及其制备方法、半导体器件、电子设备 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040253795A1 (en) * | 2003-06-11 | 2004-12-16 | Muriel Martinez | Methods of producing a heterogeneous semiconductor structure |
JP2016225540A (ja) * | 2015-06-02 | 2016-12-28 | 信越化学工業株式会社 | 酸化物単結晶薄膜を備えた複合ウェーハの製造方法 |
CN106548972A (zh) * | 2015-09-18 | 2017-03-29 | 胡兵 | 一种将半导体衬底主体与其上功能层进行分离的方法 |
CN106653583A (zh) * | 2016-11-11 | 2017-05-10 | 中国科学院上海微系统与信息技术研究所 | 一种大尺寸iii‑v异质衬底的制备方法 |
CN107706086A (zh) * | 2017-07-31 | 2018-02-16 | 朱元勋 | 一种碳化硅衬底垂直结构簿膜电子器件及其制作方法 |
CN108365083A (zh) * | 2018-02-07 | 2018-08-03 | 济南晶正电子科技有限公司 | 用于声表面波器件的复合压电衬底的制造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005052358A1 (de) * | 2005-09-01 | 2007-03-15 | Osram Opto Semiconductors Gmbh | Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement |
EP1863100A1 (en) * | 2006-05-30 | 2007-12-05 | INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) | Method for the production of thin substrates |
FR2995444B1 (fr) * | 2012-09-10 | 2016-11-25 | Soitec Silicon On Insulator | Procede de detachement d'une couche |
US10573627B2 (en) * | 2015-01-09 | 2020-02-25 | Silicon Genesis Corporation | Three dimensional integrated circuit |
JP6749394B2 (ja) * | 2015-11-20 | 2020-09-02 | グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. | 滑らかな半導体表面の製造方法 |
-
2018
- 2018-08-17 CN CN201810940626.9A patent/CN110838463A/zh active Pending
- 2018-11-27 US US16/201,821 patent/US20200058542A1/en active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040253795A1 (en) * | 2003-06-11 | 2004-12-16 | Muriel Martinez | Methods of producing a heterogeneous semiconductor structure |
JP2016225540A (ja) * | 2015-06-02 | 2016-12-28 | 信越化学工業株式会社 | 酸化物単結晶薄膜を備えた複合ウェーハの製造方法 |
CN106548972A (zh) * | 2015-09-18 | 2017-03-29 | 胡兵 | 一种将半导体衬底主体与其上功能层进行分离的方法 |
CN106653583A (zh) * | 2016-11-11 | 2017-05-10 | 中国科学院上海微系统与信息技术研究所 | 一种大尺寸iii‑v异质衬底的制备方法 |
CN107706086A (zh) * | 2017-07-31 | 2018-02-16 | 朱元勋 | 一种碳化硅衬底垂直结构簿膜电子器件及其制作方法 |
CN108365083A (zh) * | 2018-02-07 | 2018-08-03 | 济南晶正电子科技有限公司 | 用于声表面波器件的复合压电衬底的制造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113178383A (zh) * | 2021-03-10 | 2021-07-27 | 华为技术有限公司 | 一种碳化硅基板、碳化硅器件及其基板减薄方法 |
CN116741634A (zh) * | 2023-06-20 | 2023-09-12 | 中国科学院上海微系统与信息技术研究所 | 双极型功率器件及其制备方法 |
Also Published As
Publication number | Publication date |
---|---|
US20200058542A1 (en) | 2020-02-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108140608B (zh) | 一种将半导体衬底主体与其上功能层进行分离的方法 | |
CN110838463A (zh) | 一种半导体衬底、将衬底层与其上功能层分离的方法 | |
US8030176B2 (en) | Method for preparing substrate having monocrystalline film | |
KR20180051602A (ko) | 그래핀-기반 층 전달 시스템 및 방법 | |
US10796905B2 (en) | Manufacture of group IIIA-nitride layers on semiconductor on insulator structures | |
TWI736554B (zh) | SiC複合基板之製造方法 | |
US10249792B2 (en) | Protective capping layer for spalled gallium nitride | |
JP2012513113A (ja) | 歪み処理複合半導体基板及びそれを形成する方法 | |
US20200321242A1 (en) | Method of separating a film from a brittle material | |
CN107706086B (zh) | 一种碳化硅衬底垂直结构簿膜电子器件及其制作方法 | |
TW201413783A (zh) | 碳化矽紋層 | |
JP2010123800A (ja) | 半導体ウェハ、半導体装置、半導体ウェハ製造方法及び半導体装置製造方法 | |
JP2013247362A (ja) | 半導体素子用薄膜貼り合わせ基板の製造方法 | |
KR101459365B1 (ko) | 층 수송을 위한 금속성 운반체를 포함하는 반도체 기판 및 이의 제조 방법 | |
JPWO2013187078A1 (ja) | 半導体基板、半導体基板の製造方法および複合基板の製造方法 | |
US20150137317A1 (en) | Semiconductor wafer, method of producing a semiconductor wafer and method of producing a composite wafer | |
JP2015513214A (ja) | 多層金属支持体 | |
JP2014216356A (ja) | 半導体基板、半導体基板の製造方法および複合基板の製造方法 | |
JP2014003104A (ja) | 複合基板の製造方法および複合基板 | |
TW202338172A (zh) | 氮化物半導體基板及其製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |