CN118215987A - 氮化物半导体基板及氮化物半导体基板的制造方法 - Google Patents

氮化物半导体基板及氮化物半导体基板的制造方法 Download PDF

Info

Publication number
CN118215987A
CN118215987A CN202280074478.1A CN202280074478A CN118215987A CN 118215987 A CN118215987 A CN 118215987A CN 202280074478 A CN202280074478 A CN 202280074478A CN 118215987 A CN118215987 A CN 118215987A
Authority
CN
China
Prior art keywords
single crystal
nitride semiconductor
substrate
crystal silicon
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280074478.1A
Other languages
English (en)
Inventor
萩本和德
久保埜一平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Publication of CN118215987A publication Critical patent/CN118215987A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明为一种氮化物半导体基板，其为高频用氮化物半导体基板，其特征在于，包含在单晶硅基板上隔着氧化硅层形成有单晶硅薄膜的SOI基板、和形成于该SOI基板上且包含GaN层的氮化物半导体层，所述单晶硅薄膜包含浓度为2.0×1014个原子/cm3以上的氮，且电阻率为100Ωcm以上，所述单晶硅基板的电阻率为50mΩcm以下，所述氧化硅层的厚度为10～400nm。由此，能够提供一种在用以制造高频用装置的SOI基板上生长有氮化物半导体层的氮化物半导体基板，其塑性变形得以抑制。

Description

氮化物半导体基板及氮化物半导体基板的制造方法
技术领域
本发明涉及氮化物半导体基板及氮化物半导体基板的制造方法。
背景技术
作为半导体薄膜制造方法之一的有机金属化学气相沉积法(MOCVD)为大口径化且量产性优异，能够对均质的薄膜晶体进行成膜，因此得以广泛应用。以GaN为代表的氮化物半导体作为超越作为硅(Si)的材料的极限的次世代的半导体材料受到期待。作为MOCVD法中的GaN等的外延生长的基板，使用了GaN、SiC、蓝宝石、Si等。
近年来，以SOI为代表的在绝缘层(SiO2等)上贴合有单晶硅基板的基板被实际应用于用于GaN的外延生长的基板。例如专利文献1～4中公开了使氮化物半导体在SOI基板上生长。GaN/SOI能够将独立的分立构件加以电气隔离，且证实了该绝缘方法能够排除背栅效应(金属-氧化物半导体场效应晶体管(MOSFET)的临界电压因基板的电压而发生变动)、减少开关噪声。这种特性是一种硅基板或GaN基板等无法表现出的优点。SOI基板例如能够通过专利文献5和6中记载的基板的贴合而获得。
另一方面，近年来，如专利文献7所示，通过在单晶硅晶种层上实施氮化物半导体的外延生长，制造高频用装置。
对于高频用装置，会观察到由基板引起的特性恶化、因基板导致的损耗及二次谐波特性、三次谐波特性恶化。
对于高频装置用基板，通常使用高电阻率基板实施GaN层的外延生长，从而制作高频装置。
高频装置用基板中使用高电阻率基板以使信号不会自外延层流动至基底硅基板。此外，当在高电阻率硅基板上层叠氮化物半导体外延层时，通过设计作为应力缓和层的缓冲层来层叠氮化物半导体外延层。然而，高电阻率硅基板会因应力而在外延生长过程中发生塑性变形。为了解决该问题，优选使用下述SOI基板，即，利用隔着氧化硅层与耐受应力的能力较强的低电阻率基板(专门用于氮化物半导体外延生长的较硬的单晶硅基板)进行了贴合的高电阻率硅基板制得的SOI基板。
然而，即使是以上述方式制造的用于制造高频用装置的氮化物半导体基板，有时仍会在氮化物半导体的外延生长过程中发生塑性变形。
现有技术文献
专利文献
专利文献1：日本特开2010-40737号公报
专利文献2：日本特开2011-97062号公报
专利文献3：日本特开2019-208022号公报
专利文献4：日本专利第5396369号说明书
专利文献5：日本专利第5233111号说明书
专利文献6：日本特开2010-278339号公报
专利文献7：日本特开2021-100087号公报
发明内容
本发明要解决的技术问题
本发明为了解决上述问题而完成，其目的在于提供一种氮化物半导体基板及其制造方法，该氮化物半导体基板为使氮化物半导体层在用于制造高频用装置的SOI基板上进行生长而成的氮化物半导体基板，其塑性变形得以抑制。
解决技术问题的技术手段
为了解决上述技术问题，本发明提供一种氮化物半导体基板，其为高频用氮化物半导体基板，其特征在于，包含：
在单晶硅基板上隔着氧化硅层形成有单晶硅薄膜的SOI基板、及形成于所述SOI基板上且包含GaN层的氮化物半导体层，
所述单晶硅薄膜包含浓度为2.0×1014个原子/cm3以上的氮，且电阻率为100Ωcm以上，
所述单晶硅基板的电阻率为50mΩcm以下，
所述氧化硅层的厚度为10～400nm。
若为这种包含GaN层的氮化物半导体层在单晶硅薄膜包含浓度为2.0×1014个原子/cm3以上的氮、且单晶硅薄膜的电阻率为100Ωcm以上、单晶硅基板的电阻率为50mΩcm以下、氧化硅层的厚度为10～400nm的SOI基板上进行了成膜的氮化物半导体基板，则能够制成一种塑性变形得以抑制的氮化物半导体基板。此外，通过使用该氮化物半导体基板，能够制造一种高频特性良好的高频用装置。
优选所述氧化硅层的厚度为10～200nm。
若氧化硅层的厚度为10～200nm，则能够制成一种塑性变形进一步得以抑制的氮化物半导体基板。
此外，本发明提供一种氮化物半导体基板的制造方法，其为高频用氮化物半导体基板的制造方法，其特征在于，包含以下工序：
准备作为键合晶圆和基底晶圆的2片单晶硅基板的工序；
将所述2片单晶硅基板隔着氧化硅层加以接合的工序；
对所述键合晶圆进行薄化加工从而将其制成单晶硅薄膜，获得在所述基底晶圆上隔着所述氧化硅层形成有所述单晶硅薄膜的SOI基板的工序；及
使包含GaN层的氮化物半导体层在所述SOI基板的所述单晶硅薄膜上进行生长，从而获得在所述SOI层上形成有所述氮化物半导体层的氮化物半导体基板的工序，
作为作为所述键合晶圆的所述单晶硅基板，使用包含浓度为2.0×1014个原子/cm3以上的氮且电阻率为100Ωcm以上的单晶硅基板，
作为作为所述基底晶圆的所述单晶硅基板，使用电阻率为50mΩcm以下的单晶硅基板，
作为所述氧化硅层，使用厚度为10～400nm的氧化硅层。
若为这种氮化物半导体的制造方法，则能够比较简便且确实地制造一种塑性变形得以抑制的氮化物半导体基板。此外，通过使用由此制得的氮化物半导体基板，能够制造一种高频特性良好的高频用装置。
优选：作为所述氧化硅层，使用厚度为10～200nm的氧化硅层。
若使用厚度为10～200nm的氧化硅层，则能够制造一种塑性变形进一步得以抑制的氮化物半导体基板。
能够通过悬浮区熔法(FZ法)或磁控拉晶法(MCZ法)制造并准备作为所述键合晶圆的所述单晶硅基板。
例如能够通过FZ法或MCZ法制造作为键合晶圆的单晶硅基板。
发明效果
如上所述，若为本发明的氮化物半导体基板，则能够制成一种塑性变形得以抑制的氮化物半导体基板。此外，若使用本发明的氮化物半导体基板，则能够制造一种高频特性良好的高频用装置。
此外，若为本发明的氮化物半导体基板的制造方法，则能够比较简便且确实地制造一种塑性变形得以抑制的高频用氮化物半导体基板。此外，若使用通过本发明的氮化物半导体基板的制造方法制造的氮化物半导体基板，则能够制造一种高频特性良好的高频用装置。
附图说明
图1为示出本发明的氮化物半导体基板的一个例子的剖面示意图。
图2为本发明的氮化物半导体基板的一个例子的构成的示意图。
图3为示出实施例及比较例中的外延生长过程中的翘曲状态的变化的图表。
图4为示出实施例及比较例中的氧化硅层的厚度与翘曲的关系的图表。
具体实施方式
如上所述，当使氮化物半导体在具有高电阻率的单晶硅薄膜的SOI基板上进行外延生长以制造高频用装置时，有时会在外延生长过程中发生塑性变形。
本发明的发明人对塑性变形得以抑制的氮化物半导体基板及其制造方法进行了反复研究，结果发现，通过设置成SOI基板的单晶硅薄膜包含浓度为2.0×1014个原子/cm3以上的氮、单晶硅薄膜的电阻率为100Ωcm以上、单晶硅基板的电阻率为50mΩcm以下、且SOI基板的氧化硅层的厚度为10～400nm，能够制造一种塑性变形得以抑制的氮化物半导体基板，从而完成了本发明。
即，本发明为一种氮化物半导体基板，其为高频用氮化物半导体基板，其特征在于，包含：
在单晶硅基板上隔着氧化硅层形成有单晶硅薄膜的SOI基板、及形成于所述SOI基板上且包含GaN层的氮化物半导体层，
所述单晶硅薄膜包含浓度为2.0×1014个原子/cm3以上的氮，且电阻率为100Ωcm以上，
所述单晶硅基板的电阻率为50mΩcm以下，
所述氧化硅层的厚度为10～400nm。
此外，本发明为一种氮化物半导体基板的制造方法，其为高频用氮化物半导体基板的制造方法，其特征在于，包含以下工序：
准备作为键合晶圆和基底晶圆的2片单晶硅基板的工序；
将所述2片单晶硅基板隔着氧化硅层加以接合的工序；
对所述键合晶圆进行薄化加工从而将其制成单晶硅薄膜，获得在所述基底晶圆上隔着所述氧化硅层形成有所述单晶硅薄膜的SOI基板的工序；及
使包含GaN层的氮化物半导体层在所述SOI基板的所述单晶硅薄膜上进行生长，从而获得在所述SOI层上形成有所述氮化物半导体层的氮化物半导体基板的工序，
作为作为所述键合晶圆的所述单晶硅基板，使用包含浓度为2.0×1014个原子/cm3以上的氮且电阻率为100Ωcm以上的单晶硅基板，
作为作为所述基底晶圆的所述单晶硅基板，使用电阻率为50mΩcm以下的单晶硅基板，
作为所述氧化硅层，使用厚度为10～400nm的氧化硅层。
以下，一边参照附图一边详细说明本发明，但本发明不限定于这些说明。
[氮化物半导体基板]
图1中示出本发明的氮化物半导体基板的一个例子的剖面示意图。
图2中示出本发明的氮化物半导体基板的一个例子的构成的示意图。
图1所示的氮化物半导体基板1包含SOI基板2和氮化物半导体层(氮化物半导体薄膜)3。
SOI基板2在单晶硅基板21上隔着氧化硅层22形成有单晶硅薄膜23。
氮化物半导体层3包含图2所示的GaN层34。图2所示的氮化物半导体层3除了包含GaN层34以外，还包含AlN层31、AlGaN层32及超晶格层(SLs)33，氮化物半导体层3包含GaN层34即可，并不限定于图2所示的构成。
氮化物半导体基板1的SOI基板2的单晶硅薄膜23包含浓度为2.0×1014个原子/cm3以上的氮，且电阻率为100Ωcm以上。此外，单晶硅基板21的电阻率为50mΩcm以下。并且，氧化硅层22的厚度为10～400nm。
这种SOI基板2即使具有高电阻率的SOI层23，仍能够显示出高强度。本发明的氮化物半导体基板1通过包含这种SOI基板2，能够使塑性变形得以抑制。
另一方面，若单晶硅薄膜23中的氮浓度小于2.0×1014个原子/cm3，则无法充分抑制塑性变形。单晶硅薄膜23中的氮浓度的上限并无特别限定，例如能够设为1.0×1020个原子/cm3。
此外，若氧化硅层22的厚度大于400nm，则无法充分抑制塑性变形。反之，当氧化硅层22的厚度小于10nm时，则无法顺利进行接合，进而产生空隙。若氧化硅层22的厚度为10～400nm，则能够制成塑性变形进一步得以抑制的氮化物半导体基板1。
此外，当单晶硅基板21的电阻率大于50mΩcm时，也无法充分抑制塑性变形。单晶硅基板21的电阻率的下限并无特别限定，例如能够设为2mΩcm。
并且，通过使单晶硅薄膜23的电阻率为100Ωcm以上，能够制造高频特性良好的高频用装置。单晶硅薄膜23的电阻率的上限并无特别限定，例如能够设为30000Ωcm。
[氮化物半导体基板的制造方法]
本发明的氮化物半导体基板的制造方法包含以下工序：
准备作为键合晶圆和基底晶圆的2片单晶硅基板的工序，
将所述2片单晶硅基板隔着氧化硅层加以接合的工序，
对所述键合晶圆进行薄化加工从而将其制成单晶硅薄膜，获得在所述基底晶圆上隔着所述氧化硅层形成有所述单晶硅薄膜的SOI基板的工序，及
使包含GaN层的氮化物半导体层在所述SOI基板的所述单晶硅薄膜上进行生长，从而获得在所述SOI层上形成有所述氮化物半导体层的氮化物半导体基板的工序。
在准备2片单晶硅基板的工序中，作为键合晶圆的单晶硅基板，准备包含浓度为2.0×1014个原子/cm3以上的氮且电阻率为100Ωcm以上的单晶硅基板。作为键合晶圆的单晶硅基板的氮浓度的上限并无特别限定，例如能够设为1.0×1020个原子/cm3。此外，作为键合晶圆的单晶硅基板的电阻率的上限并无特别限定，例如能够设为30000Ωcm。
作为键合晶圆的单晶硅基板优选为通过FZ法或MCZ法所制造的晶面取向为(111)的单晶硅基板。例如，能够在通过FZ法或MCZ法制造单晶硅的过程中掺杂氮，从而使氮达到2.0×1014个原子/cm3以上的浓度。
此外，作为作为基底晶圆的单晶硅基板，准备电阻率为50mΩcm以下的单晶硅基板。作为基底晶圆的单晶硅基板的电阻率的下限并无特别限定，例如能够设为2mΩcm。
作为基底晶圆的单晶硅基板优选通过CZ法制造的晶面取向为(100)的单晶硅基板。
接着，对作为键合晶圆的单晶硅基板进行例如热氧化，从而在表面形成10～400nm的厚度的氧化硅层。优选形成10～200nm的厚度的氧化硅层。
然后，将作为键合晶圆的单晶硅基板隔着厚度为10～400nm的氧化硅层，与作为基底晶圆的单晶硅基板重叠并进行接合，例如于1150℃实施2小时左右的结合热处理，从而使两者结合。
然后，对键合晶圆进行加工，将其厚度制成例如100～200nm左右，从而获得单晶硅薄膜。该加工方法并无特别限定，优选较容易的在利用氢离子注入进行剥离后进行研磨的方法。
通过该加工，能够获得例如图1所示的在基底晶圆(单晶硅基板)21上隔着氧化硅层22形成有单晶硅薄膜23的SOI基板2。
将由此准备的SOI基板2作为起始基板，使包含GaN层的氮化物半导体层在该SOI基板2上进行生长。例如图2所示，一开始以例如150nm的厚度形成AlN层31，接着以例如160nm的厚度形成AlGaN层32。然后，形成GaN层和AlN交互层叠40～60组而成的层超晶格层(SLs)33。接着形成例如厚度为800～1200nm的GaN层34。接着形成例如由厚度为3nm的AlGaN层32构成的阻挡层，并在其上方形成例如由厚度为3nm的GaN层34构成的盖层，由此，能够制造图2所示的在SOI基板2上形成有氮化物半导体层3的氮化物半导体基板1(GaN-HEMT外延生长基板)1。
根据本发明的这种氮化物半导体基板的制造方法，能够制造本发明的氮化物半导体基板。然而，制造本发明的氮化物半导体基板的方法并不限定于以上说明的制造方法。
综上所述，本发明的氮化物半导体基板的制造方法中，使包含AlN层31、GaN层34及AlGaN层32的氮化物半导体薄膜，在在作为基底晶圆的单晶硅基板上隔着氧化硅层形成有单晶硅薄膜的SOI基板2上成膜。并且，作为作为键合晶圆的单晶硅基板，使用包含浓度为2.0×1014个原子/cm3以上的氮且电阻率为100Ωcm以上的单晶硅基板，作为作为基底晶圆的单晶硅基板，使用电阻率为50mΩcm以下的单晶硅基板，作为氧化硅层，使用厚度为10～400nm的氧化硅层，优选使用厚度为10～200nm的氧化硅层，由此，能够制造一种即使为高电阻率，仍能够提高相对强度，尤其能够应用于高频特性良好的高频用装置，且塑性变形得以抑制的氮化物半导体基板。
实施例
以下，使用实施例及比较例来具体地说明本发明，但本发明不限定于这些例子。
(实施例1)
如图2所示，使1.8μm厚的氮化物半导体层3在SOI基板2上进行外延生长，获得实施例1的氮化物半导体基板(GaN-HEMT基板)1。
此时，使用以下条件的直径为150mm的SOI基板作为SOI基板2。
作为作为键合晶圆的单晶硅基板(Bond基板)，准备掺杂氮并通过MCZ法制造的晶面取向为(111)且包含浓度为5×1014个原子/cm3的氮、电阻率为1200Ωcm的单晶硅基板。
作为作为基底晶圆的单晶硅基板(Base基板)，准备通过CZ法制造的晶面取向为(100)且电阻率为8mΩcm、厚度为675μm的单晶硅基板。
对所准备的键合晶圆进行热氧化，从而在键合晶圆的表面形成厚度为200nm的氧化硅层。
接着，通过氧化膜对键合晶圆注入氢离子，从而形成气泡层，然后，隔着氧化硅层与作为基底晶圆的单晶硅基板重叠并进行接合。然后，在气泡层实施将键合晶圆剥离的热处理后，于1150℃实施2小时的结合热处理，使其结合。
由此获得包含浓度为5×1014个原子/cm3的氮且电阻率为1200Ωcm、厚度为100nm的单晶硅薄膜(SOI层)。
通过该加工，获得图1所示的在基底晶圆(单晶硅基板)21上隔着氧化硅层(BOX层)22形成有单晶硅薄膜23的SOI基板2。
实施例1中，一边参考图2，一边按照先前说明的步骤，在以上方式获得的SOI基板2上，通过外延生长形成氮化物半导体层3。
(比较例1)
除了作为作为键合晶圆的单晶硅基板，使用不掺杂氮且通过FZ法制造的晶面取向为(111)且电阻率为5535Ωcm的单晶硅基板以外，以与实施例1相同的步骤获得比较例1的氮化物半导体基板。
(比较例2)
除了对所准备的键合晶圆进行热氧化从而在键合晶圆的表面形成厚度为400nm的氧化硅层以外，以与比较例1相同的步骤获得比较例2的氮化物半导体基板。
(实施例2)
除了对所准备的键合晶圆进行热氧化从而在键合晶圆的表面形成厚度为400nm的氧化硅层以外，以与实施例1相同的步骤获得实施例2的氮化物半导体基板。
(比较例3)
除了对所准备的键合晶圆进行热氧化从而在键合晶圆的表面形成厚度为650nm的氧化硅层以外，以与比较例1相同的步骤获得比较例3的氮化物半导体基板。
(比较例4)
除了对所准备的键合晶圆进行热氧化从而在键合晶圆的表面形成厚度为650nm的氧化硅层以外，以与实施例1相同的步骤获得比较例4的氮化物半导体基板。
(比较例5)
除了作为作为基底晶圆的单晶硅基板，使用通过CZ法制造的晶面取向为(100)且电阻率为8mΩcm、厚度为675μm、并且在与同键合晶圆进行接合的面为相反侧的面上形成有600nm的背面CVD氧化膜的单晶硅基板之外，以与比较例4相同的步骤获得比较例5的氮化物半导体基板。
(比较例6)
除了将单晶硅薄膜的厚度制成200nm之外，以与比较例4相同的步骤获得比较例6的氮化物半导体基板。
以下的表1中示出实施例1和2、以及比较例1～6的SOI基板的详细内容及使氮化物半导体层外延生长后的翘曲。
[表1]
根据表1所示的结果可知，实施例1和2的氮化物半导体基板在外延生长后的翘曲为生产装置通用标准即±50μm以下，塑性变形得到充分抑制。
另一方面，未使用包含浓度为5×1014个原子/cm3的氮的单晶硅基板作为作为键合晶圆的单晶硅基板的比较例1和2的氮化物半导体基板，外延生长后的翘曲大于±50μm，塑性变形未得到充分抑制。
进一步，使用了厚度大于400nm的氧化硅层作为氧化硅层的比较例3～6的氮化物半导体基板，外延生长后的翘曲大于±50μm，塑性变形未得到充分抑制。
(实施例3)
除了作为作为基底晶圆的单晶硅基板，使用通过CZ法制造的晶面取向为(100)且电阻率为8mΩcm、厚度为1000μm的单晶硅基板之外，以与实施例1相同的步骤获得实施例3的氮化物半导体基板。
(实施例4)
除了作为作为键合晶圆的单晶硅基板，使用掺杂氮并通过FZ法制造的晶面取向为(111)且包含浓度为5×1014个原子/cm3的氮、电阻率为3552Ωcm的单晶硅基板之外，以与实施例1相同的步骤获得实施例4的氮化物半导体基板。即，在实施例4中，与实施例1相同，使用了厚度为200nm的氧化硅层。
(实施例5)
除了对所准备的键合晶圆进行热氧化从而在键合晶圆的表面形成厚度为400nm的氧化硅层以外，以与实施例4相同的步骤获得实施例5的氮化物半导体基板。
(比较例7)
除了对所准备的键合晶圆进行热氧化从而在键合晶圆的表面形成厚度为650nm的氧化硅层以外，以与实施例4相同的步骤获得比较例7的氮化物半导体基板。
以下的表2中示出实施例3～5、及比较例7的SOI基板的详细内容及使氮化物半导体层外延生长后的翘曲。
[表2]
将实施例1和3、以及比较例3和6的外延生长过程中的翘曲状态以曲率而获得的log数据的一部分示于图3。
如图3所示，氧化硅层的厚度为650nm的比较例3和比较例6在约2小时40分钟时发生了较大的塑性变形。
另一方面，根据图3可知，相较于比较例3和6，实施例1和实施例3能够抑制外延生长过程中的基板的翘曲。
此外，将实施例及比较例中的氧化硅层的厚度与翘曲的关系示于图4。
具体而言，方形点和点线的近似曲线表示：使用通过MCZ法进行制造所准备的键合晶圆，将氧化硅层(BOX)的厚度变更为200nm(实施例1)、400nm(实施例2)及650nm(比较例4)时的翘曲的变化。
此外，圆形点和虚线的近似曲线表示：使用通过FZ法进行制造所准备的键合晶圆，将氧化硅层(BOX)的厚度变更为200nm(实施例4)、400nm(实施例5)及650nm(比较例7)时的翘曲的变化。
根据图4可知，不论通过MCZ法和FZ法中的哪一种方法制造键合晶圆，在氧化硅层(BOX层)厚度为400nm以下的实施例中，翘曲均为50μm以下，相较于氧化硅层厚度为650nm的比较例而言，大幅抑制了翘曲。
另外，本发明并不限定于上述实施方案。上述实施方案仅为示例，任何具有实质上与本发明的权利要求书所记载的技术构思相同的构成且实现相同技术效果的技术方案均包含在本发明的保护范围内。

Claims (5)

1.一种氮化物半导体基板，其为高频用氮化物半导体基板，其特征在于，包含：
在单晶硅基板上隔着氧化硅层形成有单晶硅薄膜的SOI基板、及形成于所述SOI基板上且包含GaN层的氮化物半导体层，
所述单晶硅薄膜包含浓度为2.0×1014个原子/cm3以上的氮，且电阻率为100Ωcm以上，
所述单晶硅基板的电阻率为50mΩcm以下，
所述氧化硅层的厚度为10～400nm。
2.根据权利要求1所述的氮化物半导体基板，其特征在于，所述氧化硅层的厚度为10～200nm。
3.一种氮化物半导体基板的制造方法，其为高频用氮化物半导体基板的制造方法，其特征在于，包含以下工序：
准备作为键合晶圆和基底晶圆的2片单晶硅基板的工序；
将所述2片单晶硅基板隔着氧化硅层加以接合的工序；
对所述键合晶圆进行薄化加工从而将其制成单晶硅薄膜，获得在所述基底晶圆上隔着所述氧化硅层形成有所述单晶硅薄膜的SOI基板的工序；及
使包含GaN层的氮化物半导体层在所述SOI基板的所述单晶硅薄膜上进行生长，从而获得在所述SOI层上形成有所述氮化物半导体层的氮化物半导体基板的工序，
作为作为所述键合晶圆的所述单晶硅基板，使用包含浓度为2.0×1014个原子/cm3以上的氮且电阻率为100Ωcm以上的单晶硅基板，
作为作为所述基底晶圆的所述单晶硅基板，使用电阻率为50mΩcm以下的单晶硅基板，
作为所述氧化硅层，使用厚度为10～400nm的氧化硅层。
4.根据权利要求3所述的氮化物半导体基板的制造方法，其特征在于，作为所述氧化硅层，使用厚度为10～200nm的氧化硅层。
5.根据权利要求3或4所述的氮化物半导体基板的制造方法，其特征在于，通过悬浮区熔法或磁控拉晶法制造并准备作为所述键合晶圆的所述单晶硅基板。
CN202280074478.1A 2021-11-17 2022-10-17 氮化物半导体基板及氮化物半导体基板的制造方法 Pending CN118215987A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021186815A JP2023074067A (ja) 2021-11-17 2021-11-17 窒化物半導体基板及び窒化物半導体基板の製造方法
JP2021-186815 2021-11-17
PCT/JP2022/038552 WO2023090019A1 (ja) 2021-11-17 2022-10-17 窒化物半導体基板及び窒化物半導体基板の製造方法

Publications (1)

Publication Number Publication Date
CN118215987A true CN118215987A (zh) 2024-06-18

Family

ID=86396851

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280074478.1A Pending CN118215987A (zh) 2021-11-17 2022-10-17 氮化物半导体基板及氮化物半导体基板的制造方法

Country Status (6)

Country Link
EP (1) EP4435833A1 (zh)
JP (1) JP2023074067A (zh)
KR (1) KR20240101581A (zh)
CN (1) CN118215987A (zh)
TW (1) TW202329207A (zh)
WO (1) WO2023090019A1 (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7008838A (zh) 1970-06-17 1971-12-21
JPS5396369U (zh) 1977-01-10 1978-08-05
JP3730394B2 (ja) * 1997-03-18 2006-01-05 株式会社東芝 高耐圧半導体装置
JP5233111B2 (ja) 2006-11-30 2013-07-10 株式会社Ｓｕｍｃｏ 貼り合わせｓｏｉウェーハの製造方法
JP2010040737A (ja) 2008-08-05 2010-02-18 Shin Etsu Handotai Co Ltd 半導体基板及びその製造方法
JP5443833B2 (ja) 2009-05-29 2014-03-19 信越化学工業株式会社 貼り合わせｓｏｉ基板の製造方法
EP2317542B1 (en) 2009-10-30 2018-05-23 IMEC vzw Semiconductor device and method of manufacturing thereof
JP5730393B2 (ja) * 2011-06-30 2015-06-10 京セラ株式会社 複合基板およびその製造方法
JP2016058693A (ja) * 2014-09-12 2016-04-21 株式会社東芝 半導体装置、半導体ウェーハ、及び、半導体装置の製造方法
EP3144958B1 (en) * 2015-09-17 2021-03-17 Soitec Structure for radiofrequency applications and process for manufacturing such a structure
EP3576132A1 (en) 2018-05-28 2019-12-04 IMEC vzw A iii-n semiconductor structure and a method for forming a iii-n semiconductor structure
JP7198195B2 (ja) 2019-12-24 2022-12-28 クアーズテック株式会社 窒化物半導体基板

Also Published As

Publication number Publication date
KR20240101581A (ko) 2024-07-02
JP2023074067A (ja) 2023-05-29
WO2023090019A1 (ja) 2023-05-25
TW202329207A (zh) 2023-07-16
EP4435833A1 (en) 2024-09-25

Similar Documents

Publication Publication Date Title
US10381261B2 (en) Method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers
JP7191886B2 (ja) 高抵抗率半導体・オン・インシュレータウエハおよび製造方法
JP6602976B2 (ja) 半導体基板本体及びその上の機能層を分離する方法
US11705330B2 (en) Substrate for electronic device and method for producing the same
US20220367188A1 (en) Substrate for an electronic device and method for producing the same
CN107533952B (zh) 贴合式soi晶圆的制造方法
WO2022038826A1 (ja) 窒化物半導体ウェーハの製造方法及び窒化物半導体ウェーハ
CN109075028B (zh) 贴合式soi晶圆的制造方法
TWI705480B (zh) 於載體基板上製造裝置的方法及載體基板上的裝置
CN118215987A (zh) 氮化物半导体基板及氮化物半导体基板的制造方法
JP6827442B2 (ja) 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
WO2024101019A1 (ja) 高周波デバイス用基板およびその製造方法
KR102723356B1 (ko) 첩합soi웨이퍼의 제조방법 및 첩합soi웨이퍼
KR20240088776A (ko) 헤테로에피택셜막의 제작방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination