KR20240088776A - 헤테로에피택셜막의 제작방법 - Google Patents
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Abstract
본 발명은, 단결정 Si기판 상에 3C-SiC 단결정막을 헤테로에피택셜 성장시킨 후에 박리하는 헤테로에피택셜막의 제작방법으로서, 감압 CVD장치로, 단결정 Si기판의 표면의 자연산화막을 수소 베이크에 의해 제거하는 제1 공정과, 탄소와 규소를 포함하는 소스 가스를 공급하면서, 1333Pa 이하, 300~950℃ 이하에서 SiC의 핵형성을 행하는 제2 공정과, 1333Pa 이하, 800℃ 이상 1200℃ 미만에서 3C-SiC 단결정막을 형성하고, 또한 3C-SiC 단결정막 바로 아래에 공공을 형성하는 제3 공정과, 3C-SiC 단결정막을 공공으로 박리하여 헤테로에피택셜막을 제작하는 제4 공정을 포함하는 헤테로에피택셜막의 제작방법이다. 이에 따라, 디바이스에 대한 데미지가 적고, 또한 재료의 로스를 적게 하여 효율 좋게 박막상의 헤테로에피택셜막을 입수하는 방법이 제공된다.
Description
본 발명은 헤테로에피택셜막의 제작방법에 관한 것이다.
첨단 CMOS(Complementary Metal Oxide Silicon)나 IGBT(Insulated Gate Bipolar Transistor) 등 실리콘기판 상에 형성되는 디바이스의 대부분이, 초기의 실리콘기판 두께 그대로 사용하는 것이 아니라, 대개의 경우 그라인드 등의 방법에 의해 박막화하여 사용되고 있다. 이것은, 실리콘기판이 두꺼우면 기판이 저항이 되어 지장이 있기 때문이다. 한편, 처음부터 얇은 실리콘기판에서는 프로세스 중에 휘거나 하여 디바이스 프로세스를 통과시킬 수 없게 되기 때문에, 두께가 필요하다. 한편, 최근의 디바이스에서는, 종래의 미세화 이외에, 잘라낸 소자를 미리 금속배선을 실시한 웨이퍼에 첩부하는 Chip on Wafer 등의 수법으로의 집적화가 채용되게 되어 왔다. 이때도, 잘라내어지는 소자는 박편화되어 실리콘기판의 대부분이 제거된다.
나아가, 디바이스에서는 실리콘 이외의 재료가 적극적으로 이용되어, 고성능화에 기여해 왔다. 그 중에서도, SiC는 Si의 1.1eV에 비해, 2.2~3.3eV라는 넓은 밴드갭을 갖는 점에서 높은 절연파괴강도를 가지며, 또한 열전도율도 크기 때문에 파워디바이스나 고주파용 디바이스 등의 각종 반도체 디바이스용의 반도체재료로서 기대되고 있는 재료이다.
그래서, 이러한 점을 고려하여 예를 들어 특허문헌 1, 2 및 3에는, SiC나 실리콘에 수소 등의 이온주입을 실시해 두고, 이 주입층으로부터 기판을 박리하는 기술이 제안되어 있다. 이들 방법이면, 박리 후에 박막측은 디바이스로 하고, 후막측은 다시 한번 기판으로 하여 재이용(표면연마는 필요하지만)하는 것이 가능해져, 메리트가 큰 방법이다. 그러나, 이들 방법은, 수소와 같은 이온주입으로 취약층을 만들어 넣음으로써 박리를 행하고 있어, 이온주입장치가 필요한 점(대구경 기판에서는 특히 고액이 된다), 또한 취약층을 형성하는 타이밍이 매우 어렵기 때문에(프로세스 초기에 취약층을 형성하면 프로세스 중의 열공정에서 균열이 발생할 가능성이 높다. 한편, 프로세스 후반에는 그때까지 형성된 디바이스가 이온주입으로 파괴된다), 실용화에 장애물이 있다.
본 발명은, 상기 문제를 해결하기 위해 이루어진 것으로, 디바이스에 대한 데미지가 적고, 또한 재료의 로스를 적게 하여, 효율 좋게 박막상의 헤테로에피택셜막을 입수하는 것이다.
상기 목적을 달성하기 위해, 본 발명은, 단결정 실리콘기판 상에 3C-SiC 단결정막을 헤테로에피택셜 성장시킨 후에, 상기 단결정 실리콘기판으로부터 상기 3C-SiC 단결정막을 박리하는 공정을 포함하는, 헤테로에피택셜막의 제작방법으로서,
감압 CVD장치를 이용하여,
상기 단결정 실리콘기판의 표면의 자연산화막을 수소 베이크에 의해 제거하는 제1 공정과,
상기 감압 CVD장치 내에 탄소와 규소를 포함하는 소스 가스를 공급하면서, 압력이 1333Pa 이하, 온도가 300℃ 이상 950℃ 이하인 조건으로 상기 단결정 실리콘기판 상에 SiC의 핵형성을 행하는 제2 공정과, 압력이 1333Pa 이하, 온도가 800℃ 이상 1200℃ 미만인 조건으로 SiC 단결정을 성장시켜 3C-SiC 단결정막을 형성함과 함께 이 3C-SiC 단결정막 바로 아래에 공공(空孔)을 형성하는 제3 공정과,
상기 단결정 실리콘기판으로부터 상기 3C-SiC 단결정막을 상기 공공으로 분리하여 박리함으로써 상기 헤테로에피택셜막을 제작하는 제4 공정
을 포함하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법을 제공한다.
이와 같이, 제1 공정에서 단결정 실리콘기판 표면의 자연산화막을 제거함으로써, 제2 공정에서 SiC의 핵형성이 가능해진다.
또한, 제2 공정의 SiC의 핵형성을 하기 쉬운 압력 및 온도조건과 제3 공정의 SiC 단결정이 성장하기 쉬운 압력 및 온도조건을 조합함으로써, 양질의 3C-SiC 단결정막을 갖는 헤테로에피택셜 웨이퍼를 효율 좋게 제조하는 것이 가능해진다.
또한, 압력을 1333Pa(10Torr) 이하로 함으로써, 반응활성종이 기상 중에서 원료가스와 반응하는 등, 2차 혹은 더욱 고차의 반응이 일어나는 것을 방지할 수 있기 때문에, 헤테로에피택셜 성장을 확실한 것으로 할 수 있다. 이에 따라 3C-SiC가 다결정화되는 것을 방지할 수 있다. 게다가, 3C-SiC 단결정막을 성장시키면서, 이 3C-SiC 단결정막의 바로 아래의 실리콘층(단결정 실리콘기판)(이하, 3C-SiC/실리콘 계면이라고도 한다)에 공공을 형성할 수 있다. 이 공공이 존재함으로써, 3C-SiC와 실리콘의 격자부정합을 완화할 수 있을 뿐만 아니라, 에피택셜층 전체의 응력을 완화할 수 있기 때문에, 후막인 3C-SiC 단결정막이어도 결정결함이 없는 3C-SiC 단결정막을 보다 확실하게 형성하는 것도 가능해진다.
이상과 같이, SiC의 핵형성을 하기 쉬운 압력 및 온도조건과, SiC 단결정이 성장하기 쉽고, 또한, SiC/실리콘 계면에 공공을 형성하는 압력 및 온도조건을 조합함으로써, 3C-SiC 단결정막을 갖는 헤테로에피택셜 웨이퍼를 효율 좋게 얻을 수 있다. 나아가서는 제4 공정에서 3C-SiC/실리콘 계면의 공공으로 분리하여 박리함으로써, 목적으로 하는 3C-SiC 단결정막을 포함하는 헤테로에피택셜막을 효율 좋게 얻는 것이 가능해진다.
또한, 3C-SiC/실리콘 계면에서의 박리이기 때문에 단결정 실리콘기판의 로스도 적게 분리할 수 있다. 요컨대 분리 후에 보다 두꺼운 단결정 실리콘기판을 얻을 수 있어, 재이용의 면에서 효과적이다.
또한 예를 들어 3C-SiC 단결정막 상에 디바이스를 형성한 후에 박리하는 경우여도, 디바이스에 대한 데미지가 적다.
이때, 상기 소스 가스로서 모노메틸실란 또는 트리메틸실란을 이용할 수 있다.
이러한 원료가스이면, 단일 가스로 Si와 C의 양방을 공급가능하기 때문에, 종래법에서 행하고 있던 바와 같은 3C-SiC 단결정막 성장 전의 탄화처리라고 불리는, 탄소원 전구체를 포함하는 가스에 의해 단결정 실리콘기판 표면에 탄소원자를 부착시켜 핵형성을 행하는 공정도 불필요하게 되어, 매우 심플한 조건으로 3C-SiC 단결정막의 형성이 가능해진다.
또한, 처음에 탄소원 전구체를 포함하는 가스에 의해 단결정 실리콘기판 표면에 탄소원자를 부착시켜 핵형성을 하고 나서, 탄소원 전구체를 포함하는 가스와 실리콘원 전구체를 포함하는 가스로 3C-SiC 단결정막을 형성하는 종래의 방법과 비교하여, 기상 중의 반응활성종을 제어하기 쉬워, 헤테로에피택셜 성장을 보다 한층 확실한 것으로 할 수 있고, 3C-SiC 단결정의 성장이 정지하는 일 없이 후막인 3C-SiC 단결정막의 형성도 보다 용이해진다.
또한, 상기 제1 공정을, 온도가 1000℃ 이상 1200℃ 이하인 조건으로 행할 수 있다.
이러한 온도조건으로 함으로써, 단결정 실리콘기판 표면의 자연산화막을 보다 효율 좋게 제거할 수 있고, 보다 확실하게 3C-SiC 단결정막의 형성이 가능해진다. 또한, 슬립전위의 발생을 방지할 수 있다.
또한, 상기 제3 공정을, 압력이 133Pa 이하인 조건으로 행할 수 있다.
이와 같이, 제3 공정에 있어서 압력을 133Pa(1Torr) 이하로 함으로써, 3C-SiC 단결정막을 성장시키면서, 3C-SiC/실리콘 계면에 공공을 보다 확실하게 형성할 수 있고, 제4 공정에서 3C-SiC 단결정막(헤테로에피택셜막)을 보다 확실하게 박리할 수 있다.
또한, 상기 제3 공정을, 상기 제2 공정의 조건보다도, 압력과 온도 중 하나 이상을 높게 하여 행할 수 있다.
제3 공정의 조건을 제2 공정의 조건과 동일한 조건으로 행하는 것도 가능한데, 상기와 같이 하면 제3 공정에 있어서 3C-SiC 단결정막의 성장속도를 보다 빠르게 할 수 있기 때문에, 후막인 3C-SiC 단결정막을 형성하는 경우여도 효율적으로 행하는 것이 가능해진다.
이때, 상기 제3 공정을, 온도가 1000℃ 이상 1200℃ 미만인 조건으로 행할 수 있다.
이 성장조건이면, 헤테로에피택셜 성장을 공급가스의 수송 율속으로 하는 것이 가능하고, 다른 종래법에서 발생하고 있던 실리콘과 SiC의 격자부정합을 보다 작게 하기 위해 단결정 실리콘기판의 면방위를 한정하는 제약을 받지 않는다. 이온주입에 의해 수소와 같은 취약층을 형성할 필요도 없이 3C-SiC 단결정막을 보다 확실하게 성장시키는 것이 가능하다. 나아가, 예를 들어 직경 300mm와 같은 대직경의 단결정 실리콘의 기판 상에 3C-SiC 단결정막을 보다 용이하게 형성할 수 있다.
또한, 상기 제3 공정 중에, 압력과 온도 중 하나 이상을 높게 할 수 있다.
이 방법이면, 제3 공정의 초기단계에서, 예를 들어 압력을 133Pa(1Torr) 이하의 조건으로 하고 나서 압력을 높여 성막속도를 빠르게 하는 것도 가능해진다. 마찬가지로, 온도도 도중부터 보다 고온으로 함으로써 성막속도를 빠르게 할 수 있다.
이때, 상기 제2 공정, 상기 제3 공정을, 온도가 300℃ 이상 950℃ 이하인 범위로부터 1000℃ 이상 1200℃ 미만인 범위로 서서히 승온하는 조건으로 행함으로써,
상기 SiC의 핵형성과, 이 SiC의 핵형성에 이어서 상기 3C-SiC 단결정막의 형성을 연속하여 행할 수 있다.
이와 같이 하면, 헤테로에피택셜 성장을 공급가스의 수송 율속으로 하고, 단결정 실리콘기판의 면방위의 제약을 받지 않도록 할 수 있거나, 수소를 포함시키거나 할 필요성을 없앨 수 있다. 또한, 대직경의 단결정 실리콘기판 상에 대한 3C-SiC 단결정막의 형성이 보다 용이해진다.
그리고 상기 승온을, 0.5℃/sec 이상 2℃/sec 이하의 승온속도로 행할 수 있다.
이러한 승온속도이면 온도제어를 보다 확실하게 행할 수 있다. 또한, 균일한 SiC의 핵형성을 행할 수 있고, 헤테로에피택셜 성장시의 결함의 발생을 효과적으로 방지할 수 있다.
또한, 상기 제3 공정 후, 상기 제4 공정 전에, 상기 형성한 3C-SiC 단결정막의 표면에, 추가로 GaN을 성장시켜 GaN층을 형성할 수도 있고, 혹은, 상기 제3 공정 후, 상기 제4 공정 전에, 상기 형성한 3C-SiC 단결정막의 표면에, 추가로 Si를 성장시켜 Si층을 형성할 수도 있다.
상기와 같이 하여 성장시킨 3C-SiC 단결정막은 표면이 평탄하기 때문에, 이 3C-SiC 단결정막의 표면에, 추가로 GaN층이나 Si층을 헤테로에피택셜 성장시킬 수 있다.
또한, 상기 제3 공정 후, 상기 형성한 3C-SiC 단결정막 상에 보호막을 형성하고 나서 상기 제4 공정을 행할 수 있다. 또는, 상기 제3 공정 후, 상기 형성한 3C-SiC 단결정막 상에 디바이스를 형성하고, 보호막을 형성하고 나서 상기 제4 공정을 행할 수 있다. 혹은, 상기 제3 공정 후, 상기 형성한 3C-SiC 단결정막 상에 디바이스를 형성하고, 이 디바이스의 스크라이브 라인을 따라 디바이스를 잘라낸 후에 보호막을 형성하고 나서, 상기 제4 공정을 행할 수 있다.
이와 같이 3C-SiC 단결정막 그대로 박리할 수도 있고, 디바이스를 형성 후에 박리하는 것도 가능하다.
본 발명의 헤테로에피택셜막의 제작방법에 의해, 단결정 실리콘기판 상에, 양질의 3C-SiC 단결정성을 유지하면서, 실리콘기판(3C-SiC/실리콘 계면)에 공공이 발생하는 3C-SiC 단결정막의 헤테로에피택셜 성장을 효율 좋게 행하고, 이 공공을 사용하여 실리콘기판으로부터 3C-SiC 단결정막을 박리함으로써 효율 좋게 박막상의 헤테로에피택셜막을 입수할 수 있다. 또한, 디바이스에 대한 데미지나 재료의 로스의 점에서 매우 유효하다. 나아가, 이러한 헤테로에피택셜막이면, SiC를 하지로 함으로써, 와이드 밴드갭의 특징을 살린 절연성에 의한 소자분리와 높은 열전도율에 의한 냉각효율의 향상이 가능해진다.
도 1은 본 발명의 헤테로에피택셜막의 제작방법의 일례를 나타내는 플로우도이다.
도 2는 제1 실시형태의 제1 공정 내지 제3 공정에 있어서의 성장 시퀀스의 일례를 나타내는 그래프이다.
도 3은 단결정 실리콘기판으로부터의 3C-SiC 단결정막의 박리에 의해 헤테로에피택셜막을 제작할 때의 모습의 일례를 나타내는 플로우도이다.
도 4는 단결정 실리콘기판으로부터의 3C-SiC 단결정막의 박리에 의해 헤테로에피택셜막을 제작할 때의 모습의 다른 일례를 나타내는 플로우도이다.
도 5는 제2 실시형태의 제1 공정 내지 제3 공정에 있어서의 성장 시퀀스의 일례를 나타내는 그래프이다.
도 6은 제3 실시형태의 제1 공정 내지 제3 공정에 있어서의 성장 시퀀스의 일례를 나타내는 그래프이다.
도 7은 실시예 1(제1 실시형태)에서 성장한 SiC on Si(111)의 In plane XRD 해석의 결과를 나타내는 그래프이다.
도 8은 실시예 1(제1 실시형태)의 SiC on Si의 단면 TEM상을 나타내는 측정도이다.
도 9는 실시예 2(제2 실시형태)의 SiC on Si의 단면 TEM상을 나타내는 측정도이다.
도 2는 제1 실시형태의 제1 공정 내지 제3 공정에 있어서의 성장 시퀀스의 일례를 나타내는 그래프이다.
도 3은 단결정 실리콘기판으로부터의 3C-SiC 단결정막의 박리에 의해 헤테로에피택셜막을 제작할 때의 모습의 일례를 나타내는 플로우도이다.
도 4는 단결정 실리콘기판으로부터의 3C-SiC 단결정막의 박리에 의해 헤테로에피택셜막을 제작할 때의 모습의 다른 일례를 나타내는 플로우도이다.
도 5는 제2 실시형태의 제1 공정 내지 제3 공정에 있어서의 성장 시퀀스의 일례를 나타내는 그래프이다.
도 6은 제3 실시형태의 제1 공정 내지 제3 공정에 있어서의 성장 시퀀스의 일례를 나타내는 그래프이다.
도 7은 실시예 1(제1 실시형태)에서 성장한 SiC on Si(111)의 In plane XRD 해석의 결과를 나타내는 그래프이다.
도 8은 실시예 1(제1 실시형태)의 SiC on Si의 단면 TEM상을 나타내는 측정도이다.
도 9는 실시예 2(제2 실시형태)의 SiC on Si의 단면 TEM상을 나타내는 측정도이다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명하는데, 본 발명은 이것으로 한정되는 것은 아니다.
전술한 바와 같이 헤테로에피택셜막(3C-SiC 단결정막)을 효율 좋게 얻는 방법이 요구되고 있었다. 그래서 본 발명자들이 예의 연구를 행한 결과, 감압 CVD장치를 이용하여, 단결정 실리콘기판 표면의 자연산화막 제거를 위한 수소 베이크(제1 공정)에 더하여, 소스 가스(탄소와 규소를 포함한다)를 공급하면서, 압력·온도에 대하여 SiC의 핵형성을 하기 쉬운 소정의 조건[압력: 1333Pa 이하, 온도: 300℃ 이상 950℃ 이하](제2 공정)과, SiC 단결정이 성장하기 쉽고, 또한, 3C-SiC/실리콘 계면에 공공을 형성하는 소정의 조건[압력: 1333Pa 이하, 온도: 800℃ 이상 1200℃ 미만](제3 공정)을 조합하여 행함으로써, 고품질의 3C-SiC 단결정막을 효율 좋게 형성할 수 있는 것, 나아가서는, 그 공공으로 단결정 실리콘기판으로부터 3C-SiC 단결정막을 분리하여 박리하면(제4 공정), 효율 좋게 헤테로에피택셜막을 얻을 수 있는 것을 발견하여, 본 발명을 완성시켰다.
이하에서는, 각 공정의 다양한 구체예를 들어 설명한다.
도 1은 본 발명의 헤테로에피택셜막의 제작방법의 일례를 나타내는 플로우도이다. 여기서는, 수소 베이크(이하, H2어닐이라고도 한다)의 제1 공정, SiC의 핵형성공정의 제2 공정, SiC 단결정의 성장공정(3C-SiC 단결정막의 형성공정)의 제3 공정, 필요에 따라 디바이스공정이나 다이싱공정, 또한, 헤테로에피택셜막(3C-SiC 단결정막)을 박리하는 제4 공정을 순서대로 행하고 있다.
(제1 실시형태)
도 2는 제1 실시형태의 제1 공정 내지 제3 공정에 있어서의 성장 시퀀스의 일례를 나타낸 것이다. 이하, 각 공정에 대하여 설명한다.
<제1 공정>
우선, 감압 CVD장치(이하, RP-CVD장치라고도 한다)에 단결정 실리콘기판을 배치하고, 수소가스를 도입하고, 표면의 자연산화막을 H2어닐에 의해 제거한다. 산화막이 남아 있으면, 단결정 실리콘기판 상에 SiC의 핵형성을 할 수 없게 된다. 이때의 H2어닐은, 예를 들어 온도가 1000℃ 이상 1200℃ 이하인 조건으로 하는 것이 바람직하다. 온도를 1000℃ 이상으로 함으로써, 자연산화막의 잔류를 방지하기 위한 처리시간이 장시간이 되는 것을 방지할 수 있어, 효율적이다. 또한 1200℃ 이하로 하면, 고온에 의한 슬립전위의 발생을 효과적으로 방지할 수 있다. 단, 이때의 H2어닐의 압력이나 시간은 자연산화막을 제거할 수 있으면 되고, 특별히 제약은 없다.
도 2에 나타내는 예에서는 H2어닐을 1080℃에서 1분간 행하고 있다. 또한, 수소가스의 도입은 이 제1 공정 후에 있어서도, 제2, 제3 공정에 있어서도 이어서 행할 수 있다(캐리어가스).
<제2 공정>
다음으로, 단결정 실리콘기판을 소정의 압력과 온도로 설정하고, SiC의 원료가스로서, 탄소와 규소를 포함하는 소스 가스를 RP-CVD장치 내에 도입하여 SiC의 핵형성을 행한다. 소스 가스로는 예를 들어 모노메틸실란 또는 트리메틸실란(TMS)을 도입할 수 있다. 복수종의 가스를 이용하는 경우보다도 심플하고 제어도 용이해지며, 보다 확실하게 3C-SiC 단결정막의 형성이 가능하다. 한편, Si와 비교하여 C는 원자가 작고 기화하기 쉽기 때문에, 원료효율을 고려하면 트리메틸실란이 조건 설정을 보다 한층 하기 쉽다.
이러한 소스 가스의 도입은, 이 제2 공정 및 다음의 제3 공정에서 행해진다.
또한, 이 SiC의 핵형성은, 압력 1333Pa(10Torr) 이하, 온도가 300℃ 이상 950℃ 이하이면 단결정 실리콘기판의 표면에 행할 수 있다.
SiC의 핵형성공정에 있어서, 950℃보다도 고온의 조건에서는 단결정 실리콘기판과 원료가스의 반응이 진행되어, 단결정 실리콘기판 표면에 SiC의 핵형성을 할 수 없게 된다. 또한, 온도가 300℃ 미만인 경우에 있어서는, 온도가 지나치게 낮아 SiC의 핵형성을 효율 좋게 행할 수 없다.
한편, 여기서 다음에 설명하는 제3 공정에 대해서도 함께 생각하면, 제3 공정시에 온도가 800℃보다도 낮으면 SiC의 헤테로에피택셜 성장이 진행되지 않는다. 그래서, 예를 들어 제2 공정의 시점에서부터 그 SiC의 핵형성의 온도를 바람직하게는 800℃ 이상 950℃ 이하, 보다 바람직하게는 850℃ 이상 900℃ 이하로 설정할 수 있다. 이와 같이 제2 공정의 온도를 800℃ 이상 950℃ 이하로 함으로써, SiC의 핵형성공정(제2 공정)과 그 후의 3C-SiC 단결정막 형성인 제3 공정에서 설정해야 할 온도범위가 중복되도록 할 수 있고, 특히 이들 제2, 제3 공정을 동일한 온도조건으로 행할 수 있다.
또한, 압력을 1333Pa(10Torr) 이하로 하기 때문에, 반응활성종이 기상 중에서 원료가스와 반응하는 등, 2차 혹은 더욱 고차의 반응이 발생하는 것을 방지할 수 있으므로, 효율적이다 . 압력의 하한값은 특별히 한정되지 않는데, 예를 들어 13Pa(0.1Torr)로 할 수 있다. 한편, 압력에 대해서도 온도와 마찬가지로, 제2, 제3 공정에서 동일한 조건으로 할 수 있다.
도 2에 나타내는 예에서는 이 제2 공정 및 다음의 제3 공정이 동일 조건이며, 동일한 압력, 동일한 유지온도(900℃)로 하고 있다.
<제3 공정>
또한, 제3 공정인 3C-SiC 단결정막 형성공정에서는, 압력이 1333Pa(10Torr) 이하, 온도가 800℃ 이상 1200℃ 미만인 조건으로 행한다. 이러한 조건에 의해, 효율 좋게 SiC 단결정을 성장시켜 3C-SiC 단결정막을 형성할 수 있다.
한편, 본 발명에서는 이 제3 공정에 있어서 압력을 1333Pa(10Torr) 이하로 하기 때문에, 형성하는 3C-SiC가 다결정화되는 것을 방지할 수 있고, 전술한 바와 같이 기상 중에서 2차 혹은 더욱 고차의 반응을 억제할 수 있고, 3C-SiC 단결정막을 확실하고 효율 좋게 형성할 수 있다. 동시에, 3C-SiC 단결정막 바로 아래에 공공이 형성되게 되고, 헤테로에피택셜층 전체의 응력을 완화하는 효과를 얻을 수 있다. 그리고 바람직하게는 133Pa(1Torr) 이하로 할 수 있고, 상기 공공을 보다 확실하게 형성할 수 있고, 상기 응력을 완화하는 효과를 보다 확실하게 얻을 수 있다. 압력의 하한값은 특별히 한정되지 않는데, 예를 들어 13Pa(0.1Torr)로 할 수 있다.
또한 온도에 대해서는, 800℃ 미만에서는 전술한 바와 같이 SiC 단결정의 성장이 진행되지 않고, 1200℃ 이상에서는 슬립전위가 발생할 수 있다. 그 때문에, 상기와 같이 800℃ 이상 1200℃ 미만으로 한다.
도 2에 나타내는 예에서는, 전술한 바와 같이 제2, 제3 공정은 동일 조건이며, SiC의 핵형성과 3C-SiC 단결정막의 형성이 연속하여 행해진다.
이때의 막두께는 압력과 온도에 의존하기 때문에, 목적의 막두께가 되도록 설정한 압력과 온도조건에 기초하여 성막시간을 적당히 설정할 수 있다.
이 경우, 3C-SiC 단결정막의 막두께는 예를 들어 2nm 정도의 얇은 막에서 수μm의 후막까지 성막이 가능하다.
한편, 도 2에 나타내는 2차원 성장모드에서의 층상 성장이란, layer by layer의 에피택셜 성장이다.
이와 같이 하여 성장시킨 3C-SiC 단결정막의 위에 GaN을 성장시키면, 고품질의 GaN층을 갖는 헤테로에피택셜 웨이퍼를 얻는 것이 가능해진다.
이때의 GaN 성장은, 트리메틸갈륨과 트리메틸암모늄과 같은 유기 금속재료를 이용한 MOCVD에 의한 성막을 행하고, GaN을 3μm 정도 성장시킨다.
나아가, 이와 같이 하여 성장시킨 3C-SiC 단결정막의 위에 Si를 성장시키면, 고품질의 Si 에피택셜층을 가진 기판을 얻는 것이 가능해진다. 본 구조이면, 예를 들어 IGBT와 같은 파워디바이스의 경우, 이 3C-SiC 단결정막이 IGBT에서의 내압유지층이 된다. 실리콘의 절연파괴 전계강도는 0.3MV/cm이고, 반면, 3C-SiC의 절연파괴 전계강도는 3MV/cm이며 3C-SiC는 10배 크다. 즉, 종래의 실리콘 IGBT의 내압유지층의 두께의 1/10로 동등한 성능을 얻을 수 있다. 물론 이 경우, 3C-SiC 단결정막만으로 내압유지층을 형성할 필요는 없으며, SiC와 Si의 조합으로도 충분하다. 이와 같이 하여 소정의 두께로 성장시킨 SiC의 위에, Si 에피택셜층을 성장시킨다. 종래의 SiC 디바이스에서는, 게이트 절연막을 SiC를 사용하여 형성하고 있고, 신뢰성에 문제가 있었지만, 본 구조에서는 실리콘을 성장시키고, 이 실리콘을 사용하여 게이트 절연막을 성장시키기 때문에, 종래의 실리콘 IGBT와 동일한 게이트 신뢰성을 확보하는 것이 가능해진다. 또한, 이때의 실리콘층의 두께는, 필요시되는 게이트구조보다도 두꺼우면 되고, 임의로 설정하는 것이 가능하다.
<제4 공정>
다음으로, 제4 공정으로서, 단결정 실리콘기판으로부터, 형성한 3C-SiC 단결정막을 공공으로 분리하여 박리함으로써 헤테로에피택셜막을 제작한다.
도 3에 단결정 실리콘기판으로부터의 3C-SiC 단결정막의 박리에 의해 헤테로에피택셜막을 제작할 때의 모습의 일례를 나타낸다. 도 3의 상단에 나타내는 바와 같이, 지금까지의 공정에 의해, 단결정 실리콘기판(1) 상에 헤테로에피택셜막(3)이 형성되어 있다. 한편, 헤테로에피택셜막(3)은 적어도 3C-SiC 단결정막을 포함하고 있고, 예를 들어 3C-SiC 단결정막만인 경우나, 단결정 실리콘기판측으로부터 순서대로 3C-SiC막 및 GaN막을 갖는 경우나, 단결정 실리콘기판측으로부터 순서대로 3C-SiC막 및 Si막을 갖는 경우 등을 들 수 있다. 그리고 단결정 실리콘기판(1)과 헤테로에피택셜막(3)의 사이(보다 구체적으로는, 단결정 실리콘기판(1)과 헤테로에피택셜막(3) 중의 3C-SiC막의 사이)에는, 공공영역(2)(3C-SiC/실리콘 계면의 공공이 형성되어 있는 영역이며, 공공형성부라고도 한다)이 형성되어 있다.
그리고 도 3의 중단에 나타내는 바와 같이, 3C-SiC 단결정막 상에(바꿔 말하면, 헤테로에피택셜막(3)의 표면에) 보호막(4)을 형성한다. 이 보호막(4)의 재질로는, 예를 들어 폴리이미드 등의 수지나, CVD로 퇴적한 산화막 등을 들 수 있다.
그 후 도 3의 하단에 나타내는 바와 같이, 제4 공정으로서, 공공영역(2)을 경계로 단결정 실리콘기판(1)으로부터 3C-SiC 단결정막을 갖는 헤테로에피택셜막(3)을 분리하여 박리해서, 입수할 수 있다.
또한 도 4에 헤테로에피택셜막의 제작 모습의 다른 일례를 나타낸다. 도 4의 예에서는, 3C-SiC 단결정막 상에(헤테로에피택셜막(3)의 표면에) 디바이스를 형성하고(도 1의 <디바이스공정>: 디바이스 형성 후의 헤테로에피택셜막(3’), 예를 들어 다이싱장치(5)에 의해 다이싱을 행하고(도 1의 <다이싱공정>), 제4 공정으로서 헤테로에피택셜막(3’)을 공공영역(2)에서 분리하여 박리한다. 이 경우, 박리에 의해 얻어지는 헤테로에피택셜막(3’)은 칩 형상이 된다(칩(6)). 상기 박리에는 예를 들어 클리퍼 또는 피커 등을 이용할 수 있고, 이들에 의해 단결정 실리콘기판(1)으로부터 간편하게 떼어낼 수 있다. 그 후, 다른 웨이퍼 내지는 다른 재질의 기판에 첩부하여 소자를 제작할 수 있다.
한편, 다이싱 대신에 스크라이브를 행할 수도 있다.
한편 다른 예로서, 3C-SiC 단결정막 상에 디바이스를 형성 후, 보호막을 형성하고 나서 제4 공정을 행할 수도 있다. 또한, 3C-SiC 단결정막 상에 디바이스를 형성하고, 이 디바이스의 스크라이브 라인을 따라 디바이스를 잘라낸 후에 보호막을 형성하고 나서, 제4 공정을 행해도 된다. 나아가서는, 보호막 있음 또는 보호막 없음으로, 유지대(예를 들어 각종 기판)에 접착제로 접착 후, 제4 공정을 행할 수도 있다.
이와 같이, 원하는 헤테로에피택셜막의 형태에 따라, 제3 공정과 제4 공정 사이에 적당히 필요한 처리를 행할 수 있다.
이러한 본 발명의 헤테로에피택셜막의 제작방법이면, 헤테로에피택셜막은 공공을 형성하여 효율 좋게 형성할 수 있음과 함께, 공공영역에서의 분리·박리에 의해, 이미 디바이스가 형성되어 있었다고 해도 그 디바이스에 대한 데미지도 적고, 효율 좋고 간편하게 헤테로에피택셜막을 얻을 수 있다. 게다가 3C-SiC 단결정막과 단결정 실리콘기판의 계면에서 분리할 수 있기 때문에, 박리 후에 얻어지는 단결정 실리콘기판의 로스를 매우 적게 할 수 있고, 다음의 헤테로에피택셜막의 제작에 재이용할 수 있다.
(제2 실시형태)
도 5는 제2 실시형태의 제1 공정 내지 제3 공정에 있어서의 성장 시퀀스의 일례를 나타낸 것이다.
<제1 공정>
우선, RP-CVD장치에 단결정 실리콘기판을 배치하고, 표면의 자연산화막을 H2어닐에 의해 제거한다. 제1 실시형태와 동일하게 하여 행할 수 있다.
<제2 공정>
다음으로, SiC의 핵형성공정으로서 단결정 실리콘기판을 300℃ 이상 950℃ 이하, 바람직하게는 800℃ 이상 950℃ 이하, 보다 바람직하게는 850℃ 이상 900℃ 이하의 온도로 설정하고, SiC의 원료가스로서 모노메틸실란 또는 트리메틸실란을 도입한다. 핵형성 시간은 예를 들어 5분간으로 할 수 있다.
<제3 공정>
다음으로, 3C-SiC 단결정막의 형성공정으로서, 단결정 실리콘기판 온도를 1000℃ 이상 1200℃ 미만의 온도까지 가열함과 함께 SiC의 원료가스로서 모노메틸실란 또는 트리메틸실란을 도입한다.
이 3C-SiC 단결정막의 형성공정인 제3 공정에서는, SiC의 핵형성공정의 제2 공정보다도 압력과 온도 중 하나 이상을 높임으로써 고속성장을 하기 쉬워진다(공정끼리 사이에서의 변경). 또한, 제3 공정 중에 압력과 온도 중 하나 이상을 높게 함으로써도, 고속성장을 하기 쉽게 할 수 있다(공정 중에서의 변경). 상기 공정끼리 사이에서의 변경과 공정 중에서의 변경 중 하나만을 행할 수도 있고, 양방을 행할 수도 있다.
그리고, 제3 공정에 있어서의 온도를 1000℃ 이상 1200℃ 미만으로 할 수 있다. 이 경우, 헤테로에픽텍셜 성장을 공급가스의 수송 율속으로 하는 것이 가능하다. 단결정 실리콘기판의 면방위의 제약을 받지 않고, 또한, 직경 300mm와 같은 대직경인 것에의 대응도 용이해진다.
도 5는 공정끼리 사이에서의 변경만 행하는 예이며, 제2 공정을 900℃에서 유지하여 행하고, 제3 공정에서는 1190℃에서 유지하여 행하고 있다(압력은 예를 들어 제2, 제3 공정에서 동일). 단, 이것으로 한정되지 않고, 예를 들어, 제2 공정을 900℃에서 유지하여 행하고, 일단 트리메틸실란의 도입을 정지한 후, 제3 공정으로서, 트리메틸실란의 도입을 재개하여 900℃, 또는, 900℃보다 고온 또한 1190℃보다 저온의 조건으로 소정 시간 유지 후에, 1190℃로 승온하여 유지할 수도 있다.
한편, 도 5에서는 제1 실시형태(900℃)보다도 고온(1190℃)에서의 성장을 행하고 있는데, 이러한 조건으로도 헤테로에피택셜 성장이 가능한 것은, 온도를 높일 때에 H2를 흘리고 있고, 그 H2에 의한 효과나, 혹은, 성장 중에 도중에(요컨대, 제2 공정에서 제3 공정으로 옮겨갈 때에) 온도를 변경함으로써, 성장모드가 변화함에 따른 효과 등이 생각된다. 도 5에 나타내는 바와 같이, 도 5의 시퀀스에서도 핵형성으로부터 2차원 성장이 된다.
또한 특히, SiC의 핵형성공정 및 3C-SiC 단결정막의 형성공정의 초기단계에서는 압력을 1333Pa(10Torr) 이하, 바람직하게는 133Pa(1Torr) 이하로 하여 3C-SiC 단결정막 바로 아래에 공공을 형성하고 나서, 압력을 1333Pa(10Torr) 이하의 범위 내에서 초기단계보다 높은 조건으로 변경함으로써, 헤테로에피택셜층 전체의 응력의 완화와 효율적인 3C-SiC 단결정막의 형성을 양립시킬 수 있다.
그리고, 이와 같이 하여 성장시킨 3C-SiC 단결정막의 위에 GaN 또는 Si를 성장시키면, 고품질의 GaN 에피택셜층 또는 Si 에피택셜층을 가진 기판을 얻는 것이 가능해진다.
<제4 공정>
단결정 실리콘기판으로부터, 형성한 3C-SiC 단결정막을 공공으로 분리하여 박리함으로써 헤테로에피택셜막을 제작한다. 제1 실시형태와 동일하게 하여 행할 수 있다.
(제3 실시형태)
도 6은 제3 실시형태의 성장 시퀀스의 일례를 나타낸 것이다.
<제1 공정>
우선, RP-CVD장치에 단결정 실리콘기판을 배치하고, 표면의 자연산화막을 제1 실시형태와 동일한 조건으로 H2어닐을 행하여 제거한다.
<제2 공정, 제3 공정>
다음으로, 단결정 실리콘기판 표면에 SiC의 핵형성 및 그에 계속해서 3C-SiC 단결정막의 형성을 연속하여 행하기 위해, 원료가스로서 모노메틸실란 또는 트리메틸실란을 도입하면서 300℃ 이상 950℃ 이하의 범위인 온도로부터 1000℃ 이상 1200℃ 미만의 범위인 온도까지 서서히 승온시킨다. 이와 같이, 승온해 가는 과정에서 제2 공정과 제3 공정을 연속하여 행할 수 있다.
승온속도는 예를 들어 0.5℃/sec 이상 2℃/sec 이하로 하는 것이 바람직하다. 이 레벨의 승온속도이면, 지나치게 빠른 승온속도도 아니기 때문에, 설정온도와 실온도에 괴리가 발생하는 것을 효과적으로 방지할 수 있고, 온도제어를 적절히 행할 수 있다. 또한 지나치게 느린 승온속도도 아니기 때문에, SiC의 핵형성 온도대의 통과시간이 길어져 불균일한 핵형성이 발생하기 쉬워지거나, 헤테로에피택셜 성장 중의 결함형성이 발생하기 쉬워지거나 하는 것을 억제할 수 있다.
이때, 1000℃ 이상 1200℃ 미만의 범위 내에서 미리 설정했던 소정의 온도까지 승온한 후에, 거기서 성장을 멈추어도 되고, 그 온도에서 유지한 채로 소정의 막두께가 될 때까지 성장을 계속시켜도 된다. 혹은, 1000℃ 이상에는 도달했지만 상기 소정의 온도까지 도달하지 않았어도, 승온 도중에 소정의 막두께에 도달하면, 거기서 성장을 멈추어도 상관없다. 온도를 변화시키면서 성장함으로써, 성장모드를 연속적으로 변화시키면서(핵형성으로부터 2차원 성장으로 변화) 성장시킴으로써 성막속도를 서서히 고속화시키는 것이 가능해진다.
도 6에서는, 300℃에서 1130℃까지 1℃/sec의 승온속도로 승온하고, 그대로 1130℃에서 소정 시간 유지하고 있다.
또한 특히, SiC의 핵형성공정 및 3C-SiC 단결정막의 형성공정의 초기단계에서는 압력을 1333Pa(10Torr) 이하, 바람직하게는 133Pa(1Torr) 이하로 하여 3C-SiC 단결정막 바로 아래에 공공을 형성하고 나서, 압력을 1333Pa(10Torr) 이하의 범위 내에서 초기단계보다 높은 조건으로 변경함으로써, 헤테로에피택셜층 전체의 응력의 완화와 효율적인 3C-SiC 단결정막의 형성을 양립시킬 수 있다.
그리고, 이와 같이 하여 성장시킨 3C-SiC 단결정막의 위에 GaN 또는 Si를 성장시키면, 고품질의 GaN 에피택셜층 또는 Si 에피택셜층을 가진 기판을 얻는 것이 가능해진다.
<제4 공정>
단결정 실리콘기판으로부터, 형성한 3C-SiC 단결정막을 공공으로 분리하여 박리함으로써 헤테로에피택셜막을 제작한다. 제1 실시형태와 동일하게 하여 행할 수 있다.
(실시예)
이하, 본 발명의 실시예 및 비교예를 나타내어 본 발명을 보다 구체적으로 설명하는데, 본 발명은 이들로 한정되는 것은 아니다.
(실시예 1)
직경 300mm, 면방위(111), 보론 도프의 고저항률 단결정 실리콘기판을 준비하고, RP-CVD장치의 반응로 내의 서셉터 상에 웨이퍼를 배치하고, 1080℃에서 1분간의 H2어닐을 행하였다(제1 공정).
계속해서, 성장온도를 900℃, 성장압력을 133Pa(1Torr)로 하여 트리메틸실란가스를 도입하고, SiC의 핵형성공정(제2 공정) 및 3C-SiC 단결정막의 성장을 행하였다(제3 공정). 5분간의 성장을 행한 결과, 막두께는 13nm로 되어 있었다.
그 후, In Plane 배치로 XRD(X선회절) 스펙트럼을 확인한 결과, 도 7의 XRD 해석결과의 그래프에 나타내는 바와 같이 Si(220)에 평행한 3C-SiC(220)의 피크를 확인할 수 있고, 단결정의 3C-SiC막이 성장하고 있는 것이 확인되었다.
또한, 그 단면 TEM상을 도 8에 나타낸다. 그 결과, 3C-SiC 단결정막(헤테로에피택셜막(3))의 바로 아래에 공공이 형성되어 있는 것을 확인할 수 있었다(공공형성부(2)). 한편, 부호 10은 단면 TEM 촬영용 표면보호막을 나타낸다.
이후, 3C-SiC 단결정막 상의 보호막의 표면에 접착제를 도포하고 석영기판에 첩부를 행하였다. 그리고, 이 기판을 척한 상태로 박리를 행한 결과, 3C-SiC/실리콘 계면의 공공형성부로부터 3C-SiC 단결정막(헤테로에피택셜막)의 분리·박리를 행할 수 있었다(제4 공정).
또 다른 박리방법으로서, 3C-SiC 단결정막을 성장시킨 기판에 대하여, 3C-SiC 단결정막측으로부터 1mm×1mm의 크기로 다이싱을 행한 후(다이싱 깊이는 3C-SiC 단결정막의 두께보다 약간 깊은 정도), 클리퍼로 표면을 흡착하고 칩으로서 3C-SiC 단결정막을 공공형성부에서 박리할 수 있었다.
(실시예 2)
직경 300mm, 면방위(111), 보론 도프의 고저항률 단결정 실리콘기판을 준비하고, RP-CVD장치의 반응로 내의 서셉터 상에 웨이퍼를 배치하고, 1080℃에서 1분간의 H2어닐을 행하였다(제1 공정).
계속해서, 제2 공정(SiC 핵의 핵형성공정)으로서 성장온도를 900℃에서 5분간 트리메틸실란가스를 도입하였다.
다음으로 제3 공정(3C-SiC 단결정막 형성공정)으로서 성장온도를 1190℃까지 승온시켜 트리메틸실란가스를 도입하고, 3C-SiC 단결정막의 성장을 행하였다. 이때의 성장압력은 일률 133Pa(1Torr)로 하였다. 1분간의 성장을 행한 결과, 막두께는 30nm 정도로 되어 있었다.
성막 후, In Plane 배치로 XRD 스펙트럼을 확인한 결과, 실시예 1과 마찬가지로 Si(220)에 평행한 3C-SiC(220)의 피크를 확인할 수 있고, 단결정의 3C-SiC막이 성장하고 있는 것이 확인되었다.
또한, 그 단면 TEM상을 도 9에 나타낸다. 그 결과, 3C-SiC 단결정막의 바로 아래에 공공이 형성되어 있는 것을 확인할 수 있었다.
이후, 접착제와 석영기판을 이용하여 실시예 1과 동일하게 해서 제4 공정을 행한 결과, 3C-SiC/실리콘 계면의 공공형성부로부터 3C-SiC 단결정막의 박리를 행할 수 있었다.
또 다른 박리방법에 관해서도 실시예 1과 동일하게 하여 행한 결과, 칩으로서 3C-SiC 단결정막을 공공형성부에서 박리할 수 있었다.
(실시예 3)
제2 공정, 제3 공정의 성장압력을 1333Pa(10Torr), 성장온도를 950℃로 한 것 이외는 실시예 1과 동일한 조건으로 3C-SiC 단결정막의 형성을 행하였다. 그 결과, 막두께는 20nm 정도로 되어 있었다.
그 후, In Plane 배치로 XRD 스펙트럼을 확인한 결과, Si(220)에 평행한 3C-SiC(220)의 피크를 확인할 수 있고, 단결정의 3C-SiC막이 성장하고 있는 것이 확인되었다. 또한 3C-SiC 단결정막의 바로 아래에 공공이 형성되어 있는 것을 확인할 수 있었다.
나아가서는 접착제와 석영기판을 이용하여 실시예 1과 동일하게 해서 제4 공정을 행한 결과, 3C-SiC/실리콘 계면의 공공형성부로부터 3C-SiC 단결정막의 박리를 행할 수 있었다.
(실시예 4)
제2 공정, 제3 공정의 성장온도를 각각 300℃, 800℃로 한 것 이외는 실시예 2와 동일한 조건으로 3C-SiC 단결정막의 형성을 행하였다. 그 결과, 막두께는 약 12nm 정도로 되어 있었다.
그 후, In Plane 배치로 XRD 스펙트럼을 확인한 결과, Si(220)에 평행한 3C-SiC(220)의 피크를 확인할 수 있고, 단결정의 3C-SiC막이 성장하고 있는 것이 확인되었다. 또한 3C-SiC 단결정막의 바로 아래에 공공이 형성되어 있는 것을 확인할 수 있었다.
나아가서는 접착제와 석영기판을 이용하여 실시예 2와 동일하게 해서 제4 공정을 행한 결과, 3C-SiC/실리콘 계면의 공공형성부로부터 3C-SiC 단결정막의 박리를 행할 수 있었다.
(비교예 1)
제2 공정, 제3 공정의 성장압력을 3999Pa(30Torr)로 한 것 이외는 실시예 2와 동일한 조건으로 3C-SiC 단결정막의 형성을 행하였다. 그 결과, 막두께는 33nm 정도로 되어 있었다.
그 후, In Plane 배치로 XRD 스펙트럼을 확인한 결과, Si(220)에 평행한 3C-SiC(220)의 피크를 확인할 수 있고, 단결정의 3C-SiC막이 성장하고 있는 것이 확인되었다. 그러나, 3C-SiC 단결정막의 바로 아래에 공공의 형성은 확인할 수 없었다.
나아가서는 접착제와 석영기판을 이용하여 실시예 2와 동일하게 해서 3C-SiC 단결정막의 박리를 시도했으나, 박리할 수 없었다. 이것은 상기 공공을 형성할 수 없었기 때문으로 생각된다.
(비교예 2)
제2 공정의 성장온도를 200℃ 또는 1000℃로 한 것 이외는 실시예 2와 동일한 조건으로 3C-SiC 단결정막의 형성을 행하였다. 그 결과, 막두께는 각각 2nm, 4nm 정도로 되어 있었다.
이와 같이 형성된 막두께는 실시예 2에 비해 매우 얇고, 효율이 현저하게 나빴다. 이것은, 제2 공정의 온도가 지나치게 낮거나 지나치게 높기 때문에 SiC의 핵형성이 충분히 행해지지 않고, 그 때문에 제3 공정에서 헤테로에피택셜 성장이 거의 이루어지지 않았기 때문으로 생각된다.
(비교예 3)
제3 공정의 성장온도를 700℃ 또는 1250℃로 한 것 이외는 실시예 2와 동일한 조건으로 3C-SiC 단결정막의 형성을 행하였다. 그 결과, 막두께는 각각 7nm, 50nm 정도로 되어 있었다.
이와 같이 700℃의 경우는 형성된 막두께가 실시예 2에 비해 매우 얇고, 효율이 현저하게 나빴다. 또한, 1250℃의 경우는 슬립전위가 발생하였다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는, 예시이며, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.
Claims (14)
- 단결정 실리콘기판 상에 3C-SiC 단결정막을 헤테로에피택셜 성장시킨 후에, 상기 단결정 실리콘기판으로부터 상기 3C-SiC 단결정막을 박리하는 공정을 포함하는, 헤테로에피택셜막의 제작방법으로서,
감압 CVD장치를 이용하여,
상기 단결정 실리콘기판의 표면의 자연산화막을 수소 베이크에 의해 제거하는 제1 공정과,
상기 감압 CVD장치 내에 탄소와 규소를 포함하는 소스 가스를 공급하면서, 압력이 1333Pa 이하, 온도가 300℃ 이상 950℃ 이하인 조건으로 상기 단결정 실리콘기판 상에 SiC의 핵형성을 행하는 제2 공정과, 압력이 1333Pa 이하, 온도가 800℃ 이상 1200℃ 미만인 조건으로 SiC 단결정을 성장시켜 3C-SiC 단결정막을 형성함과 함께 이 3C-SiC 단결정막 바로 아래에 공공을 형성하는 제3 공정과,
상기 단결정 실리콘기판으로부터 상기 3C-SiC 단결정막을 상기 공공으로 분리하여 박리함으로써 상기 헤테로에피택셜막을 제작하는 제4 공정
을 포함하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제1항에 있어서,
상기 소스 가스로서 모노메틸실란 또는 트리메틸실란을 이용하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제1항 또는 제2항에 있어서,
상기 제1 공정을, 온도가 1000℃ 이상 1200℃ 이하인 조건으로 행하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제3 공정을, 압력이 133Pa 이하인 조건으로 행하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제3 공정을, 상기 제2 공정의 조건보다도, 압력과 온도 중 하나 이상을 높게 하여 행하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제5항에 있어서,
상기 제3 공정을, 온도가 1000℃ 이상 1200℃ 미만인 조건으로 행하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 제3 공정 중에, 압력과 온도 중 하나 이상을 높게 하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제7항에 있어서,
상기 제2 공정, 상기 제3 공정을, 온도가 300℃ 이상 950℃ 이하인 범위로부터 1000℃ 이상 1200℃ 미만인 범위로 서서히 승온하는 조건으로 행함으로써,
상기 SiC의 핵형성과, 이 SiC의 핵형성에 이어서 상기 3C-SiC 단결정막의 형성을 연속하여 행하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제8항에 있어서,
상기 승온을, 0.5℃/sec 이상 2℃/sec 이하의 승온속도로 행하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제1항 내지 제9항 중 어느 한 항에 있어서,
상기 제3 공정 후, 상기 제4 공정 전에, 상기 형성한 3C-SiC 단결정막의 표면에, 추가로 GaN을 성장시켜 GaN층을 형성하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제1항 내지 제9항 중 어느 한 항에 있어서,
상기 제3 공정 후, 상기 제4 공정 전에, 상기 형성한 3C-SiC 단결정막의 표면에, 추가로 Si를 성장시켜 Si층을 형성하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제1항 내지 제11항 중 어느 한 항에 있어서,
상기 제3 공정 후, 상기 형성한 3C-SiC 단결정막 상에 보호막을 형성하고 나서 상기 제4 공정을 행하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제1항 내지 제11항 중 어느 한 항에 있어서,
상기 제3 공정 후, 상기 형성한 3C-SiC 단결정막 상에 디바이스를 형성하고, 보호막을 형성하고 나서 상기 제4 공정을 행하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법. - 제1항 내지 제11항 중 어느 한 항에 있어서,
상기 제3 공정 후, 상기 형성한 3C-SiC 단결정막 상에 디바이스를 형성하고, 이 디바이스의 스크라이브 라인을 따라 디바이스를 잘라낸 후에 보호막을 형성하고 나서, 상기 제4 공정을 행하는 것을 특징으로 하는 헤테로에피택셜막의 제작방법.
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| JPJP-P-2021-164648 | 2021-10-06 |
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