JP2016219814A - 高アスペクト比の積層ｍｌｃｃの設計 - Google Patents

Abstract

【課題】側面スペースを確保して、部品の転倒といった組み立てにおける問題を回避しつつ、回路基板上の垂直方向のスペースを利用できる部品及び方法を提供する。【解決手段】積層受動電子部品は、個別の電子コンデンサの積層体１０１〜１０Ｎと、前記積層体の第１の側面に取り付けられた第１のリード１２と、を備える。第２のリード１２が前記積層体の第２の側面に取り付けられている。足２０が、前記第１のリードに取り付けられ、前記第２のリードに向かって内側に伸びている。安定ピンが、前記足および前記第１のリードの一方に取り付けられている。【選択図】図２

Description

本発明は、電気部品、特にコンデンサに高密度で実装して使用することに適した、改善されたコンデンサに関する。より具体的には、本発明は、電子部品、特に積層された多層セラミックコンデンサ（ＭＬＣＣ）の幅に対する高さの比率を大きくすることができる外部リード設計に関する。

現代の複雑な電気回路を設計する際に、電気的な設計以外にも考慮すべき事項は多い。組立工程の間の構成部品の安定性は、設計において考慮しなければならない非常に重要な基準の１つである。一層の小型化のための努力が続けられているため、この事項はさらに重要になる。回路基板の表面に平行な側面のパッキングが増加すると、追加部品の需要が高くなるため、パッキングはますます難しくなる。したがって、回路基板の表面に垂直方向のスペースを利用することは、非常に注目すべき課題である。さらに垂直方向に活用するためには、高いアスペクト比（すなわち、最も狭い幅に対する高さの比率）の部品が必要となるが、それによってさらなる問題が生じる。

高アスペクト比の部品は、組み立て及びはんだリフロー、又は取り付け工程の間に、移動したり転倒しやすいので、組み立ての間に問題を引き起こす。典型的には、アスペクト比が１：１以下の部品は、機械的に安定しており転倒しにくい。しかし、アスペクト比が高くなるほど、部品は不安定になり転倒しやすくなる。

転倒問題を解決するアプローチの１つは、スルーホール技術を用いることである。スルーホール技術では、基板または回路基板のスルーホールを通って伸びるリードを部品に設ける。リードによって、部品と回路基板とが電気的に接続され、組み立て及び取り付け工程の間、部品を機械的に安定させることができる。電子産業において、スルーホール技術は、より大きな、より厚みのある電気的実装に、現在も利用されている。そのような実装では、相互接続数が１平方センチメートルあたり５０未満程度の低密度の相互接続機器を有する大きな部品が用いられる。

相互接続数が１平方センチメートルあたり５０以上程度の、より高密度の実装のために、表面実装技術が好適である。これにより、１平方センチメートルあたり６００より多くの相互接続が可能となるからである。そのような高密度は、部品を小型化し、部品にリードを設けず、回路基板にスルーホールを設けないようにすることにより達成することができる。部品のリードは、回路基板の表面上のはんだパッドに直接接合される、部品上の端子に置き換えられる。表面実装技術は、各はんだパッドの上に堆積されるはんだペーストを利用している。部品がはんだパッド上に載置されることにより、はんだペーストを介して回路配線と電気的に接続される。いったん全ての部品が回路基板上に載置されると、組み立て品がはんだリフローオーブンを通過して、はんだペーストが溶ける。これにより、流動はんだ技術と同様の電気的および機械的接続が形成される。表面実装技術によって、部品の高密度化が可能となる。しかし、高密度化すると、はんだリフロー中の転倒を防止するために、低アスペクト比の部品を使用する必要がある。

構成部品を小型化すると、部品のサイズと部品の機能との両立が難しくなる。当業者は、スルーホール技術を用いると側面のパッキング密度が増加してしまい、表面実装技術を用いると部品の外形が制限されてしまうという困難に直面している。

装置の容量は部品のサイズと直接関係があるため、この問題はＭＬＣＣに特に関連する。具体的には、ＭＬＣＣの場合、そのサイズが小さくなるほど容量が減少するため、設計者にとって問題が生じる。そのため、設計者は、小さなパッケージ中にさらなる機能性および能力を要求するという、電気的な設計条件を満たすために努力している。解決手段の１つは、実装面積の小さなＭＬＣＣを用いて、ＭＬＣＣを互いに積層することである。容量値は、積層されたコンデンサの数だけ増加するため、設計者は、実装面積の要求と容量の要求との両方を満たすことが可能となる。しかし、小さな部品を互いに積層するとアスペクト比が増加するため、組み立ての間に転倒しやすい機械的に不安定な部分が形成される。現在の技術で実施されているように、スルーホールまたは機械的な支持は、実装面積を増加させ、上述のように小型化と両立しない。

側面スペースを確保して、部品の転倒といった組み立てにおける問題を回避しつつ、回路基板上の垂直方向のスペースを利用できるシステムおよび部品が、長年要望されており、現在特に重要になっている。本発明は、これらの矛盾した要望への解決手段を提供する。

本発明は、改善された電子部品、および当該改善された電子部品を用いた電子装置を提供することを目的とする。

具体的には、本発明は、垂直方向のスペースを有効に利用することができる電子部品、および当該電子部品を用いた電子装置を提供することを目的とする。

本発明の特徴は、標準的な製造環境において、改善された電子部品を使用した電子装置を組み立てることができることである。

これらの利点および他の利点は、積層受動電子部品にもたらされる。当該部品は、個別の電子コンデンサの積層体と、前記積層体の第１の側面に取り付けられた第１のリードと、を備える。第２のリードが前記積層体の第２の側面に取り付けられている。足が、前記第１のリードに取り付けられ、前記第２のリードに向かって内側に伸びている。安定ピンが、前記足および前記第１のリードの一方に取り付けられている。

さらに他の実施形態において、電子装置を形成する方法が提供される。当該方法は、
少なくとも１つのはんだパッドおよび少なくとも１つの穴を備えている回路基板を供給する工程と、
積層部品を供給する工程であって、前記積層部品は、
コンデンサの積層体、
前記積層体の第１の側面に取り付けられた第１のリード、
前記積層体の第２の側面に取り付けられた第２のリード、
前記第１のリードに取り付けられ、第２のリードに向かって内側に伸びる足、および、
前記足および前記第１のリードの一方に取り付けられた第１の安定ピン、
を備えている工程と、
前記足が前記はんだパッドと接触し、前記第１の安定ピンの少なくとも一部が前記穴の内部に伸びるように、前記積層体を前記回路基板上に配置する工程と、
前記はんだを加熱して、前記第１の足と回路配線との間を電気的に接続する工程と、
を有する。

さらに他の実施形態において、電子装置が提供される。当該電子装置は、少なくとも１つのはんだパッドおよび少なくとも１つの穴を備えている回路基板を備えている。積層受動電子部品が前記回路基板に電気的に接続され、前記積層受動電子部品は、コンデンサの積層体を備える。第１のリードが前記積層体の第１の側面に取り付けられている。第２のリードが前記積層体の第２の側面に取り付けられている。第１の足が、前記はんだパッドに電気的に接続されるように、前記第１のリードに取り付けられ、前記第２のリードに向かって内側に伸びている。第１の安定ピンが、前記穴の内部に配置されるように、前記足および前記第１のリードの一方に取り付けられている。

本発明の一実施形態の概略的な断面図である。 本発明の一実施形態の概略的な側面図である。 図２の実施形態の概略的な端面図である。 曲げられる前におけるリードの概略図である。 本発明の一実施形態の概略的な側面図である。 図２の実施形態の概略的な端面図である。 曲げられる前におけるリードの概略図である。 曲げられた後における図７のリードの概略的な斜視図である。 本発明の一実施形態の概略的な側面図である。 本発明の一実施形態の概略的な側面図である。 本発明の一実施形態の概略的な側面図である。 本発明の一実施形態の概略的な側面図である。 本発明の一実施形態の概略的な側面図である。 本発明の一実施形態の概略的な部分側面図である。 本発明の一実施形態の概略的な部分側面図である。 本発明の一実施形態の概略的な部分側面図である。 本発明の一実施形態の概略的な部分斜視図である。 本発明の一実施形態の概略的な部分斜視図である。 本発明の一実施形態の概略的な部分斜視図である。 曲げられる前におけるリードの概略図である。 曲げられた後における図２０の実施形態の概略的な側面図である。 本発明の一実施形態のフローチャートである。 本発明の一実施形態の概略図である。 安定ピンの可能な構成の概略図である。 本発明の一実施形態の概略図である。

本発明は、積層された電子部品、および特に積層されたＭＬＣＣのための改善されたリード構造に関する。より具体的には、本発明は、処理中に部品が移動あるいは転倒する可能性を最小にしつつ、アスペクト比（すなわち最短の幅（Ｗ）に対する高さ（Ｈ）の比率）を図２５に示すように非常に大きくすることのできる位置決めピンを有するリード構造に関する。

本発明は、設計者が回路基板上の垂直方向のスペースを利用して、回路基板の所定の領域におけるコンデンサの密度を増加させ、これにより容量密度などの機能性を向上させることができる、積層されたコンデンサ、最も好ましくはＭＬＣＣを提供する。これは、特に表面実装機器のために設計されたリードフレームに安定ピンを組み込むことにより達成される。安定ピンは、空隙に延伸し、好ましくは基板または回路基板を貫通する一方、リードフレームの足は、導電のために基板上のはんだパッドに接触している。安定ピンを追加することにより、設計者は、共通のリードフレーム内にＭＬＣＣのような部品を多数互いに積層することを考慮することができる。その結果、１素子あたりの実装面積を変えずに、アスペクト比が３：１よりはるかに大きい、より小型の部品によって、より高い容量を達成することができる。

本発明を様々な図面を参照して説明するが、それらの図面は、不可欠で、制限的でなく、部分的に開示するものである。明細書では、同様の部材には、それに応じた符号を付す。

本発明の一実施形態を図１を参照して説明する。図１において、多層のセラミックコンデンサのスタックは、断面図において、符号１で表されている。一連の個別のコンデンサ１０^１〜１０^ｎは、反対極性のリード板１２の間に固定されている。個別のコンデンサはそれぞれ、平板状の電極１４を備えており、電極１４の間には誘電体１６が設けられている。電極は、対向する外部端子１８において交互に終結している。外部端子１８は、はんだ付けなどによってリードに固定されている。リードは、足２０および安定ピン２２を備えている。足２０は二又に分岐してもよい。基板へ実装するときに、安定ピンは、基板または回路基板の穴または空隙に挿入され、各足がはんだパッドを介して回路配線に電気的に接続される。

本発明の他の実施形態を、図２の概略側面図および図３の概略端面図に示す。図２において、一連のコンデンサ２がリード１２間に積層され、積層部品３が形成される。各コンデンサは、ＭＬＣＣであることが好ましい。各リードフレームは、安定ピン２４を有する足２０を備えている。足２０は垂直方向に内部へ伸びていることが好ましい。安定ピン２４は、回路基板２８の穴２６を通って伸びている。各足は、はんだパッド３０によって回路基板の配線に電気的に接続される。安定ピンは足よりも幅が狭いことが好ましく、穴に容易に差し込むことができる大きさであることが好ましいが、これによって積層部材が転倒することはない。折り曲げライン３２において曲げられる前のリード１２を図４に示す。部品を取り付ける前に折り曲げを行うことが好ましい。部品は、部品と足との間の隔離距離３４を確保するようにリードに実装される。これにより、基板へ取り付けた後に、部品と足との間に存在するはんだを除去することができる。

他の実施形態を、図５の概略側面図および図６の概略端面図に示す。図５において、好ましくはＭＬＣＣであるコンデンサ２が、反対極性リード１２間に設けられている。少なくとも１つのリードは、二又に分岐した足３６および安定ピン２４を備えており、足３６および安定ピン２４は、分岐点から伸びている。分岐した足は、好ましくはリードに対してほぼ垂直であり、これにより、回路基板２８上のはんだパッド３０に取り付けることができる。図５および図６の実施形態に適したリードを、図７および図８に示す。図７は、曲げられる前のリードであり、図８は、曲げられた後のリードである。

裾広がりの安定ピンを、図９の側面図に概略的に示す。図９において、リード１２は足４０を備えており、足は分岐してもよい。裾広がりのピン４２は、リードに取り付けられており、図１０を参照して説明する目的のために、リードから平板に対して角度を持って伸びている。図１０において、積層部品３は、概略側面図に示されたリード間に積層された一連のコンデンサ２を備えている。足４０は、はんだパッド３０と電気的に接続されている。裾広がりのピン４２は、穴２６に挿入されており、ピンの広がった部分は、リードに平行な壁面によって圧力を受けている。これにより、裾広がりのピンと穴の壁面との間に衝突が発生し、積層部品を転倒させるために必要な力が増大する。裾広がりのピンを挿入する方法を図１１に示す。図１１では、収斂する足を有する挿入器具４４が、裾広がりのピンを平行にさせることにより、ピンを穴に挿入することができる。いったんピンが穴に入ると、復元力により裾広がりの位置に戻り、穴の壁面と摩擦接触する。２本の裾広がりのピンを例示したが、単一の裾広がりのピンを用いることもできる。一実施形態では、反対側にリードに平行な安定ピンを備えてもよい。図９〜１１の裾広がりのピンは、外側に向かって広がることが好ましいが、ある実施例では、ピンが内側に収斂してもよい。安定ピンが穴に摩擦的に差し込まれるものであれば、他の形状も本発明の実施のために適用することができる。

本発明の一実施形態を、図１２および１３の概略側面図に示す。各図において、積層部品３は、反対極性のリード１２間に積層されたコンデンサ２を有する。図示のように、延伸したピン４６が、穴２６を貫通して、少なくとも一部が回路基板または基板２８から突き出ている。図１２において、延伸したピンは互いに内側に向かって折れ曲がっている。一方、図１３において、延伸したピンは互いに外側に向かって折れ曲がっている。積層部品の各々は、延伸したピンを１つ又は多数備えてもよい。折れ曲がったピンの長さは、好ましくは、基板の厚さよりも０.２５４±０.０１２７ｃｍ（０.１００±０.００５インチ）だけ大きく設計される。この長さは、装置の折り曲げ能力に応じて変更可能である。

本発明の一実施形態を、図１４の部分概略図に示す。図１４において、安定ピン４８は掛止部５０を備えている。掛止部５０は、ピンの端部から角度をもって伸びている。回路基板または基板２８は、第１の穴５２と、より大きな第２の穴５４を備えている。第２の穴５４は、部品が実装される面の反対側の面と第１の穴との間に設けられる。ランド５６は、第１の穴と第２の穴との接合位置に形成される。安定ピンは、掛止部に向かって広がっていることが好ましい。掛止部５０は、十分に小さいため、第１の穴を通過する。そして、掛止部は、第２の穴に到達するとランドにかみ合う。これにより、装置が所定の位置に固定される。一実施形態では、先に基板に穴を開けることによって第１の穴を形成し、その後、さらに大きなドリルを用いて、少なくとも第１の穴と重なり合うように、回路基板に部分的に穴を形成することにより、第２の穴を形成することができる。また、掛止部は基板を通過して、部品と反対側の面とかみ合ってもよく、当該面はランドと同様に機能する。

本発明の実施形態を、図１５の部分斜視図に概略的に示す。図１５において、積層部品５０は、積層されたコンデンサ５２を備えており、各コンデンサはＭＬＣＣであることが好ましい。リード５４は、小さな断面突出比（cross-sectional projection ratio）を有している。突出比は、図２５に示すように最小の断面長さ、すなわち幅（Ｔ）に対する最大の断面長（Ｌ）の比率として定義される。断面の最長の寸法は、断面の最小の寸法の３倍未満である。
断面は、組み立ての間の圧力によって曲げられてもよいが、円形である近似ユニット（approximately unit）の断面突出比が最も好ましい。特に好ましいリード板は、導電性のワイヤである。導電性のワイヤリードは、例えば、長さが０.２０ｃｍ（０.０８０インチ）で幅が０.１０ｃｍ（０.０４０インチ）、長さが０.１５ｃｍ（０.０６０インチ）で幅が０.０７５ｃｍ（０.０３０インチ）、長さが０.１０ｃｍ（０.０４０インチ）で幅が０.０５ｃｍ（０.０２０インチ）、又は、長さが０.０５ｃｍ（０.０２０インチ）で幅が０.０２５ ｃｍ（０.０１０インチ）の小さなコンデンサ用に、特に好適である。リードは、直線部分から逸脱する孤立部５６を有する。実装の間において、孤立部は足として機能する。孤立部は、リードに取り付けられ、好ましくはリードと一体化している。孤立部は、連続したワイヤを曲げることにより形成されることが好ましく、これにより、孤立部および安定ピンが形成される。安定ピン５８は、孤立部から下方に伸びており、好ましくはリードとほぼ同一直線上に伸びている。安定ピンが回路基板の穴に挿入されると、孤立部は、はんだパッドの上に載せられ、はんだパッドに電気的に接続される。

本発明の一実施形態を図１６に示す。図１６において、安定ピン５８は、孤立部６０に取り付けられている。孤立部６０は、リードに平行であるが非線形である。孤立部はリードと一体化しており、連続したワイヤを曲げることにより形成されることが好ましく、これにより、孤立部および安定ピンが形成される。

本発明の一実施形態を図１７に示す。図１７では、分岐リードが斜視で示されている。リード７０の少なくとも一部は、足７１に向かう底部において分岐している。図示するように、足７１は二又に分岐しており、これによって、リードより少し幅広くすることができる。分岐リードの顕著な利点は、組み立て許容差だけでなく、安定ピンを製造するスタンピング工程に要求される間隙を設けるための、最大限の量の材料を提供するということである。分岐リードの幅は、最も幅広いＭＬＣＣの幅であることが好ましいが、分岐リードは、部品自体より大きい回路基板スペースを占有しないことが好ましい。この設計の特徴は、所定の幅のコンデンサのための最大の幅の安定ピンのために提供される。

本発明の一実施形態を図１８および１９に示す。図１８において、足１８０の一部は、安定ピン１８１を形成するために犠牲にされる。安定ピンはリード１８２から伸びている。図１８において、リードは、足とリードとの接点において、足より幅が広い。図１９において、リード１９０の一部は、安定ピン１９１を形成するために犠牲にされる。安定ピンは足１９２に取り付けられている。図１９において、リードは、足とリードとの接点において、足より幅が狭い。図１８および１９において、安定ピンは、リードに平行であり、かつリードと同一平面上に位置する。

本発明の一実施形態を図２０および図２１に示す。図２０は曲げられる前の状態であり、図２１は曲げられた後の状態である。リード１９４の一部は、安定ピン１９３を形成するために犠牲にされる。折り曲げライン１９６で曲がる際に、安定ピンは足１９５から下方へ伸びる。

本発明の一実施形態を、フローチャートとして図２４に示す。図２４では、２５０において、リード間に挟まれた一連の積層コンデンサが、キャリアテープなどによって供給される。各リードは、自身に結合された安定ピンを備えている。２５２において、回路基板が供給される。２５４において、一連の積層コンデンサおよび回路基板は、ピックアンドプレース装置内に挿入される。２５６において、各積層コンデンサは、ピッキングされ回路基板上に載置される。このとき、各足は回路基板上のはんだパッドに接触し、安定ピンは回路基板の穴に挿入される。積層された、あるいは積層されていない全ての部品が回路基板上に配置された後、２５８において、はんだを加熱して、積層部品の各足と回路基板の回路配線との間を電気的に接続する。積層部品がその上に結合された回路基板は、２６０において、電子装置に挿入される。

本発明の一実施形態を図２２に概略的に示す。図２２において、電子装置は２６２で表される。電子装置は、積層ＭＬＣＣ２６６を有する回路基板２６４を備えている。積層ＭＬＣＣ２６６は、回路基板上に取り付けられた安定ピンを有する。能動部品および／または受動部品である追加的な電子部品が、２６８で表わされる。

本発明の一実施形態を図２３に示す。図２３において、回路基板２７２上に設けられた一組のはんだパッド２７０が図示されている。各はんだパッドは、回路配線２７４と電気的に接触している。穴Ａ〜Ｌは、安定ピンを差し込むための穴の好ましい位置を表している。穴の少なくとも１つは、はんだパッド間にある内側の位置Ａ〜Ｆ、または外側の位置Ｇ〜Ｌのいずれかに設けられ、内側の位置に設けられることがより好ましい。少なくとも１つの穴が設けられる。積層部品のサイズに応じて、任意の数または組み合わせの穴を用いることができる。穴は各はんだパッドに近接していることが好ましい。さらに安定させるために、穴を対角線上に（例えば、ＡとＦ、ＧとＬ）配置することが好ましい。これにより、転倒を十分に防止することができる。穴を外側に設ける場合は、穴をはんだパッドにできる限り近接させることが好ましい。図面では、３つの穴同士が互いに平行に配置されているが、３つの穴同士を互いに垂直に配置してもよい。しかし、これはあまり好ましくない。穴は側面に沿ったあらゆる位置に設けることができるが、角または中央位置にできる限り近い位置が好ましい。

多数のコンデンサをリード間に積層することができる。発明の実施のためには、２〜２０のコンデンサが好適である。実用機器の大部分では、約３〜１０のコンデンサが積層され、各コンデンサはＭＬＣＣであることが好ましい。

本発明の利点は、回路基板上の利用可能なスペースを損なわないため、表面実装機器によって提供される高い相互接続密度の利点を維持でき、基板の有効スペースを犠牲にすることなく、リード部品を機械的に安定させることができることである。本発明は、回路基板に安定ピン用の穴を設けることを必要とするが、穴のサイズおよび位置は、部品のはんだパッドの内部に適合させることができるため、回路基板に追加のスペースを必要としない。

安定ピンと穴の壁面との間の隙間が小さくなるほど、装置が傾斜する、すなわち垂直からずれる量は小さくなる。一実施形態では、回路基板の穴の大きさは、穴の直径とピンの幅との相違が最小となる大きさである。

他の実施形態では、ピンの幅は、ピンと穴の壁面との間隙が最小となる大きさである。

他の実施形態では、安定ピンの長さは、回路基板を貫通するほど十分に長いため、安定ピンを基板の裏面に掛止することができる。ピンの先端を折り曲げることにより、非常に安定して固定することができる。

他の実施形態では、ピンが穴の壁面に押し付けられる。

他の実施形態では、安定ピンを掛止するための掛止部が設けられる。

部品の質量が比較的小さい場合は、１つのリードフレームに安定ピンを１つ設けるだけで十分である。本発明の特別な利点は、リードフレームの足、またはリードフレームの側に安定ピンを組み込むことにより、リードフレームとＭＬＣＣの接点にはんだを注入することにより生じるストレスを低減することである。安定ピンがリードフレームにどのように組み込まれているかにもよるが、生じるストレスは、リードフレームの足またはリードフレーム自身によって吸収されるであろう。一実施形態では、ピンの長さは、基板の厚さよりも短く、その差は０.００１２７ｃｍ（０.００５インチ）以下である。一実施形態では、ピンの先端は基板の底面を越えて伸びていない。また、安定ピンは外側に分岐してもよい。しかし、部品の質量がさらに大きい場合は、安定ピンの数を増やすことができ、その数は、リードフレームの幅のサイズのみによって制限される。また、リードフレームを用いて部品をさらに安定させるために、当業者に自明な他の特徴を利用することができる。

最大直径が０.０２ｃｍ（０.０８インチ）以下の小型部品に対しては、典型的な平面ストック（flat stock）の代わりに、断面突出比が３：１未満の円形ワイヤリードを用いることができ、これにより、スタンピング工程を不要とすることができる。部品が十分に小型であれば、直径が０.２８ｃｍ（.０１５インチ）〜０.０５ｃｍ（.０２０インチ）の円形ワイヤによって、積層ＭＬＣＣ間の機械的および電気的な相互接続を十分に実現することができる。また、多数のＭＬＣＣが互いに積層された場合に、さらなる安定性を提供するために、リードを回路基板内に十分に長く延伸させることができる。また、最下層のＭＬＣＣと回路基板との間に間隙を設けるために、円形ワイヤリードに形成された孤立部を組み込むことができる。この間隙によって、はんだを溶かした後に、基板の下を洗浄することができる。

平面ストックから形成されたリードフレームは非常に薄く、部品の全長を小さくすることができるであろう。平面ストックの断面突出比は、３：１であり、好ましくは、１００：１までである。例えば、０.０１３ｃｍ（.００５インチ）の平面リードフレームに対して直径０.４６ｃｍ（０.０１８インチ）のワイヤを使用することにより、２つの材料間の厚さ方向に３３ｃｍ（.０１３インチ）の差が生じる。これにより、部品の全長を０.０６６ｃｍ（.０２６インチ）小さくすることができる。部品のサイズ０４０２は、０.１０ｃｍ（.０４０インチ）の長さ、または実際の部品の長さのおよそ５０%である。多くの機器では、平面リードが矩形積層体の短辺に実装され、その面は、部品の長辺に垂直である。他の機器では、平面リードが矩形部品の長辺に実装され、その面は部品の長辺に垂直である。

リードは、典型的には機器に用いられるリードフレーム材料であることができ、例えば、合金４２、コバール、リン青銅、銅、ベリリウム銅、及びそれらの合金などである。

誘電体は、本明細書では特に制限されない。本技術において周知のように、導電性のプレートは誘電体によって分離されている。これは、参照によって本明細書に組み込まれる米国特許第７,２１１,７４０号；第７,１７２,９８５号；第７,１６４,５７３号；第７,０５４,１３７号；第７,０６８,４９０号および第６,９０６,９０７号に例示されている。本技術に公知であるように、誘電体によって分離された導電性のプレートは、コンデンサを形成する。誘電体層の厚さは限定されないが、およそ０．２〜５０μｍの厚さの誘電体層が、本発明の実施に適している。誘電体層の積層数は、一般に２〜５００であるが、これに限定されない。

内部電極を形成する導電性の材料は限定されないが、特に、誘電体層の誘電性材料が非還元的性質を有する場合、コストの観点から卑金属電極（ＢＭＥ）を使用することが好ましい。典型的には、卑金属は、ニッケル、銅、チタン、タングステン、モリブデン、卑金属の合金またはサーメットであり、好ましくは、ニッケルを含む卑金属合金である。ニッケル合金は、Ｃｕ、Ｓｉ、Ｂａ、Ｔｉ、Ｍｎ、Ｃｒ、Ｃｏ、およびＡｌから選ばれた少なくとも１つとニッケルとの合金であることが好ましく、そのようなニッケル合金が少なくとも９５重量％のニッケルを含んでいることがさらに好ましい。焼結された銀のアンダーコートを用いることを条件に、貴金属電極（ＰＭＥ）を使用することができる。貴金属は、銀、パラジウム、金、白金およびそれらの合金（例えば、銀−パラジウム、銀−パラジウム−白金）を含むことが好ましい。内部電極の厚さは特に限定されないが、本発明の実施において、およそ０．２〜５μｍであることが好ましい。

一般に、本発明の多層セラミックチップコンデンサは、ペーストを用いた従来の印刷および塗布方式によってグリーンチップを形成し、当該チップを焼成し、焼結後に外部電極をその上に印刷または転写することにより製造される。

誘電体層を形成するためのペーストは、生の誘電体を有機溶媒または水性溶媒と混合することにより得られる。生の誘電体は、前述の酸化物および合成酸化物の混合物であってもよい。また、そのような酸化物および合成酸化物を焼成することにより変性した様々な合成物も用いることができる。これらは例えば、炭酸塩、蓚酸塩、硝酸塩、水酸化物、および有機金属の化合物を含む。誘電体材料は、これらの酸化物および合成物から適切な種を選択し、それらを混合することにより得られる。そのような合成物の生の誘電体における比率は、焼成後の特定の誘電体層の組成が適切になるように決定される。パウダー状の生の誘電体の平均粒子径は、およそ０．１〜３μｍであることが、本発明の実施において好適である。誘電体は周知であり、本明細書では限定されない。

グリーンチップは、誘電体層を形成するペーストおよび内部電極層を形成するペーストから準備されてもよい。印刷方式による沈着の場合、グリーンチップは、例えば、ポリエチレンテレフタレート（ＰＥＴ）の基板上に交互にペーストを薄層状に印刷し、薄層を所定形状にカットして、基板から分離することにより準備される。

また、グリーンチップを準備するために塗布方式を用いることもできる。当該方法では、誘電体層を形成するペーストからグリーンシートを形成し、内部電極層を形成するペーストを各グリーンシート上に印刷して、印刷されたグリーンシートを積層することにより、グリーンチップを準備する。

その後、バインダーをグリーンチップから除去して焼成する。バインダーの除去は、内部電極層がニッケルおよびニッケル合金などの卑金属導体から形成されているという通常の条件下で行ってもよい。

電気的接続に関する「直接」という用語は、その間に層が存在しない２つの層間の電気的な接続を定義するものである。組成の異なる２つの層が組み合わされる場合、一方の成分が他方に拡散することにより中間組成物が形成された混合層は、直接電気的に接続されたものとみなされる。

内部電極層を形成するためのペーストは、電気導体材料を有機溶媒または水性溶媒と混合することにより得られる。ここで使用される導体材料は、上述の導電性金属および合金、そのような導体を焼成した化合物（例えば、酸化物、有機金属化合物および樹脂酸塩）などの導体を含む。

好ましい実施形態を参照して本発明を説明したが、本発明はこれに限定されない。当業者は、本明細書に添付された請求項に記載された発明の範囲内において、追加の実施形態および改変を実現するであろう。

好ましい実施形態を参照して本発明を説明したが、本発明はこれに限定されない。当業者は、本明細書に添付された請求項に記載された発明の範囲内において、追加の実施形態および改変を実現するであろう。以下、出願当初の請求項２９〜８４に係る発明を記載する。
［項２９］
少なくとも１つのはんだパッドおよび少なくとも１つの穴を備えている回路基板を供給する工程と、
積層部品を供給する工程であって、前記積層部品は、
コンデンサの積層体、
前記積層体の第１の側面に取り付けられた第１のリード、
前記積層体の第２の側面に取り付けられた第２のリード、
前記第１のリードに取り付けられ、第２のリードに向かって内側に伸びる足、および、
前記足および前記第１のリードの一方に取り付けられた第１の安定ピン、
を備えている工程と、
前記足が前記はんだパッドと接触し、前記第１の安定ピンの少なくとも一部が前記穴の内部に伸びるように、前記積層体を前記回路基板上に配置する工程と、
前記はんだを加熱して、第１の足と回路配線との間を電気的に接続する工程と、
を有する電子装置を形成する方法。
［項３０］
前記安定ピンは、前記第１のリードに対して角度を持って伸びる裾広がりのピンである項２９に記載の電子装置を形成する方法。
［項３１］
前記裾広がりのピンは、外側に向かって広がるピンである項３０に記載の電子装置を形成する方法。
［項３２］
前記安定ピンの長さは、前記回路基板の厚さよりも大きい項２９に記載の電子装置を形成する方法。
［項３３］
前記安定ピンを折り曲げる工程をさらに有する項３２の電子装置を形成する方法
［項３４］
前記安定ピンは掛止部をさらに備えている項２８に記載の電子装置を形成する方法。
［項３５］
前記掛止部は前記回路基板にかみ合っている項３４に記載の電子装置を形成する方法。
［項３６］
前記コンデンサの少なくとも１つのコンデンサが多層セラミックコンデンサである項２９に記載の電子装置を形成する方法。
［項３７］
少なくとも２つの多層セラミックコンデンサを備える項３６に記載の電子装置を形成する方法。
［項３８］
２０以下の多層セラミックコンデンサを備える項３７に記載の電子装置を形成する方法。
［項３９］
アスペクト比が少なくとも３：１である項２９に記載の電子装置を形成する方法。
［項４０］
取り付けられた前記第１のリードは、断面突出比が少なくとも３：１である項２９に記載の電子装置を形成する方法。
［項４１］
取り付けられた前記第１のリードは、断面突出比が１００：１以下である項４０に記載の電子装置を形成する方法。
［項４２］
取り付けられた前記第１のリードの少なくとも一部は、前記足に向かって分岐している項４０に記載の電子装置を形成する方法。
［項４３］
前記第１のリードの長手の寸法は、矩形の積層部品の長手側面に対して垂直である項４０に記載の電子装置を形成する方法。
［項４４］
前記第１のリードの長手の寸法は、矩形の積層部品の長手側面に対して平行である項４０に記載の電子装置を形成する方法。
［項４５］
取り付けられた前記第１のリードは、断面突出比が３：１未満である項２９に記載の電子装置を形成する方法。
［項４６］
取り付けられた前記第１のリードは、断面突出比が少なくとも１：１である項４５に記載の電子装置を形成する方法。
［項４７］
取り付けられた前記第１のリードは、一体的に形成された孤立部を備える項４５に記載の電子装置を形成する方法。
［項４８］
前記安定ピンが前記孤立部に取り付けられている項４７に記載の電子装置を形成する方法。
［項４９］
前記安定ピンが前記第１のリードと同一直線上に設けられている項４８に記載の電子装置を形成する方法。
［項５０］
前記安定ピンが前記第１のリードと平行である項４８に記載の電子装置を形成する方法。
［項５１］
前記第２のリードが第２の安定ピンを備える項２９に記載の電子装置を形成する方法。
［項５２］
前記第２の安定ピンは、前記安定ピンから前記積層部品を挟んで対角線上にある項５１に記載の電子装置を形成する方法。
［項５３］
前記安定ピンは前記足から伸びている項２９に記載の電子装置を形成する方法。
［項５４］
前記安定ピンは前記第１のリードから伸びている項２９に記載の電子装置を形成する方法。
［項５５］
前記足が二又に分かれた足である項２９に記載の電子装置を形成する方法。
［項５６］
前記足は、前記足と前記リードとの接点において前記リードより幅が広い項２９に記載の電子装置を形成する方法。
［項５７］
前記足は、前記足と前記リードとの接点において前記リードより幅が狭い項２９の電子装置を形成する方法。
［項５８］
少なくとも１つのはんだパッドおよび少なくとも１つの穴を備えている回路基板と、
前記回路基板に電気的に接続された積層受動電子部品と、を備え、
前記積層受動電子部品は、
コンデンサの積層体と、
前記積層体の第１の側面に取り付けられた第１のリードと、
前記積層体の第２の側面に取り付けられた第２のリードと、
前記はんだパッドに電気的に接続されるように、前記第１のリードに取り付けられ、第２のリードに向かって内側に伸びる第１の足と、
前記穴の内部に配置されるように、前記足および前記第１のリードの一方に取り付けられた第１の安定ピンと、
を備えている電子装置。
［項５９］
前記安定ピンは前記回路基板を貫通している項５８に記載の電子装置。
［項６０］
前記安定ピンは掛止されている項５９に記載の電子装置。
［項６１］
前記安定ピンは前記回路基板を貫通していない項５８に記載の電子装置。
［項６２］
前記安定ピンが前記第１のリードと平行である項５８に記載の電子装置。
［項６３］
前記安定ピンが前記第１のリードと平行でない項５８に記載の電子装置。
［項６４］
前記安定ピンが前記穴の壁面に衝突している項６３に記載の電子装置。
［項６５］
前記コンデンサの少なくとも１つのコンデンサが多層セラミックコンデンサである項５８に記載の電子装置。
［項６６］
複数の多層セラミックコンデンサを備える項６５に記載の電子装置。
［項６７］
少なくとも２つの多層セラミックコンデンサを備える項６６に記載の電子装置。
［項６８］
２０以下の多層セラミックコンデンサを備える項６７に記載の電子装置。
［項６９］
アスペクト比が少なくとも３：１である項５８に記載の電子装置。
［項７０］
取り付けられた前記第１のリードは、断面突出比が少なくとも３：１である項５８に記載の電子装置。
［項７１］
取り付けられた前記第１のリードは、断面突出比が１００：１以下である項７０に記載の電子装置。
［項７２］
取り付けられた前記第１のリードの少なくとも一部は、前記足に向かって分岐している項７０に記載の電子装置。
［項７３］
前記第１のリードの長手の寸法は、矩形の積層部品の長手側面に対して垂直である項７０に記載の電子装置。
［項７４］
前記第１のリードの長手の寸法は、矩形の積層部品の長手側面に対して平行である項７０に記載の電子装置。
［項７５］
取り付けられた前記第１のリードは、断面突出比が少なくとも１：１である項７０に記載の電子装置。
［項７６］
取り付けられた前記第１のリードは、一体的に形成された孤立部を備える項５８に記載の電子装置。
［項７７］
前記安定ピンが前記孤立部に取り付けられている項７６に記載の電子装置。
［項７８］
前記第２のリードが第２の安定ピンを備える項５８に記載の電子装置。
［項７９］
前記第２の安定ピンは、前記安定ピンから前記積層部品を挟んで対角線上にある項７８に記載の電子装置。
［項８０］
前記安定ピンは前記足から伸びている項５８に記載の電子装置。
［項８１］
前記安定ピンは前記第１のリードから伸びている項５８に記載の電子装置。
［項８２］
前記足が二又に分かれた足である項５８に記載の電子装置。
［項８３］
前記足は、前記足と前記リードとの接点において前記リードより幅が広い項５８に記載の電子装置。
［項８４］
前記足は、前記足と前記リードとの接点において前記リードより幅が狭い項５８に記載の電子装置。

Claims (84)

1. 個別の電子コンデンサの積層体と、
   前記積層体の第１の側面に取り付けられた第１のリードと、
   前記積層体の第２の側面に取り付けられた第２のリードと、
   前記第１のリードに取り付けられ、前記第２のリードに向かって内側に伸びる足と、
   前記足および前記第１のリードの一方に取り付けられた安定ピンと、を備える積層受動電子部品。
2. 前記コンデンサの少なくとも１つのコンデンサが多層セラミックコンデンサである請求項１に記載の積層受動電子部品。
3. 少なくとも２つの多層セラミックコンデンサを備える請求項２に記載の積層受動電子部品。
4. ２０以下の多層セラミックコンデンサを備える請求項３に記載の積層受動電子部品。
5. 各多層セラミックコンデンサの幅が.５００インチ以下である請求項４に記載の積層受動電子部品。
6. アスペクト比が少なくとも３：１である請求項１に記載の積層受動電子部品。
7. 取り付けられた前記第１のリード（said first lead attachment）は、断面突出比が少なくとも３：１である請求項１に記載の積層受動電子部品。
8. 取り付けられた前記第１のリードは、断面突出比が１００：１以下である請求項７に記載の積層受動電子部品。
9. 前記第１のリードの長手の寸法は、矩形の積層部品の長手側面に対して垂直である請求項７に記載の積層受動電子部品。
10. 前記第１のリードの長手の寸法は、矩形の積層部品の長手側面に対して平行である請求項７に記載の積層受動電子部品。
11. 取り付けられた前記第１のリードの少なくとも一部は、前記足に向かって分岐している請求項７に記載の積層受動電子部品。
12. 前記安定ピンが前記第１のリードと平行である請求項７に記載の積層受動電子部品。
13. 前記安定ピンが前記第１のリードと同一平面上にある請求項７に記載の積層受動電子部品。
14. 取り付けられた前記第１のリードは、断面突出比が３：１未満である請求項１に記載の積層受動電子部品。
15. 取り付けられた前記第１のリードは、断面突出比が少なくとも１：１である請求項１４に記載の積層受動電子部品。
16. 取り付けられた前記第１のリードは、一体的に形成された孤立部を備える請求項１４に記載の積層受動電子部品。
17. 前記安定ピンが前記孤立部に取り付けられている請求項１６に記載の積層受動電子部品。
18. 前記安定ピンが前記第１のリードと同一直線上に設けられている請求項１７に記載の積層受動電子部品。
19. 前記安定ピンが前記第１のリードと平行である請求項１７に記載の積層受動電子部品。
20. 前記第２のリードが第２の安定ピンを備える請求項１に記載の積層受動電子部品。
21. 前記第２の安定ピンは、前記安定ピンから前記積層部品を挟んで対角線上にある請求項２０に記載の積層受動電子部品。
22. 前記安定ピンは前記足から伸びている請求項１に記載の積層受動電子部品。
23. 前記安定ピンは前記第１のリードから伸びている請求項１に記載の積層受動電子部品。
24. 前記安定ピンは、前記第１のリードに対して角度を持って伸びる裾広がりのピンである請求項１に記載の積層受動電子部品。
25. 前記裾広がりのピンは、外側に向かって広がるピンである請求項２４に記載の積層受動電子部品。
26. 前記足が二又に分かれた足である請求項１に記載の積層受動電子部品。
27. 前記足は、前記足と前記リードとの接点において前記リードより幅が広い請求項１に記載の積層受動電子部品。
28. 前記足は、前記足と前記リードとの接点において前記リードより幅が狭い請求項１に記載の積層受動電子部品。
29. 少なくとも１つのはんだパッドおよび少なくとも１つの穴を備えている回路基板を供給する工程と、
    積層部品を供給する工程であって、前記積層部品は、
    コンデンサの積層体、
    前記積層体の第１の側面に取り付けられた第１のリード、
    前記積層体の第２の側面に取り付けられた第２のリード、
    前記第１のリードに取り付けられ、第２のリードに向かって内側に伸びる足、および、
    前記足および前記第１のリードの一方に取り付けられた第１の安定ピン、
    を備えている工程と、
    前記足が前記はんだパッドと接触し、前記第１の安定ピンの少なくとも一部が前記穴の内部に伸びるように、前記積層体を前記回路基板上に配置する工程と、
    前記はんだを加熱して、第１の足と回路配線との間を電気的に接続する工程と、
    を有する電子装置を形成する方法。
30. 前記安定ピンは、前記第１のリードに対して角度を持って伸びる裾広がりのピンである請求項２９に記載の電子装置を形成する方法。
31. 前記裾広がりのピンは、外側に向かって広がるピンである請求項３０に記載の電子装置を形成する方法。
32. 前記安定ピンの長さは、前記回路基板の厚さよりも大きい請求項２９に記載の電子装置を形成する方法。
33. 前記安定ピンを折り曲げる工程をさらに有する請求項３２の電子装置を形成する方法
34. 前記安定ピンは掛止部をさらに備えている請求項２８に記載の電子装置を形成する方法。
35. 前記掛止部は前記回路基板にかみ合っている請求項３４に記載の電子装置を形成する方法。
36. 前記コンデンサの少なくとも１つのコンデンサが多層セラミックコンデンサである請求項２９に記載の電子装置を形成する方法。
37. 少なくとも２つの多層セラミックコンデンサを備える請求項３６に記載の電子装置を形成する方法。
38. ２０以下の多層セラミックコンデンサを備える請求項３７に記載の電子装置を形成する方法。
39. アスペクト比が少なくとも３：１である請求項２９に記載の電子装置を形成する方法。
40. 取り付けられた前記第１のリードは、断面突出比が少なくとも３：１である請求項２９に記載の電子装置を形成する方法。
41. 取り付けられた前記第１のリードは、断面突出比が１００：１以下である請求項４０に記載の電子装置を形成する方法。
42. 取り付けられた前記第１のリードの少なくとも一部は、前記足に向かって分岐している請求項４０に記載の電子装置を形成する方法。
43. 前記第１のリードの長手の寸法は、矩形の積層部品の長手側面に対して垂直である請求項４０に記載の電子装置を形成する方法。
44. 前記第１のリードの長手の寸法は、矩形の積層部品の長手側面に対して平行である請求項４０に記載の電子装置を形成する方法。
45. 取り付けられた前記第１のリードは、断面突出比が３：１未満である請求項２９に記載の電子装置を形成する方法。
46. 取り付けられた前記第１のリードは、断面突出比が少なくとも１：１である請求項４５に記載の電子装置を形成する方法。
47. 取り付けられた前記第１のリードは、一体的に形成された孤立部を備える請求項４５に記載の電子装置を形成する方法。
48. 前記安定ピンが前記孤立部に取り付けられている請求項４７に記載の電子装置を形成する方法。
49. 前記安定ピンが前記第１のリードと同一直線上に設けられている請求項４８に記載の電子装置を形成する方法。
50. 前記安定ピンが前記第１のリードと平行である請求項４８に記載の電子装置を形成する方法。
51. 前記第２のリードが第２の安定ピンを備える請求項２９に記載の電子装置を形成する方法。
52. 前記第２の安定ピンは、前記安定ピンから前記積層部品を挟んで対角線上にある請求項５１に記載の電子装置を形成する方法。
53. 前記安定ピンは前記足から伸びている請求項２９に記載の電子装置を形成する方法。
54. 前記安定ピンは前記第１のリードから伸びている請求項２９に記載の電子装置を形成する方法。
55. 前記足が二又に分かれた足である請求項２９に記載の電子装置を形成する方法。
56. 前記足は、前記足と前記リードとの接点において前記リードより幅が広い請求項２９に記載の電子装置を形成する方法。
57. 前記足は、前記足と前記リードとの接点において前記リードより幅が狭い請求項２９の電子装置を形成する方法。
58. 少なくとも１つのはんだパッドおよび少なくとも１つの穴を備えている回路基板と、
    前記回路基板に電気的に接続された積層受動電子部品と、を備え、
    前記積層受動電子部品は、
    コンデンサの積層体と、
    前記積層体の第１の側面に取り付けられた第１のリードと、
    前記積層体の第２の側面に取り付けられた第２のリードと、
    前記はんだパッドに電気的に接続されるように、前記第１のリードに取り付けられ、第２のリードに向かって内側に伸びる第１の足と、
    前記穴の内部に配置されるように、前記足および前記第１のリードの一方に取り付けられた第１の安定ピンと、
    を備えている電子装置。
59. 前記安定ピンは前記回路基板を貫通している請求項５８に記載の電子装置。
60. 前記安定ピンは掛止されている請求項５９に記載の電子装置。
61. 前記安定ピンは前記回路基板を貫通していない請求項５８に記載の電子装置。
62. 前記安定ピンが前記第１のリードと平行である請求項５８に記載の電子装置。
63. 前記安定ピンが前記第１のリードと平行でない請求項５８に記載の電子装置。
64. 前記安定ピンが前記穴の壁面に衝突している請求項６３に記載の電子装置。
65. 前記コンデンサの少なくとも１つのコンデンサが多層セラミックコンデンサである請求項５８に記載の電子装置。
66. 複数の多層セラミックコンデンサを備える請求項６５に記載の電子装置。
67. 少なくとも２つの多層セラミックコンデンサを備える請求項６６に記載の電子装置。
68. ２０以下の多層セラミックコンデンサを備える請求項６７に記載の電子装置。
69. アスペクト比が少なくとも３：１である請求項５８に記載の電子装置。
70. 取り付けられた前記第１のリードは、断面突出比が少なくとも３：１である請求項５８に記載の電子装置。
71. 取り付けられた前記第１のリードは、断面突出比が１００：１以下である請求項７０に記載の電子装置。
72. 取り付けられた前記第１のリードの少なくとも一部は、前記足に向かって分岐している請求項７０に記載の電子装置。
73. 前記第１のリードの長手の寸法は、矩形の積層部品の長手側面に対して垂直である請求項７０に記載の電子装置。
74. 前記第１のリードの長手の寸法は、矩形の積層部品の長手側面に対して平行である請求項７０に記載の電子装置。
75. 取り付けられた前記第１のリードは、断面突出比が少なくとも１：１である請求項７０に記載の電子装置。
76. 取り付けられた前記第１のリードは、一体的に形成された孤立部を備える請求項５８に記載の電子装置。
77. 前記安定ピンが前記孤立部に取り付けられている請求項７６に記載の電子装置。
78. 前記第２のリードが第２の安定ピンを備える請求項５８に記載の電子装置。
79. 前記第２の安定ピンは、前記安定ピンから前記積層部品を挟んで対角線上にある請求項７８に記載の電子装置。
80. 前記安定ピンは前記足から伸びている請求項５８に記載の電子装置。
81. 前記安定ピンは前記第１のリードから伸びている請求項５８に記載の電子装置。
82. 前記足が二又に分かれた足である請求項５８に記載の電子装置。
83. 前記足は、前記足と前記リードとの接点において前記リードより幅が広い請求項５８に記載の電子装置。
84. 前記足は、前記足と前記リードとの接点において前記リードより幅が狭い請求項５８に記載の電子装置。

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