KR101191300B1

KR101191300B1 - 저 ｅｓｌ 및 저 ｅｓｒ을 갖는 리드 적층 세라믹 캐패시터

Info

Publication number: KR101191300B1
Application number: KR1020117025089A
Authority: KR
Inventors: 존 이. 맥코넬; 레지 필립스; 알란 피. 웹스터; 존 벌티튜드; 마크 알. 랍스; 로니 지. 존스; 개리 레너
Original assignee: 케메트 일렉트로닉스 코포레이션
Priority date: 2009-03-26
Filing date: 2010-03-26
Publication date: 2012-10-16
Also published as: WO2010111575A2; EP2411988A4; EP2411988A2; JP2012522382A; US20100243307A1; US8331078B2; EP2411988B1; CN102422369A; JP5367154B2; WO2010111575A3; KR20110129977A; CN102422369B

Abstract

평행하게 간격져 분리된 관계의 제 1 베이스 금속 플레이트들 및 평형하게 간격져 분리된 관계의 제 2 베이스 금속 플레이트들을 포함하고, 여기서 상기 제 1 플레이트들과 상기 제 2 플레이트들은 서로 끼워져 있는(interleaved) 적어도 하나의 칩을 포함하는 적층 세라믹 캐패시터. 유전체가 상기 제 1 베이스 금속 플레이트들과 상기 제 2 베이스 금속 플레이트들 사이에 있고, 상기 유전체는 제 1 열팽창계수를 갖는다. 제 1 단부는 상기 제 1 플레이트들과 전기적 접촉을 하고, 제 2 단부는 상기 제 2 플레이트들과 전기적 접촉을 한다. 리드 프레임이 상기 단부들에 부착되고 그들과 전기적 접촉을 하며, 여기에서, 상기 리드 프레임들은 제 2 열팽창 계수를 갖고, 상기 제 2 열팽창 계수는 상기 제 1 열팽창 계수보다 높다. 리드 프레임은 비-철 재료이다.

Description

저 ＥＳＬ 및 저 ＥＳＲ을 갖는 리드 적층 세라믹 캐패시터{Leaded Multi-Layer Ceramic Capacitor with Low ESL and Low ESR}

관련된 출원에 대한 교차-참조

본 출원은 본 명세서에 참조로 포함되는, 2009년 3월 26일 출원된 계류중인 미국 가출원 No. 61/163,496에 대한 우선권을 주장한다.

본 발명은 적층 세라믹 캐패시터(capacitors)에서 리드(lead) 프레임 물질로서의 비-철 합금의 용도에 관한 것이다.

전자 장치의 크기를 감소시키려는 추세가 계속되므로, 전기적 성능, 기계적 안정성(robustness)을 증가시키려는 필요, 및 각 부품의 효율을 개선 시킬 필요가 보다 중대하게 되었다. 캐패시터의 성능 및 효율은 많은 능동 소자(active devices)보다 덜 중요하지 않다. 캐패시터의 비효율성은 회로의 성능에 영향을 줄뿐 아니라 인가 전압 및 전류에 기인하여 열 발생이 증가 됨에 의해 생기는 열 관리 문제에도 영향을 끼친다. 전자 장치의 크기를 감소시키려는 계속된 바램으로 성능을 유지하거나 증가시키면서 부품의 크기를 감소시키고자 하는 부품 제조자에게 압박이 증가 되고 있다.

본 발명의 핵심인 적층 세라믹 캐패시터(Multi-Layer Ceramic Capacitors)(MLCC)는 많은 다른 유형의 캐패시터에 비교할 때 그것의 폭 넓은 용도 및 우수한 성능으로 인해 크기를 최소화해야 하는 상당한 압박하에 있다.

캐패시턴스, 전극 겹침 및 활성 두께(active thickness) 사이의 관계는 등식 1로 주어진다.

C = ε₀ ε_r A N / t

등식 1

여기에서,

C= 캐패시턴스(F)이고;

ε₀ 는 자유 공간의 유전율인 상수이며, 8.854 x 10^-12(F/m)이고;

ε_r은 유전체 유전율이며;

A는 활성 전극의 겹침 면적(m²)이고;

N은 활성자(actives)의 수이며; 및

t는 활성 두께(m)이다.

등식 1로부터 특징적인 유전체 유전율을 갖는 어느 소정의 유전체 경우, 캐패시턴스는 면적(A)를 증가시키거나, 활성 두께(t)를 감소시키거나, 층들(N)의 수를 증가시키거나 또는 이들의 일부 조합에 의해 상승 될 수 있다는 것을 알 수 있다.

캐패시터의 겹침 면적을 증가시키는 것은 캐패시터를 탑재하기 위하여 요구되는 패드(pad) 크기 영역을 반드시 증가시키는 캐패시터의 길이와 폭을 증가시켜 일반적으로 달성될 수 있다. 이는 최소화에 관련된 노력에 상치된다.

활성 두께, t를 감소시키는 것은 유전체의 유전체 파괴 내 전압 및 사용된 생산 공정 등과 같은 실제적인 고려 사항에 의해 제한된다. 그러므로, MLCC의 전압정격(rating)은 두께 감소에 따라 낮아지며, 이는 바람직하지 않다.

층들의 수를 증가시키는 것은 수직 치수에서 최종 파트(part)의 두께를 상승시키며 이는 바람직하지 않다. 더구나, 수직 축으로 캐패시터에 더해질 수 있는 층들의 수와 관련하여 경제적인 제한이 있다. 리드 프레임을 사용하여 전기적으로 연결되는 두 개 이상의 캐패시터를 함께 적층 하는 것을 고려하는 것이 보다 경제적일 수 있다. 리드들을 단일 칩에 부착하여 기판(substrate) 구부림(flexing) 동안 MLCC에 미치는 인장 응력들을 감소시키는 것이 바람직한 적용들이 또한 있다. 전형적으로, 단일 칩은 판(board)에 직접적으로 탑재되고, 이는 산업계에 "표면 탑재"라고 알려진 공정이다. 고성능 캐패시터를 선택할 때, 적용시 최적의 전기 성능을 제공하는 것을 확인하는 것이 필요하다. 저 ESR 및 저 ESL은 전기 부하 하에서 전기 에너지가 열로 전환하는 것이 최소화되어 가장 낮은 전력 손실을 가져오기 때문에 바람직하다. MLCC에서 유전체 물질이 중요한 인자이다. X7R 및 X5R(EIA 지칭)등의 강유전성 등급(class) 2 물질은 높은 유전 상수를 갖고, AC 전압이 가해질 때 이동하는 도메인(domains)을 함유한다. 이는 도메인 벽 열 손실을 가져오고, 도메인이 없는 상유전(paraelectric)인 등급 1 C0G 유전체와 비교해서 추가의 관심 대상(source)이다. 등급 1 타입 물질은, 원하는 캐패시턴스를 달성하기 위하여 설계자가 등급 2 유전체를 사용해야 하는 많은 적용 경우, 훨씬 낮은 유전 상수를 갖는다. 도 1에 나타난 바와 같이, 리드 프레임안에 하나 보다 많은 캐패시터를 적층함으로써, 캐패시턴스는 동일한 회로 판 패드 크기를 사용하면서 두 배로 될 수 있다. 리드 프레임 및 그에의 연결부는 적층 캐패시터를 제한하는 요소이고 또한 이 접근책에서의 비효율성의 근원이어 왔다.

세라믹 캐패시터는 설계자들에게 이용될 수 있는 많은 캐패시터 설계의 한 타입이다. 세라믹 캐패시터의 하나의 물리적 성질은 이들이 압축 스트레스를 받을 때 극단적으로 강하나 인장 부하 하에서 비교적 약하다는 것이다. 이는 캐패시터가 산업계에서 FR-4, G-10, 및 CEM 1-4 시리즈로 흔히 알려진 섬유 유리 및 에폭시의 복합체로 만들어진 전형적인 라미네이트 회로 판 등의 단단하지 않은 기판에 부착될 때 설계자들이 다퉈야하는 중요한 물리적 특성이다. 세라믹 캐패시터가 이들 단단한 하지 않은 기판에 탑재될 때, 판 휨(flexure) 동안 세라믹에 발생되는 힘은 중요하며, 캐패시터 몸체에 발생되는 인장력에 의해 캐패시터를 균열이 생기게 하거나 파괴시킬 수 있다.

기판의 휨에 의해 세라믹 캐패시터 몸체에 발생되는 응력을 최소화하기 위하여 이용될 수 있는 하나의 설계 방안은 기판의 휨을 실제적으로 흡수하여 세라믹 캐패시터의 몸체에 발생되는 인장 응력을 최소화하는, 리드들(leads)을 캐패시터에 부가하는 것이다. 이 리드들은 캐패시터 단부(terminations)와 상존할 수 있는 표면 처리재(finishes)를 갖는 전도성 물질과 산업계에서 땜납(solders)으로 일반적으로 언급되는 캐패시터 단부에 리드를 부착시키는데 사용되는 재료로 만들어지며, 이 리드들은 Sn/Pb계 합금, 또는 리드(Pb) 없는 땜납, 예를 들어 Sn/Ag/Cu(SAC) 합금, 또는 리드 부착 공정 동안 허용가능한 가공을 제공하는 기타 합금으로 만들어질 수 있다.

리드 프레임 재료를 고려할 때, 본 분야에서는 디바이스가 온도 사이클링에 노출될 때, 캐패시터가 항상 압축 상태에 있도록 이상적으로는 세라믹보다 작은 열팽창계수(CTE)를 갖는 재료들이 사용되어야 한다는 것이 교시되어 왔다. 이들 물리적 성질에 맞는 수개의 바람직한 합금이 존재한다. 산업계에 흔한 이러한 합금은 대략 42% Ni 58% Fe로 구성된 Alloy 42로 알려진 Ni/Fe 합금이다. 니켈, 철 및 코발트로 구성된 Kovar®은 또 다른 흔한 선택이다. Alloy 42는 Kovar® 합금보다 경제적이기 때문에 바람직한 재료이다. 미국 특허 No. 6,310,759 및 6,523,235는 세라믹보다 낮은 CTE로 인해 Alloy 42를 사용하는 것이 바람직하다고 기술하고 있다. 미국 특허 6,081,416은 세라믹의 CTE는 리드 프레임보다 25% 클 필요가 있다고 언급하고 있다. 이들 특허는 또한 부품들이 전자제품 인가 표준에 약간의 변화가 존재하지만 전자제품 인가 산업 표준인 -55℃ 내지 +150℃의 온도 범위에서, 예를 들어 특수한 제품 적용에 따라 -55℃ 내지 +125℃, 또는 -40℃ 내지 +150℃에서 작동할 수 있는 부품의 중요성을 확인하고 있다.

Ni/Fe 합금은 바람직한 기계적 물성을 제공하는 한편, 그들의 자기 성질 및 낮은 전기 전도성이 고유한 전기적 단점이다. 이 재료의 낮은 전도성 및 자기 성질은 캐패시터 성능의 최적화에 유해하다.

앞서 나타난 바와 같이, 캐패시터 성능을 개선할 필요가 증대되어 왔다. 이러한 개선이 본 명세서에 제공된다.

본 발명의 목적은 개선된 MLCC를 제공하는 것이다.

보다 특히, 본 발명의 목적은 저 ESL 및 저 ESR을 갖는 MLCC를 제공하는 것이다.

본 발명의 특별한 이점은 캐패시터를 탑재하는데 필요한 면적의 증가 없이, 전체적으로 개선된 전기 특성을 가지면서 보다 높은 캐패시턴스를 제공할 수 있다는데 있다.

구현될 이들 이점 및 다른 이점이 적층 세라믹 캐패시터에서 제공된다. 캐패시터는 평행한 간격을 두고 떨어진 관계(parallel spaced apart relationship)의 제 1 베이스(base) 금속 플레이트들 및 평행한 간격을 두고 떨어진 관계의 제 2 베이스 금속 플레이트들을 갖고, 상기 제 1 플레이트들과 제 2 플레이트들은 서로 끼워져 있는(interleaved) 적어도 하나의 칩을 갖는다. 유전체가 제 1 베이스 금속 플레이트들과 제 2 베이스 금속 플레이트들 사이에 있다. 제 1 단부(a first termination)가 제 1 플레이트들과 전기적으로 접촉해 있고, 제 2 단부(a second termination)가 제 2 플레이트들과 전기적으로 접촉하여 제 1 열팽창계수를 갖는 적층 세라믹 캐패시터를 형성한다. 리드 프레임들은 상기 단부들에 부착되어 전기적으로 접촉해 있으며, 리드 프레임은 제 2 열팽창 계수를 가지며, 제 2 열팽창 계수는 상기 제 1 열팽창계수보다 높다. 리드 프레임은 비-철(non-ferrous) 재료이다.

도 1은 리드 MLCC 캐패시터의 부분적 절단 도식적 측면도이다.
도 1a는 리드 MLCC 캐패시터의 도식적 투시도이다.
도 1b는 본 발명의 한 실시형태의 도식적 투시도이다.
도 1c는 본 발명의 한 실시형태의 도식적 측면도이다.
도 1d는 본 발명의 한 실시형태의 도식적 측면도이다.
도 2는 판 휨 데이터를 예시하는 그래프이다.
도 3은 판 휨 데이터를 예시하는 그래프이다.
도 4는 ESL 결과를 예시하는 그래프이다.
도 5는 ESR 결과를 예시하는 그래프이다.
도 6은 전류의 함수로서 온도 결과를 예시하는 그래프이다.
도 7a-7i는 본 발명의 2-칩, 22μF, 50V 정격된 캐패시터에 대한 신뢰성 시험 결과를 예시하는 그래프이다.
도 8은 본 발명의 칩 스택(stack)의 도식적 투시도이다.
도 9는 본 발명의 칩 스택의 도식적 투시도이다.
도 10은 리드 직통 구멍을 나타내는 본 발명의 한 실시형태의 도식적 투시도이다.
도 11은 리드 표면 탑재를 나타내는 본 발명의 한 실시형태의 도식적 투시도이다.

본 발명은 MLCC 및 특히 리드(leaded) 베이스 금속 전극(base metal electrode)(BME) MCLL에서의 개선에 관한 것이다. 보다 특히, 본 발명은 베이스 금속 MLCC상에, 철 또는 니켈을 함유하지 않는 비-철 리드 프레임 물질의 사용에 특유한 것이다.

본 발명은 현대 전자 제품의 요구되는 설계 및 환경적 요구 사항을 충족시키는 기계적 견고함을 제공하면서, 증가된 캐패시턴스 밀도를 갖고 혹독한 환경에서 고 전력 수준에서 리드 BME 캐패시터가 보다 효율적으로 작동하는 것을 가능하게 하는 성능 향상 리드 프레임 재료로서 비-철 합금, 바람직하게는 인청동(phospor bronze)을 이용한다. 캐패시터 구조, 및 전자적 개선은 본 분야의 예상에 정반대이다.

리드 BME MLCC 적층 캐패시터가 도 1에 예시된다. 도 1에서, 리드 BME MLCC 적층 캐패시터(1)은 하부 칩(2) 및 상부 칩(3)의 2개 칩 스택을 포함한다. 여기서, "하부" 및 "상부"는 그에 제한되지 않으며 논의의 편리함을 위해 사용되는 상대적인 용어이다. 각 칩은 양 단부에서 끝나는 교번하는 베이스 금속 전극(BME) 플레이트들을 갖는다. 플레이트(4)는 한 극성(polarity)의 단부(8)에서 끝나고, 플레이트(5)는 반대 극성의 반대편 단부(7)에서 끝난다. 칩들은 땜납 또는 전도성 접착제(10)에 의해 리드 프레임(9)에 부착된다. 리드 BME MLCC 적층 캐패시터는 적어도 하나의 MLCC 또는 서로의 상부에 적층된 다수의 MLCC를 포함할 수 있다. 스택에서의 MLCC의 수는 2 내지 20이 최적이면서 200 이하일 수 있다. 스택당 1 내지 50개의 칩, 또는 보다 바람직하게는 스택당 2 내지 10개의 칩 등의 다중 스택이 일렬로 배열되어 동일 리드 프레임안에 들어 있을 수 있다.

플레이트는 베이스 금속 전극 플레이트이다. 특히 바람직한 플레이트는, 본질적으로 니켈로 구성되는(consisting essentially of) 플레이트가 가장 바람직하면서, 니켈을 포함한다.

또 다른 실시형태가 도 1a에 예시된다. 도 1a에서, 리드 MLCC 캐패시터(20)은 리드 프레임들(23) 및 (24) 사이에 3개의 상부 칩(21), 및 3개의 하부 칩(22)으로 2x3 배향으로 배열된 6개의 칩을 포함한다.

도 1b는 본 명세서에서 사용된 명칭이 기술된 본 발명의 한 실시형태를 예시한다. 예를 들어 피이트(feet)(19)에 의해서 캐패시터가 탑재된 면에 수직인 방향을 "n"이라고 지칭하고, 스택으로 불리운다. 스택들의 수를 "m"이라고 지칭한다. 다중-칩 캐패시터는 따라서 "n x m 어레이"로 표시된다. 예시의 목적으로, 도 1B는 2x3 어레이를 예시한다.

도 1c는 본 발명의 한 실시형태를 예시한다. 도 1c에서, 캐패시터(40)는 칩(41)을 갖는 1 x m 어레이를 포함하며, 여기서 내부 플레이트들은 기판(42)에 수직으로 배열되어 있다. 제 1 리드(43)은 기판에 가장 가까운 어레이의 면에 설치되고, 제 2 리드(44)는 기판에 가장 먼 어레이의 면에 설치된다. 리드 프레임 암(45) 및 (46)은 도 1D에 예시된 바와 같이 직통(through) 리드일 수 있거나, 표면 탑재를 위하여 리드 피이트(47) 및 (48)을 만들도록 형성될 수 있다.

리드 프레임은 전도성 에폭시, 땜납, 또는 다른 전기 전도성 결합 기술을 사용하여 MLCC에 부착될 수 있다. 이 경우, 리드가 없는 땜납 합금이 바람직하다. 특히 바람직한 땜납 합금은 약 91 내지 92 wt% Sn 및 약 8 내지 9 wt% Sb를 포함하고, 보다 바람직하게는 약 91.5% Sn 및 약 8.5% Sb를 포함한다. Pb/Sn 땜납이 또한 사용될 수 있지만, 산업계에서는 Pb 함유 땜납으로부터 멀어지는 것이 선호되고 있다. 이 적용을 위해 바람직한 리드 프레임 재료는 주재료가 구리이고, 잔량이 아연, 주석 및 인인 인청동 물질이다.

MLCC 캐패시터는 기계적 안전성을 유지하거나 개선하면서 전기 성능이 개선되었다. 바람직한 리드 프레임 물질은 인청동, 황동, 구리 및 구리 합금이고, 이들의 모두는 Ni 및 Fe 물질을 배제한다. 이 재료들은 열 변화에 취약한 부품을 제공하는 것으로 예상되는 높은 CTE 때문에 MLCC 적용에서 사용하기에 부적절한 것으로 여겨져 왔다.

인청동은 일반적으로 약 80+% 구리인 주 재료와 합금의 잔량을 이루는 아연, 주석 및 인으로 구성된다. 이들 물질은 모두 Ni/Fe 합금보다 높은 전기 전도성을 갖고, 또한 비자기성이며, 감소된 ESL 및 ESR을 제공한다. 구리계 합금, 예를 들어 Alloy 194는 비용 및 전기 전도성, 및 조립 공정에의 화합성이 중요한 리드 프레임 재료용으로 전자 산업에서 흔히 사용된다. 베릴륨 구리(BeCu) 합금은 또한 우수한 순응성 때문에 반도체 리드 부착에서 널리 사용된다. 높은 CTE 때문에, 이들 재료의 어느 것도 MLCC에서 리드 프레임 부품으로서 바람직한 것으로 여겨지지 않았다.

전형적인 세라믹 유전체는 약 8 x 10^-6 내지 약 12 x 10^-6 ㎛/m℃의 CTE를 갖고, 티탄산 바륨은 약 10 x10^-6 ㎛/m℃이다. 단부들을 갖는 적층 캐패시터에 혼입되었을 때, 이들 복합체의 결과적인 CTE 범위는 전형적으로 6 x 10^-6 ㎛/m℃ 내지 14 x 10^-6 ㎛/m℃로 증가된다. Alloy 42는 약 5.3 x 10^-6 ㎛/m℃의 CTE 때문에 본 분야에서 바람직한 리드 프레임 물질로 취급된다. 인청동은 약 17.8 x 10^-6 ㎛/m℃의 CTE를 갖는다. 베릴륨 구리 합금은 약 16.7 x 10^-6 ㎛/m℃의 CTE를 갖는다. Alloy 194는 약 16.3 x10^-6 ㎛/m℃의 CTE를 갖는다. 이는 MLCC의 CTE보다 높은 CTE를 갖는 리드 재료를 이용하는 것은 종래 기술에 반대되는 것으로 여겨진다. 정반대로, 바람직한 CTE는 본 발명의 경우 MLCC의 CTE 보다 적어도 2 x 10^-6 ㎛/m℃ 높은 것이다. 보다 바람직하게는, CTE가 본 발명의 세라믹의 CTE 보다 적어도 4 x10^-6 ㎛/m℃ 높다. 이는 리드 프레임의 CTE가 보다 낮아지기를 요구하고, 바람직하게는 세라믹의 CTE 보다 훨씬 낮을 것을 요구하는 종래기술의 교시와 정반대이다.

이들 상이한 합금으로 만들어진 프레임당 2개로 리드 프레임에 같은 재료와 방법으로 땜납된 니켈 전극을 갖는 2220 케이스 크기, X7R MLCC's 22μF 50V 캐패시터의 판 휨 시험이 수행되고, 그 결과가 도 2에 나타나있다. 이들 케이스 모두에서, 캐패시턴스가 AEC Q-200 방법에 의거하여 표준 FR-4 회로 판 베이스상에서 구부림이 2% 낮아질 때 파괴가 기록되었다. 도 2는 판이 구부러진 거리에 비교해서 30 조각(piece) 샘플에서 이들 파괴의 퍼센트의 Weibull 플롯(plot)을 보여준다. 인청동(○)이 판 휨 시험 결과에 근거하여 바람직한 리드 프레임 재료로 선택되었다. 인청동은 캐패시터의 전기적 성능을 개선한다. 시험 데이터는 또한 인청동이 종래기술의 예상과 반대인 탁월한 기계적 안정성을 제공한다는 것을 보여준다. 도 2는 또한 두 개의 상이한 비-철 합금, 특히 CU 194(◇) 및 BeCu(□)의 휨 비교를 예시한다. 이 비교는 인청동이 리드 프레임 재료로 이용될 때 우수한 판 휨이 얻어진다는 것을 예시한다. 또 다른 관찰은 BeCu 및 Cu194 모두 직접 표면 탑재 또는 Flex Term 기술과 비교했을 때 개선된 휨 능력을 제공한다는 것이다. 도 2의 데이터는 부품이 견딜 수 있는 판 휨의 양에 대한 상이한 리드 프레임 합금의 효과를 나타낸다. 인청동은 분명히 그의 우수한 휨 능력을 나타낸다.

도 3은 도 2에 관련하여 나타내진 바와 같이 제조된 3개의 캐패시터의 비교를 예시한다. 하나의 캐패시터는 리드 프레임이 없는 표면 탑재 장치(○)이다. 제 2 캐패시터는 문헌[CARTS USA 2009 Proceedings, March 2009, Jacksonville, FL "Flexible Termination-Reliability in Strigent Environments"]에 개시된 가요성 중합체 단부인 Kemet's FT Cap 단부(□)를 이용한다. 제 3 캐패시터는 본 발명의 인청동 리드 프레임(◇)을 이용한다. 판 휨 비교 데이터가 표준 표면 탑재 MLCC, 인청동 리드 프레임으로 탑재된 MLCC 및 순응성 중합체 단부를 사용하는 같은 MLCC 설계를 비교하기 위해 제공된다. 우수한 성능이 인청동 리드 프레임 경우 관찰된다.

도 7a, 7b 및 7c는 상승된 온도에서 1000 시간의 장기간 환경 시험을 받았을 때 인청동 리드 프레임을 갖는 리드 베이스 금속 전극 MLCC 캐패시터의 안정성을 예시한다. 도 7a는 2 x 정격 전압, 125℃에서 100V를 100개의 샘플에 가한후 1000 시간 까지의 다양한 시간 간격에서 허용가능한 냉각(주위) IR(절연 내성)을 보여준다. 도 7b는 도 7a에서와 동일한 시험 조건 후 허용가능한 뜨거운(125℃) IR을 예시한다. 도 7c는 1000 시간 이하 동안 정격 전압, 50 V에서 85℃ 및 85% 상대 습도에서 100개의 샘플을 시험한 후 허용가능한 냉각 IR을 보여준다. 도 7d, 7e, 및 7f는 온도사이의 20초 미만의 전이 시간과 함께 -55℃로 부터 +150℃로의 300 사이클 동안 30개의 샘플을 열 쇼크 시험 후 허용가능한 캐패시턴스, 소산(dissipation) 인자(DF) 및 IR 각각과 함께 우수한 전기 성능을 예시한다. 도 7g, 7h, 및 7i는 각 온도에서 30분 일시 정지(dwell)와 함께 15℃/분 온도 램프에서 -55℃로 부터 +150℃까지의 1000 사이클 동안 100개 샘플의 열 사이클링 후 우수한 성능, 허용가능한 캐패시턴스, DF 및 IR 각각을 나타낸다. 이들 결과는 분명히 인청동 리드 프레임의 기계적 안정성이 CTE 미스매치(mismatch)에 기인한 손상과 관련된 격변적 전기 고장으로부터 캐패시터를 절연했음을 보여준다. 상기 기계적 안정성은 비-철 물질의 CTE에 기초한 예상에 반대이다.

리드 프레임 재료로서 사용하기 위한 인청동의 선택의 가장 중요한 유리한 점은 비-철 리드 프레임이 철계 리드 프레임에 비해 갖는 저 ESL 및 ESR 물성의 예기치 않은 전기적 이점에 있다.

디지털 회로에서의 전력 공급원으로부터의 로직 게이트(logic gates)는 일정하게 스위치 온 및 오프한다. 각 사이클에서 전류가 스위칭 속도에 비례한 속도로 인입된다. 고 스위칭 속도에서, 전류는 회로에서 전압 스파이크, 또는 노이즈를 일으키는 패키지 인덕턴스와 상호작용한다. 스위칭 속도가 증가함에 따라, 전류 또한 증가하여, 따라서, 보다 큰 전압 스파이크를 생성한다. 이들 스파이크는 시스템 성능을 감소시킬 회로에서의 스위칭 에러를 일으킬 수 있다.

전이 전류, 또는 인덕턴스에 기인하여 회로에서 발생되는 전압은 등식 2에 의해 정의된다:

V = L(di/dt)

등식 2

여기에서,

V = 전압(볼트);

L = 인덕턴스;

di = 전류에서의 변화; 및

dt = 시간에서의 변화.

이와 같은 관계가 빠른 스위칭 부하를 갖는 전력 공급원에서 관찰된다. 부하가 전력 공급원에 걸릴 때, 전류의 쇄도(a rush of current)가 시스템에 존재하여 전압이 부하를 가로질러 유지할 것이다. 시스템에는 인덕턴스가 있어, 인덕턴스가 부하를 가로질러 전압 강하를 일으킬 전류를 방해한다. 디커플링(decoupling) 캐패시터가 쇄도 전류를 일시적으로 공급하기 위하여 부하에 가깝게 사용되어, 부하를 가로지르는 전압 강하가 없다. 이상적인 캐패시터는 짧은 시간에 무한한 양의 전류를 제공할 수 있으나, ESR 고려를 배제한 상호 인덕턴스가 전류를 방해하여 상기 디커플링의 효과를 제한한다. 따라서, 이 적용 경우, 저 인덕턴스 캐패시터가 바람직하다.

시스템 노이즈를 감소시키기 위하여, 캐패시터들을 분리를 위한 회로에 위치시킨다. 이상적으로는, 캐패시터는 인덕턴스가 없고, 효과적인 디커플링이 달성될 수 있다. 현실적으로, 캐패시터는 자체 인덕턴스를 갖고, 따라서, 시스템 인덕턴스에 더해진다. 그러므로, 시스템 노이즈를 더하지 않는 낮은 인덕턴스를 갖는 캐패시터를 선택하는 것이 필요하다.

Alloy 42와 인청동사이의 인덕턴스에서의 차이가 도 4에 그래프로 예시된다. Alloy 42 리드를 갖는 시판되는 베이스 금속 전극 MLCC를 구입하여 시험하고, 그 결과를 Alloy 42 리드 프레임 및 인청동 리드 프레임을 갖는 같은 값의 Kemet MLCC에 비교하였다. 분명히, ESL은 인청동 리드 프레임의 사용과 함께 낮아짐을 나타냈다. 또한, Alloy 42 리드 프레임을 갖는 시판되는 MLCC(A) 및 같은 값의 Alloy 42 리드 프레임을 갖는 Kemet 캐패시터(B) 및 같은 값의 인청동 리드 프레임을 갖는 Kemet 캐패시터(C)의 ESL 결과가 나타난다.

캐패시터에서 또 다른 주요 파라미터는 등가 직렬 저항(ESR)이다. ESR은 전극, 유전체, 단부 및 플레이팅(plating)을 포함하는 모든 부품으로부터의 기여를 포함하는 캐패시터내의 손실의 측정이다. 이들 손실은 물질 선택 및 캐패시터 형태에 좌우되는 크기의 차수(orders)에 의해 변할 수 있다. ESR은 또한 주파수의 함수이다.

ESR은 모든 전자 장치에 있어서, 열의 근원이다. 모든 저항 손실은 열을 통해 소산되어 파괴를 가져온다. 리플(Ripple) 전류는 ESR의 측정이 아니고, ESR이 캐패시터의 열 특성에 어떻게 영향을 끼치는 가의 측정이다. 리플 전류 측정에서, 신호는 비교적 큰 AC 전류로 캐패시터에 공급된다.

캐패시터에서 전력 손실은 하기 등식 3에 기술된 바와 같이 ESR과 전류의 직접적인 함수이다.

P_wr = i²R

등식 3

여기에서,

P= 전력(와트);

I= 전류(amps); 및

R= 저항(오옴).

전류는 등식에서 제곱 되었기 때문에, 전력 손실은 전류가 증가 됨에 따라 빠르게 증가한다. 전력은 열을 통해 소산되기 때문에, 전류의 증가는 캐패시터에서 열의 상승을 일으킬 것이라는 것을 아는 것은 쉽다.

그러므로, ESR은 가열을 감소시키기 위하여 가능한 낮아야 한다.

BME 캐패시터에서 Alloy 42 리드 프레임에 비해 인청동 리드 프레임의 보다 낮은 저항이 도 5에 그래프로 예시되어 있다. Alloy 42 리드 프레임을 갖는 시판되는 MLCC(A) 및 같은 Alloy 42 리드 프레임을 갖고 시험된 Kemet 캐패시터(B), 및 인청동 리드 프레임을 갖는 Kemet MLCC(C)의 ESR 시험을 나타낸다.

도 6은 각 리드 프레임 타입의 열 상승의 플롯을 보여주며, 표 1 은 각 파트 및 각 전류 판독에 대한 일람표로 기록된 온도를 보여준다. 리드 프레임 물질들 사이의 이들 ESL 및 WSR 차이의 효과를 나타내기 위하여, 리플 전류 시험을 같은 캐패시터 값을 가지나 Alloy 42(A), 인청동(C), 구리 194(B), 및 베릴륨 구리(D)로 만들어진 리드 프레임을 갖는 베이스 금속 MLCC상에서 실시하였다. 전류는 100 kHz에서 0 암페어에서 10 암페어로 증가하였고, 여기서 온도 증가는 캐패시터 상의 열전대(thermocouple)에 의해 기록되었다. 이어서, 각 파트의 온도 상승을 측정하면서 전류는 5 암페어씩 증가시켜 25 암페어까지 증가되었다. 이어서 소산된 열을 등식 3을 이용하여 계산하였고, 그 결과가 표 2에 기록되었다. 이들 시험은, 도 4에 나타난 바와 같은 보다 낮은 ESL, 도 5에 나타난 바와 같은 보다 낮은 ESL을 가지며 비-철 합금을 사용하여 가능하게된 보다 낮은 작동 온도를 가져오는 캐패시터 성능 개선을 분명하게 보여준다.

도 6은 캐패시터를 시험 판에 부착시키기 위하여 사용된 다양한 리드 프레임 물질에 대하여 전류 부하가 증가함에 따른 캐패시터의 비교 온도 상승을 보여준다. 예측되는 바와 같이, Alloy 42 리드 프레임 물질을 갖는 캐패시터는, Alloy 42가 또한 도 5에 나타난 바와 같이 가장 높은 저항을 보여줬다는 사실에 기인하여, 가장 높은 온도 상승을 보여준다. 인청동은 보다 낮은 저항 때문에 Alloy 42 보다 상당히 낮은 온도 상승을 보여준다. Alloy 194 및 베릴륨 구리(BeCu) 합금 모두는 온도 상승이 가장 낮고, 인청동이나 Alloy 42보다 낮은 저항성을 갖는다.

본 발명의 한 실시형태가 도 8에 설명되어 있다. 도 8에서, 칩(80)의 다수가 내부 플레이트가 평행하도록 배열되어 있다. 공통 극성의 단부가 공통 면(81)에 있다. 대안적인 실시형태가 도 9에 예시되어 있고, 여기서, 칩(90)은 일부 플레이트가 인접한 칩에 평행하게 그리고 플레이트들이 다른 인접한 칩과 동일면이 되게 적층되어 있다. 단부가 (91)로서 예시되어 있다. 파트들이 조립에 용이하도록 정착되고 배향되어 있다.

본 발명의 한 실시 형태가 도 10에 예시되어 있다. 도 10에서, 칩들(100)은 리드 프레임들(101) 사이에 있다. 직통 리드(through leads)들(102)이 리드 프레임에 부착되어 있고, 이들은 회로 판의 바이어스(vias)로 연장된다.

바람직한 실시형태가 도 11에 예시되어 있다. 도 11에서, 칩(110)의 다수가 두개의 표면 탑재 리드 프레임(111) 사이에 적층 되어 있다.

표 1은 각각의 상이한 리드 프레임 합금과 상이한 전류 레벨들에 대한 캐패시터당 측정된 온도 상승을 보여준다. 인청동, Copper 194, 및 베릴륨 구리, 모든 비-철 합금에 의해 나타내지는 온도 상승이 Alloy 42의 것 보다 상당히 낮은데, 이는 Alloy 42 보다 낮은 저항 값에 기인한다.

표 2는 전력 등식 3을 사용하여 각 캐패시터에 대한 와트로 계산된 전력 소산을 나타낸다:

여러 인가 전류 입력에서 다른 리드 프레임 재료를 갖는 캐패시터들의 온도

전류	온도(℃)
전류	Alloy 42	Alloy 194	인청동	베릴륨 구리
0	27	27	27	27
10	39	39	42	41
15	64	49	54	53
20	97	69	74	72
25	137	90	95	94

계산된 전력 소산

전류	100 kHz에서 소산된 ESR(mohms) 및 와트(W)
전류	Alloy 42	Alloy 194	인청동	베릴륨 구리
0	0	0	0	0
10	0.346	0.172	0.194	0.2
15	0.7785	0.387	0.4365	0.45
20	1.384	0.688	0.776	0.8
25	2.1625	1.075	1.2125	1.25
ESR	3.46	1.72	1.94	2.00

본 발명은 제한됨이 없이 바람직한 실시 형태를 참조하여 기술되었다. 본 분야에 숙련된 자는 상세히 기술되지 않았지만 첨부된 청구범위에 보다 상세하게 기술된 본 발명의 범주 내에 드는 추가의 실시형태 및 실시예들을 실현할 것이다.

(1): 캐패시터
(2): 하부 칩
(3): 상부 칩
(4): 플레이트
(5): 플레이트
(7): 단부
(9): 리드 프레임
(10): 전도성 접착제
(19): 피이트
(20): 리드 MLCC 캐패시터
(21): 상부 칩
(22): 하부 칩
(23): 리드 프레임
(24): 리드 프레임
(40): 캐패시터
(41): 칩
(43): 제 1 리드
(44): 제 2 리드
(45): 리드 프레임 암
(46): 리드 프레임 암
(47): 피이트

Claims

평행하게 간격져 분리된 관계의 제 1 베이스 금속 플레이트들, 평형하게 간격져 분리된 관계의 제 2 베이스 금속 플레이트들(여기에서, 상기 제 1 플레이트들과 상기 제 2 플레이트들은 서로 끼워져 있다(interleaved)), 상기 제 1 베이스 금속 플레이트들과 상기 제 2 베이스 금속 플레이트들 사이의 유전체, 상기 제 1 플레이트들과 전기적 접촉을 하는 제 1 단부, 및 상기 제 2 플레이트들과 전기적 접촉을 하는 제 2 단부를 포함하는(여기에서, 유전체, 플레이트, 제 1 단부 및 제 2 단부의 결과적인 복합체가 제 1 열팽창 계수를 갖는 적층 세라믹 캐패시터를 형성한다) 적어도 하나의 칩;
상기 제 1 단부에 부착되고 그와 전기적 접촉을 하는 제 1 리드 프레임(여기에서, 상기 제 1 리드 프레임은 제 2 열팽창계수를 갖고, 여기에서, 상기 제 2 열팽창계수는 상기 제 1 열팽창계수보다 높다); 및
상기 제 2 단부에 부착되고 그와 전기적 접촉을 하는 제 2 리드 프레임(여기에서 상기 제 2 리드 프레임은 제 3 열팽창계수를 갖고, 여기서 상기 제 3 열팽창계수는 상기 제 1 열팽창계수보다 높다)을 포함하고, 상기 제 1 리드 프레임 및 상기 제 2 리드 프레임의 적어도 하나는 비-철 재료인 적층 세라믹 캐패시터.
제 1 항에 있어서, 상기 비-철 물질은 Cu 194, 황동, 베릴륨 및 인청동으로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 2 항에 있어서, 상기 비-철 물질이 인청동인 것을 특징으로 하는 적층 세라믹 캐패시터.
제 3 항에 있어서, 상기 인청동이 적어도 80wt%의 구리를 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 4 항에 있어서, 상기 인청동이 아연, 주석 및 인을 더 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 1 항에 있어서, 상기 베이스 금속 플레이트가 니켈을 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 6 항에 있어서, 상기 베이스 금속 플레이트가 본질적으로 니켈로 구성되는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 1 항에 있어서, 상기 제 2 열팽창계수 및 상기 제 3 열팽창계수의 적어도 하나가 상기 제 1 열팽창계수 보다 적어도 2 x 10^-6 μm/m℃ 높은 것을 특징으로 하는 적층 세라믹 캐패시터.
제 1 항에 있어서, 상기 제 2 열팽창 계수의 및 상기 제 3 열팽창 계수의 적어도 하나가 상기 제 1 열팽창 계수보다 적어도 4 x 10^-6 μm/m℃ 높은 것을 특징으로 하는 적층 세라믹 캐패시터.
제 1 항에 있어서, 적어도 제 2 칩을 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 10 항에 있어서, 적어도 2개 내지 200개 이하의 칩을 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 11 항에 있어서, 50개 이하의 칩을 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 10 항에 있어서, 칩들이 상기 제 1 리드 프레임과 상기 제 2 리드 프레임 사이에 적층된 것을 특징으로 하는 적층 세라믹 캐패시터.
제 10 항에 있어서, 인접한 칩들의 어떤 플레이트도 동일면(coplanar)이 아닌 것을 특징으로 하는 적층 세라믹 캐패시터.
제 10 항에 있어서, 인접한 칩들의 플레이트가 동일면인 것을 특징으로 하는 적층 세라믹 캐패시터.
제 10 항에 있어서, 적어도 하나의 칩이 동일면 플레이트들을 갖는 인접한 칩 및 동일면이 아닌 플레이트들을 갖는 인접한 칩을 갖는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 10 항에 있어서, 상기 칩이 n x m 어레이(여기에서, n은 적층된(stacked) 칩의 수를 정의하는 정수이고, m은 상기 제 1 리드 프레임과 상기 제 2 리드 프레임 사이의 스택(stacks)의 수를 정의하는 정수이다)인 것을 특징으로 하는 적층 세라믹 캐패시터.
제 17 항에 있어서, 상기 제 1 리드 프레임과 상기 제 2 리드 프레임이 한 개 이하의 칩으로 분리되는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 17 항에 있어서, 상기 n x m이 200 이하인 것을 특징으로 하는 적층 세라믹 캐패시터.
제 19 항에 있어서, 상기 m이 50 이하인 것을 특징으로 하는 적층 세라믹 캐패시터.
제 19 항에 있어서, 상기 n이 20 이하인 것을 특징으로 하는 적층 세라믹 캐패시터.
제 1 항에 있어서, 상기 제 1 리드 프레임과 상기 제 1 단부가 땜납에 의해 부착되는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 22 항에 있어서, 상기 땜납이 리드(lead)가 없는 땜납인 것을 특징으로 하는 적층 세라믹 캐패시터.
제 23 항에 있어서, 상기 땜납이 91 내지 92 wt% Sn 및 8 내지 9 wt% Sb를 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 1 항에 있어서, 상기 제 1 리드 프레임 또는 상기 제 2 리드 프레임의 적어도 하나에 부착된 적어도 하나의 직통-리드를 추가로 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터.
제 25 항에 있어서, 상기 제 1 베이스 금속 플레이트가 상기 직통-리드에 평행한 것을 특징으로 하는 적층 세라믹 캐패시터.
제 25 항에 있어서, 상기 제 1 베이스 금속 플레이트가 상기 직통-리드에 수직인 것을 특징으로 하는 적층 세라믹 캐패시터.
기판위에 탑재되는 제 1 항의 캐패시터를 포함하는 기판.
제 28 항에 있어서, 상기 제 1 베이스 금속 플레이트가 상기 기판에 평행한 것을 특징으로 하는 기판.
제 27 항에 있어서, 상기 제 1 베이스 금속 플레이트가 상기 기판에 수직인 것을 특징으로 하는 기판.