KR101792407B1 - 복합 전자부품 및 그 실장 기판 - Google Patents
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Abstract
본 발명의 일 실시형태는 유전체층과 내부전극이 번갈아 배치된 세라믹 바디 및 상기 세라믹 바디의 외측에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터, 탄탈 분말 소결체를 포함하는 본체부 및 상기 본체부에 일부 영역이 매설된 탄탈 와이어를 포함하고, 상기 적층 세라믹 커패시터 상에 배치되는 탄탈 커패시터 및 상기 탄탈 커패시터 및 적층 세라믹 커패시터를 둘러싸도록 배치된 몰딩부를 포함하는 복합 전자부품에 있어서, 상기 복합 전자부품의 두께 대비 탄탈 와이어의 두께의 비가 0.05 내지 0.25를 만족하는 복합 전자부품을 제공한다.
Description
본 발명은 복수의 수동 소자를 구비한 복합 전자부품 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
한편, 적층 세라믹 커패시터는 등가직렬저항(Equivalent Series Resistance, ESR)과 등가직렬인덕턴스(Equivalent Series Inductance, ESL)가 낮은 특성을 가지지만, 탄탈 커패시터에 비하여 DC-bias 특성이 좋지 못하며, 높은 용량 구현이 어려운 단점이 있다.
또한, 상기 적층 세라믹 커패시터는 기판에 직접적으로 실장 시 어쿠스틱 노이즈(acoustic noise)가 발생하는 문제가 있다.
한편, 탄탈 커패시터는 높은 용량을 구현할 수 있으며, 우수한 DC-bias 특성을 가지지만 등가직렬저항(Equivalent Series Resistance, ESR)이 높은 문제가 있다.
또한, 복합 전자부품에 있어서, 등가직렬인덕턴스(Equivalent Series Inductance, ESL)가 낮은 특성을 갖도록 구현하는 문제가 있다.
본 발명의 일 실시형태는 낮은 등가직렬인덕턴스 (ESL, Equivalent Series Inductance), 낮은 등가직렬저항 (ESR, Equivalent Series Resistance)의 구현이 가능하고 향상된 DC-bias 특성 및 고용량을 갖는 복합 전자부품을 제공하고자 한다.
또한, 본 발명의 일 실시형태는 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수한 복합 전자부품을 제공하고자 한다.
본 발명의 다른 실시형태에 따르면, 유전체층과 내부전극이 번갈아 배치된 세라믹 바디 및 상기 세라믹 바디의 외측에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터, 탄탈 분말 소결체를 포함하는 본체부 및 상기 본체부에 일부 영역이 매설된 탄탈 와이어를 포함하고, 상기 적층 세라믹 커패시터 상에 배치되는 탄탈 커패시터 및 상기 탄탈 커패시터 및 적층 세라믹 커패시터를 둘러싸도록 배치된 몰딩부를 포함하는 복합 전자부품에 있어서, 상기 복합 전자부품의 두께 대비 탄탈 와이어의 두께의 비가 0.05 내지 0.25를 만족하는 복합 전자부품을 제공한다.
본 발명의 또 다른 실시형태에 따르면, 상부에 전극 패드를 갖는 인쇄회로기판과 상기 인쇄회로기판 위에 설치된 상기 복합 전자부품 및 상기 전극 패드와 상기 복합 전자부품을 연결하는 솔더를 포함하는 복합 전자부품의 실장기판을 제공한다.
본 발명의 일 실시형태에 의하면 낮은 등가직렬저항 (ESR, Equivalent Series Resistance)의 구현이 가능한 복합 전자부품을 제공할 수 있다.
본 발명의 일 실시형태에 따른 복합 전자부품은 종래 탄탈 커패시터의 등가직렬저항 (ESR, Equivalent Series Resistance) 대비 1/10 내지 1/100의 수준으로 낮은 등가직렬저항 (ESR, Equivalent Series Resistance) 값을 갖는다.
도 1은 본 발명 일 실시 형태에 따른 복합 전자부품의 단자 전극과 몰딩부를 투영하여 바라본 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 C1 과 C2 영역의 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 5는 도 4의 B-B' 단면도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 C1 과 C2 영역의 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 5는 도 4의 B-B' 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
복합 전자 부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명 일 실시 형태에 따른 복합 전자부품의 단자 전극과 몰딩부를 투영하여 바라본 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 형태에 따른 복합 전자부품(100)은, 절연시트(140), 적층 세라믹 커패시터(110), 탄탈 커패시터(120), 몰딩부(150) 및 단자전극(161, 162)을 포함한다.
상기 적층 세라믹 커패시터(110)는 상기 절연시트(140) 상에 배치되며, 상기 탄탈 커패시터(110)는 상기 적층 세라믹 커패시터(110) 상에 배치된다.
상기 단자 전극(161, 162)은 양극 단자(161) 및 음극 단자(162)를 포함한다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)를 포함하는 복합 전자부품의 구조로 인하여 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수하며, 높은 용량을 구현할 수 있고, 낮은 ESR(Equivalent Series Resistance)/ESL(Equivalent Series Inductance), 향상된 DC-bias 특성을 가질 수 있다.
탄탈 커패시터는 높은 용량을 구현할 수 있으며, 우수한 DC-bias 특성을 가지지만 등가직렬저항(Equivalent Series Resistance, ESR)이 높은 문제가 있다.
한편, 적층 세라믹 커패시터는 등가직렬저항(Equivalent Series Resistance, ESR)과 등가직렬인덕턴스(Equivalent Series Inductance, ESL)가 낮은 특성을 가지지만, 탄탈 커패시터에 비하여 DC-bias 특성이 좋지 못하며, 높은 용량 구현이 어려운 단점이 있다.
또한, 상기 적층 세라믹 커패시터는 기판에 직접적으로 실장 시 어쿠스틱 노이즈(acoustic noise)가 발생하는 문제가 있다.
그러나, 본 발명의 일 실시형태에 따른 복합 전자부품(100)은 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)를 모두 포함하도록 하여 탄탈 커패시터의 단점인 높은 등가직렬저항(Equivalent Series Resistance, ESR)을 감소시킬 수 있다.
또한, 적층 세라믹 커패시터의 단점인 DC-bias 특성 저하를 개선할 수 있다.
또한, 본 발명의 일 실시형태에 의하면 절연 시트 상에 적층 세라믹 커패시터를 배치함으로써, 적층 세라믹 커패시터에 의한 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수할 수 있다.
또한, 적층 세라믹 커패시터(110)와 그 상부에 탄탈 커패시터(120)를 배치하고 이들을 병렬로 연결함으로써, 더욱 낮은 등가직렬인덕턴스 (ESL, Equivalent Series Inductance) 특성을 구현할 수 있다.
도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시형태에 의하면, 상기 적층 세라믹 커패시터(110)는 유전체층(11)과 내부전극(21, 22)이 번갈아 배치된 세라믹 바디(111) 및 상기 내부전극과 연결되도록 상기 세라믹 바디의 외측에 형성되는 외부전극(131, 132)을 포함한다.
상기 세라믹 바디(111)는 두께 방향으로 대향 하는 상면 및 하면, 길이 방향으로 대향하는 제1 및 제2 측면, 폭 방향으로 대향하는 제3 및 제4 측면을 포함하는 대략적인 육면체 형상을 가질 수 있다.
본 발명의 일 실시형태에서, 상기 상면 및 하면은 절연시트에 적층 세라믹 커패시터가 배치될 때 절연시트(140)와 인접하여 대향하는 실장면이 될 수 있으며, 절연시트(140)에 배치된 이후에는 절연시트와 인접하여 대향하는 실장면이 하면, 상기 하면과 대향하는 면이 상면이 될 수 있다.
상기 내부전극은 제1 내부전극(21) 및 제2 내부전극(22)을 포함할 수 있으며, 상기 제1 및 제2 내부전극은 하나의 유전체층(11)을 사이에 두고 상기 유전체층(11) 상에 번갈아 배치될 수 있다.
상기 세라믹 바디(111)는 복수의 유전체층 및 내부전극을 적층한 다음 소성하여 형성될 수 있다.
상기 유전체층(11)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부전극(21, 22)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 제1 및 제2 내부전극은 세라믹 바디(111)의 길이 방향 양 측면으로 교대로 인출될 수 있다.
상기 외부전극(131, 132)은 상기 세라믹 바디(111)의 길이 방향 양 측면에 배치되어 내부전극과 전기적으로 연결된다.
상기 외부전극은 제1 외부전극(131) 및 제2 외부전극(132)을 포함한다.
상기 제1 외부전극(131)은 세라믹 바디(111)의 길이 방향 제1 측면으로 인출되는 제1 내부전극(21)과 전기적으로 연결되고, 상기 제2 외부전극(132)은 세라믹 바디(111)의 길이 방향 타측면인 제2 측면으로 인출되는 제2 내부전극(22)과 전기적으로 연결될 수 있다.
일반적인 적층 세라믹 커패시터와 달리, 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132) 상에 니켈/주석(Ni/Sn) 도금층을 배치하지 않을 수 있다.
상기 복합 전자부품은 후술하는 바와 같이 절연 시트(140) 상면에 배치된 적층 세라믹 커패시터(110) 및 적층 세라믹 커패시터 상에 배치된 탄탈 커패시터(120)를 둘러싸는 몰딩부(150)를 포함하기 때문에, 상기 적층 세라믹 커패시터(110)의 제1 및 제2 외부전극(131, 132) 상에 도금층을 형성할 필요가 없다.
이로 인하여, 상기 적층 세라믹 커패시터(110)의 세라믹 바디(111) 내부로 도금액 침투에 의한 신뢰성 저하의 문제가 없다.
도 2에 도시된 바와 같이, 본 발명의 일 실시형태에 의하면, 상기 탄탈 커패시터(120)는 본체부(122) 및 탄탈 와이어(121)를 포함하며, 상기 탄탈 와이어(121)는 길이 방향의 일부가 상기 본체부(122)의 일면을 통해 노출되도록 상기 본체부(122)의 내부에 매설될 수 있다.
이에 제한되는 것은 아니나, 상기 탄탈 커패시터의 본체부(122)는 양극체(122a), 유전체층(122b), 고체 전해질층(122c), 카본층(122d) 및 음극층(122e)을 포함할 수 있다.
상기 양극체(122a)는 탄탈 분말의 다공질 소결체로 이루어질 수 있다.
상기 양극체(122a)의 표면에는 유전체층(122b)이 형성될 수 있다. 상기 유전체층은 상기 양극체의 표면이 산화되어 형성될 수 있다. 예를 들어, 상기 유전체층은 상기 양극체를 이루는 탄탈의 산화물인 산화탄탈륨(Ta2O5)로 이루어진 유전체로 구성되며 상기 양극체의 표면 상에 소정의 두께로 형성될 수 있다.
상기 유전체층(122b)의 표면상에는 고체 전해질층(122c)이 형성될 수 있다. 상기 고체 전해질층은 도전성 고분자 또는 이산화망간(MnO2) 중 하나 이상을 포함할 수 있다.
상기 고체 전해질층(122c)이 도전성 고분자로 형성되는 경우 화학 중합법 또는 전해 중합법에 의해 상기 유전체층의 표면에 형성될 수 있다. 상기 도전성 고분자 재료로는 도전성을 갖는 고분자 재료이면 특별히 한정되지 않으며, 예를 들면 폴리피롤, 폴리 티오펜, 폴리 아닐린, 폴리 피롤 등을 포함할 수 있다.
상기 고체 전해질층(122c)이 이산화망간(MnO2)으로 형성되는 경우, 표면에 유전체층이 형성된 양극체를 질산망간과 같은 망간 수용액 중에 침적시킨 후 망간 수용액을 가열분해하여 유전체층의 표면에 전도성의 이산화망간을 형성할 수 있다.
상기 고체 전해질층(122c) 상에는 탄소를 포함하는 카본층(122d)이 배치될 수 있다.
상기 카본층(122d)은 카본 페이스트로 형성될 수 있으며, 천연 흑연이나 카본 블랙등의 도전성 탄소재료 분말을 바인더나 분산제등과 혼합한 상태로, 수중 또는 유기용제중에 분산시킨 카본 페이스트를 상기 고체 전해질층 상에 도포하여 형성할 수 있다.
상기 카본층(122d) 상에는 음극 단자와의 전기 연결성을 향상시키기 위하여 도전성 금속을 포함하는 음극층(122e)이 배치될 수 있으며, 상기 음극층에 포함된 도전성 금속은 은(Ag)일 수 있다.
상기 탄탈 커패시터는 특별히 제한되는 것은 아니나, 예를 들어 내부 리드 프레임이 없는 구조로 외부 단자와 연결될 수 있다.
이로 인하여, 내부 프레임이 형성된 구조의 탄탈 커패시터에 비하여 더욱 큰 체적을 가질 수 있어서, 고용량 복합 전자부품을 구현할 수 있다.
도 1 및 도 2를 참조하면, 상기 복합 전자부품(100)의 두께를 Tb, 탄탈 와이어(121)의 두께를 Ta라 하면, 상기 복합 전자부품(100)의 두께(Tb) 대비 탄탈 와이어(121)의 두께(Ta)의 비(Ta/Tb)가 0.05 내지 0.25를 만족한다.
즉, 탄탈 와이어(121)의 두께(Ta)는 탄탈 와이어(121)의 직경과 동일하며, 탄탈 와이어(121)의 두께(Ta)가 상기 복합 전자부품(100)의 두께(Tb)의 5% 이상 25% 이하의 직경을 가짐으로써, 종래에 비하여 더욱 낮은 등가직렬저항 (ESR, Equivalent Series Resistance)의 구현이 가능하다.
구체적으로, 본 발명의 일 실시형태에 따른 복합 전자부품은 종래 탄탈 커패시터의 등가직렬저항 (ESR, Equivalent Series Resistance) 대비 1/10 내지 1/100의 수준으로 낮은 등가직렬저항 (ESR, Equivalent Series Resistance) 값을 갖는다.
상기 복합 전자부품(100)의 두께(Tb) 대비 탄탈 와이어(121)의 두께(Ta)의 비(Ta/Tb)가 0.05 미만의 경우에는 탄탈 커패시터가 그 기능을 상실하므로, 복합 전자부품 역시 그 기능을 상실하는 문제가 있다.
상기 복합 전자부품(100)의 두께(Tb) 대비 탄탈 와이어(121)의 두께(Ta)의 비(Ta/Tb)가 0.25를 초과하는 경우에는 탄탈 와이어의 직경이 너무 커서 탄탈 커패시터 제작시 크랙 발생율이 증가하는 문제가 있다.
본 발명의 일 실시형태에 따르면 상기 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)는 수직 방향으로 상호 적층되며, 병렬로 연결될 수 있다.
본 발명의 일 실시형태에 의하면 도 2에 도시된 바와 같이 적층 세라믹 커패시터(110)는 절연 시트(140) 상에 배치될 수 있다.
상기 절연 시트(140)는 절연 특성을 나타낼 경우 특별히 제한되지 않으며, 세라믹계 재료 등의 절연성 재료를 사용하여 제작될 수 있다.
상기 몰딩부(150)는 적층 세라믹 커패시터(110)와 탄탈 커패시터(120) 및 적층 세라믹 커패시터와 탄탈 커패시터가 배치된 절연시트(140)의 상면을 커버하도록 형성된다.
상기 몰딩부(150)는 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)가 외부 환경으로부터 보호되도록 하며, 주로 에폭시나 실리카 계열의 EMC 등으로 구성되나, 본 발명이 이에 한정되는 것은 아니다.
상기 몰딩부(150)로 인하여 본 발명의 일 실시형태에 따른 복합 전자 부품은 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)가 결합된 하나의 부품으로 구현될 수 있다.
본 발명의 일 실시형태에 의하면, 상기 탄탈 커패시터(120)는 상기 적층 세라믹 커패시터(110)의 제1 및 제2 외부전극(131, 132)와 접하도록 배치될 수 있다.
본 발명의 일 실시형태와 같이 탄탈 커패시터(120)의 하부에 적층 세라믹 커패시터(110)가 배치되고 이들이 병렬로 연결됨으로 인하여 외부전극(131, 132)을 통해 전류가 인가되는 경우, 복합 전자부품의 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 감소시킬 수 있다.
도 2에 도시된 바와 같이, 본 발명의 일 실시형태에 따르면 상기 복합 전자부품(100)은 적층 세라믹 커패시터(110) 및 탄탈 커패시터(120)와 전기적으로 연결된 양극단자(161) 및 음극단자(162)를 포함한다.
본 발명의 일 실시형태에 따르면, 상기 탄탈 와이어(121) 및 상기 적층 세라믹 커패시터의 제1 외부전극(131)은 상기 양극단자(161)와 전기적으로 연결되고, 상기 탄탈 커패시터의 본체부(122) 및 상기 적층 세라믹 커패시터의 제2 외부전극(132)은 상기 음극단자(162)와 전기적으로 연결된다.
상기 탄탈 와이어(121)는 상기 몰딩부(150)의 길이 방향 제1 측면으로 노출되어 상기 양극단자(161)와 연결된다.
상기 탄탈 커패시터(120)는 내부 리드 프레임이 없는 구조의 탄탈 커패시터로서, 상기 탄탈 와이어(121)가 상기 몰딩부(150)의 길이 방향 제1 측면으로 노출될 수 있어, 종래 구조에 비해 용량을 최대로 구현할 수 있다.
도 2에 도시된 바와 같이, 상기 절연시트(140)의 상면 및 하면 중 어느 하나 이상에는 연결 도체부(141, 142)가 배치될 수 있다.
상기 연결 도체부(141, 142)는 도전성 물질을 포함하여 후술하는 바와 같이 몰딩부 외부의 양극 단자 및 음극 단자(161, 162)와 내부의 복합체(130)를 전기적으로 연결할 수 있으면 그 형태는 특별히 제한되지 않는다.
본 발명의 일 실시형태에 의하면, 상기 적층 세라믹 커패시터(110)과 탄탈 커패시터(120)는 몰딩부 내부에 배치된 연결 도체부(141, 142)에 의해 양극 단자(161) 또는 음극 단자(162)와 연결될 수 있다.
이하에서, 적층 세라믹 커패시터(110)과 탄탈 커패시터(120)가 양극 단자(161) 또는 음극 단자(162)와 연결되는 방법에 대해 설명하지만 본 발명이 이에 제한되는 것은 아니다.
상기 적층 세라믹 커패시터(110)의 제1 외부전극(131)은 제1 연결 도체부(141)를 통해 양극 단자(161)와 연결될 수 있으며, 적층 세라믹 커패시터(110)의 제2 외부전극(132)은 제2 연결 도체부(142)를 통해 음극 단자(162)와 연결될 수 있다.
한편, 탄탈 커패시터(120)의 본체부(122)는 제3 연결 도체부(143)을 통해 음극 단자(162)와 연결될 수 있다.
도 2에 도시된 바와 같이 상기 제1 및 제2 연결 도체부(141, 142)는 금속 패드 형상일 수 있으나 이에 제한되는 것은 아니다.
또한, 상기 금속 패드는 구리(Cu)를 포함할 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 금속 패드는 상기 몰딩부(150)의 폭 방향 측면에 각각 배치된 제1 및 제2 연결 도체부(141, 142)를 포함할 수 있다.
구체적으로, 상기 금속 패드는 상기 제1 외부전극(131)과 연결되어 몰딩부(150)의 폭 방향 일 측면에 배치되되, 길이 방향 일 측면으로 노출되는 제1 연결 도체부(141), 및 상기 제2 외부전극(132)과 연결되어 몰딩부(150)의 폭 방향 타 측면에 배치되되, 길이 방향 타 측면으로 노출되는 제2 연결 도체부(142)를 포함할 수 있다.
또한, 상기 제1 연결 도체부(141)는 상기 양극 단자(161)와 연결되고, 상기 제2 연결 도체부(142)는 상기 음극 단자(162)와 연결될 수 있다.
한편, 상기 제3 연결 도체부(143)는 도전성 수지 페이스트의 경화로 형성된 도전성 수지부일 수 있다. 상기 제3 연결 도체부는 탄탈 커패시터(120)의 본체부(122)와 음극 단자(162)를 연결할 수 있으면 그 형상은 특별히 제한되지 않으며, 도 2와 같이 제2 연결 도체부(142)와도 연결될 수 있다.
상기 도전성 수지부는 도전성의 입자와 베이스 수지를 포함할 수 있다.
상기 도전성 입자는 이에 제한되는 것은 아니나, 은(Ag) 입자 일 수 있으며, 상기 베이스 수지는 열경화성 수지일 수 있으며, 예를 들어 에폭시 수지를 사용할 수 있다.
또한, 상기 도전성 수지부는 도전성 금속으로서 구리(Cu)를 포함할 수 있으나 반드시 이에 제한되는 것은 아니다.
도 3은 도 2의 C1 과 C2 영역의 확대도이다.
도 2 및 도 3을 참조하면, 상기 단자 전극은 양극 단자(161) 및 음극 단자(162)를 포함한다.
상기 양극 단자(161)는 상기 몰딩부(150)의 길이 방향 제1 면 및 절연 시트의 하면에 배치될 수 있으며, 상기 탄탈 와이어(121) 및 상기 제1 외부전극(131)과 연결된다.
상기 음극 단자(162)는 상기 몰딩부(150)의 길이 방향 제2 면 및 절연 시트의 하면에 배치될 수 있으며, 탄탈 커패시터의 본체부(122) 및 적층 세라믹 커패시터의 제2 외부전극(132)과 연결된다.
본 발명의 일 실시형태에 의하면 양극 단자(161)는 몰딩부(150)의 길이 방향 제1 면에서 절연시트(140) 하면의 일부까지 연장되게 형성될 수 있고, 음극 단자(162)는 몰딩부(150)의 길이 방향 제2 면에서 절연시트(140) 하면의 일부까지 연장되게 형성될 수 있으며 절연시트(140) 하면에서 상기 양극 단자(161)와 음극단자(162)는 이격되어 형성된다.
상기 양극 단자(161)는 몰딩부(150)의 제1 면에 배치된 양극 측면 단자부(161s)와 절연시트(140)의 하면에 배치된 양극 하면 단자부(161u)를 포함할 수 있으며, 상기 음극 단자(162)는 몰딩부(150)의 제2 면에 배치된 음극 측면 단자부(162s)와 절연 시트(140)의 하면에 배치된 음극 하면 단자부(162u)를 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 양극 단자(161)는 하면 바탕층(161a), 상기 하면 바탕층(161a)과 연결된 측면 바탕층(161b, 161c) 및 상기 하면 바탕층(161a)과 측면 바탕층(161b, 161c)을 둘러싸도록 배치된 도금층(161d, 161e)을 포함할 수 있다.
또한, 상기 음극 단자(162)는 하면 바탕층(162a), 상기 하면 바탕층(162a)과 연결된 측면 바탕층(162b, 162c) 및 상기 하면 바탕층(162a)과 측면 바탕층(162b, 162c)을 둘러싸도록 배치된 도금층(162d, 162e)을 포함할 수 있다.
도 3에서는 상기 하면 바탕층(161a, 162a)을 한 층으로 도시하고, 측면 바탕층(161b, 161c, 162b, 162c)을 두 개의 층으로 도시하였으나, 반드시 이에 제한되는 것은 아니며, 다양한 형태로 배치될 수 있다.
상기 양극 단자(161) 및 음극 단자(162)는 Cr, Ti, Cu, Ni, Pd 및 Au 중 적어도 하나 이상을 건식 증착(sputter), 도금, 금속층의 형성 및 식각하는 공정에 의해 구성될 수 있으며, 이에 제한되는 것은 아니다.
또한, 상기 양극 단자(161) 및 음극 단자(162)는, 하면 바탕층(161a, 162a)를 먼저 형성한 다음 상기 하면 바탕층(161a, 162a)와 연결되도록 측면 바탕층(161b, 161c, 162b, 162c)를 형성하는 방법으로 구성될 수 있다.
상기 하면 바탕층(161a, 162a)은 에칭에 의해 형성될 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 하면 바탕층(161a, 162a)은 상기 절연 시트(140)의 하면에 배치되며, 상기 절연 시트(140)의 하면에 금속 박막을 도포한 후 하면 바탕층(161a, 162a)를 형성하기 위하여, 에칭 공정을 수행하여 패턴을 형성할 수 있다.
상기 하면 바탕층(161a, 162a)은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu)를 포함할 수 있다.
상기 하면 바탕층(161a, 162a)을 구리(Cu)를 이용하여 형성할 경우 별도의 공정에 의해 형성되는 측면 바탕층(161b, 161c, 162b, 162c)과 접속이 우수하며, 전기 전도성도 우수할 수 있다.
한편, 상기 측면 바탕층(161b, 161c, 162b, 162c)은 증착에 의해 형성될 수 있으며, 예를 들어 스퍼터(Sputter) 공법에 의해 수행될 수 있다.
상기 측면 바탕층(161b, 161c, 162b, 162c)은 특별히 제한되는 것은 아니나 내측과 외측의 두 개 층으로 구성될 수 있다.
상기 측면 바탕층(161b, 161c, 162b, 162c) 중 내측 측면 바탕층(161b, 162b)은 Cr 또는 Ti 중 어느 하나 이상을 포함하여 스퍼터(Sputter) 공법에 의해 형성될 수 있으며, 상기 하면 바탕층(161a, 162a)과 연결될 수 있다.
상기 측면 바탕층(161b, 161c, 162b, 162c) 중 외측 측면 바탕층(161c, 162c)은 Cu를 포함할 수 있으며, 스퍼터(Sputter) 공법에 의해 형성할 수 있다.
본 발명의 일 실시형태에 의하면, 내부 리드 프레임이 없는 프레임레스 탄탈 커패시터의 양극 단자 및 음극 단자 형성에 이용되는 절연시트(140) 상에서 탄탈 커패시터와 적층 세라믹 커패시터의 병렬 연결이 가능할 수 있다.
본 발명의 일 실시형태에 의하면 저주파 구간에서는 탄탈 커패시터의 임피던스가 나타나고 고주파 구간에서는 적층 세라믹 커패시터의 임피던스가 나타나는 복합 전자부품의 제공이 가능하다.
또한, 고 용량을 가지면서 낮은 등가직렬인덕턴스를 나타내는 복합 전자부품의 제공이 가능하다.
아래의 표 1은 상기 복합 전자부품(100)의 두께(Tb) 대비 탄탈 와이어(121)의 두께(Ta)의 비(Ta/Tb)에 따른 등가직렬저항 (ESR, Equivalent Series Resistance)을 비교한 것이다.
복합 전자부품(100)의 두께(Tb) 대비 탄탈 와이어(121)의 두께(Ta)의 비(Ta/Tb)가 2.5%인 경우에는 복합 전자부품의 기능 상실로 인해 등가직렬저항 (ESR, Equivalent Series Resistance) 측정이 불가능하였다.
다음으로, 복합 전자부품(100)의 두께(Tb) 대비 탄탈 와이어(121)의 두께(Ta)의 비(Ta/Tb)가 25%를 초과한 30%인 경우 "-" 표시는 크랙이 발생한 경우를 표시한다.
샘플은 복합 전자부품(100)의 두께(Tb) 대비 탄탈 와이어(121)의 두께(Ta)의 비(Ta/Tb)의 각 수치마다 5개씩 제작하여 테스트 하였으며, 3 MHz에서 측정된 등가직렬저항 (ESR, Equivalent Series Resistance) 값을 표시하였다.
| 복합 전자부품의 두께(Tb) 대비 탄탈 와이어의 두께(Ta)의 비(Ta/Tb)에 따른 ESR | |||||
| Ta/Tb | 0.025 | 0.5 | 0.15 | 0.25 | 0.30 |
| 1 | - | 87.7 | 84.7 | 81.3 | 93.5 |
| 2 | - | 86.1 | 86.5 | 86.8 | - |
| 3 | - | 87.8 | 85.3 | 83.3 | - |
| 4 | - | 97.4 | 97.0 | 96.4 | - |
| 5 | - | 104.3 | 102.7 | 101.4 | - |
상기 표 1을 참조하면, 복합 전자부품(100)의 두께(Tb) 대비 탄탈 와이어(121)의 두께(Ta)의 비(Ta/Tb)가 0.5 내지 0.25를 만족하는 경우 더욱 낮은 등가직렬저항 (ESR, Equivalent Series Resistance)의 구현이 가능함을 알 수 있다.
특히, 본 발명의 일 실시형태에 따른 복합 전자부품은 종래 탄탈 커패시터의 등가직렬저항 (ESR, Equivalent Series Resistance) 대비 1/10 내지 1/100의 수준으로 낮은 등가직렬저항 (ESR, Equivalent Series Resistance) 값을 가짐을 알 수 있다.
복합 전자부품의 실장 기판
도 4는 본 발명의 일 실시형태에 따른 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이고, 도 5는 도 4의 B-B' 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 또 다른 실시형태에 따른 복합 전자부품의 실장 기판(200)은, 상부에 전극 패드(221, 222)를 갖는 인쇄회로기판(210)과 상기 인쇄회로기판(210) 위에 설치된 복합 전자부품(100) 및 상기 전극 패드(221, 222)와 상기 복합 전자부품(100)을 연결하는 솔더(230)를 포함한다.
본 실시 형태에 따른 복합 전자부품의 실장 기판(200)은 복합 전자부품(100)이 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 형성된 2개 이상의 전극 패드(221, 222)를 포함한다.
상기 전극 패드(221, 222)는 상기 복합 전자부품의 양극 단자(161) 및 음극 단자(162)와 각각 연결되는 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 복합 전자부품의 상기 양극 및 음극 단자(161, 162)는 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(810)과 전기적으로 연결될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 복합 전자 부품
110: 적층 세라믹 커패시터
111: 적층 세라믹 커패시터의 세라믹 바디
120: 탄탈 커패시터 121: 탄탈 와이어
122: 탄탈 커패시터의 본체부
131, 132: 적층 세라믹 커패시터의 제1 및 제2 외부전극
140: 절연 시트 141, 142, 143: 연결 도체부
150: 몰딩부 161, 162: 양극 및 음극 단자
200: 복합 전자부품의 실장 기판 210: 인쇄회로기판
221, 222: 전극 패드 230: 솔더
110: 적층 세라믹 커패시터
111: 적층 세라믹 커패시터의 세라믹 바디
120: 탄탈 커패시터 121: 탄탈 와이어
122: 탄탈 커패시터의 본체부
131, 132: 적층 세라믹 커패시터의 제1 및 제2 외부전극
140: 절연 시트 141, 142, 143: 연결 도체부
150: 몰딩부 161, 162: 양극 및 음극 단자
200: 복합 전자부품의 실장 기판 210: 인쇄회로기판
221, 222: 전극 패드 230: 솔더
Claims (15)
- 유전체층과 내부전극이 번갈아 배치된 세라믹 바디 및 상기 세라믹 바디의 외측에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터;
탄탈 분말 소결체를 포함하는 본체부 및 상기 본체부에 일부 영역이 매설된 탄탈 와이어를 포함하고, 상기 적층 세라믹 커패시터 상에 배치되는 탄탈 커패시터; 및
상기 탄탈 커패시터 및 적층 세라믹 커패시터를 둘러싸도록 배치된 몰딩부; 를 포함하는 복합 전자부품에 있어서, 상기 복합 전자부품의 두께 대비 탄탈 와이어의 두께의 비가 0.05 내지 0.25를 만족하는 복합 전자부품.
- 제1항에 있어서,
상기 몰딩부의 길이 방향 제1 측면 및 절연시트의 하면에 배치되는 양극 단자; 및 상기 몰딩부의 길이 방향 제2 측면 및 절연시트의 하면에 배치되는 음극 단자; 를 더 포함하는 복합 전자부품.
- 제2항에 있어서,
상기 적층 세라믹 커패시터의 제1 외부전극 및 상기 탄탈 커패시터의 탄탈 와이어는 상기 양극 단자와 연결되는 복합 전자부품.
- 제2항에 있어서,
상기 적층 세라믹 커패시터의 제2 외부전극 및 상기 탄탈 커패시터의 본체부는 상기 음극 단자와 연결되는 복합 전자부품.
- 제2항에 있어서,
상기 양극 단자와 음극 단자는 하면 바탕층, 상기 하면 바탕층과 연결된 측면 바탕층 및 상기 하면 바탕층과 측면 바탕층을 둘러싸도록 배치된 도금층을 포함하는 복합 전자부품.
- 제5항에 있어서,
상기 하면 바탕층은 에칭에 의해 형성된 복합 전자부품.
- 제5항에 있어서,
상기 측면 바탕층은 증착에 의해 형성된 복합 전자부품.
- 제2항에 있어서,
상기 적층 세라믹 커패시터의 하부에 배치되는 절연시트를 더 포함하는 복합 전자부품.
- 삭제
- 제8항에 있어서,
상기 절연시트의 상면에 배치된 연결 도체부;를 더 포함하는 복합 전자부품.
- 제10항에 있어서,
상기 연결 도체부는 금속 패드를 포함하는 복합 전자부품.
- 제10항에 있어서,
상기 연결 도체부는 도전성 수지를 포함하는 복합 전자부품.
- 제10항에 있어서,
상기 연결 도체부는 상기 몰딩부의 폭 방향 측면에 각각 배치된 제1 및 제2 연결 도체부를 포함하는 복합 전자부품.
- 제13항에 있어서,
상기 제1 연결 도체부는 상기 양극 단자와 연결되고, 상기 제2 연결 도체부는 상기 음극 단자와 연결되는 복합 전자부품.
- 상부에 전극 패드를 갖는 인쇄회로기판;
상기 인쇄회로기판 위에 설치된 복합 전자부품; 및
상기 전극 패드와 상기 복합 전자부품을 연결하는 솔더;를 포함하며,
상기 복합 전자부품은,
유전체층과 내부전극이 번갈아 배치된 세라믹 바디 및 상기 세라믹 바디의 하면에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터,
탄탈 분말 소결체를 포함하는 본체부 및 상기 본체부에 일부 영역이 매설된 탄탈 와이어를 포함하고, 상기 적층 세라믹 커패시터 상에 배치되는 탄탈 커패시터, 및
상기 탄탈 커패시터 및 적층 세라믹 커패시터를 둘러싸도록 배치된 몰딩부를 포함하며, 상기 복합 전자부품의 두께 대비 탄탈 와이어의 두께의 비가 0.05 내지 0.25를 만족하는 복합 전자부품의 실장기판.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160042769A KR101792407B1 (ko) | 2016-04-07 | 2016-04-07 | 복합 전자부품 및 그 실장 기판 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160042769A KR101792407B1 (ko) | 2016-04-07 | 2016-04-07 | 복합 전자부품 및 그 실장 기판 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170115302A KR20170115302A (ko) | 2017-10-17 |
| KR101792407B1 true KR101792407B1 (ko) | 2017-11-01 |
Family
ID=60298074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160042769A KR101792407B1 (ko) | 2016-04-07 | 2016-04-07 | 복합 전자부품 및 그 실장 기판 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101792407B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012522382A (ja) * | 2009-03-26 | 2012-09-20 | ケメット エレクトロニクス コーポレーション | 低いｅｓｌおよびｅｓｒを有するリード付き多層セラミックキャパシタ |
-
2016
- 2016-04-07 KR KR1020160042769A patent/KR101792407B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012522382A (ja) * | 2009-03-26 | 2012-09-20 | ケメット エレクトロニクス コーポレーション | 低いｅｓｌおよびｅｓｒを有するリード付き多層セラミックキャパシタ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20170115302A (ko) | 2017-10-17 |
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