KR101792382B1 - 복합 전자부품 및 그 실장기판 - Google Patents

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Abstract

본 개시의 일 실시 형태에 다른 복합 전자부품은 외부전극을 포함하는 적층 커패시터, 적층 커패시터와 인접하여 배치된 탄탈 커패시터, 외부전극과 연결된 제1 전극부, 제2 바디와 연결된 제2 전극부 및 상기 적층 커패시터 및 상기 탄탈 커패시터를 둘러싸되 제1 전극부 및 제2 전극부의 일부가 노출되도록 형성된 봉합재를 포함하는 것으로, ESR 및 어쿠스틱 노이즈를 낮출 수 있어 제품의 특성을 개선 및 안정화할 수 있다.

Description

복합 전자부품 및 그 실장기판{COMPOSITE ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 개시는 복합 전자부품 및 그 실장기판에 관한 것이다.
모바일용 부품의 소형화, 고용량화 및 고효율화를 추구함에 따라, 커패시터에서는 고용량이면서 등가직렬저항(Equivalent Series Resistance, ESR)과 등가직렬인덕턴스(Equivalent Series Inductance, ESL)가 낮으며, 우수한 DC-Bias 특성이 요구되고 있다.
일반적으로 적층 커패시터를 이용하고 있으나, 상기 적층 커패시터는 등가직렬저항(Equivalent Series Resistance, ESR)과 등가직렬인덕턴스(Equivalent Series Inductance, ESL)가 낮은 특성을 가지지만, 탄탈 커패시터에 비하여 DC-bias 특성이 좋지 못하며, 높은 용량 구현이 어려운 단점이 있다.
또한, 상기 적층 커패시터는 기판에 직접적으로 실장 시 어쿠스틱 노이즈(acoustic noise)가 발생하는 문제가 있다.
한편, 탄탈 커패시터는 높은 용량을 구현할 수 있으며, 우수한 DC-bias 특성을 가지지만 등가직렬저항(Equivalent Series Resistance, ESR)이 높은 문제가 있다.
따라서, 고용량을 확보하면서 낮은 ESR 및 ESL을 가지고, 우수한 DC-bias특성 및 어쿠스틱 노이즈 특성을 갖는 커패시터가 필요한 실정이다.
하기 선행기술문헌에 기재된 특허문헌 1은 복합부품에 관한 설명이다.
일본특허공개공보 제1997-232196호
한편, 적층 커패시터는 DC-bias 및 어쿠스틱 노이즈 특성이 좋지 못하며, 탄탈 커패시터는 ESR이 높은 문제가 있다.
본 개시의 여러 목적 중 하나는 적층 커패시터와 탄탈 커패시터를 병렬로 연결함으로써, 고용량을 확보하면서 낮은 ESR 및 ESL을 가지고, 우수한 DC-bias특성 및 어쿠스틱 노이즈 특성을 가질 수 있다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 외부전극을 포함하는 적층 커패시터, 적층 커패시터와 인접하여 배치된 탄탈 커패시터, 외부전극과 전기적으로 연결된 제1 전극부, 제2 바디와 전기적으로 연결된 제2 전극부 및 적층 커패시터 및 상기 탄탈 커패시터를 둘러싸되 제1 전극부 및 제2 전극부의 일부가 노출되도록 형성된 봉합재를 포함함으로써, 고용량을 확보하면서 낮은 ESR 및 ESL을 가지고, 우수한 DC-bias특성 및 어쿠스틱 노이즈 특성을 가질 수 있도록 하는 것이다.
본 개시의 일 실시 형태에 따른 복합 전자부품은 적층 커패시터와 탄탈 거패시터를 포함하여, 고용량을 확보하면서 낮은 ESR 및 ESL을 가지고, 우수한 DC-bias특성 및 어쿠스틱 노이즈 특성을 가질 수 있도록 하여, 제품의 특성을 개선 및 안정화할 수 있다.
도 1 내지 도 3은 본 개시의 일 실시 형태에 따른 복합 전자부품의 봉합재를 투영하여 바라본 사시도이다.
도 4는 본 개시의 일 실시 형태에 따른 복합 전자부품의 단면도이다.
도 5는 본 개시의 일 실시 형태에 따른 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대하여 보다 상세히 설명한다. 도면에서 요소 등의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
이하, 본 개시에 의한 복합 전자부품에 대하여 설명한다.
본 개시의 일 실시 형태에 따른 복합 전자부품은 적층 커패시터, 탄탈 커패시터, 제1 전극부, 제2 전극부 및 봉합재를 포함한다.
상기 탄탈 커패시터는 상기 적층 커패시터와 인접하여 배치된다.
상기 제1 전극부는 상기 적층 커패시터과 전기적으로 연결되며, 상기 제2 전극부는 상기 탄탈 커패시터과 전기적으로 연결된다.
상기 봉합재는 상기 제1 전극부 및 제2 전극부의 일부가 노출되도록 상기 적층 커패시터 및 탄탈 커패시터를 둘러싼다.
본 개시의 일 실시 형태에 따르면, 적층 커패시터와 탄탈 커패시터를 포함하는 복합 전자부품의 구조로 인하여 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수하며, 높은 용량을 구현할 수 있고, 낮은 ESR 및 ESL, 향상된 DC-bias 특성을 가질 수 있다.
일반적으로, 탄탈 커패시터만 실장할 경우, 높은 용량을 구현할 수 있으며, 우수한 DC-bias 특성을 가지지만 ESR이 높은 문제가 있다.
한편, 적층 커패시터만 실장할 경우, ESR과 ESL이 낮은 특성을 가지지만, 탄탈 커패시터에 비하여 DC-bias 특성이 좋지 못하며, 높은 용량 구현이 어려운 단점이 있다. 또한, 상기 적층 커패시터는 기판에 직접적으로 실장 시 어쿠스틱 노이즈(acoustic noise)가 발생하는 문제가 있다.
그러나, 본 개시의 일 실시형태에 따른 복합 전자부품은 적층 커패시터와 탄탈 커패시터를 모두 포함하도록 하여 탄탈 커패시터의 단점인 높은 ESR을 감소시킬 수 있으며, 적층 커패시터의 단점인 DC-bias 특성 저하를 개선할 수 있다.
도 1 내지 도 3은 본 개시의 일 실시 형태에 따른 복합 전자부품의 봉합재를 투영하여 바라본 사시도이다.
도 1 내지 도 3을 참조하면, 본 개시의 일 실시 형태에 따른 복합 전자부품은 제1 바디(11) 및 상기 제1 바디(11)의 양 측면에 형성된 외부전극(12)을 포함하는 적층 커패시터(10), 제2 바디(21) 및 상기 제2 바디(21)의 일 측면으로 노출된 탄탈 와이어(22)를 포함하며, 상기 적층 커패시터(10)와 인접하여 배치된 탄탈 커패시터(20), 상기 외부전극(12)과 연결된 제1 전극부(15), 상기 제2 바디(21)와 연결된 제2 전극부(25) 및 상기 적층 커패시터(10) 및 상기 탄탈 커패시터(20)를 둘러싸되, 상기 제1 전극부(15) 및 상기 제2 전극부(25)의 일부가 노출되도록 형성된 봉합재를 포함한다.
상기 제1 바디(11)는 양 측면 및 양 측면을 연결하는 면을 포함하는 대략적인 육면체 형상을 가질 수 있다.
상기 제1 바디(11)는 내부전극(미도시)을 포함할 수 있다.
상기 내부전극은 제1 및 제2 내부전극을 포함할 수 있으며, 상기 제1 및 제2 내부전극은 하나의 유전체층(미도시)을 사이에 두고 상기 유전체층 상에 번갈아 배치될 수 있다.
상기 제1 및 제2 내부전극은 도전성 금속을 포함하는 도전성 페이스트를 사용하여 형성될 수 있으며, 상기 도전성 금속은 예를 들면 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 내부전극은 상기 제1 바디의 양 측면에 각각 노출될 수 있다. 즉, 제1 내부전극은 상기 제1 바디의 일 측면에 노출될 수 있으며, 상기 제2 내부전극은 상기 제1 바디의 타 측면에 노출될 수 있다.
상기 제1 바디(11)는 복수의 유전체층 및 내부전극을 적층한 다음 소성하여 형성될 수 있다.
상기 유전체층은 고유전율을 갖는 세라믹 분말을 포함할 수 있다.
상기 세라믹 분말은 예를 들면 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 외부전극(12)은 상기 제1 바디(11)의 양측면에 배치된다.
상기 외부전극은 제1 외부전극 및 제2 외부전극을 포함하며, 상기 제1 바디의 외부로 노출된 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.
상기 제1 외부전극은 상기 제1 바디의 일 측면으로 노출되는 제1 내부전극과 전기적으로 연결되고, 상기 제2 외부전극은 상기 제1 바디의 타 측면으로 노출되는 제2 내부전극과 전기적으로 연결될 수 있다.
상기 외부전극 상에는 니켈(Ni) 및 주석(Sn)으로 이루어진 도금층이 형성될 수 있다. 즉, 상기 적층 커패시터는 니켈/주석 도금으로 형성된 도금층을 포함할 수 있다.
상기 탄탈 커패시터(20)는 제2 바디(21) 및 탄탈 와이어(22)를 포함하며, 상기 탄탈 와이어(22)는 길이 방향의 일부가 상기 제2 바디의 일 측면을 통해 노출되도록 상기 제2 바디(21)의 내부에 매설될 수 있다.
상기 탄탈 커패시터(20)는 내부 리드 프레임이 없는 구조의 탄탈 커패시터로서, 상기 탄탈 와이어(22)가 상기 봉합재(30)의 길이 방향 일 면으로 노출될 수 있어, 종래 구조에 비해 용량을 최대로 구현할 수 있다
상기 탄탈 와이어는 기판 실장을 위한 양극 단자와 연결될 수 있다.
상기 탄탈 커패시터의 제2 바디(21)는 양극체(wire), 유전체층, 중합층, 카본층 및 은(Ag)을 포함하는 음극층을 포함할 수 있다.
상기 양극체는 탄탈 분말의 다공질 소결체로 이루어질 수 있다.
상기 양극체의 표면에는 유전체층이 형성될 수 있다.
상기 유전체층은 상기 양극체의 표면이 산화되어 형성될 수 있다. 예를 들어, 상기 유전체층은 상기 양극체를 이루는 탄탈의 산화물인 산화탄탈륨(Ta2O5)로 이루어진 유전체로 구성되며 상기 양극체의 표면 상에 소정의 두께로 형성될 수 있다.
상기 유전체층의 표면상에는 중합층이 형성될 수 있다.
상기 중합층은 도전성 고분자 또는 이산화망간(MnO2) 중 하나 이상을 포함할 수 있다.
상기 중합층이 도전성 고분자로 형성되는 경우 화학 중합법 또는 전해 중합법에 의해 상기 유전체층의 표면에 형성될 수 있다. 상기 도전성 고분자 재료로는 도전성을 갖는 고분자 재료이면 특별히 한정되지 않으며, 예를 들면 폴리피롤, 폴리 티오펜, 폴리 아닐린, 폴리 피롤 등을 포함할 수 있다.
상기 중합층이 이산화망간(MnO2)으로 형성되는 경우, 표면에 유전체층이 형성된 양극체를 질산망간과 같은 망간 수용액 중에 침적시킨 후 망간 수용액을 가열분해하여 유전체층의 표면에 전도성의 이산화망간을 형성할 수 있다.
상기 중합층 상에는 탄소를 포함하는 카본층이 배치될 수 있다.
상기 카본층은 카본 페이스트로 형성될 수 있으며, 천연 흑연이나 카본 블랙등의 도전성 탄소재료 분말을 바인더나 분산제등과 혼합한 상태로, 수중 또는 유기용제중에 분산시킨 카본 페이스트를 상기 중합층 상에 도포하여 형성할 수 있다.
상기 카본층 상에는 음극 단자와의 전기 연결성을 향상시키기 위하여 도전성 금속을 포함하는 음극층이 배치될 수 있으며, 상기 음극층에 포함된 도전성 금속은 은(Ag)일 수 있다.
종래의 복합 전자부품은 적층 커패시터 및 탄탈 커패시터를 포함하는 구조를 에서 실장시 단자 연결을 위하여 은(Ag)이 포함된 수지 전극를 이용하였다. 구체적으로, 적층 커패시터 및 탄탈 커패시터의 단자를 인출하기 위하여, 양극 부분의 적층 커패시터의 외부전극과 음극 부분의 적층 커패시터의 외부전극 및 탄탈 커패시터의 제2 바디에 은(Ag)이 포함된 수지 전극을 형성하여 실장기판과의 단자 연결을 진행하였다.
그러나, 상기의 경우 적층 커패시터 및 탄탈 커패시터의 단자를 모두 연결하는 것이 어려웠으며, 적층 커패시터의 외부전극이 은(Ag)이 포함된 수지 전극과 반응하여 ESR이 대폭 증가하는 문제점이 발생한다.
본 개시의 일 실시 형태에 따른 복합 전자부품은 상기 외부전극(12)와 전기적으로 연결된 제1 전극부(15) 및 상기 제2 바디(21)와 연결된 제2 전극부(25)를 포함한다. 즉, 상기 적층 커패시터와 탄탈 커패시터의 단자를 연결하는 재료가 다름을 의미한다.
상기 적층 커패시터 및 탄탈 커패시터의 단자 연결을 위하여 서로 다른 재료를 사용함으로써, 단자 연결이 용이할 수 있으며, 종래 대비 어쿠스틱노이즈 및 ESR이 감소할 수 있다.
상기 적층 커패시터 및 상기 탄탈 커패시터의 단자를 인출하기 위하여, 양극 부분 및 음극부분의 적층 커패시터의 외부전극에 제1 전극부가 형성될 수 있으며, 상기 탄탈 커패시터의 제2 바디에 제2 전극부가 형성될 수 있다.
상기 제1 전극부(15)는 상기 적층 커패시터(10)의 양 측면의 일부에 형성될 수 있으며, 상기 양 측면의 하측에 형성될 수 있다.
상기 제1 전극부(15)는 상기 제1 바디(11)의 양 측면에 형성된 외부전극(12) 상에 형성될 수 있다.
상기 제2 전극부(25)는 상기 탄탈 커패시터(20)의 상기 제2 바디(21)의 타 측면의 일부에 형성될 수 있으며, 상기 타측면의 하측에 형성될 수 있다.
상기 제2 전극부(25)는 상기 탄탈 와이어(21)가 노출된 상기 제2 바디의 일 측면에 대향하는 면에 형성될 수 있다.
상기 제1 및 제2 전극부(15, 25)는 각각 상기 적층 커패시터 및 탄탈 커패시터에 형성된 면의 하측에 형성될 수 있다.
상기 제1 전극부(15)는 솔더 페이스트로 형성될 수 있다.
상기 제1 전극부는 솔더 페이스트로 형성됨으로써, 상기 적층 커패시터의 외부전극과 접합력 및 특성 변화를 최소화하여 단자 연결을 향상시킬 수 있다.
상기 제2 전극부(25)는 수지 전극일 수 있다. 상기 제2 전극부는 베이스 수지 및 상기 베이스 수지에 분산된 도전성 분말을 포함할 수 있다.
상기 제2 바디는 최외곽에 은(Ag)을 포함하는 음극층을 포함하므로, 상기 제2 바디의 표면과 접합력 향상을 위하여, 상기 도전성 분말은 은(Ag) 입자 일 수 있다.
또한 상기 도전성 수지 페이스트는 도전성 금속으로서 구리(Cu)를 포함할 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 베이스 수지는 열경화성 수지일 수 있으며, 예를 들어 에폭시 수지를 사용할 수 있다.
도 4는 본 개시의 일 실시 형태에 따른 복합 전자부품의 단면도이다.
도 4를 참조하면, 상기 봉합재(30)는 적층 커패시터(10)와 탄탈 커패시터(20)를 둘러싸되 상기 제1 전극부(15) 및 제2 전극부(25)의 일부가 노출되도록 형성된다.
상기 봉합재(30)는 적층 커패시터(10)와 탄탈 커패시터(20)가 외부 환경으로부터 보호되도록 하며, 주로 에폭시나 실리카 계열의 EMC 등으로 구성되나, 이에 한정되는 것은 아니다.
상기 봉합재(30)은 적층 커패시터(10)와 탄탈 커패시터(20)가 결합된 하나의 부품으로 구현되도록 할 수 있다.
본 개시의 일 실시형태에 따르면 상기 적층 커패시터(10)와 탄탈 커패시터(20)는 수평 방향으로 인접하여 배치되어 실장시 수직 실장 되며, 병렬로 연결된다.
상기 적층 커패시터(10)의 제1 바디(11)의 양측면을 연결하는 일 면과 상기 탄탈 커패시터(20)의 제2 바디(21)가 마주보도록 배치될 수 있다.
상기 적층 커패시터와 탄탈 커패시터의 절연을 위하여, 본 개시의 복합 전자부품은 상기 적층 커패시터와 상기 탄탈 커패시터 사이에 배치되는 절연층(미도시)을 포함할 수 있다.
상기 절연층(140)는 절연 특성을 나타낼 경우 특별히 제한되지 않으며, 세라믹계 재료 등의 절연성 재료를 사용하여 제작될 수 있다.
이하, 본 개시에 의한 복합 전자부품의 실장기판에 대하여 설명한다.
도 5는 본 개시의 일 실시 형태에 따른 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
상기 적층 커패시터 및 상기 탄탈 커패시터의 단자를 인출하기 위하여, 양극 부분 및 음극부분의 적층 커패시터의 외부전극에 제1 전극부(15)가 형성될 수 있으며, 상기 탄탈 커패시터의 제2 바디에 제2 전극부(25)가 형성될 수 있다.
상기 봉합재(30)는 상기 제1 및 제2 전극부(15, 25)의 일부가 노출되도록 상기 적층 커패시터(10) 및 상기 탄탈 커패시터(20)를 둘러싼다.
도 5를 참조하면, 본 개시의 또 다른 실시형태에 따른 복합 전자부품의 실장 기판(200)은, 상부에 전극 패드(222, 223, 224)를 갖는 인쇄회로기판(210)과 상기 인쇄회로기판(210) 위에 설치된 복합 전자부품(100) 및 상기 전극 패드(222, 223, 224)와 상기 복합 전자부품(100)을 연결하는 솔더(230)를 포함한다.
본 실시 형태에 따른 복합 전자부품의 실장 기판(200)은 복합 전자부품(100)이 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 형성된 2개 이상의 전극 패드(222, 223, 224)를 포함한다.
상기 전극 패드(222, 223, 224)는 상기 복합 전자부품의 제1 전극부(15)와 제2 전극부(25)가 연결된 단자가 연결된 제1 전극 패드(222) 및 다른 하나의 제1 전극부(15)와 탄탈 와이어와 연결된 양극 단자와 연결되는 제2 전극 패드(223, 224)를 포함한다.
상기 적층 커패시터의 음극 부분인 제1 전극부 및 제2 전극부는 제1 전극 패드에 연결되며, 상기 적층 커패시터의 양극 부분인 제1 전극부 및 탄탈 와이어가 연결된 단자는 제2 전극 패드에 연결된다.
이때, 복합 전자부품의 상기 제1 전극부(15), 제2 전극부(25) 및 탄탈 와이어가 연결된 단자는 각각 제1 전극 패드(222) 및 제2 전극 패드(223, 224) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기 복합 전자부품에 대한 구체적인 설명은 상술한 본 개시의 일 실시 형태에 따른 복합 전자부품의 특징과 동일하므로 여기서는 생략하도록 한다.
본 개시는 상술한 실시형태 및 첨부된 도면에 의해 제한되는 것이 아니며 첨부된 청구범위에 의해 제한하고자 한다.
따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.
10: 적층 커패시터 11: 제1 바디
12: 외부전극 15: 제1 전극부
20: 탄탈 커패시터 21: 제2 바디
25: 제2 전극부 22: 탄탈 와이어
30: 봉합재 100: 복합 전자부품
200: 실장기판 210: 인쇄회로기판
222, 223, 224: 전극 패드 230: 솔더

Claims (16)

  1. 제1 바디 및 상기 제1 바디의 양 측면에 형성된 외부전극을 포함하는 적층 커패시터;
    제2 바디 및 상기 제2 바디의 일 측면으로 노출된 탄탈 와이어를 포함하며, 상기 적층 커패시터와 인접하여 배치된 탄탈 커패시터;
    상기 외부전극과 전기적으로 연결된 제1 전극부;
    상기 제2 바디와 전기적으로 연결된 제2 전극부; 및
    상기 적층 커패시터 및 상기 탄탈 커패시터를 둘러싸되, 상기 제1 전극부 및 상기 제2 전극부의 일부가 노출되도록 형성된 봉합재;를 포함하고,
    상기 제1 전극부는 상기 제2 전극부와 상이한 재질로 구성되며, 상기 제2 전극부는 수지 전극이고,
    상기 제2 바디는 베이스 수지 및 상기 베이스 수지에 분산된 도전성 분말을 포함하고, 상기 제2 바디 내 포함되는 도전성 분말 및 베이스 수지는 상기 제2 바디와 직접 연결되는 제2 전극부 내 포함되는 도전성 분말 및 베이스 수지와 동일한 것이고, 상기 외부전극 내 포함되는 금속은 상기 외부전극과 직접 연결되는 제1 전극부 내 포함되는 금속과 동일한, 복합 전자부품.
  2. 제1항에 있어서,
    상기 적층 커패시터와 상기 탄탈 커패시터 사이에 배치되는 절연층;을 포함하는 복합 전자부품.
  3. 제1항에 잇어서,
    상기 제1 전극부는 솔더 페이스트로 형성된 복합 전자부품.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제2 바디는 표면에 은(Ag)을 포함하는 음극층이 형성된 복합 전자부품.
  7. 제1항에 있어서,
    상기 제1 전극부는 상기 적층 커패시터의 양측면의 일부에 형성된 복합 전자부품.
  8. 제1항에 있어서,
    상기 제2 전극부는 상기 탄탈 커패시터에서 상기 제2 바디의 타 측면의 일부에 형성된 복합 전자부품.
  9. 상부에 전극 패드를 갖는 인쇄회로기판;
    상기 인쇄회로기판 위에 설치되며, 제1 바디 및 상기 제1 바디의 양 측면에 배치된 외부전극을 포함하는 적층 커패시터, 제2 바디 및 상기 제2 바디의 일 측면으로 노출된 탄탈 와이어를 포함하며, 상기 적층 커패시터와 인접하여 배치된 탄탈 커패시터, 상기 외부전극 상에 배치된 제1 전극부, 상기 제2 바디의 타 측면에 배치된 제2 전극부 및 상기 적층 커패시터 및 상기 탄탈 커패시터를 둘러싸되, 상기 제1 전극부 및 상기 제2 전극부의 일부가 노출되도록 형성된 봉합재를 포함하고, 상기 제1 전극부는 상기 제2 전극부와 상이한 재질로 구성되며, 상기 제2 전극부는 수지 전극이고, 상기 제2 바디는 베이스 수지 및 상기 베이스 수지에 분산된 도전성 분말을 포함하고, 상기 제2 바디 내 포함되는 도전성 분말 및 베이스 수지는 상기 제2 바디와 직접 연결되는 제2 전극부 내 포함되는 도전성 분말 및 베이스 수지와 동일한 것이고, 상기 외부전극 내 포함되는 금속은 상기 외부전극과 직접 연결되는 제1 전극부 내 포함되는 금속과 동일한, 복합 전자부품; 및
    상기 전극 패드와 노출된 상기 제1 및 제2 전극부를 연결하는 솔더;를 포함하는 복합 전자부품의 실장기판.
  10. 제9항에 있어서,
    상기 적층 커패시터와 상기 탄탈 커패시터 사이에 배치되는 절연층;을 포함하는 복합 전자부품의 실장기판.
  11. 제9항에 잇어서,
    상기 제1 전극부는 솔더 페이스트로 형성된 복합 전자부품의 실장기판.
  12. 삭제
  13. 삭제
  14. 제9항에 있어서,
    상기 제2 바디는 표면에 은(Ag)을 포함하는 음극층이 형성된 복합 전자부품의 실장기판.
  15. 제9항에 있어서,
    상기 제1 전극부는 상기 적층 커패시터의 양측면의 일부에 형성된 복합 전자부품의 실장기판.
  16. 제9항에 있어서,
    상기 제2 전극부는 상기 탄탈 커패시터에서 상기 제2 바디의 타 측면의 일부에 형성된 복합 전자부품의 실장기판.
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