JP2012522382A - 低いｅｓｌおよびｅｓｒを有するリード付き多層セラミックキャパシタ - Google Patents

Abstract

少なくとも１つのチップを備えており、平行かつ間隔を空けた関係の複数の第１の卑金属プレートと、平行かつ間隔を空けた関係の複数の第２の卑金属プレートとを備えており、前記第１のプレートおよび前記第２のプレートが交互に配置されている多層セラミックキャパシタ。誘電体が、前記第１の卑金属プレートと前記第２の卑金属プレートとの間に位置しており、第１の熱膨張係数を有している。第１の末端部が、前記第１のプレートに電気的に接続し、第２の末端部が、前記第２のプレートに電気的に接続している。リードフレームが、前記末端部へと取り付けられ、前記末端部に電気的に接続し、リードフレームは、前記第１の熱膨張係数よりも大きい第２の熱膨張係数を有する。リードフレームは、非鉄材料である。
【選択図】図１

Description

関連出願
本出願は、本明細書に組み込まれる２００９年３月２６日に出願の係属中の米国仮出願第６１／１６３，４９６号に基づく優先権を主張する。

本発明は、多層セラミックキャパシタにおいて、非鉄合金をリードフレーム材料としての使用に関する。

電子デバイスのサイズ縮小の傾向が続くにつれて、電気的性能および機械的ロバスト性を向上させ、かつ各々の構成部品の効率を改善するニーズが、ますます重要になる。より能動的な素子の多くと同様に、キャパシタの性能および効率も重要である。

キャパシタの非効率性は、回路の性能に悪影響を及ぼすだけでなく、印加される電圧および電流に起因する熱の発生の増加によって生じる熱の管理の問題にも悪影響を及ぼす。電子デバイスのサイズを小さくすることが常に望まれているため、部品の製造者においては、性能を維持しまたは向上させつつ部品のサイズを最小にすることがますます求められるようになってきている。

本発明の主題である多層セラミックキャパシタ（Multi-layered Ceramic Capacitor、ＭＬＣＣ）も、広く使用されており、多くの他の種類のキャパシタと比べて性能が優れているがゆえに、サイズの最小化が強く求められている。

静電容量と、電極の重なり合いと、有効厚さとの間の関係が、式１で与えられる。
Ｃ＝ε_０ε_ｒＡＮ／ｔ （式１）
ここで、
Ｃ＝静電容量（Ｆ）であり、
ε_０は、自由空間の誘電率である定数であって、８．８５４×１０^−１２（Ｆ／ｍ）に等しく
ε_ｒ＝誘電体の誘電率であり、
Ａ＝有効な電極の重なり合いの面積（ｍ^２）であり、
Ｎ＝有効電極の数であり、
ｔ＝有効厚さ（ｍ）である。
式１から、特有の誘電率を有する任意の誘電体において、面積（Ａ）を大きくし、有効厚さ（ｔ）を小さくし、層の数（Ｎ）を増やし、あるいはこれらの何らかの組み合わせによって、静電容量を大きくすることができることが容易に分かる。

キャパシタの重なり合いの面積を大きくすることは、一般に、キャパシタの長さおよび幅を大きくすることによって達成できるが、必然的に、キャパシタを取り付けるために必要なパッドサイズの面積が大きくなってしまう。これは、小型化に関する努力に反する。

有効厚さｔを小さくすることは、誘電体の耐絶縁破壊電圧および使用される製造プロセスなど、実施上の考慮事項によって制限される。したがって、厚さを小さくすると、ＭＬＣＣの定格電圧が低くなり、これは望ましくない。

層の数を増やすと、垂直方向の寸法において最終的な部品の厚さが増し、これも望ましくない。さらに、垂直軸においてキャパシタに追加することができる層の数に関して、経済的な限界が存在する。リードフレームの使用によって電気的に接続される２つ以上のキャパシタの重ね合わせを考慮することが、より経済的となる可能性がある。また、基板のたわみの際にＭＬＣＣに加わる引張応力を小さくするために、単独のチップにリードを取り付けることが望ましい用途も存在する。典型的には、単独のチップが、業界において「表面実装」として知られているプロセスで、基板へと直接取り付けられる。

高性能なキャパシタを選択する場合、用途に合った最適な電気的性能をもたらすキャパシタを特定することが必要である。低いＥＳＲおよび低いＥＳＬが、電気負荷のもとで、電気エネルギの熱への変換が最小限になり、結果として電力の損失が最小になるがゆえに望ましい。ＭＬＣＣにおいては、誘電体材料が重要な因子である。Ｘ７ＲおよびＸ５Ｒ（ＥＩＡの呼称）などといったクラス２の強誘電体材料が、高い誘電率を有しており、ＡＣ電圧が印加されたときに移動するドメインを含んでいる。これが、ドメイン壁熱損失につながり、ドメインを持たない常誘電体であるクラス１のＣ０Ｇ誘電体と比べてさらなる懸念の原因である。クラス１の種類に属する材料の誘電率ははるかに低いため、多くの用途において、設計者は、所望の静電容量を達成するためにクラス２の誘電体を使用しなければならない。図１に示されるように２つ以上のキャパシタをリードフレームに積層することによって、同じ回路基板のパッドサイズを使用しながら、静電容量を２倍にすることができる。リードフレームおよびリードフレームへの接続は、積層キャパシタの制約部分であり、この手法における非効率性の原因である。

セラミックキャパシタが、設計者にとって利用可能な多数のキャパシタの設計のうちの一種類である。セラミックキャパシタの１つの物理的特性は、圧縮応力の印加に対してはきわめて丈夫であるが、引張荷重のもとでは比較的弱いことにある。これは、キャパシタが非剛性の基板（ガラス繊維とエポキシとの複合材料から作られ、業界においてＦＲ−４シリーズ、Ｇ−１０シリーズ、およびＣＥＭ−１〜４シリーズ、などとして一般に知られている典型的な積層回路基板など）に取り付けられる場合に、設計者が取り組まなければならない重要な物理的特徴となる。セラミックキャパシタがこれらの非剛性の基板に取り付けられるとき、基板のたわみの際にセラミックに生じる力が問題になり、キャパシタの本体に生じる引張力に起因して、キャパシタに割れまたは破損が生じる可能性がある。

基板のたわみに起因してセラミックキャパシタの本体に生じる応力を最小にするために利用することができる設計上の１つの選択肢は、基板のたわみを実際に吸収してセラミックキャパシタの本体に生じる引張応力を最小にするリードを、キャパシタに追加することである。これらのリードは、キャパシタの末端部との相性がよい表面の仕上げを有する導電性材料から製作され、リードをキャパシタの末端部へと取り付けるために使用される材料は、業界において通常ははんだと称され、Ｓｎ／Ｐｂ主体の合金や、Ｓｎ／Ａｇ／Ｃｕ（ＳＡＣ）合金などの鉛（Ｐｂ）を含まないはんだや、リード取り付けプロセスに合った容認可能な工程を提供する他の合金であってもよい。

リードフレームの材料を検討するとき、素子が温度サイクルにさらされるときにキャパシタが常に圧縮の状態にあるように、理想的にはセラミックよりも小さい熱膨張係数（Coefficients of Thermal Expansion, ＣＴＥ）を有する材料を使用しなければならないことが、この技術分野において教示されている。これらの物理的特性に合致するいくつかの好ましい合金が存在する。業界において一般的なそのような合金は、おおむね４２％のＮｉおよび５８％のＦｅで構成される４２合金として知られるＮｉ／Ｆｅ合金である。ニッケル、鉄、およびコバルトで構成されるＫｏｖａｒ（登録商標）が、もう１つの一般的な選択肢である。４２合金が、Ｋｏｖａｒ（登録商標）合金よりも経済的であるため、好ましい材料である。米国特許第６，３１０，７５９号および第６，５２３，２３５号は、セラミックよりも低いＣＴＥゆえに４２合金の使用が好ましいことを説明している。米国特許第６，０８１，４１６号は、セラミックのＣＴＥがリードフレームよりも２５％大きい必要があると述べている。さらに、これらの特許は、部品が−５５℃〜＋１５０℃の温度範囲で動作できることの重要性を認定している。−５５℃〜＋１５０℃の温度範囲で動作できることは、一般に認められた電子機器の工業規格である。なお、この規格には、個々の製品の用途に応じて、−５５℃〜＋１２５℃または−４０℃〜＋１５０℃などといったいくつかの態様が存在する。

Ｎｉ／Ｆｅ合金は、好都合な機械的特性を提供するが、それらの磁気的性質および低い導電性は、内在する電気的欠点である。これらの材料の低い導電性および磁気的性質の両者は、キャパシタの性能の最適化にとって不利である。

以上から理解されるとおり、キャパシタの性能の改善がますます必要とされてきている。そのような改善が、本明細書において提供される。

本発明の目的は、改善されたＭＬＣＣを提供することにある。

より具体的には、本発明の目的は、ＥＳＬおよびＥＳＲがより小さいＭＬＣＣを提供することにある。

本発明の格別の利点は、より多くの静電容量を、全体として改善された電気的特性とともにキャパシタの搭載に必要な面積を増やすことなく提供できる点にある。

理解されるとおり、これらの利点および他の利点が、多層セラミックキャパシタにおいてもたらされる。キャパシタが、平行かつ間隔を空けた関係の複数の第１の卑金属プレートと、前記第１のプレートと交互に配置されている平行かつ間隔を空けた関係の複数の第２の卑金属プレートとを備えている少なくとも１つのチップを有している。誘電体が、第１の卑金属プレートと第２の卑金属プレートとの間に位置している。第１の末端部が、前記第１のプレートに電気的に接続し、第２の末端部が、前記第２のプレートに電気的に接続し、第１の熱膨張係数を有する多層セラミックキャパシタが形成されている。リードフレームが、前記末端部へと取り付けられ、前記末端部に電気的に接続し、リードフレームは、前記第１の熱膨張係数よりも大きい第２の熱膨張係数を有する。リードフレームは、非鉄材料である。

リード付きＭＬＣＣキャパシタの部分切断の概略側面図である。 リード付きＭＬＣＣキャパシタの概略斜視図である。 本発明の一実施形態の概略斜視図である。 本発明の一実施形態の概略側面図である。 本発明の一実施形態の概略側面図である。 基板のたわみのデータを示すグラフである。 基板のたわみのデータを示すグラフである。 ＥＳＬの結果を示すグラフである。 ＥＳＲの結果を示すグラフである。 電流の関数としての温度の結果を示すグラフである。 本発明に係る２チップ構成の２２μＦ、定格５０Ｖのキャパシタについて、信頼性試験の結果を示すグラフである。 本発明に係る２チップ構成の２２μＦ、定格５０Ｖのキャパシタについて、信頼性試験の結果を示すグラフである。 本発明に係る２チップ構成の２２μＦ、定格５０Ｖのキャパシタについて、信頼性試験の結果を示すグラフである。 本発明に係る２チップ構成の２２μＦ、定格５０Ｖのキャパシタについて、信頼性試験の結果を示すグラフである。 本発明に係る２チップ構成の２２μＦ、定格５０Ｖのキャパシタについて、信頼性試験の結果を示すグラフである。 本発明に係る２チップ構成の２２μＦ、定格５０Ｖのキャパシタについて、信頼性試験の結果を示すグラフである。 本発明に係る２チップ構成の２２μＦ、定格５０Ｖのキャパシタについて、信頼性試験の結果を示すグラフである。 本発明に係る２チップ構成の２２μＦ、定格５０Ｖのキャパシタについて、信頼性試験の結果を示すグラフである。 本発明に係る２チップ構成の２２μＦ、定格５０Ｖのキャパシタについて、信頼性試験の結果を示すグラフである。 本発明に係るチップ積層体の概略斜視図である。 本発明に係るチップ積層体の概略斜視図である。 貫通穴（Leaded Through-hole）を介して引き出されたリードを示す本発明の一実施形態の概略斜視図である。 リードによる表面実装を示す本発明の一実施形態の概略斜視図である。

本発明は、ＭＬＣＣにおける改善に関し、とくにはリード付き（Leaded）卑金属電極（Base Metal Electrode、ＢＭＥ）ＭＬＣＣにおける改善に関する。より具体的には、本発明は、卑金属ＭＬＣＣにおいて鉄またはニッケルを含まない非鉄リードフレーム材料を使用することに特に関連する。

本発明では、非鉄合金、好ましくは、リン青銅（Phosphor Bronze）を性能向上リードフレーム材料として利用する。この性能向上リードフレーム材料は、リード付きＢＭＥキャパシタをより効率的に、より高い電力レベルで、より高い容量密度で、より過酷な環境において動作させることを可能にする一方で、現代の電子製品において常に求められる設計および環境面の要求を満たす機械的ロバスト性を提供する。キャパシタの構造および電子的な改善が、この技術分野における予想とは正反対である。

リード付きＢＭＥ ＭＬＣＣ積層キャパシタが、図１に示されている。図１において、リード付きＢＭＥ ＭＬＣＣ積層キャパシタ１が、下側チップ２および上側チップ３を有する２チップの積層体を備えている。ここでいう「下側」および「上側」は、説明を便宜的に行うために用いられた相対的な用語であり、これに限定されるものではない。各々のチップが、反対側の末端部を終端とする交互の卑金属電極（ＢＭＥ）プレートを有している。プレート４が、一方の極性の末端部８を終端とし、プレート５が、反対の極性の反対側の末端部７を終端としている。チップが、はんだまたは導電性接着剤１０によってリードフレーム９に取り付けられている。リード付きＢＭＥ ＭＬＣＣ積層キャパシタは、少なくとも１つのＭＬＣＣを備えることができ、あるいは上下に積み重ねられた複数のＭＬＣＣを備えることができる。積層体におけるＭＬＣＣの数は、２００にものぼることができるが、２〜２０が最適である。積層体ごとのチップは、例えば１〜５０個であり、より好ましくは２〜１０個であるような多数の積層体を一列に配置し、同じリードフレームに収容することができる。

プレートは、卑金属電極プレートである。とくに好ましいプレートは、ニッケルを含んでいるが、基本的にニッケルからなるプレートが、最も好ましい。

別の実施形態が、図１Ａに示されている。図１Ａにおいては、リード付きＭＬＣＣキャパシタ２０が、リードフレーム２３および２４の間に３つの上側チップ２１および３つの下側チップ２２を有する２×３の配置にて配置された６個のチップを備えている。

図１Ｂが、本明細書において使用される命名法を説明する本発明の実施形態を示す図である。キャパシタが、足１９などによって取り付けられる表面に対して垂直な方向が、「ｎ」で指し示されており、積層体（Stack）と称される。積層体の数が、「ｍ」と指し示されている。したがって、複数チップのキャパシタは、「ｎ×ｍのアレイ」と称される。説明の目的のために、図１Ｂは、２×３のアレイを示している。

図１Ｃが、本発明の一実施形態を示している。図１Ｃにおいては、キャパシタ４０が、内部のプレートが基板４２に対して垂直になるように配置されたチップ４１の１×ｍのアレイを備えている。第１のリード４３が、アレイの、基板に最も近い表面において取り付けられ、第２のリード４４が、基板から最も遠い表面に取り付けられている。リードフレームのアーム４５および４６は、図１Ｄに示されているような挿入リード（Through Lead）であってもよく、あるいは、表面実装のためのリード足４７および４８を形成するように成形されてもよい。

リードフレームを、導電エポキシ、はんだ、または他の導電接合技術のいずれかを使用することによってＭＬＣＣへと貼り付けることができる。この場合、鉛を含まないはんだ合金が好ましい。とくに好ましいはんだ合金は、約９１〜９２重量％のＳｎおよび約８〜９重量％のＳｂを含み、より好ましくは約９１．５％のＳｎおよび約８．５％のＳｂを含む。Ｐｂ／Ｓｎはんだも使用することができるが、Ｐｂを含むはんだを用いないことが、当業界において好ましいとされている。この発明のための好ましいリードフレーム材料は、銅であるバルク材料と、亜鉛、スズ、およびリンである残りの部分とを有するリン青銅材料である。

ＭＬＣＣキャパシタの電気的性能が、機械的ロバスト性（Mechanical Robustness）を維持または向上させつつ改善されている。好ましいリードフレーム材料は、リン青銅、真ちゅう、銅、および銅合金であり、いずれもＮｉおよびＦｅ材料を含まない。これらの材料は、熱の変化に対して部品を脆弱にすると考えられる高いＣＴＥのゆえに、ＭＬＣＣの用途における使用には不適切であると考えられてきた。

リン青銅は、一般的に、おおむね８０％以上が銅であるバルク材料で構成され、合金の残りの部分を亜鉛、スズ、およびリンが構成している。これらの材料は、いずれもＮｉ／Ｆｅ合金よりも高い導電性を有しており、非磁性でもあって、低減されたＥＳＬおよびＥＳＲをもたらす。１９４合金などの銅主体の合金は、電子産業においてコストおよび導電性ならびに組み立てプロセスとの互換性が重要であるリードフレーム材料として一般的に使用されている。ベリリウム銅（ＢｅＣｕ）合金も、その優れた適合性のゆえに、半導体リードの取り付けに幅広く使用されている。高いＣＴＥゆえに、これらの材料のいずれも、ＭＬＣＣのリードフレーム部品として好ましいとは考えられてこなかった。

典型的なセラミック誘電体は、約８×１０^−６〜約１２×１０^−６μｍ／ｍ℃のＣＴＥを有しており、チタン酸バリウムで約１０×１０^−６μｍ／ｍ℃である。末端部を有する多層キャパシタに取り入れられたとき、結果としてこれらの複合材料のＣＴＥの範囲は、典型的には６×１０^−６μｍ／ｍ℃〜１４×１０^−６μｍ／ｍ℃に高まる。４２合金が、約５．３×１０^−６μｍ／ｍ℃のＣＴＥを有するため、この技術分野において好ましいリードフレーム材料と称される。リン青銅は、約１７．８×１０^−６μｍ／ｍ℃というＣＴＥを有する。ベリリウム銅合金は、約１６．７×１０^−６μｍ／ｍ℃というＣＴＥを有する。１９４合金は、１６．３×１０^−６μｍ／ｍ℃というＣＴＥを有する。ＭＬＣＣのＣＴＥよりも大きいＣＴＥを有するリード材料を使用することは、当技術分野の技術に反すると考えられる。まったく対照的に、本発明においては、好ましいＣＴＥは、ＭＬＣＣのＣＴＥよりも少なくとも２×１０^−６μｍ／ｍ℃高い。さらにより好ましくは、本発明においては、ＣＴＥがセラミックのＣＴＥよりも少なくとも４×１０^−６μｍ／ｍ℃高い。これは、リードフレームのＣＴＥがセラミックのＣＴＥよりも低く、好ましくははるかに低いことを必要とする本技術分野の教示とまったく対照的である。

ケースサイズが２２２０であり、ニッケル電極を備えているＸ７ＲのＭＬＣＣ ２２μＦ ５０Ｖキャパシタを、１フレームにつき２つで、上述の種々の合金で作られたリードフレーム（）へと同じ材料および方法ではんだ付けし、基板のたわみ試験を実施した。結果が図２に示されている。これらのすべての場合において、ＡＥＣ Ｑ−２００のやり方にもとづき、標準的なＦＲ−４回路基板のたわみにおいて、静電容量が２％低下したときに不良とした。図２は、３０個のサンプルにおけるそれら不良の割合を基板のたわみの大きさと対比させたワイブルプロットを示している。リン青銅（○）が、基板たわみ試験の結果にもとづいて、好ましいリードフレーム材料として選択された。リン青銅は、キャパシタの電気的性能を向上させる。さらに、試験データは、リン青銅が、当技術分野の予想とは反対で優れた機械的ロバスト性をもたらすことを示している。さらに図２は、２つの異なる非鉄合金（具体的には、ＣＵ１９４（◇）およびＢｅＣｕ（□））のたわみの比較を示している。この比較は、リン青銅がリードフレーム材料として使用されたときに、優れた基板のたわみが達成されることを示している。さらに、ＢｅＣｕおよびＣｕ１９４の両者も、直接的な表面実装またはＦｌｅｘ Ｔｅｒｍ技術と比べたとき、改善されたたわみ性を提供することが分かる。図２のデータは、部品が耐えられる基板のたわみの大きさに対する種々のリードフレーム合金の影響を実証している。リン青銅が、明らかに優れたたわみ性を示している。

図３は、図２に関して示されたとおりに作製された３つのキャパシタの比較を示している。１つのキャパシタは、リードフレームを持たない表面実装の素子（○）である。第２のキャパシタ（□）は、CARTS USA 2009 Proceedings、March 2009、Jacksonville, FL「Flexible Termination - Reliability in Stringent Environments」に開示のとおりの可撓性ポリマー末端部であるＫｅｍｅｔ社のＦＴ Ｃａｐ末端部を使用している。第３のキャパシタ（◇）は、本発明のリン青銅リードフレームを利用している。標準的な表面実装のＭＬＣＣと、リン青銅のリードフレームで取り付けられたＭＬＣＣと、変形性のあるポリマー終端を使用した同じＭＬＣＣの設計とを比較した基板たわみ比較データが提示されている。リン青銅のリードフレームについては、優れた性能であることが分かる。

図７ａ、図７ｂ、および図７ｃは、リン青銅のリードフレームを有するリード付き卑金属電極ＭＬＣＣキャパシタについて、高温での１０００時間の長期環境試験にさらされたときのロバスト性を示している。図７ａが、１００個のサンプルに対して１２５℃で定格電圧の２倍の１００Ｖを印加した後１０００時間までの種々の時間間隔において、許容可能な低温（室温）ＩＲ（絶縁抵抗）を示している。図７ｂは、図７ａと同じ試験条件の後の許容可能な高温（１２５℃）ＩＲを示している。図７ｃは、１０００時間まで定格電圧５０Ｖで８５℃および８５％の相対湿度で１００個のサンプルを試験した後の許容可能な低温ＩＲを示している。図７ｄ、図７ｅ、および図７ｆは、３０個のサンプルについて、−５５℃から＋１５０℃までの温度の間、２０秒未満の移行時間で３００サイクルの熱衝撃試験の後において、静電容量、誘電正接（ＤＦ）、およびＩＲがそれぞれ許容範囲にあり、電気的性能が優れていることを示している。図７ｇ、図７ｈ、および図７ｉは、１００個のサンプルについて、−５５℃から＋１５０℃までの１５℃／分の温度勾配および各温度での３０分間の滞留の１０００サイクルの熱サイクリングの後の優れた性能、ならびに許容範囲にある静電容量、ＤＦ、およびＩＲをそれぞれ実証している。これらの結果は、リン青銅のリードフレームの機械的ロバスト性が、キャパシタをＣＴＥの不整合に起因する損傷に係る致命的な電気的故障とは無縁にしていることを、明らかに証明している。この機械的ロバスト性は、非鉄材料のＣＴＥにもとづく予想とは反対である。

リードフレーム材料として用いるためにリン青銅を選択することの最も重要な利点は、そのような非鉄のリードフレームが鉄系のリードフレームに対して有するより低いＥＳＬおよびＥＳＲ特性という予想外の電気的な利点にある。

電源からのデジタル回路の論理ゲートは、絶えずオンおよびオフを行っている。各サイクルにおいて、電流がスイッチング速度に比例した速度で引き出される。高いスイッチング速度では、電流がパッケージのインダクタンスと相互作用し、回路に電圧スパイクまたは雑音を生じさせる。スイッチング速度が増すにつれ、電流も多くなり、したがってより大きな電圧スパイクが引き起こされる。これらのスパイクが、回路においてスイッチングエラーを引き起こし、系の性能を低下させる可能性がある。

過渡電流またはインダクタンスに起因して回路に生じる電圧は、式２によって定められる。
Ｖ＝Ｌ（ｄｉ／ｄｔ） （式２）
ここで、
Ｖ＝電圧（単位はボルト）であり、
Ｌ＝インダクタンスであり、
ｄｉ＝電流の変化であり、
ｄｔ＝時間の変化である。

この同じ関係が、高速でスイッチングする負荷を有する電源においても見られる。負荷が電源に加わるとき、電流の流入が、負荷をまたいだ電圧を維持するために系に存在する。系にインダクタンスが存在するため、インダクタンスによって電流が妨げられ、負荷をまたいで電圧低下が生じる。デカップリングキャパシタが、負荷をまたぐ電圧低下がないように流入電流を一時的に供給するために、負荷の近くに使用される。理想的なキャパシタは、短い時間で無限の量の電流を供給することができるが、ＥＳＲの検討は除いても、関連のインダクタンスが電流を妨げ、デカップリングの有効性を制限する。したがって、この用途においては、低インダクタンスのキャパシタが好ましい。

系の雑音を減らすために、キャパシタがデカップリング用の回路に配置される。理想的には、キャパシタがインダクタンスを有しておらず、有効なデカップリングを達成することができる。現実には、キャパシタが自己インダクタンスを有し、したがって系のインダクタンスを増やすことになりうる。したがって、系に雑音を加えることがない低インダクタンスのキャパシタを選択する必要がある。

４２合金とリン青銅との間のインダクタンスの相違が、図４にグラフで示されている。４２合金のリードを有する市販の卑金属電極ＭＬＣＣを購入して試験し、結果を、４２合金のリードフレームおよびリン青銅のリードフレームを有する同じ値のＫｅｍｅｔ社のＭＬＣＣと比較した。リン青銅のリードフレームを使用することで、ＥＳＬが小さくなることが明らかに実証されている。さらに、４２合金のリードフレームを有する市販のＭＬＣＣ（Ａ）、４２合金のリードフレームを有する同じ値のＫｅｍｅｔ社のキャパシタ（Ｂ）、およびリン青銅のリードフレームを有する同じ値のＫｅｍｅｔ社のキャパシタ（Ｃ）のＥＳＬの結果も示されている。

キャパシタにおけるもう一つの重要なパラメータが、等価直列抵抗（Equivalent Series Resistance、ＥＳＲ）である。ＥＳＲは、電極、誘電体、末端部、およびメッキを含むすべての構成要素からの寄与を含むキャパシタ内のすべての損失の指標である。これらの損失は、材料の選択およびキャパシタの形状に依存して数桁も変化する可能性がある。ＥＳＲは、周波数の関数でもある。

ＥＳＲは、すべての電子デバイスにおいて熱の源である。いかなる抵抗損失も、破壊につながる熱によって消散させられる。リップル電流は、ＥＳＲの指標ではないが、ＥＳＲがどのようにキャパシタの熱特性に影響を及ぼすのかについての指標である。リップル電流の測定において、信号が、比較的大きいＡＣ電流によってキャパシタへと供給される。

キャパシタにおける電力損失は、下記の式３によって説明されるとおり、ＥＳＲおよび電流の直接的な関数である。
Ｐ_ｗｒ＝ｉ^２Ｒ （式３）
ここで、
Ｐ＝電力（単位はワット）であり、
Ｉ＝電流（単位はアンペア）であり、
Ｒ＝抵抗（単位はオーム）である。
式において電流が二乗されているため、電力損失は、電流の増加につれて急激に増加する。電力は熱によって消散させられるため、電流の増加がキャパシタにおける熱の高まりを引き起こすことを、容易に理解することができる。

したがって、加熱を軽減するためにＥＳＲが可能な限り小さいことが望ましい。

ＢＭＥキャパシタにおいて、４２合金のリードフレームと比べてリン青銅のリードフレームの抵抗が低いことが、図５にグラフによって示されている。４２合金のリードフレームを有する市場で入手可能なＭＬＣＣ（Ａ）、同じ４２合金のリードフレームで試験されたＫｅｍｅｔ社のキャパシタ（Ｂ）、およびリン青銅のリードフレームを有するＫｅｍｅｔ社のＭＬＣＣ（Ｃ）のＥＳＲ試験結果が示されている。

図６が、それぞれの種類のリードフレームについての温度上昇のプロットを示しており、表１が、各々の部品および各々の電流値において記録された温度を一覧にして示している。リードフレーム材料間のこれらのＥＳＬおよびＥＳＲの相違の影響を実証するために、静電容量の値は同じであるが、４２合金（Ａ）、リン青銅（Ｃ）、１９４銅（Ｂ）、およびベリリウム銅（Ｄ）から製作されたリードフレームを有している卑金属ＭＬＣＣキャパシタについて、リップル電流試験を実行した。電流を１００ｋＨｚで０アンペアから１０アンペアへと増加させ、温度の上昇をキャパシタ上の熱電対によって記録した。次いで、電流を５アンペア刻みで２５アンペアへと増加させる一方で、各部品の温度上昇を測定した。次いで、消散された熱を式３を使用して計算し、結果を表２に記録した。これらの試験は、図４に示されるとおりの低いＥＳＬおよび図５に示されるとおりの低いＥＳＲによってキャパシタの性能が向上し、結果として非鉄合金の使用によってより低い動作温度が可能になることを、明らかに示している。

図６が、キャパシタを試験基板へ取り付けるために使用される種々のリードフレーム材料に関して、電流負荷の増加につれてのキャパシタの温度上昇の比較を示している。予想されるとおり、４２合金のリードフレーム材料によるキャパシタが、４２合金が図５に示されるとおり最も高い抵抗率を示すという事実に起因して、最も大きな温度上昇を示している。リン青銅は、より低い抵抗率ゆえに、４２合金よりも大幅に少ない温度上昇を示している。１９４合金およびベリリウム銅（ＢｅＣｕ）合金の両者は、温度上昇が最も少なく、どちらもリン青銅または４２合金よりも低い抵抗率を有している。

本発明の一実施形態が、図８において説明される。図８においては、多数のチップ８０が、内部のプレートが平行であるように配置されている。共通の極性の末端部が、共通の面８１に位置している。別の実施形態が図９に示されており、チップ９０は、いくつかのプレートが隣接のチップと平行し、かつ他の隣接のチップと同一平面に位置するように積層されている。末端部は、９１として示されている。部品は、組み立てを容易にするように固定され、配置されている。

本発明の一実施形態が、図１０に示されている。図１０において、チップ１００がリードフレーム１０１の間にある。リードフレームに、回路基板のビアへと延びる挿入リード１０２が取り付けられている。

好ましい実施形態が、図１１に示されている。図１１においては、多数のチップ１１０が、２つの表面実装リードフレーム１１１の間で積層されている。

表１は、各異なるリードフレーム合金について、種々の電流レベルにおいてキャパシタについて測定された温度上昇を示している。いずれも非鉄合金であるリン青銅、１９４銅、およびベリリウム銅が呈する温度上昇は、４２合金よりも低い抵抗率の値に起因して、４２合金の温度上昇よりも大幅に低い。

表２は、各々のキャパシタについて、電力の式３を使用して計算した電力の消散（単位はワット）を示している。

本発明を、好ましい実施形態を参照して説明したが、これらの実施形態に限定されるものではない。当業者であれば、具体的には詳述されていないが、添付の特許請求の範囲においてさらに具体的に説明されるとおりの本発明の技術的範囲に包含されるさらなる実施形態および実施例を、実現できるであろう。

Claims (30)

1. 平行かつ間隔を空けた関係の複数の第１の卑金属プレート、
   前記第１のプレートと交互に配置されている、平行かつ間隔を空けた関係の複数の第２の卑金属プレート、
   前記第１の卑金属プレートと前記第２の卑金属プレートとの間の誘電体、
   複数の前記第１のプレートと電気的に接続した第１の末端部、及び
   複数の前記第２のプレートと電気的に接続した第２の末端部を有し、
   前記誘電体、前記プレート、前記第１の末端部、および前記第２の末端部からなる結果としての複合体が、第１の熱膨張係数を有する多層セラミックキャパシタを形成している少なくとも１つのチップと、
   前記第１の末端部に取り付けられ、前記第１の末端部に電気的に接続し、前記第１の熱膨張係数よりも大きい第２の熱膨張係数を有する第１のリードフレームと、
   前記第２の末端部に取り付けられ、前記第２の末端部に電気的に接続し、前記第１の熱膨張係数よりも大きい第３の熱膨張係数を有している第２のリードフレームとを備え、
   前記第１のリードフレームおよび前記第２のリードフレームの少なくとも一方が、非鉄材料である、多層セラミックキャパシタ。
2. 前記非鉄材料が、１９４銅、真ちゅう、ベリリウム銅、およびリン青銅からなるグループから選択される請求項１に記載の多層セラミックキャパシタ。
3. 前記非鉄材料が、リン青銅である請求項２に記載の多層セラミックキャパシタ。
4. 前記リン青銅が、少なくとも８０重量％の銅を含んでいる請求項３に記載の多層セラミックキャパシタ。
5. 前記リン青銅が、亜鉛、スズ、およびリンをさらに含んでいる請求項４に記載の多層セラミックキャパシタ。
6. 前記卑金属プレートが、ニッケルを含んでいる請求項１に記載の多層セラミックキャパシタ。
7. 前記卑金属プレートが、基本的にニッケルからなる請求項６に記載の多層セラミックキャパシタ。
8. 前記第２の熱膨張係数および前記第３の熱膨張係数の少なくとも一方が、前記第１の熱膨張係数よりも少なくとも２×１０^−６μｍ／ｍ℃だけ大きい請求項１に記載の多層セラミックキャパシタ。
9. 前記第２の熱膨張係数および前記第３の熱膨張係数の少なくとも一方が、前記第１の熱膨張係数よりも少なくとも４×１０^−６μｍ／ｍ℃だけ大きい請求項１に記載の多層セラミックキャパシタ。
10. 少なくとも第２のチップを備えている請求項１に記載の多層セラミックキャパシタ。
11. 少なくとも２つのチップ〜最大で２００個のチップを備えている請求項１０に記載の多層セラミックキャパシタ。
12. ５０個以下のチップを備えている請求項１１に記載の多層セラミックキャパシタ。
13. チップが前記第１のリードフレームと前記第２のリードフレームとの間で積層されている請求項１０に記載の多層セラミックキャパシタ。
14. 隣接するチップのプレートが、同一平面にない請求項１０に記載の多層セラミックキャパシタ。
15. 隣接するチップのプレートが、同一平面にある請求項１０に記載の多層セラミックキャパシタ。
16. 少なくとも１つのチップが、同一平面にプレートを有する隣接チップと、同一平面にプレートを有さない隣接チップとを有している請求項１０に記載の多層セラミックキャパシタ。
17. 前記チップが、ｎ×ｍのアレイに配置され、ｎが、積層されたチップの数を定める整数であり、ｍが、前記第１のリードフレームと前記第２のリードフレームとの間の積層体の数を定める整数である請求項１０に記載の多層セラミックキャパシタ。
18. 前記第１のリードフレームおよび前記第２のリードフレームが、１つ以下のチップによって隔てられている請求項１７に記載の多層セラミックキャパシタ。
19. 前記ｎ×ｍが、２００以下である請求項１７に記載の多層セラミックキャパシタ。
20. 前記ｎ×ｍが、５０以下である請求項１９に記載の多層セラミックキャパシタ。
21. 前記ｎが、２０以下である請求項１９に記載の多層セラミックキャパシタ。
22. 前記第１のリードフレームおよび前記第１の末端部が、はんだによって取り付けられている請求項１に記載の多層セラミックキャパシタ。
23. 前記はんだが、鉛を含まないはんだである請求項２２に記載の多層セラミックキャパシタ。
24. 前記はんだが、９１〜９２重量％のＳｎおよび８〜９重量％のＳｂを含む請求項２３に記載の多層セラミックキャパシタ。
25. 前記第１のリードフレームまたは前記第２のリードフレームの少なくとも一方に取り付けられた少なくとも１つの挿入リードをさらに備えている請求項１に記載の多層セラミックキャパシタ。
26. 前記第１の卑金属プレートが、前記挿入リードと平行である請求項２５に記載の多層セラミックキャパシタ。
27. 前記第１の卑金属プレートが、前記挿入リードに対して垂直である請求項２５に記載の多層セラミックキャパシタ。
28. 請求項１に記載のキャパシタが搭載された基板。
29. 前記第１の卑金属プレートが、前記基板に平行である請求項２８に記載の基板。
30. 前記第１の卑金属プレートが、前記基板に対して垂直である請求項２７に記載の基板。

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