KR101809121B1 - 대전력 세라믹커패시터 패키징장치 - Google Patents

대전력 세라믹커패시터 패키징장치 Download PDF

Info

Publication number
KR101809121B1
KR101809121B1 KR1020160057754A KR20160057754A KR101809121B1 KR 101809121 B1 KR101809121 B1 KR 101809121B1 KR 1020160057754 A KR1020160057754 A KR 1020160057754A KR 20160057754 A KR20160057754 A KR 20160057754A KR 101809121 B1 KR101809121 B1 KR 101809121B1
Authority
KR
South Korea
Prior art keywords
printed circuit
circuit board
ceramic capacitor
ceramic
thermally conductive
Prior art date
Application number
KR1020160057754A
Other languages
English (en)
Other versions
KR20170127295A (ko
Inventor
하재호
이승택
Original Assignee
세향산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세향산업 주식회사 filed Critical 세향산업 주식회사
Priority to KR1020160057754A priority Critical patent/KR101809121B1/ko
Publication of KR20170127295A publication Critical patent/KR20170127295A/ko
Application granted granted Critical
Publication of KR101809121B1 publication Critical patent/KR101809121B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

본 발명은 대전력 세라믹 커패시터를 병렬연결함에 있어 충격감쇄작용이 가능하고 둘 이상의 열전도성 패턴막층(L1,L4)이 형성된 인쇄회로기판(20)상에 세라믹 커패시터(22)를 장착하되 최소한의 열저항 및 최단의 전기통로를 통하여 좌우의 동부스(24)에 연결됨과 동시에 에폭시수지 등에 의한 몰딩을 하여서 기계적 충격을 줄여서 10개 이상의 세라믹 커패시터 어레이를 적층 제조할 수 있게 한 것이다.

Description

대전력 세라믹커패시터 패키징장치{PACKAGING APPARATUS FOR HIGH POWER CERAMIC CHIP CAPACITORS}
본 발명은 커패시터에 관한 것으로, 특히 대전력의 세라믹 커패시터를 비교적 저가에 제조할 수 있고 고온에서 신뢰성 높게 사용 가능하며 기계적 강도를 증가시킬 수 있도록 하는 대전력 세라믹커패시터 패키징장치에 관한 것이다.
수동부품 중에서 캐패시터는 직류 회로의 리플을 제거하는 디커플링 커패시터, 공진용으로 사용되는 공진 커패시터 등으로 다양하게 전자기기에 사용되고 있지만, 그의 소형화나 박막화가 쉽지는 않다.
그런데 커패시터중 다층 세라믹 칩 커패시터(MLCC: Multilayer Ceramic Chip Capacitor, 이하 '세라믹 커패시터' 또는 "MLCC'라 칭함)는 필요 정전용량과 내압은 그대로 유지하면서도 부피를 대폭 축소시킨 커패시터인 관계로, 최근 하이브리드나 전기 자동차 제조에 대한 기술개발에 부응하여 세라믹 커패시터의 수요가 늘어날 전망이며, 세라믹 커패시터의 고용량화에 대한 요구가 날로 증대되고 있는 실정이다.
세라믹 커패시터와 비견되는 상용의 폴리프로필렌 필름 직류(DC) 커패시터는 그 용량이 크고 리플 전류(ripple current)는 적은 장점이 있으나, 저온 동작(80℃)에만 적합한 단점이 있다.
요즈음 IT관련기기, AV기기, 자동차 및 산업용과 같은 다양한 분야에 채용되는 기기를 구성하는 주요회로부의 발열이 심해짐에 따라 커패시터 역시도 고온에서의 안정적인 고신뢰성을 요구하고 있는데, 폴리프로필렌 필름 직류(DC) 커패시터로는 그 요구를 충족시켜주지 못한다. 특히 전기 자동차의 회로부에 사용되는 커패시터는 150℃ 심지어는 175℃까지의 사용이 보증될 수 있어야 하므로 필름 직류커패시터의 사용이 애당초 배제된다.
이에 반해 세라믹 커패시터는 필름 직류 커패시터에 비해서는 단위 용량이 적고 리플전류도 큰 단점이 있지만, 낮은 유전손실과 정전용량의 안정성 등에서 우수한 전기적 특성을 가지며, 특히 고온에서도 열적 안정성이 우수한 장점이 있다. 세라믹 커패시터의 동작 가능한 온도범위는 -50~125℃까지로 광범위하고 최근에는 200℃까지도 안정적으로 동작되는 것이 개발되었다.
세라믹 커패시터가 고온에서의 안정적인 신뢰성을 확보할 수 있음과 아울러 소형화까지 가능하므로, 세라믹 커패시터(MLCC)를 저렴하게 고용량화시킬 수 있다면 다방면으로 사용될 수 있다.
세라믹 커패시터(MLCC)를 대용량화하기 위해선 이론적으로는 칩형태의 세라믹 커패시터(MLCC)들을 서로 병렬 연결하면 되는 것이다. 그런데 세라믹 커패시터의 고용량화를 위해 세라믹 커패시터들을 서로 병렬 연결함에 있어 현장 제작시 야기되는 문제들을 나열하면 아래와 같다.
① 진동 등에 의한 크랙 발생
② 온도편차에 따른 팽창계수의 불일치로 인한 크랙 발생
③ ①과 ②의 이유로 인한 사용 상의 한계(즉 2~10개 이내 병렬 사용가능)
이를 보다 구체적으로 설명하면, 도 1에서와 같이 PCB(2)상에 납땜(6)으로 고정된 다수의 세라믹 커패시터(4)들은 열이나 충격에 의해 크랙(8)이 쉽게 발생할 수 있다. 이는 세라믹 커패시터를 제조절차 중 소결공정 시에는 세라믹몸체의 칩 사이즈가 줄면서 휘어지거나 깨짐을 유발케 하는 스트레스도 받기 때문이다. 또 서라믹커패시터를 구성하는 금속제 단자나 금속제 리드선은 그와 접합되는 세라믹 몸체와의 열팽창율 차이로 인해 세라믹 몸체에 열 스트레스를 가하기 때문에 세라믹 커패시터가 깨지거나 금이 가게 되는 것이다.
세라믹 커패시터에서의 크랙 발생은 대전력 세라믹 커패시터의 제조 수율을 낮추고 제조단가는 높이는 요인으로 작용한다. 즉 고용량화를 위한 세라믹 커패시터의 제조단가는 세라믹 커패시터의 용량을 늘리기 위해 채용되는 세라믹 커패시터의 개수의 제곱에 비례해 결정되므로 용량을 늘일수도록 제조비용이 획기적으로 높아지게 된다.
도 1과 같은 세라믹 커패시터에서의 크랙 발생을 최소화하기 위해서 또 내열성 및 기계적 강도를 높이기 위해 기존 관련 업계에서는 도 2에서와 같이 PCB(10) 상에 납땜(15)으로 용접하여서 수직전극대 한쌍(12a)(12b)을 세우고, 한쌍의 수직전극대(12a)(12b) 사이에 세라믹 커패시터(14)를 이격 적층하여서 전기적으로 병렬 연결되게 한다.
하지만 도 2와 같은 기존의 방식은 세라믹 커패시터의 병렬 사용 개수가 2~10개로 제한되는 단점이 있다. 이는 10개를 초과하는 많은 개수의 세라믹 커패시터를 채용하면 세라믹 커패시터(14)와 수직전극대(12a)(12b) 사이의 연결부위가 기계적 충격이나 열팽창에 대한 스트레스 등에 의한 크랙 발생 현상이 잦기 때문이다.
한편 세라믹 커패시터를 대전력으로 제작 시에는 고주파 유도에 관련한 문제도 야기된다. 도 3의 회로도에서와 같이, 세라믹 커패시터(C1),..,(Cn)가 전기적으로 병렬 연결된 상태에서 전류(i)가 병렬 연결된 세라믹 커패시터(C1),..,(Cn)를 한 단계씩 넘어오면 전류의 양이 배로 증가하게 되고 또 고주파 유도가열이 함께 작용하여서 출력측의 부하(load)(LD)에 가까운 세라믹 커패시터(Cn)에는 상당히 많은 열이 발생된다. 그러므로 세라믹 커패시터를 대용량으로 제작시 이러한 문제도 해결해야 한다.
특허등록 제10-1018645호 "고압 및 고주파용 세라믹 커패시터"
따라서 본 발명의 목적은 내열성 및 기계적 강도가 있음은 물론이고 대전력의 세라믹 커패시터를 비교적 저가에 제조 가능하고 고용량의 세라믹 커패시터를 신뢰성 높게 사용 가능한 대전력형 세라믹 커패시터 패키징 장치를 제공함에 있다.
본 발명의 다른 목적은 세라믹 커패시터를 대전력화 시에 자기 발열이 생기는 문제를 해결하는 대전력 세라믹커패시터 패키징장치를 제공함에 있다.
본 발명의 또 다른 목적은 대전력 세라믹 커패시터를 구현함에 있어 소형화가 가능하고 리플전류 용량이 크며 세라믹 커패시터의 낮은 ESR(equivalent series resistance)과 ESL(parasitic inductance), 및 광범위한 동작온도범위를 갖는 대전력 세라믹 커패시터 패키킹장치를 제공함에 있다.
상기한 목적에 따른 본 발명은, 세라믹 커패시터(MLCC)들을 병렬 연결하여 대전력의 세라믹 커패시터를 구현하는 대전력 세라믹 커패시터 패키징장치에 있어서, 충격감쇄가 가능한 인쇄회로기판 상에 세라믹 커패시터를 장착하고, 상기 인쇄회로기판의 좌우 양단을 대응 좌우 동부스의 내벽면에 납땜 고정하되 세라믹 커패시터를 갖는 두개 이상의 인쇄회로기판을 좌우 동부스 사이에 적층 및 이격 배치되고 세라믹 커패시터들을 갖는 인쇄회로기판들이 병렬 연결되게 구성함을 특징으로 하는 대전력 세라믹 커패시터 패키징장치이다.
상기 인쇄회로기판은 동부스의 전류흐름방향과 직각방향으로 배치되게 구성함을 특징으로 하고, 또 상기 인쇄회로기판의 두께는 0.2~0.4mm임을 특징으로 한다.
또 상기의 인쇄회로기판은 둥근테두리형 판체 형상 및 밴드형 판체 형상중 하나로 구성할 수 있고,
인쇄회로기판의 내부에는 동부스를 따라 흐르는 전류에 의해 발생하는 자계를 차폐하기 위한 하나 이상의 차폐막 패턴층이 형성되게 구성한다.
또한 본 발명에서는 인쇄회로기판 상에 장착된 세라믹 커패시터의 단자부에 위치되는 도전막 형성된 스루홀(through hole)을 형성하되, 스루홀은 인쇄회로기판 내에 다층 형성된 열전도성 패턴막층과 연결되게 구성하여서 세라믹 커패시터의 열이 스루홀을 통해서 다층의 열전도성 패턴막층 및 외부로 분산 배출되게 하고,
또 인쇄회로기판에는 세라믹 커패시터의 열을 전달하는 둘이상의 열전도성 패턴막층을 형성하되, 열전도성 패턴막층중 하나는 인쇄회로기판의 표면에 형성된 SMD(Surface Mount Device) 납땜패턴면임을 특징으로 한다.
또한 본 밤령의 다른 견지로서, 세라믹 커패시터(MLCC)들을 병렬 연결하여 고용량의 세라믹 커패시터를 구현하는 대전력 세라믹 커패시터 패키징장치에 있어서, 충격감쇄가 가능하며 둘 이상의 열전도성 패턴막층이 형성된 인쇄회로기판 상에 세라믹 커패시터를 장착하고, 상기 인쇄회로기판의 좌우 양단에 0.5~1.5mm 길이의 도전재질 납땜마진부를 포함한 전기통로를 형성하며 인쇄회로기판의 좌우 납땜마진부를 매개로 좌우측 동부스의 내벽면에 납땜 고정되게 구성함을 특징으로 하는 대전력 세라믹 커패시터 패키징장치이다.
본 발명은 세라믹커패시터를 고용량화 및 대전력화를 하면서도 세라믹 커패시터의 크랙 위험을 최소화 하는 구성으로 불량율을 낮춰주므로 대전력형 세라믹 커패시터의 제조원가를 상당히 낮출 수 있는 장점이 있으며, 세라믹 캐패시터를 대전력 적용시의 자체 유도가열에 의한 발열현상을 세라믹커패시터를 장착한 인쇄회로기판의 배치방향 조정을 통해서 방지되게 한 이점이 있고, 또 대전력 세라믹 커패시터를 구현함에 있어 소형화가 가능하고 리플전류 용량이 크며 세라믹 커패시터의 낮은 ESR(equivalent series resistance)과 ESL(parasitic inductance)을 가지고 -50~200℃에 걸친 광범위한 동작온도범위를 갖도록 하는 장점이 있다.
도 1은 종래 기술에 따라 병렬 연결된 세라믹 커패시터들이 열이나 충격에 의해 크랙이 발생할 수 있는 상태를 설명하기 위한 도면,
도 2는 또 다른 종래 기술에 따라 병렬 연결된 세라믹 커패시터의 개략 구성도,
도 3은 세라믹 커패시터를 대용량으로 제작시에 고주파 유도 관련 문제점을 설명하기 위한 종래의 회로 구성도,
도 4는 본 발명의 실시예에 따른 대전력 세라믹 커패시터 패키징장치의 사시 구성도,
도 5는 도 4의 분해 사시도,
도 6은 본 발명의 인쇄회로기판 및 그 위에 탑재된 세라믹 커패시터의 요부 사시 구성도,
도 7은 본 발명에 따른 인쇄회로기판 층구조와 그 인쇄회로기판 상에 세라믹 커패시터를 병렬 연결한 개략 구성도,
도 8은 본 발명에 따른 인쇄회로기판상에 세라믹 커패시터를 직렬 연결한 개략 구성도,
도 9는 본 발명의 인쇄회로기판의 요부 단면도,
도 10은 인쇄회로기판의 표면층 패턴 구성도,
도 11a 및 도 11b는 본 발명의 인쇄회로기판상에 세라믹 커패시터들이 어레이형태로 탑재된 사진 예시도,
도 12는 세라믹 커패시터 어레이를 탑재한 인쇄회로기판의 둥근테두리형으로 형성된 구성도,
도 13a는 본 발명의 대전력 세라믹 커패시터 패키징장치를 소용량으로 구현한 단면구성도,
도 13b는 본 발명의 대전력 세라믹 커패시터 패키징장치를 소용량 몰딩형태로 구현한 단면구성도,
도 13c는 본 발명의 대전력 세라믹 커패시터 패키징장치를 대용량 냉각수형으로 구현한 단면구성도.
도 14는 본 발명에 따른 세라믹 커패시터 대전력화시의 자체 유도가열에 이한 발열현상 방지를 위한 개략 구성도 및 비교 예시도.
이하 본 발명의 바람직한 실시 예들을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명에서는 세라믹 커패시터(MLCC)들을 병렬 연결하여 대전력의 세라믹 커패시터를 구현함에 있어, 기계적 충격으로 인한 크랙 발생이나 세라믹 커패시터를 구성하는 금속재질 및 세라믹재질 간의 온도편차에 따른 팽창계수의 불일치로 인한 크랙 발생을 최소화하기 위해서 방열판 및 메인전극의 역할을 하는 동부스와 세라믹커패시터 어레이 사이를 병렬 연결을 위한 매개체로서 충격감쇄작용이 가능한 인쇄회로기판을 이용한다.
도 4는 본 발명의 실시 예에 따른 대전력 세라믹 커패시터 패키징장치의 사시 구성도이고, 도 5는 도 4의 분해 사시도이며, 도 6은 본 발명에 따라 완충기능을 갖는 인쇄회로기판(20) 및 그 인쇄회로기판(20) 위에 탑재된 세라믹 커패시터(22)의 요부 사시 구성도이다.
도 4 및 도 5에서, 참조부호 "24"는 동부스, "LD"는 워킹코일과 같은 부하이고, "20"은 인쇄회로기판, "22"는 세라믹 커패시터이다.
그리고, 도 7 및 도 8은 본 발명에 따른 인쇄회로기판(20)의 층구조와 그 인쇄회로기판(20) 상의 세라믹커패시터 어레이 연결 구성을 보여주는 도면이고, 도 9는 본 발명의 인쇄회로기판(20)의 요부 단면도이며, 도 10은 인쇄회로기판(20)의 표면층을 패턴 구성도이다.
본 발명의 실시예에 따라 구현되는 인쇄회로기판(20)은 열 빠짐이 원활하도록 도 7 내지 도 9에 도시된 일예에서와 같이 열전도성 막으로 된 멀티레이어(multi-layer)가 형성된 구조로서 열전달통로부 및 자계차폐막 등이 포함된 구성이며 충격감쇄작용도 가능하다.
도 7 내지 도 9에서는 4개의 레이어(L1~L4) 패턴막 층구조를 갖는 인쇄회로기판(20)을 예시하고 있다. 그리고, 도 10에서는 인쇄회로기판(20)의 표면층인 레이어 L1의 부분 확대 예시도이다.
도 7 내지 도 9를 함께 참조하면, 인쇄회로기판(20)의 4개 레이어 중 표면의 레이어 L1(layer)과 내부의 하측 레이어 L4는 열전달 통로 및 열분산 역할을 하는 열전도성 패턴막층이고, 레이어 L2와 레이어 L3은 동부스(24)를 따라 흐르는 전류에 의해 발생하는 자계까지도 차폐할 수 있는 자계차폐 패턴막층이다.
그리고, 인쇄회로기판(20)의 표면에 형성된 레이어 L1은 도 10에서와 같이 커패시터 안착면(26)이 있는 SMD(Surface Mount Device) 납땜패턴면을 갖는다.
인쇄회로기판(20)에 형성되는 멀티레이어(L1~L4)는 폭부 좌우단의 납땜마진부(30) 및 커패시터 안착면(26)내에 형성된 스루홀(28)을 통해서 전기적으로 서로 병렬 연결된다.
또 이렇게 상호 병렬연결된 멀티레이어(L1~L4)를 갖는 인쇄회로기판(20)의 구조는 넓은 도체면적을 확보해주므로 세라믹 커패시터(22)들의 병렬 연결로 대전력화 함에 따라 자연스럽게 높아지는 열저항을 최소화시켜준다.
도체의 단면적(A), 길이(L)와 저항(R)과의 관계는 아래의 관계식과 같다.
[관계식]
R = ρ·L/A(Ω)
여기서,
ρ는 도체의 고유저항,
L은 도체의 길이,
A는 도체의 단면적이다.
세라믹 커패시터(22)의 내부저항인 ESR(equivalent series resistance)과 내부 리액턴스인 ESL(parasitic inductance)은 상기 저항(R)에 비례하는데, 저항(R)의 값을 낮출려면 도체의 단면적을 크게 하거나 도체의 길이를 짧게 하면 된다.
본 발명에 따른 인쇄회로기판(20)에서의 넓은 도체면적을 갖게 하는 멀티레이어(L1~L4)는 저항(R)의 값을 낮춰주게 되므로 세라믹 커패시터(22)의 ESR 및 ESL이 가능한 한 낮아지게 된다. 이러한 낮은 ESR과 ESL은 세라믹 커패시터(22)의 열저항을 낮춰주어 대전력화에 따른 세라믹 커패시터(22)의 발열문제를 해소시켜준다.
본 발명에 따라 인쇄회로기판(20)에 형성된 멀티레이어 구조는 2개 ~ 8개까지 가능하다.
본 발명에서는 인쇄회로기판(20)에서의 충격감쇄작용을 보다 적절하게 감당할 수 있도록 인쇄회로기판(20)의 두께를 0.2~0.4mm로 형성한다.
본 발명에서 사용하는 인쇄회로기판(20)의 재질은 일반적으로 통용되는 인쇄회로기판 재질뿐만 아니라 에폭시기판, 폴리머기판 등의 재질로도 구현될 수 있다.
또한 본 발명의 인쇄회로기판(20)의 커패시터 안착면(26)에는 인쇄회로기판(20)내에 형성된 멀티레이어(L1~L4)로 열이 신속히 분산되고 외부로 배출토록 해주는 스루홀(through hole)(28)이 하방으로 관통 형성된다. 스루홀(28)의 내경면에는 도전막이 형성되어 있고, 세라믹 커패시터(22)가 인쇄회로기판(20)에 탑재시에 사용된 납땜이 스루홀(28)에 충진된다. 커패시터 안착면(26)에 형성된 스루홀(28)은 세라믹몸체(22a)와 좌우 단자부(22b)로 된 세라믹 커패시터(22)의 좌우 단자부(22b)에 접촉된다.
또한 본 발명에서 인쇄회로기판(20)은 도 4 내지 도 6에서와 같이 장폭부와 단폭부를 갖는 형태로서 폭이 좁고 길이방향으로 길쭉한 직사각형태 즉 밴드형태가 바람직하며. 또한 도 12에서와 같이 폭이 좁은 둥근테두리 형태로도 구현할 수 있음을 이해하여야 한다. 그리고 인쇄회로기판(20)의 단폭부 좌우단에는 도 6에 도시된 바와 같이 방열체 및 메인전극 역할을 하는 동부스(24)와의 납땜(32) 연결을 위한 도전재질의 납땜마진부(30)를 갖는다. 납땜마진부(30)는 인쇄회로기판(20)의 폭 좌우단의 상하면 및 측부면을 감싸게 "ㄷ"자형으로 형성되는 것이 바람직하다.
인쇄회로기판(20)상에 탑재된 세라믹 커패시터(22)의 단자부(22b)와 동부스(24)와의 통전거리는 짧으면 짧을수록 도전율이 높고 즉 저항(R)이 낮고 세라믹커패시터(22)의 내부저항인 ESR을 낮게 할 수 있다.
그러므로 본 발명의 실시예에서는 인쇄회로기판(20)의 단폭부 좌우단의 납땜마진부(30)를 포함하여서 세라믹 커패시터(22)의 단자부(22b)와 동부스(24)간의 전기통로의 길이는 세라믹커패시터(22)의 장방향 길이보다는 짧고 납땜마진부(30) 자리마련을 위한 길이보다는 길게 형성되는 것이 바람직하다.
납땜마진부(30)를 포함한 세라믹 커패시터(22)의 단자부(22b)와 동부스(24)간의 전기통로의 길이는 본원 발명자가 수많은 실험을 하여 얻은 결과로서 0.5~1.5mm가 최적합하다.
상기 전기통로의 길이가 0.5mm미만이면 납땜마진부(30)의 자리형성이 힘들다. 너무 좁은 납땜마진부(30)를 갖게 되면 납땜마진부(30)를 넘어 납땜(32)이 세라믹커패시터(22)에 단자부(22b)까지 침범하여 일체로 붙게 되면 세라믹 커패시터(22)는 외부충격을 인쇄회로기판(20)에서의 완충됨이 없이 그대로 전달받게 된다. 그리고 전기통로의 길이가 1.5mm를 초과하면 도전율이 떨어지게 한다는데에 범위의 임계적인 의의가 있다.
도 11a 및 도 11b에서는 본 발명의 인쇄회로기판(20)상에 세라믹 커패시터(22)들이 어레이형태로 탑재된 사진 예시를 보여주고 있다. 도 11a는 세라믹 커패시터(22)들이 어레이 형태로 탑재된 인쇄회로기판(20)의 상방에서 찍은 사진이고, 도 11b은 인쇄회로기판(20)을 뒤집은 상태로 찍은 사진이다.
본 발명에서는 전기와 같은 멀티레이어를 가짐과 동시에 완충작용이 가능한 인쇄회로기판(20)을 이용하되 그 인쇄회로기판(20) 상에는 하나 이상의 세라믹커패시터(22)를 어레이 형태로 장착한다. 세라믹 커패시터(22)는 인쇄회로기판(20)의 일면상에 형성될 수 있고, 필요에 따라 그 양면 상에도 형성될 수 있다.
세라믹커패시터(22) 어레이는 일렬로 배열하되 도 7에서와 같이 인쇄회로기판(20) 상에 세라믹 커패시터(22)를 병렬 연결할 수도 있다.
그리고 세라믹커패시터(22)를 도 8에서와 같이 좌우로 직렬연결하되 인쇄회로기판(20)상에 좌우의 각 세라믹 커패시터(22)를 기준으로 뒤로 일렬로 배열되게 구현할 수도 있다.
그러므로 인쇄회로기판(20)상의 세라믹 커패시터(22)의 어레이 구성은 표면층의 레이어 L1의 패턴을 이용해서 직렬이나 병렬 연결할 수 있고, 필요에 따라 직병렬 혼용으로 연결할 수도 있는 것이다.
본 발명에서는 다양한 형태로 구현할 수 있는 세라믹커패시터(22) 어레이를 갖는 인쇄회로기판(20)의 좌우 양단을 방열판 및 메인전극 역할을 하는 좌우의 동부스(24)의 내벽면에 납땜(32)으로 고정함으로써 본 발명에 따른 대전력의 세라믹 커패시터 패키징장치를 구성한다.
이때 세라믹 커패시터(22)를 어레이 형태로 갖는 두개 이상의 인쇄회로기판(20)을 좌우 동부스(24) 사이에 적층하되 도 4에서와 같이 이격 배치되게 하고 세라믹커패시터(22) 어레이를 갖는 인쇄회로기판(20)들이 납땜마진부(30)에서의 납땜(32)을 매개로 전기적으로 병렬 연결되게 하여서 본 발명의 대전력형 세라믹 커패시터 패키징장치를 구성한다.
더욱이 본 발명에서는 세라믹 커패시터(22) 어레이를 갖는 인쇄회로기판(20)이 좌우측의 동부스(24)에 전기적 연결되도록 함에 있어, 워킹코일과 같은 부하(LD)에 연결된 동부스(24)의 전류흐름방향과 직각방향으로 인쇄회로기판(20)을 배치한다. 이는 인쇄회로기판(20)상에 탑재된 세라믹 커패시터(22)가 전류방향(i)에 직각방향으로 배치되면 도 14의 (a)에서와 같이 세라믹 커패시터(22)에는 유도전류(irc)가 거의 발생하지 않기 때문이다.
즉 본 발명에서는 세라믹 커패시터를 대전력화 시의 자체 유도가열에 의한 발열현상을 예방하되 인쇄회로기판(20)의 세라믹커패시터(22)의 배치방향을 동부스(24)의 전류흐름방향(i)과 수직되게 해줌으로써 그 발열현상이 방지되게 한다.
그에 반해, 도 14의 (b)의 비교 예시에서와 같이 전류방향(i)에 동일한 방향으로 세라믹 커패시터(22)를 배치시킨다고 가정하면, 세라믹 커패시터(22)에 많은 량의 유도전류(irc)가 유도되어지고 도 3에서 언급한 바와 같이 단을 넘어갈수록 점차 증폭되어서 종단의 세라믹 커패시터에서의 자체발열은 매우 높게 된다.
본 발명에 따른 세라믹 커패시터 패키징장치는 도 4에 도시된 형태뿐만 아니라, 도 13a 내지 도 13c에서와 같이 다양하게 구현될 수 있다.
도 13a는 본 발명의 세라믹 커패시터 패키징장치를 소용량으로 구현한 단면구성도이고, 도 13b는 본 발명의 세라믹 커패시터 패키징장치를 소용량으로 구현하되 몰딩을 채워서 구현한 단면구성도이다.
그리고 도 13c는 본 발명의 세라믹 커패시터 패키징장치를 대용량 냉각수형으로 구현한 단면구성도로서, 동부스(24)에 외벽면에 냉수재킷(50)을 입히고 냉수재킷(50)내에 냉각수(52)를 채워 넣게한 구성이다.
도 13a, 도 13b 및 도 13c에서, 각각의 (A)는 평단면 구성도이고 각각의 (B)는 부하(LD)측에서 바라본 정단면 구성도이다.
한편 본 발명의 세라믹 커패시터 패키징장치는 도 13b에서의 일예와 같이 에폭시수지 등에 의해서 몰딩된 수지몰딩부(42)를 구성하게 되면 기계적 충격에 줄여줄 수 있으므로 10개 이상의 세라믹 커패시터(22) 어레이들을 적층 제조할 수 있음을 이해하여야 한다.
상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 따라서 본 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위 및 그 특허청구범위와 균등한 것에 의해 정해 져야 한다.
본 발명은 브레이징(brezing), 열처리(heat treatment) 등 각종 고주파 유도 가열에 응용할 수 있고, 전기 자동차 등의 고운 환경하의 부스터(booster), 벅(buck), 인버터(inverter) 등의 리플(ripple) 제거, 스파이크 노이즈(spike noise) 제거 등에 사용할 수 있다.
(20)-- 인쇄회로기판 (22)-- 세라믹 커패시터
(22a)-- 세라믹몸체 (22b)-- 단자부
(24)-- 동부스 (26)-- 커패시터 안착면
(28)-- 스루홀(through hole) (30)-- 납땜 마진부
(32)-- 납땜 (42)-- 수지몰딩부
(50)-- 냉수재킷 (52)-- 냉각수
(L1,L4)-- 열전도성 패턴막층
(L2,L3)-- 자계차폐 패턴막층

Claims (10)

  1. 세라믹 커패시터(MLCC)들을 병렬 연결하여 대전력의 세라믹 커패시터를 구현하는 대전력 세라믹 커패시터 패키징장치에 있어서,
    방열판 및 메인전극 역할의 좌우측 동부스를 구비하고 상기 좌우측 동부스 사이에 충격감쇄가 가능하며 세라믹 커패시터가 장착된 인쇄회로기판을 둘 이상으로 적층 및 이격 배치하되 좌우측 동부스의 내벽에 인쇄회로기판 좌우 양단의 도전재질 납땜마진부가 납땜으로 고정되어 세라믹 커패시터의 인쇄회로기판이 병렬 연결되게 구성하여 충격에 의한 세라믹 커패시터의 크랙발생이 방지되게 하며,
    열에 의한 크랙발생 방지를 위해 열저항이 최소화되도록 상기 인쇄회로기판이 장폭부와 단폭부를 갖는 형태로서 상기 단폭부에 납땜마진부가 형성되게 구성하여 동부스와 인쇄회로기판의 세라믹 커패시터 간의 통전거리를 형성하고, 상기 인쇄회로기판 내에는 상기 열저항에 반비례되도록 세라믹 커패시터로부터의 열이 전도되는 도체면적이 멀티레이어 형태로서 형성되게 구성함을 특징으로 하는 대전력 세라믹 커패시터 패키징장치.
  2. 제1항에 있어서, 병렬연결로 인한 세라믹 커패시터로의 유도전류 발생방지를 위해 부하에 연결된 좌우 동부스에서의 전류흐름방향과 직각방향으로 상기 인쇄회로기판이 배치되게 구성함을 특징으로 하는 대전력 세라믹 커패시터 패키징장치.
  3. 제1항에 있어서, 상기 인쇄회로기판의 두께는 0.2~0.4mm임을 특징으로 하는 대전력 세라믹 커패시터 패키징장치.
  4. 제1항 또는 제2항에 있어서, 상기 인쇄회로기판은 둥근테두리형 판체 형상 및 밴드형 판체 형상중의 하나로 구성함을 특징으로 하는 대전력 세라믹 커패시터 패키징장치.
  5. 제1항에 있어서, 상기 인쇄회로기판에는 세라믹 커패시터의 열을 전달하는 둘이상의 열전도성 패턴막층을 형성하되, 열전도성 패턴막층중 하나는 인쇄회로기판의 표면에 형성된 SMD(Surface Mount Device) 납땜패턴면임을 특징으로 하는 대전력 세라믹 커패시터 패키징장치.
  6. 제1항 또는 제5항에 있어서, 상기 인쇄회로기판의 내부에는 동부스를 따라 흐르는 전류에 의해 발생하는 자계를 차폐하기 위한 하나 이상의 차폐막 패턴층이 형성되게 구성함을 특징으로 하는 대전력 세라믹 커패시터 패키장장치.
  7. 제1항에 있어서, 인쇄회로기판 상에 장착된 세라믹 커패시터의 단자부에 위치되는 도전막 형성된 스루홀(through hole)을 형성하되, 스루홀은 인쇄회로기판 내에 다층 형성된 열전도성 패턴막층과 연결되게 구성하여서 세라믹 커패시터의 열이 스루홀을 통해서 다층의 열전도성 패턴막층 및 외부로 분산 배출되게 함을 특징으로 하는 대전력 세라믹 커패시터 패키지장치.
  8. 세라믹 커패시터(MLCC)들을 병렬 연결하여 대전력의 세라믹 커패시터를 구현하는 대전력 세라믹 커패시터 패키징장치에 있어서,
    방열판 및 메인전극 역할의 좌우측 동부스를 구비하고 상기 좌우측 동부스 사이에 충격감쇄가 가능하며 세라믹 커패시터가 장착된 인쇄회로기판을 둘 이상으로 적층 및 이격 배치하되 좌우측 동부스의 내벽에 인쇄회로기판 좌우 양단의 도전재질 납땜마진부가 납땜으로 고정되어 세라믹 커패시터의 인쇄회로기판이 병렬 연결되게 구성하여 충격에 의한 세라믹 커패시터의 크랙발생이 방지되게 하며,
    열에 의한 크랙발생 방지를 위해 열저항이 최소화되도록 상기 인쇄회로기판이 장폭부와 단폭부를 갖는 형태로서 상기 단폭부에 0.5~1.5mm 길이의 납땜마진부가 형성되게 구성하여 동부스와 인쇄회로기판의 세라믹 커패시터 간의 통전거리를 갖는 전기통로를 형성하고, 상기 인쇄회로기판 내에는 상기 열저항에 반비례되도록 둘 이상의 열전도성 패턴막층이 형성되게 구성함을 특징으로 하는 대전력 세라믹 커패시터 패키징장치.
  9. 제8항에 있어서, 상기 인쇄회로기판은 동부스의 전류흐름방향과 직각방향으로 배치되게 구성하고, 인쇄회로기판 상에 장착된 세라믹 커패시터의 단자부에 위치되는 도전막 형성된 스루홀(through hole)을 형성하되, 상기 스루홀은 인쇄회로기판 내에 다층 형성된 열전도성 패턴막층과 연결되게 구성하여서 세라믹 커패시터의 열이 스루홀을 통해서 다층의 열전도성 패턴막층 및 외부로 분산 배출되게 함을 특징으로 하는 대전력 세라믹 커패시터 패키지장치.
  10. 제1항 또는 제8항에 있어서, 기계적 충격감쇄를 위해서 세라믹 커패시터를 장착한 인쇄회로기판들과 동부스를 수지로 몰딩한 수지몰딩부를 더 구비함을 특징으로 하는 대전력 세라믹 커패시터 패키지장치.
KR1020160057754A 2016-05-11 2016-05-11 대전력 세라믹커패시터 패키징장치 KR101809121B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160057754A KR101809121B1 (ko) 2016-05-11 2016-05-11 대전력 세라믹커패시터 패키징장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160057754A KR101809121B1 (ko) 2016-05-11 2016-05-11 대전력 세라믹커패시터 패키징장치

Publications (2)

Publication Number Publication Date
KR20170127295A KR20170127295A (ko) 2017-11-21
KR101809121B1 true KR101809121B1 (ko) 2017-12-14

Family

ID=60808887

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160057754A KR101809121B1 (ko) 2016-05-11 2016-05-11 대전력 세라믹커패시터 패키징장치

Country Status (1)

Country Link
KR (1) KR101809121B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108831766B (zh) * 2018-07-18 2023-12-12 常州华威电子有限公司 一种电容器束腰装置
CN117031257B (zh) * 2023-10-10 2023-12-08 深圳市百能达电子有限公司 一种电子产品主板检测装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5503003B2 (ja) * 2009-08-13 2014-05-28 アーベーベー・リサーチ・リミテッド 合成電気容量及び合成電気容量の使用

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5503003B2 (ja) * 2009-08-13 2014-05-28 アーベーベー・リサーチ・リミテッド 合成電気容量及び合成電気容量の使用

Also Published As

Publication number Publication date
KR20170127295A (ko) 2017-11-21

Similar Documents

Publication Publication Date Title
US7031141B2 (en) Solid electrolytic capacitor and electric circuit
KR100801777B1 (ko) 고체 전해 콘덴서
US8547698B2 (en) Cooling structure of capacitor and inverter device
KR101191300B1 (ko) 저 ｅｓｌ 및 저 ｅｓｒ을 갖는 리드 적층 세라믹 캐패시터
US7672112B2 (en) Component-embedded substrate and component package using component-embedded substrate
US7450366B2 (en) Solid electrolytic capacitor
WO2010042130A1 (en) Capacitor device comprising a stacked multilayer capacitor
US20180047497A1 (en) Noise filter
KR102097324B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
US10748711B2 (en) Capacitor assembly
JP4476465B2 (ja) 電力変換装置
KR101809121B1 (ko) 대전력 세라믹커패시터 패키징장치
US6583981B2 (en) Ceramic condenser module
WO2005062318A1 (ja) 電子部品
JP2021182575A (ja) 半導体装置内部スナバ回路接続構造及びこれを用いたパワーモジュール構造
JP2005197627A (ja) 電子部品
KR101558100B1 (ko) 복합 전자부품 및 그 실장 기판
US11744018B2 (en) Component assemblies and embedding for high density electronics
JP2001044074A (ja) 積層セラミックコンデンサ
JP3860180B2 (ja) 三次元配置された回路キャリアを有する電源回路及びその製造方法
KR20160076638A (ko) 복합 전자부품 및 그 실장 기판
JP2010251582A (ja) Ｄｃ−ｄｃコンバータ
KR102004794B1 (ko) 복합 전자부품 및 그 실장 기판
KR20160007222A (ko) 복합 전자부품 및 그 실장 기판
JP5741416B2 (ja) 電子部品の実装構造

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant